WO2008018524A1 - Semiconductor device and its manufacturing method - Google Patents

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WO2008018524A1
WO2008018524A1 PCT/JP2007/065575 JP2007065575W WO2008018524A1 WO 2008018524 A1 WO2008018524 A1 WO 2008018524A1 JP 2007065575 W JP2007065575 W JP 2007065575W WO 2008018524 A1 WO2008018524 A1 WO 2008018524A1
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semiconductor device
support
electrode
semiconductor substrate
hole
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Takashi Noma
Yuichi Morita
Hiroshi Yamada
Kazuo Okada
Katsuhiko Kitagawa
Noboru Okubo
Shinzo Ishibe
Hiroyuki Shinogi
Original Assignee
Sanyo Electric Co., Ltd.
Sanyo Semiconductor Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a package type semiconductor device and a manufacturing method thereof.
  • CSP Chip Size Package
  • C SP refers to a small package having an external dimension that is approximately the same size as the external dimensions of the semiconductor chip.
  • a BGA (Ball Grid Array) type semiconductor device is known as a kind of CSP.
  • This BGA type semiconductor device is provided with a plurality of ball-like conductive terminals electrically connected to pad electrodes provided on a semiconductor substrate.
  • each conductive terminal is mounted on a wiring pattern on a printed circuit board, so that the semiconductor chip and an external circuit mounted on the printed circuit board are electrically connected. Connected.
  • Such a BGA type semiconductor device has an S O having a lead pin protruding from the side.
  • FIG. 16 is a cross-sectional view showing a schematic configuration of a conventional BGA type semiconductor device 110.
  • a semiconductor substrate 100 made of silicon (S ⁇ ) or the like device elements 10 0 1 such as a CCD (Charge Coupled Device) type image sensor and a CMOS type image sensor are formed.
  • a pad electrode 10 0 2 is formed through the first insulating film 10 3.
  • a glass substrate 10 4 is bonded to the surface of the semiconductor substrate 100 via an adhesive layer 10 5 made of epoxy resin or the like.
  • a second insulating film 106 made of a silicon oxide film or a silicon nitride film is formed on the side surface and the back surface of the semiconductor substrate 100.
  • a wiring layer 1 electrically connected to the pad electrode 1 0 2 is formed on the second insulating film 1 0 6.
  • the wiring layer 10 07 is formed on the side surface and the back surface of the semiconductor substrate 100. Further, a protective layer 10 8 made of a solder resist or the like is formed so as to cover the second insulating film 10 6 and the wiring layer 10 7. An opening is formed in a predetermined region of the protective layer 1 0 8 on the wiring layer 1 0 7, and a pole-like conductive terminal 1 0 9 electrically connected to the wiring layer 1 0 7 is formed through this opening. ing.
  • the package type semiconductor device as described above As a whole device in which the package type semiconductor device as described above is incorporated, it is required to reduce the thickness and size.
  • the height at the time of stacking can be set. It is required to make it as low as possible and to reduce the size of the entire device.
  • a stacked semiconductor device is formed by stacking a plurality of conventional semiconductor devices, there is a problem that the entire device becomes large.
  • an object of the present invention is to provide a package type semiconductor device and a manufacturing method thereof that can realize a smaller device, and a small stacked semiconductor device and a manufacturing method thereof.
  • the semiconductor device of the present invention includes a semiconductor substrate having an electronic device formed on the surface thereof, a support having a back surface facing the semiconductor substrate and bonded to the semiconductor substrate via an adhesive layer, An electrode formed below the support and electrically connected to the electronic device is provided, and a recess is formed in a partial region of the surface of the support.
  • a through hole penetrating from the front surface to the back surface is formed in the support, and the electrode and an electrode of another device can be electrically connected through the through hole. It is characterized by being.
  • the semiconductor device of the present invention includes a semiconductor substrate having an electronic device formed on a front surface thereof, a support having a back surface facing the semiconductor substrate and bonded to the semiconductor substrate via an adhesive layer, An electrode electrically connected to the electronic device; and a plurality of through-holes penetrating from the front surface to the back surface of the support body, wherein the plurality of through-holes include the holes.
  • the semiconductor device of the present invention includes a plurality of semiconductor devices each including a semiconductor substrate having an electronic device on the surface and a support bonded to the surface of the semiconductor substrate via an adhesive layer.
  • a stacked semiconductor device configured by stacking, wherein a support of a lower semiconductor device has a recess or a through hole in a partial region of the surface thereof, and all or a part of the upper semiconductor device is The semiconductor device is housed in a recess or a through hole of the support of the lower semiconductor device.
  • the support of the lower layer semiconductor device has a through hole for electrode connection
  • the electrical connection between the lower layer semiconductor device and the upper layer semiconductor device is It is characterized by being carried out via a conductive material formed in the through hole for electrode connection.
  • the method for manufacturing a semiconductor device of the present invention provides a semiconductor substrate on which an electronic device and an electrode electrically connected to the electronic device are formed, and an adhesive layer is formed on the surface of the semiconductor substrate. And a step of bonding the support through the substrate, and a step of forming a recess in a partial region of the surface of the support.
  • the method of manufacturing a semiconductor device includes: forming a through-hole penetrating from the front surface to the back surface of the support; exposing the surface of the electrode on the support; And a step of forming a first conductive terminal electrically connected to the electrode.
  • the method for manufacturing a semiconductor device of the present invention includes: a semiconductor substrate on which an electronic device, an electrode electrically connected to the electronic device are formed; and an adhesive layer on the surface of the semiconductor substrate.
  • a method of manufacturing a stacked type semiconductor device including a step of stacking a plurality of semiconductor devices, each of which includes a support body bonded via Forming a recess or a through hole in a partial region of the surface of the support of the device; and placing all or part of the upper semiconductor device in the recess or the through hole of the support so that the upper and lower semiconductors And laminating devices.
  • a recess or a through hole is formed on the surface of the support bonded to the semiconductor substrate. Therefore, it is possible to arrange all or a part of other devices and parts using the space of the concave portion or the through hole, and it is possible to reduce the thickness and size of the device as a whole.
  • FIG. 1 is a sectional view for explaining a semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention
  • FIG. 2 is a semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention
  • FIG. 3 is a plan view illustrating a semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention
  • FIG. 4 is a first embodiment of the present invention
  • FIG. 5 is a cross-sectional view illustrating a semiconductor device and a method for manufacturing the same according to the first embodiment of the present invention
  • FIG. 6 is a cross-sectional view illustrating a method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1 is a sectional view for explaining a semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention
  • FIG. 2 is a semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention
  • FIG. 3 is a plan view illustrating a semiconductor device and a manufacturing method thereof according to the first embodiment of
  • FIG. 7 is a cross-sectional view illustrating a semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention
  • FIG. 7 is a cross-sectional view illustrating a semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention
  • FIG. 8 illustrates a mounting state of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view
  • FIG. 9 shows a semiconductor device according to the first embodiment of the present invention, a method for manufacturing the same, and a mounting state.
  • FIG. 10 is a cross-sectional view illustrating a stacked semiconductor device and a method for manufacturing the same according to the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view illustrating the present invention.
  • FIG. 12 is a cross-sectional view illustrating a semiconductor device according to a second embodiment of the present invention and a method for manufacturing the same, and FIG. 12 is a cross-sectional view illustrating a stacked semiconductor device according to a second embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a modified example of the semiconductor device of the present invention
  • FIG. 14 is a cross-sectional view illustrating a modified example of the semiconductor device of the present invention
  • FIG. FIG. 16 is a cross-sectional view illustrating a modified example of the semiconductor device of the invention
  • FIG. 16 is a cross-sectional view illustrating a conventional semiconductor device.
  • FIG. 1 to FIG. 7 are cross-sectional views or plan views shown in the order of manufacturing steps.
  • FIG. 1 it is composed of silicon (S i) etc. with device elements 1 (for example, light receiving elements such as CCDs and infrared sensors, light emitting elements or other semiconductor elements) formed on the surface.
  • a semiconductor substrate 2 is prepared.
  • the semiconductor substrate 2 has a thickness of, for example, about 300 / Xm to 700 tm.
  • a first insulating film 3 (for example, a silicon oxide film formed by a thermal oxidation method, a CVD method, or the like) is formed on the surface of the semiconductor substrate 2 to a thickness of 2 im, for example.
  • a metal layer such as aluminum (A 1), aluminum alloy, or copper (C u) is formed by sputtering method or other film forming method, and then the metal layer is formed using a resist layer (not shown) as a mask. Etching is performed to form the pad electrode 4 on the first insulating film 3 to a thickness of 1 / xm, for example.
  • the pad electrode 4 is an external connection electrode that is electrically connected to the device element 1 and its peripheral elements via a wiring (not shown). In Figure 1, The pad electrode 4 is disposed on both sides of the device element 1, but the position is not limited, and the pad electrode 4 may be disposed on the device element 1.
  • a passivation film 5 (for example, a silicon nitride film formed by a CVD method) is formed on the surface of the semiconductor substrate 2 so as to cover part or all of the pad electrode 4.
  • a passivation film 5 is formed so as to cover a part of the pad electrode 4.
  • a support 7 is bonded onto the surface of the semiconductor substrate 2 including the pad electrode 4 via an adhesive layer 6 such as epoxy resin, polyimide (for example, photosensitive polyimide), resist, or acrylic.
  • an adhesive layer 6 such as epoxy resin, polyimide (for example, photosensitive polyimide), resist, or acrylic.
  • the support 7 may be, for example, a film-like protective tape, a rigid substrate such as glass, stone, ceramic, or metal, or may be made of a resin.
  • the support 7 is a rigid substrate in order to firmly support the semiconductor substrate 2 to be thinned and to automate conveyance without human intervention.
  • the support 7 has a function of supporting the semiconductor substrate 2 and protecting the element surface.
  • the support 7 is made of a transparent or translucent material and has a property of transmitting light.
  • back grinding is performed on the back surface of the semiconductor substrate 2 using a back grinding device (grinder) to reduce the thickness of the semiconductor substrate 2 to a predetermined thickness (for example, about 50 / z m).
  • the grinding process may be an etching process, or a combination of a grinder and an etching process. Depending on the application and specifications of the final product and the initial thickness of the prepared semiconductor substrate 2, the grinding process may not be necessary.
  • a predetermined number corresponding to the pad electrode 4 in the semiconductor substrate 2 is obtained. Only the region is selectively etched from the back side of the semiconductor substrate 2 to partially expose the first insulating film 3. Hereinafter, this exposed portion is referred to as an opening 8.
  • Fig. 3 is a schematic plan view seen from below (semiconductor substrate 2 side), and Fig. 2 shows the X-X line in (a), (b) of Fig. 3. It corresponds to the cross-sectional view along the line.
  • the semiconductor substrate 2 can be etched into a substantially rectangular shape that is narrower than the width of the support 7.
  • the outer periphery of the semiconductor substrate 2 can be configured to be concave and convex by etching only the region where the pad electrode 4 is formed. In the latter case, the overlapping area of the semiconductor substrate 2 and the support 7 is larger, and the semiconductor substrate 2 remains near the outer periphery of the support 7. Therefore, the latter configuration is preferable from the viewpoint of improving the support strength of the support 7 with respect to the semiconductor substrate 2.
  • the support 7 can be prevented from warping due to the difference in thermal expansion coefficient between the semiconductor substrate 2 and the support 7, so that the semiconductor device can be prevented from cracking and peeling. It is also possible to design the semiconductor substrate 2 in a shape different from the planar shape shown in (a) and (b) of FIG.
  • the side wall of the semiconductor substrate 2 is etched obliquely so that the lateral width of the semiconductor substrate 2 increases toward the surface side, but the width of the semiconductor substrate 2 is constant and the side wall is supported. It can also be etched so that it is perpendicular to the main surface of the body 7.
  • the first insulating film 3 is selectively etched using the semiconductor substrate 2 as a mask.
  • a predetermined die is formed from the end of the semiconductor substrate 2.
  • the first insulating film 3 in the region reaching the single line is removed, and one surface of the pad electrode 4 (surface on the semiconductor substrate 2 side) is exposed at the bottom of the opening 8.
  • the etching can also form a resist layer and use the resist layer as a mask.
  • the metal layer 9 is a layer in which, for example, a Neckel (N i) layer and a gold (A u) layer are laminated in order, and the lift-off method of sequentially sputtering these metals using the resist layer as a mask and then removing the resist layer. Alternatively, it can be formed by a plating method.
  • the material of the metal layer 9 can be changed as appropriate.
  • a titanium (T i) layer, a tungsten (W) layer, a copper (C u) layer, a tin (S n) layer, or the like may be used.
  • the material of the metal layer 9 is not particularly limited as long as the metal layer 9 has a function of protecting the pad electrode 4 through an electrical connection between the pad electrode 4 and a conductive terminal 25 described later and electrodes of other devices. Instead, it may be a single layer or a laminate thereof. Examples of stacked structures are nickel layer gold layer, titanium layer nickel layer Z copper layer, titanium layer non-nickel vanadium layer / copper layer, and so on.
  • V-shaped groove 10 (notch groove) is formed along the dicing line DL. Note that the V-shaped groove 10 may not be formed.
  • a protective layer 11 having an opening at a position corresponding to the pad electrode 4 and the metal layer 9 is formed with a thickness of, for example, 10 / xm.
  • the opening is formed on the surface of the pad electrode 4 on the semiconductor substrate 2 side.
  • the protective layer 11 is formed as follows. First, an organic material such as polyimide resin or solder resist is applied to the entire surface by a coating / coating method, followed by heat treatment (pre-treatment). Rebake). Next, the coated organic material is exposed and developed to form an opening that exposes the surface of the metal layer 9, and then subjected to a heat treatment (post-bake). A protective layer 11 having an opening at a position corresponding to the metal layer 9 is obtained. When the V-shaped groove 10 is formed, a part (side surface) of the support 7 is also covered with the protective layer 11. This reduces the ingress of corrosive substances.
  • an organic material such as polyimide resin or solder resist is applied to the entire surface by a coating / coating method, followed by heat treatment (pre-treatment). Rebake).
  • the coated organic material is exposed and developed to form an opening that exposes the surface of the metal layer 9, and then subjected to a heat treatment (post-bake).
  • a recess 12 whose bottom is substantially horizontal is formed in a partial region of the surface of the support 7.
  • a resist layer (not shown) having an opening in the formation region of the recess 12 is formed on the support 7, and the surface of the support 7 is dry-etched in the thickness direction using the resist layer as a mask. It is formed by doing. It can also be formed by removing the surface of the support 7 by laser irradiation, wet etching, or microblasting. Microblasting is a method of processing an object by injecting fine particles such as alumina and silica onto the object.
  • the recess 12 does not penetrate the support 7 and has a bottom portion in the middle of the support 7 in the thickness direction.
  • the depth, width, and planar shape of the recess 12 are arbitrary, it is possible to form the recess 12 so that the semiconductor substrate 2 including the protective layer 11 is completely contained therein. This is preferable for obtaining a stacked semiconductor device. This point will be described later.
  • an electronic device for example, a MEMS element
  • a component for example, a filter member or a lens
  • the depth and width of the recesses 12 are adjusted according to the objects to be arranged.
  • the surface of the support 7 is a region where the recess 12 is not formed, and penetrates the support 7 in a position corresponding to the pad electrode 4, and the pad electrode 4 is attached to the support 7.
  • Side or Through holes 15 to be exposed are formed.
  • a resist layer (not shown) having an opening in the formation region of the through hole 15 is formed on the support 7.
  • the support 7 is selectively etched using the resist layer as a mask to expose the adhesive layer 6, and then the adhesive layer 6 is etched to form the through hole 15. It can be formed by dip etching using hydrofluoric acid (HF) as an etching solution.
  • the through holes 15 may be formed by dry etching, laser irradiation, or a microplast method.
  • the through-hole 15 is, for example, a substantially square having a side of about 100 rn when viewed from the upper surface direction.
  • the through hole 15 is formed in a region that enters the inside by a predetermined distance from the dicing line DL. Therefore, the outer periphery of the through hole 15 is surrounded by the support body 7 after dicing.
  • the through hole 15 can also be formed adjacent to the dicing line DL and exposed to the outside of the support 7 after dicing.
  • the metal layer 16 is formed on the pad electrode 4 exposed on the bottom of the through hole 15 (on the surface of the pad electrode 4 on the support 7 side).
  • the metal layer 16 has the same structure as that of the metal layer 9 described above, for example, a nickel (N i) layer and a gold (A u) layer are sequentially laminated. As a result, metal layers 9 and 16 are formed on both main surfaces of the pad electrode 4.
  • a conductive material for example, solder
  • the conductive material 17 is reflowed by heat treatment to thereby remove the conductive terminal 17.
  • the conductive terminal 17 corresponds to the position of the pad electrode 4 and is formed along the outer periphery of the support 7.
  • the conductive terminal 17 is formed to be slightly higher than the height of the support 7 and is an electrode protruding in the vertical direction from the surface side of the support 7. In this way, mounting the conductive terminals 17 from the surface side of the support 7 facilitates mounting after completion.
  • the pad electrode 4 is formed on the device element 1, the through hole 15 and the conductive terminal 17 may be formed in a region overlapping with the semiconductor substrate 2.
  • the method for forming the conductive terminal 17 is not limited to the above.
  • the electrolytic plating method using the metal layer 16 as a plating electrode, or the so-called dispense method (coating method) in which solder is applied using a dispenser. Etc. can also be formed.
  • the conductive terminal 17 may be made of gold, copper, or nickel, and the material is not particularly limited.
  • the wafer is cut along the dicing line D L and divided into individual semiconductor devices 50.
  • the completed semiconductor device 50 is mounted on another device in which external electrodes are patterned.
  • a conductive terminal 17 is directly connected to an external electrode 21 of a circuit board 20 such as a printed board.
  • the conductive terminal 17 and the electrode of another device may be indirectly connected through a conductive substance such as a bonding wire or wiring.
  • the electrode of the other device may be connected so as to be embedded in the through hole 15 without providing the conductive terminal 17.
  • the metal layer 9 and an electrode of another device can be connected.
  • the space 22 of the recess 12 can be used to reduce the thickness and size of the entire device on which the semiconductor device 50 is mounted.
  • a filter member for example, a color filter, a filter that transmits only a specific wavelength, etc.
  • a lens or the like is disposed on the bottom of the collar part 1 2.
  • the entire apparatus can be reduced in size.
  • an electronic device such as a MEMS (Micro Electro Mechanical Systems) element can be disposed on the bottom of the recess 12.
  • MEMS Micro Electro Mechanical Systems
  • the adhesive layer 6 is partially formed, and the cavity 23 is formed between the support 7 and the semiconductor substrate 2.
  • the cavity 23 is formed by applying the material of the adhesive layer 6 in a ring shape on the semiconductor substrate 2.
  • the conductive terminal 25 may be formed on the metal layer 9 exposed at the opening of the protective layer 11.
  • the conductive terminal 25 has the same configuration as the conductive terminal 17 described above, and is made of, for example, solder metal.
  • the conductive terminal 25 can be formed by using a screen printing method, a plating method, or a dispenser method in the same manner as the conductive terminal 17.
  • the semiconductor device in which the conductive terminal 25 is formed is designated as 51.
  • the semiconductor device 51 can also be mounted via a conductive terminal 25 on a circuit board on which external electrodes are patterned.
  • a conductive terminal 25 is directly connected to an external electrode 27 of a circuit board 26 such as a printed board.
  • the conductive terminal 25 and the external electrode may be indirectly connected via a conductive substance such as a bonding wire or wiring.
  • a wiring layer 10 07 and a second insulating film 10 06 extending on the side and back surfaces of the semiconductor substrate as shown in the conventional semiconductor device (FIG. 16) are formed. It has not been. This is because it is preferable from the viewpoint of simplifying the manufacturing process and improving the productivity as well as reducing the manufacturing cost as compared with the configuration in which such wiring layers and insulating films are formed. Further, when forming the conductive terminal 25, it is preferable to form the conductive terminal 25 adjacent to the outside of the side wall of the semiconductor substrate 2, as shown in the semiconductor device 51 of FIG. . This is because the semiconductor device can be made thinner and smaller than in the case where the conductive terminals are formed on the back surface of the semiconductor substrate as in the conventional semiconductor device (FIG. 16).
  • FIG. 10 shows a cross-sectional view of a stacked semiconductor device 60 in which one semiconductor device 51, two semiconductor devices 50, and -semiconductor devices 52 are stacked in this order.
  • the semiconductor device 52 has the same configuration as that of the semiconductor device 50 except that the DA portion 12, the through hole 15, and the conductive terminal 17 are not formed on the support 7. To do.
  • the stacked semiconductor device 60 is manufactured by the following process after the semiconductor devices 50, 51, 52 are completed.
  • the concave portion 12 should be formed so that substantially all of the semiconductor substrate 2 portion including the protective layer 11 in the upper-layer semiconductor device can be contained within the concave portion 12. Its width and depth are adjusted.
  • the completed semiconductor devices (5 0, 5 1, 5 2) are overlaid so that the respective conductive terminals 17 and the metal layer 9 are aligned.
  • a part of the upper semiconductor device is fixed by being fitted in the space of the four parts 12 of the lower semiconductor device.
  • the laminated structure is completed by connecting the conductive terminal 17 and the metal layer 9 by a thermocompression bonding method.
  • the conductive terminal 25 of the lowermost semiconductor device 51 is directly connected to the external electrode 62 of the circuit board 61.
  • the through-hole provided in the support 7 The upper and lower semiconductor devices are electrically connected through the hole 15. Furthermore, a recess 12 is formed in the support 7, and a part of the upper semiconductor device is accommodated in the recess 12. Therefore, the height of the laminated structure can be minimized.
  • the greater the number of layers the greater the effect of thinning.
  • the thickness of the support 7 is 100 ⁇ m and the thickness of the semiconductor substrate 2 is 50 m
  • the minimum thickness is about 6 0 0 (1 0 0 X 4 + 5 0 4) ⁇ .
  • the total thickness is about 4 5 0 (1 0 0 X 4 + 5 0 X 1) m.
  • the semiconductor devices 50, 51, 52 can be stacked simultaneously with the completion of the semiconductor devices 50, 51, 52, workability and efficiency are high.
  • the productivity is improved. Manufacturing costs can be kept low.
  • the device element 1 and its peripheral elements formed on the surface can be prevented from deteriorating and the reliability of the semiconductor device can be increased.
  • FIG. 11 is a cross-sectional view showing a semiconductor device 65 according to the second embodiment of the present invention.
  • the concave portion 12 is formed in a partial region of the surface of the support 7.
  • the second embodiment is characterized in that a through hole 66 penetrating from the front surface to the back surface is formed in a partial region of the support 7.
  • This through hole 6 6 is connected to other devices Unlike the through-hole 15 having the role of electrical intervention, this is a through-hole that provides a space for accommodating some or all of the other devices.
  • the storage through hole 66 is formed, for example, in the same process as the process of forming the recess 12 of the first embodiment. Further, it may be formed simultaneously with the through hole 15. Specifically, for example, a resist layer having an opening in the formation region of the through hole 66 is formed on the support 7, and the surface of the support 7 is dry-etched in the thickness direction using the resist layer as a mask. Is formed. It can also be formed by removing the surface of the support 7 by laser irradiation, wet etching, or microplast method. By forming the through hole 66, a partial region of the adhesive layer 6 is exposed to the outside.
  • the adhesive layer 6 may not be formed in the region where the through hole 66 is to be formed during the process of forming the adhesive layer 6.
  • the operation quality of the semiconductor device may be improved. For example, when a light-receiving element or light-emitting element is formed, the operation quality is improved because no extra material is present.
  • FIG. 12 shows a cross-sectional view of a stacked semiconductor device 6 9 in which one semiconductor device 67, two semiconductor devices 65, and one semiconductor device 68 are stacked in this order.
  • the semiconductor device 67 has the same configuration as that of the semiconductor device 65 except that the conductive terminal 25 is formed.
  • the semiconductor device 68 has the same configuration as the semiconductor device 65 except that the support 7 has no through holes 6 6, through holes 15, and conductive terminals 17. . In this way, by utilizing the space of the through hole 66, it is possible to reduce the thickness and size of the entire device on which the semiconductor device is mounted or stacked.
  • the present invention is not limited to the above-described embodiment and can be modified without departing from the gist thereof.
  • the through hole 15, the metal layer 16, and the conductive terminal 17 are formed at the position corresponding to the pad electrode 4 in the support 7, but are not necessarily formed at the position. As long as the connection with the electrode of the other device above can be interposed, it can be formed at any position.
  • the recess 12 or the through hole 66 can be processed into an arbitrary shape. A plurality of them may be formed. Therefore, it is possible to stack with semiconductor devices having different chip functions and sizes. In addition, it is not necessary for the upper layer device to be completely in close contact with the recess 12 or the through hole 66, and there may be a space between the upper layer device and the upper layer device. Further, in the case of stacking with semiconductor devices having different sizes, the stack may be made so that the entire upper-layer semiconductor device can be accommodated in the recess 12 or the through hole 66.
  • the end of the semiconductor substrate 2 and the end of the pad electrode 4 are separated from each other, but the end of the pad electrode 4 is disposed on a part of the surface of the semiconductor substrate 2.
  • the semiconductor substrate 2 can also be etched.
  • the surface of the support 7 that faces the semiconductor substrate 2, that is, the surface opposite to the surface on which the rotating portion 12 is formed is etched, laser beam irradiated, or microscopic. It is also possible to form the recesses 70 by performing plasting or the like. In this case, however, care must be taken so that the support 7 is not destroyed by communicating with the recesses 70 and 12.
  • the flange 70 By forming the flange 70 on the surface facing the semiconductor substrate 2, the recess 70 is formed. The space between the semiconductor substrate 2 and the support 7 in the formed region can be expanded.
  • the adhesive layer 6 is not partially formed but partially formed, and the cavity 71 is formed between the support 7 and the semiconductor substrate 2.
  • An element such as the MEMS element 72 can be formed on the semiconductor substrate 2 via the insulating film 3 by using the cavity 71. In this case, the MEMS element 72 can also be electrically connected to the pad electrode 4 through a wiring.
  • a recess 73 as shown in Fig. 14 is formed, and various elements including a MEMS element are formed on the bottom surface of the recess 73.
  • the step between the semiconductor substrate 2 and the support 7 is expanded by the level difference of the concave portion 7 3, so that an element thicker than the configuration in which the concave portion 7 3 is not formed in the semiconductor substrate 2 is provided in the semiconductor substrate 2.
  • the space between the support 7 and the semiconductor substrate 2 can be adjusted by combining the adjustment of the depth of the step of the recess 73 with the thickness of the adhesive layer 6 and the adjustment of the recess 70 on the back surface of the support 7. It is also possible to adjust freely.
  • FIGS. 13 and 14 show a configuration in which the metal layer 9 is not formed and the protective layer 11 covers the pad electrode 4.
  • an opening 80 may be provided as shown in FIG. 15 by changing the etching pattern of the semiconductor substrate 2 and the position of the dicing line.
  • the periphery of the opening 80 is surrounded by the semiconductor substrate 2.
  • a conductive terminal 25 is formed in the opening 80.
  • the conductive terminal 25 of the semiconductor device 85 of the modification example is exposed from the back surface side of the semiconductor device 85, but is not exposed from the side surface side. Therefore, the intrusion of corrosive materials and mechanical damage can be reduced, and the reliability of the semiconductor device can be improved.
  • Na it is naturally possible to provide the support 7 with the through hole 15 and the through hole 66 in the configuration of FIG. 15 having the opening 80. It is also possible to form a stacked semiconductor device as shown in FIGS. 10 and 12 using the semiconductor device 85.
  • the BGA (Ball Grid Array) type semiconductor device has been described.
  • the present invention is not limited to the LGA (Land Grid Array) type and the other SP type, flip chip.
  • the present invention can also be applied to a type semiconductor device.

Description

明 細 書 半導体装置及びその製造方法 技術分野
本発明は、 半導体装置に関し、 特に、 パッケージ型の半導体装置及びその製造 方法に関するものである。
• 背景技術
近年、 新たなパッケージ技術として、 C S P (Chip Size Package)が注目されて いる。
C S Pとは、 半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケ一 ジをいう。
従来より、 C S Pの一種として、 B G A(Ball Grid Array)型の半導体装置が知 られている。 この B G A型の半導体装置は、 半導体基板上に設けられたパッド電極と 電気的に接続されたボール状の導電端子が複数設けられている。
そして、 この B G A型の半導体装置を電子機器に組み込む際には、 各導電端子 をプリント基板上の配線パターンに実装することで、 半導体チップとプリント基板上 に搭載される外部回路とを電気的に接続している。
このような B G A型の半導体装置は、 側部に突出したリードピンを有する S O
P ( Small Outline Package)や Q F P (Quad Flat Package)等の他の C S P型の半導体 装置に比べて、 多数の導電端子を設けることが出来、 しかも小型化できるという長所 を有するため、 幅広く用いられている。
第 1 6図は、 従来の B G A型の半導体装置 1 1 0の概略構成を示す断面図であ る。シリコン（S ί )等から成る半導体基板 1 0 0の表面には、 C C D (Charge Coupled Device)型イメージセンサや C M O S型イメージセンサ等のデバイス素子 1 0 1が形 成され、 さらに、 パッド電極 1 0 2が第 1の絶縁膜 1 0 3を介して形成されている。 また、 半導体基板 1 0 0の表面には、 例えばガラス基板 1 0 4がエポキシ榭脂等から 成る接着層 1 0 5を介して接着されている。 また、 半導体基板 1 0 0の側面及ぴ裏面 には、 シリコン酸化膜もしくはシリコン窒化膜等から成る第 2の絶縁膜 1 0 6が形成 されている。
第 2の絶縁膜 1 0 6上には、 パッド電極 1 0 2と電気的に接続された配線層 1
0 7が形成されている。 配線層 1 0 7は、 半導体基板 1 0 0の側面及び裏面に形成さ れている。 また、 第 2の絶縁膜 1 0 6及び配線層 1 0 7を被覆して、 ソルダーレジス ト等から成る保護層 1 0 8が形成されている。 配線層 1 0 7上の保護層 1 0 8の所定 領域には開口部が形成され、 この開口部を通して配線層 1 0 7と電気的に接続された ポール状の導電端子 1 0 9が形成されている。
上述した技術は、 例えば日本特許公開公報 2 0 0 5 - 0 7 2 5 5 4号に記載さ れている。 発明の開示
上述したようなパッケージ型の半導体装置が組み込まれる装置全体として、 薄 型化 ·小型化が要求されている。
また、 完成した半導体装置の積層構造を実現する際には、 積層時の高さをでき るだけ低く し、 装置全体の小型化を図ることが要求されている。 しかしながら、 従来 の半導体装置を複数積層して積層型の半導体装置を形成した場合、 装置全体が大きく なってしまうという問題があつた。
そこで本発明は、 より小型の装置を実現できるパッケージ型の半導体装置及び その製造方法、 並びに小型の積層型の半導体装置及びその製造方法を提供することを 目的とする。
本発明は上記課題に鑑みてなされたものであり、 その主な特徴は以下のとおり である。 すなわち、 本発明の半導体装置は、 その表面上に電子デバイスが形成された 半導体基板と、 裏面が前記半導体基板と対向し、 前記半導体基板と接着層を介して貼 り合わされた支持体と、 前記支持体の下方に形成され、 前記電子デバイスと電気的に 接続された電極とを備え、 前記支持体の表面の一部領域に凹部が形成されていること を特徴とする。
また、 本発明の半導体装置は、 前記支持体に、 その表面から裏面にかけて貫通 する貫通孔が形成され、 前記貫通孔を介して前記電極と、 他の装置の電極との電気的 な接続が可能であることを特徴とする。
また、 本発明の半導体装置は、 その表面上に電子デバイスが形成された半導体 基板と、 裏面が前記半導体基板と対向し、 前記半導体基板と接着層を介して貼り合わ された支持体と、 前記支持体の下方に形成され、 前記電子デバイスと電気的に接続さ れた電極と、 前記支持体の表面から裏面にかけて貫通する複数の貫通孔とを備え、 前 記複数の貫通孔は、 その孔内に前記電極と電気的に接続された第 1の導電端子を備え る貫通孔と、 前記第 1の導電端子を備えず、 他の装置の一部または全部を収める収納 用として用いられる貫通孔とから成ることを特徴とする。 また、 本発明の半導体装置は、 その表面上に電子デパイスを有する半導体基板 と、 前記半導体基板の表面上に接着層を介して貼り合わされた支持体とを備える半導 体装置が、 上下に複数積層されて構成された積層型の半導体装置であって、 下層の半 導体装置の支持体は、 その表面の一部領域に凹部または貫通孔を有し、 上層の半導体 装置の全部または一部が、 前記下層の半導体装置の支持体の凹部または貫通孔に収め られていることを特徴とする。
また、 本発明の半導体装置は、 前記下層の半導体装置の支持体が、 電極接続用 の貫通孔を有し、 前記下層の半導体装置と、 前記上層の半導体装置との電気的な接続 が、 前記電極接続用の貫通孔内に形成された導電材料を介して行われることを特徴と する。
また、 本発明の半導体装置の製造方法は、 表面上に電子デバイスと、 前記電子 デバイスと電気的に接続された電極とが形成された半導体基板を準備し、 前記半導体 基板の表面上に接着層を介して支持体を貼り合わせる工程と、 前記支持体の表面の一 部領域に凹部を形成する工程とを有することを特徴とする。
また、 本発明の半導体装置の製造方法は、 前記支持体に、 その表面から裏面に かけて貫通する貫通孔を形成し、 前記電極の前記支持体側の面を露出させる工程と、 前記貫通孔内に、 前記電極と電気的に接続された第 1の導電端子を形成する工程とを 有することを特徴とする。
また、 本発明の半導体装置の製造方法は、 その表面上に電子デバイスと、 前記 電子デバイスと電気的に接続された電極とが形成された半導体基板と、 前記半導体基 板の表面上に接着層を介して貼り合わされた支持体とを備える半導体装置を、 上下に 複数積層する工程を含む積層型の半導体装置の製造方法であって、 下層となる半導体 装置の支持体の表面の一部領域に凹部または貫通孔を形成する工程と、 前記支持体の 凹部または貫通孔に、 上層の半導体装置の全部または一部を収めることで、 上層及び 下層の半導体装置を積層する工程とを有することを特徴とする。
本発明では、 半導体基板と貼り合わされた支持体の表面に凹部または貫通孔が 形成されている。 そのため、 当該凹部または貫通孔の空間を利用して他の装置や部品 の全部または一部を配置することができ、 装置全体としての薄型化 ·小型化を実現す ることができる。
また、 このような支持体に囬部または貫通孔が形成された半導体装置を用い、 下層の半導体装置の支持体の凹部に上層の半導体装置の全部または一部を収めて積層 することで、 従来に比して小型の積層型の半導体装置を得る事ができる。 図面の簡単な説明
第 1図は本発明の第 1の実施形態に係る半導体装置及ぴその製造方法を説明す る断面図であり、 第 2図は本発明の第 1の実施形態に係る半導体装置及びその製造方 法を説明する断面図であり、 第 3図は本発明の第 1の実施形態に係る半導体装置及ぴ その製造方法を説明する平面図であり、 第 4図は本発明の第 1の実施形態に係る半導 体装置及びその製造方法を説明する断面図であり、 第 5図は本発明の第 1の実施形態 に係る半導体装置及びその製造方法を説明する断面図であり、 第 6図は本発明の第 1 の実施形態に係る半導体装置及びその製造方法を説明する断面図であり、 第 7図は本 発明の第 1の実施形態に係る半導体装置及びその製造方法を説明する断面図であり、 第 8図は本発明の第 1の実施形態に係る半導体装置の実装状態を説明する断面図であ り、 第 9図は本発明の第 1の実施形態に係る半導体装置とその製造方法、 及ぴ実装状 態を説明する断面図であり、 第 1 0図は本発明の第 1の実施形態に係る積層型の半導 体装置及びその製造方法を説明する断面図であり、 第 1 1図は本発明の第 2の実施形 態に係る半導体装置及びその製造方法を説明する断面図であり、 第 1 2図は本発明の 第 2の実施形態に係る積層型の半導体装置を説明する断面図であり、 第 1 3図は本発 明の半導体装置の変更例を説明する断面図であり、 第 1 4図は本発明の半導体装置の 変更例を説明する断面図であり、 第 1 5図は本発明の半導体装置の変更例を説明する 断面図であり、 第 1 6図は従来の半導体装置を説明する断面図である。 発明を実施するための最良の形態
次に、 本発明の第 1の実施形態について図面を参照しながら説明する。 第 1図 乃至第 7図はそれぞれ製造工程順に示した断面図あるいは平面図である。
まず、 第 1図に示すように、 その表面にデバイス素子 1 (例えば、 C C Dや赤 外線センサー等の受光素子や発光素子またはその他の半導体素子） が形成されたシリ コン （S i ) 等から成る半導体基板 2を準備する。 半導体基板 2は、 例えば 3 0 0 /X m ~ 7 0 0 t m程度の厚さになっている。 そして、 半導体基板 2の表面に第 1の絶縁 膜 3 (例えば、 熱酸化法や C V D法等によって形成されたシリ コン酸化膜） を例えば 2 i mの膜厚に形成する。
次に、 スパッタリング法ゃメツキ法、その他の成膜方法によりアルミニウム （A 1 ) やアルミニウム合金や銅 （C u ) 等の金属層を形成し、 その後不図示のレジスト 層をマスクとして当該金属層をエッチングし、 第 1の絶縁膜 3上にパッド電極 4を例 えば 1 /x mの膜厚に形成する。 パッド電極 4は、 デバイス素子 1やその周辺素子と不 図示の配線を介して電気的に接続された外部接続用の電極である。 なお、 第 1図では デバイス素子 1の两側にパッド電極 4が配置されているが、 その位置に限定はなく、 デバイス素子 1上に配置することもできる。
次に、 半導体基板 2の表面にパッド電極 4の一部上あるいは全部を被覆するパ ッシベーシヨン膜 5 (例えば、 C V D法により形成されたシリ コン窒化膜） を形成す る。 第 1図では、 パッド電極 4の一部上を被覆するようにしてパッシベーシヨ ン膜 5 が形成されている。
次に、 パッド電極 4を含む半導体基板 2の表面上に、 エポキシ樹脂， ポリイミ ド （例えば感光性ポリイミ ド）， レジス ト， アク リル等の接着層 6を介して支持体 7を 貼り合せる。 支持体 7の面のうち、 半導体基板 2と対向する主面を裏面、 逆側の主面 を表面とする。 支持体 7は、 例えばフィルム状の保護テープでもよいし、 ガラスや石 英， セラミック，金属等の剛性の基板であってもよいし、樹脂から成るものでもよい。 また、支持体 7は剛性の基板であることが、薄型化される半導体基板 2を強固に支え、 人手によらない搬送の自動化を図る上で好ましい。 支持体 7は、 半導体基板 2を支持 すると共にその素子表面を保護する機能を有するものである。 なお、 デバイス素子 1 が受光素子や発光素子である場合には、 支持体 7は透明もしくは半透明の材料から成 り、 光を透過させる性状を有するものである。
次に、 半導体基板 2の裏面に対して裏面研削装置 （グラインダー） を用いてバ ックグラインドを行い、 半導体基板 2の厚さを所定の厚さ （例えば 5 0 /z m程度） に 薄くする。 なお、 当該研削工程はエッチング処理でもよいし、 グラインダーとエッチ ング処理の併用でもよい。 なお、 最終製品の用途や仕様， 準備した半導体基板 2の当 初の厚みによっては、 当該研削工程を行う必要がない場合もある。
次に、 第 2図に示すように、 半導体基板 2のうちパッド電極 4に対応する所定 の領域のみを、 半導体基板 2の裏面側から選択的にエッチングし、 第 1の絶縁膜 3を 一部露出させる。 以下、 この露出部分を開口部 8とする。
当該半導体基板 2の選択的なエッチングについて、 第 3図の （a), (b) を参 照して説明する。 第 3図の （a ), (b) は、 下方 （半導体基板 2側） から見た概略平 面図であり、 第 2図は第 3図の （a ), (b) の X— X線に沿った断面図に対応するも のである。
第 3図の （a) に示すように、 半導体基板 2を支持体 7の幅よりも狭い、 略長 方形の形状にエッチングすることもできる。 また、 第 3図の （b) に示すように、 パ ッド電極 4が形成された領域のみをエッチングすることで、 半導体基板 2の外周が凹 凸状になるように構成することもできる。 後者の方が、 半導体基板 2と支持体 7の重 畳する面積が大きく、 支持体 7の外周近くまで半導体基板 2が残る。 そのため、 半導 体基板 2に対する支持体 7の支持強度が向上する観点からは、後者の構成が好ましい。 また、 後者の構成によれば、 半導体基板 2と支持体 7の熱膨張率の差異による支持体 7の反りが防止できるため、 半導体装置のクラックや剥離が防止できる。 なお、 第 3 図の （a), (b) で示した平面形状とは別の形状に半導体基板 2をデザインすること も可能である。
また、 本実施形態では半導体基板 2の横幅が表面側に行くほど広がるように、 半導体基板 2の側壁が斜めにエッチングされているが、 半導体基板 2の幅が一定であ り、 その側壁が支持体 7の主面に対して垂直となるようにエッチングすることもでき る。
次に、 第 4図に示すように、 半導体基板 2をマスクとして第 1の絶縁膜 3を選 択的にエッチングする。 このエッチングにより、 半導体基板 2の端部から所定のダイ シングラインに至る領域の第 1の絶縁膜 3が除去され、 開口部 8の底部においてパッ ド電極 4の一方の面 （半導体基板 2側の面） が露出される。 なお、 当該エッチングは レジスト層を形成し、 当該レジス ト層をマスクとして用いることもできる。
次に、第 5図に示すように、露出されたパッド電極 4上に金属層 9を形成する。 金属層 9は、 例えばュッケル （N i ) 層と金 （A u ) 層を順に積層した層であり、 レ ジスト層をマスクとしてこれらの金属を順次スパッタリングし、 その後レジスト層を 除去するというリフトオフ法や、 メツキ法によって形成することができる。
なお、 金属層 9の材質は適宜変更することができる。 つまり、 ニッケル層と金 層以外に、 チタン （T i ) 層， タングステン （W) 層， 銅 （C u ) 層， スズ （S n ) 層等で構成されていてもよい。 金属層 9は、 パッド電極 4と後述する導電端子 2 5や 他の装置の電極との電気的な接続を介在し、 パッド電極 4を保護する機能を有するの であればその材質は特に限定されず、 それらの単層あるいは積層であってもよい。 積 層構造の例としては、 ニッケル層 金層， チタン層 ニッケル層 Z銅層， チタン層ノ ニッケルバナジウム層/銅層等である。
次に、 ダイシングブレードやエッチングによって、 半導体基板 2側から支持体
7を一部除去することで、 ダイシングライン D Lに沿って V字型溝 1 0 (切り欠き溝） を形成する。 なお、 V字型溝 1 0を形成しない場合もある。
次に、 パッド電極 4及び金属層 9に対応する位置に開口部を有する保護層 1 1 を、 例えば 1 0 /x mの厚みで形成する。 当該開口部は、 パッド電極 4の主面のうち半 導体基板 2側の面上に形成される。
保護層 1 1の形成は例えば以下のように行う。 まず、 塗布 · コーティング法に よりポリイミ ド系樹脂、 ソルダーレジス ト等の有機系材料を全面に塗布し、熱処理（プ リベーク） を施す。 次に、 塗布された有機系材料を露光 '現像して金属層 9の表面を 露出させる開口部を形成し、 その後これに熱処理 （ポストべーク） を施すことで、 パ ッド電極 4及び金属層 9に対応する位置に開口部を有する保護層 1 1を得る。 なお、 V字型溝 1 0を形成した場合には、 支持体 7の一部 （側面） も保護層 1 1で被覆され る。 そのため、 腐食物質の浸入が低減される。
次に、 第 6図に示すように、 支持体 7の表面の一部領域に、 その底部が略水平 である凹部 1 2を形成する。 具体的には例えば、 凹部 1 2の形成領域に開口を有した レジスト層 （不図示） を支持体 7上に形成し、 当該レジスト層をマスクとして支持体 7の表面を厚さ方向にドライエッチングすることで形成される。 また、 レーザー照射 やウエットエッチング、 あるいはマイクロブラスト法によって支持体 7の表面を除去 することで形成することもできる。 マイクロブラストとは、 アルミナやシリカ等の微 細な粒子を対象物に噴射することで、 当該対象物を加工する方法である。 なお、 当該 凹部 1 2は支持体 7を貫通するものではなく、 支持体 7の厚さ方向の途中にその底部 を有する。
なお、 凹部 1 2の深さや幅， 平面形状は任意であるが、 上記保護層 1 1を含め た半導体基板 2が全てその内部に収まるように凹部 1 2を形成することが、 最小サイ ズの積層型の半導体装置を得る上で好ましい。 この点については後に説明する。
また、後述するように当該凹部 1 2の空間を利用し、 その底面上に電子装置（例 えば、 M E M S素子） や部品 （例えばフィルタ一部材ゃレンズ） を配置することもで きるため、 その場合には、 配置される物に応じて凹部 1 2の深さや幅等を調節する。
次に、 支持体 7の表面のうち、 凹部 1 2が形成されていない領域であって、 パ ッド電極 4に対応する位置に、 当該支持体 7を貫通し、 パッド電極 4を支持体 7側か ら露出させる貫通孔 1 5を形成する。 具体的には例えば、 貫通孔 1 5の形成領域に開 口を有するレジスト層 （不図示） を支持体 7上に形成する。 次に、 当該レジスト層を マスクとして支持体 7の選択的なエッチングを行い、 接着層 6を露出させ、 続いて接 着層 6をエッチングすることで貫通孔 1 5が形成される。 なお、 フッ酸 （H F ) をェ ツチング溶液としたディップエッチングで形成することもできる。 なお、 ドライエツ チングゃレーザー照射、 あるいはマイクロプラスト法等で貫通孔 1 5を形成してもよ い。
当該貫通孔 1 5は、 上面方向から見た場合、 例えば一辺が 1 0 0 rn程度の略 正方形である。 本実施形態では、 貫通孔 1 5がダイシングライン D Lから所定の距離 だけ内側に入った領域に形成されている。 そのため、 ダイシング後に貫通孔 1 5は支 持体 7で外周が囲まれることになる。 なお、 ダイシングライン D Lに隣接させ、 ダイ シング後は支持体 7の外側に露出するように貫通孔 1 5を形成することもできる。
次に、 当該貫通孔 1 5の底部で露出したパッド電極 4上 （パッド電極 4の支持 体 7側の面上） に金属層 1 6を形成する。 金属層 1 6は既述した金属層 9と同様の構 成を有し、 例えばニッケル （N i ) 層と金 （A u ) 層を順に積層したものである。 こ れにより、 パッド電極 4の両主面に金属層 9 , 1 6が形成される。
次に、 第 7図に示すように、 貫通孔 1 5内の金属層 1 6上に導電材料 （例えば ハンダ） をスクリーン印刷し、 この導電材料を熱処理でリフローさせることで導電端 子 1 7を形成する。 導電端子 1 7は、 パッド電極 4の位置に対応し、 支持体 7の外周 に沿って形成されている。 また、 導電端子 1 7は支持体 7の高さよりも若干高く形成 されており、 支持体 7の表面側から垂直方向に突出した電極である。 このよ うに、 導 電端子 1 7を支持体 7の表面側から突出させておくことで、 完成後の実装が容易にな る。 なお、 パッド電極 4がデバイス素子 1上に形成されている場合には、 半導体基板 2と重畳する領域に貫通孔 1 5及び導電端子 1 7が形成されてもよい。
また、 導電端子 1 7の形成方法は上記に限定されることはなく、 金属層 1 6を メツキ電極として用いた電解メツキ法や、 デイスペンサを用いてハンダ等を塗布する いわゆるデイスペンス法 （塗布法） 等で形成することもできる。 また、 導電端子 1 7 は、 金や銅， ニッケルを材料としたものでもよく、 その材料は特に限定されない。
次に、 ダイシングライン D Lに沿って切断し、 個々の半導体装置 5 0に分割す る。 なお、 個々の半導体装置 5 0に分割する方法としては、 ダイシング法， エツチン グ法， レーザーカット法等がある。
完成した半導体装置 5 0は、 外部電極がパターン形成された他の装置に実装さ れる。 例えば第 8図に示すように、 プリント基板のような回路基板 2 0の外部電極 2 1に導電端子 1 7が直接接続される。 また、 図示はしないが導電端子 1 7と他の装置 の電極とは、 ボンディングワイヤや配線等の導電性物質を介して間接的に接続される 場合もある。 また、 他の装置に突出状の電極が形成されている場合には、 導電端子 1 7を設けずに他の装置の電極を貫通孔 1 5に埋め込むようにして接続される場合もあ る。 また、 金属層 9と他の装置の電極とを接続することもできる。
本構成では、 支持体 7の表面に凹部 1 2が形成されているため、 凹部 1 2の底 面上に自由な空間 2 2がある。 そのため、 当該凹部 1 2の空間 2 2を利用して、 半導 体装置 5 0が実装された装置全体の薄型化 '小型化を図ることができる。 例えば、 デ バイス素子 1が受光素子である場合には、 囬部 1 2の底部上にフィルタ一部材 （例え ばカラーフィルター、 特定の波長のみを透過するフィルタ一等） やレンズを配置する ことで、 装置全体の小型化を図ることができる。 また、 M E M S (Micro Electro Mechanical Systems)素子などの電子装置を、 凹 部 1 2の底部上に配置することも可能である。 なお、 M E M Sとは機械要素部品、 セ ンサ一、 ァクチユエ一ター、 電子回路を半導体基板上に集積化したデバイスのことで ある。 '
なお、 第 8図では接着層 6が部分的に形成され、 支持体 7と半導体基板 2との 間にキヤビティ 2 3が形成されている。 例えば半導体基板 2上に接着層 6の材料を環 状に塗布することで、 当該キヤビティ 2 3は形成される。
また、 第 9図に示すように、 保護層 1 1の開口で露出する金属層 9に対して導 電端子 2 5を形成する場合もある。 当該導電端子 2 5は、 既述した導電端子 1 7と同 様の構成を有し、 例えばハンダゃ金から成る。 また、 導電端子 2 5は、 導電端子 1 7 と同様にスク リーン印刷法ゃメツキ法ゃデイスペンサ法を用いて形成することができ る。 第 9図に示すように、 導電端子 2 5が形成された半導体装置を 5 1とする。
半導体装置 5 1は、 外部電極がパターン形成された回路基板に、 導電端子 2 5 を介して実装することもできる。 例えば第 9図に示すように、 プリント基板のような 回路基板 2 6の外部電極 2 7に導電端子 2 5が直接接続される。また、図示しないが、 導電端子 2 5と外部の電極とが、 ボンディングワイヤや配線等の導電性物質を介して 間接的に接続される場合もある。
半導体装置 5 0及び 5 1では、 従来の半導体装置 （第 1 6図） で示したような 半導体基板の側面及び裏面に延在した配線層 1 0 7及び第 2の絶縁膜 1 0 6が形成さ れていない。 これは、 そのような配線層及び絶縁膜を形成する構成に比して、 製造ェ 程が簡素化されて生産性が向上するとともに、 製造コストを低く抑える観点から好ま しいからである。 また、 導電端子 2 5を形成する場合には、 第 9図の半導体装置 5 1で示したよ うに、 導電端子 2 5を、 半導体基板 2の側壁の外側に隣接して形成することが好まし い。 従来の半導体装置 （第 1 6図） のように半導体基板の裏面上に導電端子を形成す る場合に比して、 半導体装置の薄型化 ·小型化を実現することができるからである。
次に、 完成した半導体装置を垂直方向に複数個積層した、 積層型の半導体装置 について図面を参照しながら説明する。 なお、 既に示されたものと同一の構成要素は 同一符号を用いてその説明を省略するか簡略する。
第 1 0図では、 一個の半導体装置 5 1， 二個の半導体装置 5 0 , —個の半導体 装置 5 2がこの順に積層された積層型の半導体装置 6 0の断面図を示している。 なお、 半導体装置 5 2は、 支持体 7に DA部 1 2 , 貫通孔 1 5 , 及び導電端子 1 7が形成され ていないこと以外は半導体装置 5 0と同様の構成を有しているものとする。
積層型の半導体装置 6 0は、 各半導体装置 5 0 , 5 1 , 5 2が完成した後、 以 下のプロセスで製造される。 なお、 最小サイズの積層型の半導体装置を得るため、 凹 部 1 2は、 上層の半導体装置のうち保護層 1 1を含めた半導体基板 2の部分が、 実質 的に全てその内部に収まるようにその幅や深さが調節されている。
まず、 完成した各半導体装置 （ 5 0 , 5 1 , 5 2 ) を、 それぞれの導電端子 1 7と金属層 9とが整合するように重ね合わせる。 重ね合わせる際には、 上層となる半 導体装置の一部をその下層の半導体装置の四部 1 2のスペースに嵌め合わすようにし て固定する。 そして、 例えば熱圧着法で導電端子 1 7と金属層 9とを接続することで 積層構造が完成する。 積層型の半導体装置 6 0は、 例えば一番下層の半導体装置 5 1 の導電端子 2 5が、 回路基板 6 1の外部電極 6 2と直接接続される。
このように本実施形態に係る積層型の半導体装置では、 支持体 7に設けた貫通 孔 1 5を介して上下の半導体装置が電気的に接続されている。 さらに、 支持体 7に凹 部 1 2が形成され、 上層の半導体装置の一部が凹部 1 2内に収められている。 そのた め、 積層構造の高さを最小限にすることができる。
特に、 積層の段数が多いほど薄型化の効果が大きい。 例えば、 支持体 7の厚み が 1 0 0 μ mであって、 半導体基板 2の厚みが 5 0 mであるとした場合、 従来構造 (第 1 6図） で 4段の積層をすると、 全体の厚みは最低でも約 6 0 0 (1 0 0 X 4 + 5 0 4) μ πιとなる。 これに対して、 本実施形態の構造で 4段の積層をすると、 全 体の厚みは約 4 5 0 ( 1 0 0 X 4 + 5 0 X 1 ) mとなる。
また、 半導体装置 5 0, 5 1 , 5 2の完成と同時に積層が可能な状態となるた め作業性、 効率がよい。
また、 本実施形態では、 従来例のように半導体基板 2の側面及び裏面に対する 配線層 1 0 7及び第 2の絶縁膜 1 06を形成する工程が不要であるため、 生産性が向 上するとともに製造コストを低く抑えることができる。 また、 半導体基板 2の表面が 支持体 7によって保護されるため、 表面に形成されたデバイス素子 1やその周辺素子 の劣化を防止し、 半導体装置の信頼性を高くすることができる。
次に、 本発明の第 2の実施形態について図面を参照しながら説明する。 なお、 既に説明した構成と同様の構成については同一記号を付しており、 その説明について は省略する。 第 1 1図は、 本発明の第 2の実施形態に係る半導体装置 6 5を示す断面 図である。
第 1の実施形態では、 支持体 7の表面の一部領域に凹部 1 2が形成されていた。 これに対して第 2の実施形態では、 支持体 7の一部領域に表面から裏面にかけて貫通 する貫通孔 6 6が形成されていることが特徴である。 この貫通孔 6 6は、 他の装置と 電気的介在の役割を有する貫通孔 1 5とは異なり、 他の装置の一部または全部を収め るための空間を提供する貫通孔である。
この収納用の貫通孔 6 6は、 例えば第 1の実施形態の凹部 1 2形成の工程と同 様の工程で形成する。 また、貫通孔 1 5と同時に形成してもよい。具体的には例えば、 貫通孔 6 6の形成領域に開口を有したレジス ト層を支持体 7上に形成し、 当該レジス ト層をマスクとして支持体 7の表面を厚さ方向にドライエッチングすることで形成さ れる。 また、 レーザー照射やウエットエッチングやマイクロプラスト法によって支持 体 7の表面を除去することで形成することもできる。 貫通孔 6 6を形成することによ つて、 接着層 6の一部領域は外部に露出される。
なお、 図示はしないが、 貫通孔 6 6を形成後に、 接着層 6の露出した部分のみ を除去してもよい。 あるいは、 接着層 6の形成工程の際に、 貫通孔 6 6の形成予定領 域には接着層 6が形成されないようにしてもよい。 デパイス素子 1上に接着層 6が形 成されないようにすることで、半導体装置の動作品質が向上する場合がある。例えば、 受光素子や発光素子が形成されている場合には、 余計な物質が介在しないため、 その 動作品質が向上する。
このように、 支持体 7に貫通孔 6 6を形成することで、 第 1 2図に示すような 積層構造を形成することができる。 第 1 2図では、 一個の半導体装置 6 7， 二個の半 導体装置 6 5， 一個の半導体装置 6 8がこの順に積層された積層型の半導体装置 6 9 の断面図を示している。 なお、 半導体装置 6 7は、 導電端子 2 5を形成したこと以外 は半導体装置 6 5と同一の構成である。 半導体装置 6 8は、 支持体 7に貫通孔 6 6 , 貫通孔 1 5 , 及ぴ導電端子 1 7が形成されていないこと以外は半導体装置 6 5と同様 の構成を有しているものとする。 このように貫通孔 6 6の空間を利用して、 半導体装置が実装あるいは積層され た装置全体の薄型化 ·小型化を図ることができる。
なお、 本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範 囲で変更が可能であることは言うまでも無い。
例えば、 貫通孔 1 5， 金属層 1 6及び導電端子 1 7は支持体 7のうちパッド電 極 4に対応する位置に形成されていたが、 必ずしも当該位置に形成される必要はなく、 半導体装置の上方の他の装置の電極との接続を介在できるのであれば、 任意の位置に 形成することができる。
また、 凹部 1 2あるいは貫通孔 6 6を任意の形状に加工できる。 また、 複数個 形成してもよい。 従って、 チップの機能やサイズの異なる半導体装置と積層させるこ とも可能である。 また、 上層の装置が凹部 1 2あるいは貫通孔 6 6内に隙間なく完全 に密着している必要はなく、 上層の装置との間にスペースがあってもよい。 また、 サ ィズの異なる半導体装置と積層する場合には、 上層の半導体装置の全部が凹部 1 2あ るいは貫通孔 6 6内に収まるようにして積層することもできる。
また、 以上の説明では、 半導体基板 2の端部とパッ ド電極 4の端部が離間して いるが、 半導体基板 2の表面の一部上にパッド電極 4の端部が配置されるように半導 体基板 2をエッチングすることもできる。
また、 第 1 3図に示すように、 支持体 7のうち半導体基板 2と対向する面、 す なわち回部 1 2が形成された面と逆の面に対してエッチングやレーザービーム照射や マイクロプラスト等を行い、 凹部 7 0を形成することもできる。 ただし、 この場合凹 部 7 0と凹部 1 2と連通するなどして支持体 7が破壊されないように注意する必要が ある。 半導体基板 2と対向する面にも囬部 7 0を形成することで、 当該凹部 7 0が形 成された領域での半導体基板 2と支持体 7との間を拡げることができる。 なお、 第 1 3図では接着層 6がー様ではなく部分的に形成され、 支持体 7と半導体基板 2との間 にキヤビティ 7 1が形成されている。 そして、 キヤビティ 7 1を利用して、 半導体基 板 2上に絶縁膜 3を介して M E M S素子 7 2等の素子を形成することもできる。 なお、 この場合、 M E M S素子 7 2を配線を介してパッド電極 4と電気的に接続することも できる。
また、 半導体基板 2の表面側をェッチングゃレーザービーム照射等することで、 第 1 4図に示すような凹部 7 3を形成し、 当該凹部 7 3の底面上に M E M S素子を含 め様々な素子を形成することもできる。 かかる構成によれば、 半導体基板 2と支持体 7との間が凹部 7 3の段差の分拡がるため、 半導体基板 2に凹部 7 3を形成させない 構成に比して厚みのある素子を半導体基板 2上に形成することができる。 また、 凹部 7 3の段差の深さの調節と、 接着層 6の厚みや、 支持体 7の裏面の凹部 7 0の調節と を組み合わせることで、 支持体 7と半導体基板 2との間のスペースを自由に調節する ことも可能である。
なお、 第 1 3図及ぴ第 1 4図は金属層 9を形成しておらず、 保護層 1 1がパッ ド電極 4を被覆している構成を示している。
また、 半導体基板 2のエッチングパターン及ぴダイシングラインの位置を変更 することで、 第 1 5図に示すように開口部 8 0を設けてもよい。 開口部 8 0は、 その 周囲が半導体基板 2で囲まれている。 そして、 当該開口部 8 0内に導電端子 2 5が形 成されている。 当該変更例の半導体装置 8 5の導電端子 2 5は、 半導体装置 8 5の裏 面側からは露出しているが、 側面側からは露出していない。 そのため、 腐食物資の浸 入や機械的ダメージ等が低減し、 半導体装置の信頼性を向上させることができる。 な お、 図示はしないが、 開口部 8 0を有する第 1 5図の構成で、 支持体 7に貫通孔 1 5 や、 貫通孔 6 6を設けることも当然可能である。 また、 当該半導体装置 8 5を用いて 第 1 0図及び第 1 2図に示したような積層型の半導体装置を形成することも可能であ る。
また、 以上の説明では、 B G A (Ball Grid Array)型の半導体装置について説明 したが、 本発明はボール状の導電端子を有さない L G A (Land Grid Array)型やその他 のじ S P型， フリップチップ型の半導体装置に適用することもできる。

Claims

請 求 の 範 囲
その表面上に電子デバイスが形成された半導体基板と、
裏面が前記半導体基板と対向し、前記半導体基板と接着層を介して貼り合わされ た支持体と、
前記支持体の下方に形成され、前記電子デバイスと電気的に接続された電極とを 備え、前記支持体の表面の一部領域に αα部が形成されていることを特徴とする半 導体装置。
前記支持体には、 その表面から裏面にかけて貫通する貫通孔が形成され、 前記貫通孔を介して前記電極と、他の装置の電極との電気的な接続が可能である ことを特徴とする請求の範囲第 1項に記載の半導体装置。
前記支持体の貫通孔内に、前記電極と電気的に接続された第 1の導電端子を備え、 前記第 1の導電端子は、前記貫通孔を通して前記支持体の表面側から突出してい ることを特徴とする請求の範囲第 1項または請求の範囲第 2項に記載の半導体 装置。
前記半導体基板を被覆し、 前記電極と重畳する領域に開口を有する保護層と、 前記保護層の開口を介して、前記電極と電気的に接続された第 2の導電端子とを 備えることを特徴とする請求の範囲第 1項乃至請求の範囲第 3項のいずれかに 記載の半導体装置。
前記支持体の凹部の底面上に、 M E M S素子またはフィルタ一部材が配置されて いることを特徴とする請求の範囲第 1項乃至請求の範囲第 4項のいずれかに記 載の半導体装置。
前記接着層は部分的に形成され、前記半導体基板と前記支持体との間にキヤビテ ィが形成されていることを特徴とする請求の範囲第 1項乃至請求の範囲第 5項 のいずれかに記載の半導体装置。
その表面上に電子デバイスが形成された半導体基板と、
裏面が前記半導体基板と対向し、前記半導体基板と接着層を介して貼り合わされ た支持体と、
前記支持体の下方に形成され、 前記電子デパイスと電気的に接続された電極と、 前記支持体の表面から裏面にかけて貫通する複数の貫通孔とを備え、
前記複数の貫通孔は、その孔内に前記電極と電気的に接続された第 1の導電端子 を備える貫通孔と、
前記第 1の導電端子を備えず、他の装置の一部または全部を収める収納用として 用いられる貫通孔とから成ることを特徴とする半導体装置。
前記半導体基板を被覆し、 前記電極と重畳する領域に開口を有する保護層と、 前記保護層の開口を介して、前記電極と電気的に接続された第 2の導電端子とを 備えることを特徴とする請求の範囲第 7項に記載の半導体装置。
その表面上に電子デバイスを有する半導体基板と、
前記半導体基板の表面上に接着層を介して貼り合わされた支持体とを備える半 導体装置が、 上下に複数積層されて構成された積層型の半導体装置であって、 下層の半導体装置の支持体は、 その表面の一部領域に凹部または貫通孔を有し、 上層の半導体装置の全部または一部が、前記下層の半導体装置の支持体の凹部ま たは貫通孔に収められていることを特徴とする積層型の半導体装置。
前記上層の半導体装置のうち前記支持体を除く部分が、 前記下層の半導体装置 の囬部または貫通孔に収められていることを特徴とする請求の範囲第 9項に記 載の積層型の半導体装置。
前記下層の半導体装置の支持体は、 電極接続用の貫通孔を有し、 前記下層の半 導体装置と、前記上層の半導体装置との電気的な接続が、前記電極接続用の貫通 孔内に形成された導電材料を介して行われることを特徴とする請求の範囲第 9 項または請求の範囲第 1 0項に記載の積層型の半導体装置。
前記下層の半導体装置は、
半導体基板を被覆し、 電極と重畳する領域に開口を有する保護層と、 前記保護層の開口を介して、前記電極と電気的に接続された導電端子とを備える ことを特徴とする請求の範囲第 9項乃至請求の範囲第 1 1項のいずれかに記載 の積層型の半導体装置。
表面上に電子デバイスと、 前記電子デバイスと電気的に接続された電極とが形 成された半導体基板を準備し、
前記半導体基板の表面上に接着層を介して支持体を貼り合わせる工程と、 前記支持体の表面の一部領域に凹部を形成する工程とを有することを特徴とす る半導体装置の製造方法。
前記支持体に、 その表面から裏面にかけて貫通する貫通孔を形成し、 前記電極 の前記支持体側の面を露出させる工程と、
前記貫通孔内に、前記電極と電気的に接続された第 1の導電端子を形成する工程 とを有することを特徴とする請求の範囲第 1 3項に記載の半導体装置の製造方 法。
前記半導体基板及び前記絶縁膜を除去して、 前記電極の前記半導体基板側の面 を露出させる工程と、 2008/018524
23 前記半導体基板を被覆するとともに、前記電極と重畳する領域に開口を有する保 護層を形成する工程と、
前記支持体から前記半導体基板の方向に突出し、前記保護層の開口を介して前記 電極と電気的に接続された第 2の導電端子を形成する工程とを有することを特 徴とする請求の範囲第 1 3項または請求の範囲第 1 4項に記載の半導体装置の 製造方法。
その表面上に電子デバイスと、 前記電子デバイスと電気的に接続された電極と が形成された半導体基板と、
前記半導体基板の表面上に接着層を介して貼り合わされた支持体とを備える半 導体装置を、上下に複数積層する工程を含む積層型の半導体装置の製造方法であ つて、
下層となる半導体装置の支持体の表面の一部領域に凹部または貫通孔を形成す る工程と、前記支持体の囬部または貫通孔に、上層の半導体装置の全部または一 部を収めることで、上層及び下層の半導体装置を積層する工程とを有することを 特徴とする積層型の半導体装置の製造方法。
前記下層となる半導体装置の支持体に、 その表面から裏面にかけて貫通する電 極接続用の貫通孔を形成する工程と、
前記電極接続用の貫通孔内に導電材料を形成する工程とを有し、
前記電極接続用の貫通孔内に形成された導電材料を介して、前記上層及ぴ下層の 半導体装置を電気的に接続する工程とを有することを特徴とする請求の範囲第 1 6項に記載の積層型の半導体装置の製造方法。
前記半導体基板及び前記支持体の一部を被覆するとともに、 前記電極と重畳す る領域に開口を有する保護層を形成する工程を有することを特徴とする請求の 範囲第 1 6項または請求の範囲第 7項に記載の積層型の半導体装置の製造方 法。
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