WO2005117272A1 - ビタビ復号装置、およびビタビ復号方法 - Google Patents

ビタビ復号装置、およびビタビ復号方法 Download PDF

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WO2005117272A1
WO2005117272A1 PCT/JP2005/002292 JP2005002292W WO2005117272A1 WO 2005117272 A1 WO2005117272 A1 WO 2005117272A1 JP 2005002292 W JP2005002292 W JP 2005002292W WO 2005117272 A1 WO2005117272 A1 WO 2005117272A1
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termination
value
code
traceback
viterbi decoding
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Application number
PCT/JP2005/002292
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English (en)
French (fr)
Inventor
Kouya Watanabe
Takehiro Kamada
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3994—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using state pinning or decision forcing, i.e. the decoded sequence is forced through a particular trellis state or a particular set of trellis states or a particular decoded symbol
    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4161—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management
    • H03M13/4169—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management using traceback
    • H03M13/4176—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management using traceback using a plurality of RAMs, e.g. for carrying out a plurality of traceback implementations simultaneously

Definitions

  • the present invention relates to a Viterbi decoding device that corrects data transmitted by a convolutional code using Viterbi decoding and a Viterbi decoding method.
  • the convolutional encoder 201 holds information bits I sequentially input in a shift register composed of D1 to D6, and stores the previously input 6 information bits and the current information bits. From the input information bit I, two code bits C0 and C1 are generated.
  • the convolutional encoder 201 holds information bits I sequentially input in a shift register composed of D1 to D6, and stores the previously input 6 information bits and the current information bits. From the input information bit I, two code bits C0 and C1 are generated.
  • D6 is represented by STATE ⁇ D1, D2, D3, D4, D5, D6 ⁇ .
  • Termination bits 01000111 are sequentially input to the convolutional encoder indicated by 201 in FIG. 2 (a). Bits before and after the termination bit can be 0 or 1, so they are set to X.
  • Patent Document 1 JP-A-2000-183756
  • Patent Document 2 JP-A-9-191258
  • the present invention has an object to prevent the propagation of error correction capability before and after a termination code without increasing the circuit scale, and to further increase the correction capability compared to the related art.
  • the goal is to improve
  • the invention of claim 1 provides a Viterbi decoding device that decodes a convolutional code terminated by a predetermined termination value, by generating a branch metric from an input code, An ACS means for generating a path metric and a path selection signal at each node; a traceback memory for storing the path selection signal output by the ACS means; and an end timing of the input code, and A termination timing detecting means for outputting a termination control signal for controlling a traceback process performed on the traceback memory, a path selection signal output from the traceback memory, and the termination control signal, and A traceback unit that performs the traceback processing using a pointer for performing the traceback processing.
  • the termination control signal indicates a termination processing period, a forced value based on the termination value is set in the pointer regardless of the bus selection signal.
  • the invention according to claim 2 is the Viterbi decoding device according to claim 1, wherein the trace-back unit has a read rate of M (M is an integer of 2 or more) times a write rate of an input code in the trace-back memory. And performs the traceback.
  • M is an integer of 2 or more
  • the trace-back memory includes a plurality of banks, and the trace-back unit stores the plurality of banks by pipeline processing.
  • the trace-back processing is performed using the divided trace-back memories, and the termination timing detecting means detects, when the termination value is divided into two banks, two or one termination code periods.
  • the traceback unit sets a forced value based on the termination value in the pointer during the two or one termination code periods, and performs traceback processing.
  • the termination timing detecting means includes counter means for counting each time code data is input, and When the convolutional code terminated by the value is written to the traceback memory, the value of the counter value of the counting means is also calculated to obtain the termination code period, and the traceback unit detects the termination code period detected.
  • a forced value based on the closing value is set in the pointer, and a traceback process is performed.
  • the termination timing detection means includes counter means for counting each time code data is input, and includes a traceback start signal and a termination signal.
  • a terminating period division detecting means for detecting that the terminating code period is divided into two from the code signal, and a step of writing the convolutional code terminated to a determined closing value into the traceback memory. Calculating the power of the counting means and calculating the end code period by calculating the one end code period or the end code period detected as being divided into two. In the code period, a forced value based on the closing value is set in the pointer.
  • the termination timing detecting means writes a leading value of a convolutional code terminated to a predetermined termination value to the traceback memory.
  • an address storing means for storing the address of the trace-back memory.
  • the stored write address is compared with an address at the time of reading the trace-back memory to detect the termination processing period.
  • the means sets a forced value based on the end value in the pointer during the detected end code period.
  • the invention of claim 7 is the Viterbi decoding device according to claim 3, wherein the termination timing detection means, when the termination period is divided into two banks, sets the start code of the termination code of the first bank.
  • Address storage means for storing an address at the time of writing the first value
  • address storage means for storing an address at the time of writing the last value of the terminating code of the second bank, a stored write address
  • Address comparison means for detecting the termination processing period by comparing an address at the time of reading out the trace-back memory; In the detected termination code period, a forced value based on the termination value is set in the pointer.
  • the invention according to claim 8 is the Viterbi decoding device according to claim 3, wherein the traceback start and end addresses in the traceback memory are fixed, and the termination timing detection means includes: Address storage means for storing an address at the time of writing the last value of the end code of the bank of the second bank, and address storage means for storing an address at the time of writing the first value of the end code of the second bank. Address comparison means for detecting the termination processing period by comparing the write address read with the address at the time of reading out the trace-back memory, and the furnace race-back section includes the detected period. , A forcible value based on the closing value is set in the pointer.
  • the invention of claim 9 is the Viterbi decoding device according to claim 2 or 3, wherein the termination timing detecting means is configured to write the convolutional code terminated to a predetermined termination value to the traceback memory.
  • 1-bit judgment data indicating that the code is a termination code
  • the unit sets a forced value based on the closing value in the pointer during the detected period.
  • the invention according to claim 10 is the Viterbi decoding device according to claim 2 or 3, wherein the termination timing detecting means writes the convolutional code terminated to a predetermined termination value to the trace back memory.
  • the invention of claim 11 is the Viterbi decoding device according to any one of claims 1 to 10, wherein in the case of a code sequence in which the closing value is variable, the variable value according to the closing value is variable.
  • a twelfth aspect of the present invention is the Viterbi decoding device according to any one of the first to eleventh aspects, wherein the traceback pointer is constituted by a FIFO (Fast In Fast Out), and the termination timing detecting means is provided.
  • the termination processing period detected in the step (c) there is provided a means for inputting a forced value as an input bit of the FIFO irrespective of a bus selection signal, and the traceback unit is configured to output a forced value based on the termination value. Is set to the pointer.
  • a thirteenth aspect of the present invention is the viterbi decoding apparatus according to any one of the first to twelfth aspects, wherein the termination period detecting means comprises a termination processing period divided into one or two detected periods. And the traceback unit sets a forced value to the traceback pointer only in the partial period.
  • the invention according to claim 14 is a Viterbi decoding method for decoding a convolutional code terminated by a predetermined termination value, wherein an actual traceback is performed at the time of traceback of codes before and after the termination code. Regardless of the result, the forced value based on the closing value is set in the traceback pointer.
  • the termination timing in the convolutional code terminated to a predetermined termination value is detected, and the traceback memory is read therefrom.
  • FIG. 1 is a configuration diagram of a Viterbi decoding device according to the first to fifth embodiments of the present invention.
  • FIG. 2 (a) is a configuration diagram of a convolutional encoder according to the first to fifth embodiments of the present invention.
  • FIG. 2 (b) is a trellis diagram of a convolutional encoder according to the first to fifth embodiments of the present invention.
  • FIG. 3 is a flowchart of the convolutional encoder according to the first to fifth embodiments of the present invention.
  • FIG. 4 is a conceptual diagram of a trace-back process according to the first embodiment of the present invention.
  • FIG. 5 is a configuration diagram of the termination timing detection unit according to the first embodiment of the present invention.
  • FIG. 6 is a timing chart of a traceback process according to the first embodiment of the present invention.
  • FIG. 7 is a flowchart of a traceback process according to the first embodiment of the present invention.
  • FIG. 8 is a configuration diagram of a termination timing detection unit according to the second embodiment of the present invention.
  • FIG. 9 is a conceptual diagram of a traceback process according to the second embodiment of the present invention.
  • FIG. 10 is a timing chart of a trace-back process according to the second embodiment of the present invention.
  • FIG. 11 is a flowchart of a trace-back process according to the second embodiment of the present invention.
  • FIG. 12 is a configuration diagram of a termination timing detection unit according to the third embodiment of the present invention.
  • FIG. 13 is a conceptual diagram of a traceback process according to a fourth embodiment of the present invention.
  • FIG. 14 is a conceptual diagram of a traceback process according to a fifth embodiment of the present invention. Explanation of reference numerals
  • FIG. 1 is a block diagram showing a configuration of a Viterbi decoding device according to Embodiment 1 of the present invention.
  • the Viterbi decoder of FIG. 1 is for decoding a terminated convolutional code.
  • the ACS unit 100 also generates a branch metric for the input convolutional coding power, and generates a generated branch metric power path metric and a path selection signal at each node.
  • the trace back memory 101 stores a path selection signal output from the ACS unit 100, and is configured by, for example, a normal RAM (Random Access Memory).
  • Maximum likelihood noise determination section 102 determines the most probable path from the path metric and the path selection signal output from ACS means 100.
  • Termination timing detection section 103 detects a termination processing period of the input code at the time of traceback from a signal indicating that the input convolutional code is a termination code, and a termination control signal for controlling traceback processing. Outputs 110.
  • the traceback unit 104 receives the path selection signal, the termination control signal 110, and the termination value output from the traceback memory 101, and performs traceback using a pointer for traceback.
  • the traceback unit 104 includes a forced value generation unit 105 that generates a forced value to be input to the pointer unit 106 from the termination control signal 110 output from the termination timing detection unit 103 and a variable termination value, and a maximum likelihood.
  • the maximum likelihood path output from the path determination unit 102, the code output from the coded bit generation unit 108, and the forced value output from the forced value generation unit 105 are input, and a pointer for tracing back is specified.
  • a pointer section 106 composed of a FIFO (First In First Out memory) to output, a selection section 107 for reading out the most probable path selection signal from the traceback memory 101 using a pointer output from the pointer section 106, and a selection section
  • the path selection signal output from 107 also includes a coding bit generation unit 108 for generating coding bits.
  • LIFO (Last In First Out memory) 109 is a code output from the traceback unit 104. The decoding bit is stored and the decoding result is output.
  • a signal indicating whether or not the code being input is a termination code is determined. If the input convolutional code is not a termination code, a traceback similar to that of a conventional Viterbi decoding device is performed. Perform processing. (For example, see Patent Document 2)
  • the traceback processing similar to the conventional one is briefly described according to the configuration of the present circuit.
  • the ACS unit 100 generates a branch metric based on the input convolutional code, and further uses this branch metric. Then, the path reaching each node of the trellis diagram is selected, and the path metric and the path selection signal for each node are updated. Among them, the path selection signal is stored in the traceback memory 101.
  • the maximum likelihood path determination unit 102 selects a path with higher likelihood by comparing path metrics for each node.
  • the determination result of the maximum likelihood nos determining section 102 is given as a pointer value of the pointer section 106 at the time when the traceback is started in the traceback section 104.
  • the traceback unit 104 at the start of the traceback, the node referred to by the pointer value given by the maximum likelihood path determination unit 102 as described above is selected by the selection unit 107, and the traceback memory 101
  • the path selection signal at the node indicated by the pointer is read and input to the encoding bit generation unit 108.
  • the code generated by the code generation bit generation unit 108 is input to the LIFO 109 and simultaneously to the pointer unit 107, and is used for updating the pointer.
  • the pointer section 106 is configured by a FIFO for sequentially inputting a noise selection signal.
  • a pointer value is obtained from a path selection signal by calculation or a table based on a code generator polynomial.
  • the code input to the LIFO 109 is output as decoded data after the completion of the traceback. Through these processes, the convolutional code is decoded.
  • variable closing value 01000111
  • the code sequence is input to the decoder without being affected by the transmission path at all, and considering that this code is traced back, the nodes of the trellis diagram are shown in FIG. In the reverse order of the transition of the STATE value during encoding,
  • the transmitted signal is affected by noise on the transmission line, so that the signal encoded by the encoder and the input signal of the decoding device are not the same, and the ACS circuit
  • the path metric and path selection signal determined at 100 may have different values than the ideal value.
  • the termination code input in termination timing detection section 103 is traced back (13) — (1). Then, the finalization control signal 110 is output, and the ideal STATE at that time determined by the finalization value, the forced value is used without using the path selection signal extracted from the traceback memory 101. Is generated by the forced value generation unit 105, and the pointer unit 106 performs traceback using the forced value.
  • the time is a symbol rate: a value obtained by re-specifying.
  • the time intervals of the times T0, Tl, # 2, # 3, # 4, and # 5 correspond to the time intervals at which # path selection signals are input or output to the traceback memory 101.
  • the path selection signal stored in memory 101A corresponds to time T3-T4-1.
  • T0 + X and T0 + X + Y denote the times A and B at which the beginning and end of this termination sequence are stored, respectively, and the times A "and B" at which they are extracted are T4 X, and T4 X—Y.
  • M is determined by the traceback length
  • Y is the number of termination code bits N-1 and is a fixed value depending on the system. Therefore, if only X is obtained, the time at which the path selection signal of the termination code is extracted can be known.
  • termination time detection section 103 detects the time at which the path selection signal of the termination code is taken out based on this, generates termination processing control signal 110, and generates the forced value generation section. Output to 105.
  • FIG. 5 shows a configuration diagram of termination timing detection section 103 according to the first embodiment.
  • the ACS unit 100 also generates a branch metric for the input convolutional code power, and generates a path metric and a noise selection signal at each node for the generated branch metric power.
  • the trace back memory 101 stores a path selection signal output from the ACS unit 100, and is configured by, for example, a normal RAM (Random Access Memory).
  • Maximum likelihood path determination section 102 determines the most probable path from the path metric and the path selection signal output from ACS means 100.
  • Termination timing detection section 103 detects a termination processing period of the input code at the time of traceback from a signal indicating that the input convolutional code is a termination code, and a termination control signal for controlling the traceback processing. Outputs 110.
  • the traceback unit 104 receives the path selection signal, the termination control signal 110, and the termination value output from the traceback memory 101, and performs traceback using a pointer for traceback.
  • the trace-back unit 104 outputs the termination control signal 1 output from the termination timing detection unit 103.
  • a forced value generation unit 105 that generates a forced value to be input to the pointer unit 106 from 10 and the variable end value, a maximum likelihood path output by the maximum likelihood path determination unit 102, and an output from the coded bit generation unit 108.
  • a pointer 106 composed of a FIFO (First In First Out memory) that receives a code to be output and a forced value output from the forced value generator 105 and outputs a pointer for tracing back, and a pointer A selector 107 for reading out the most probable path selection signal from the trace back memory 101 using the pointer output from 106, and a code selection bit generation for generating a code selection bit for the path selection signal output from the selection unit 107. It has a part 108 and
  • a LIFO (Last In First Out memory) 109 stores the encoding bits output from the trace-back unit 104, and outputs a decoding result.
  • FIG. 6 shows a timing chart of the operation of termination timing detection section 103 having the above configuration.
  • the counter A 503 and the counter B 504 are started by the logical product of the traceback start signal 500 due to the switching of the memories 101A, 101B, 101C, and 101D and the termination period end signal 501 of the termination processing mode detection unit 505. , Symbol rate: let each f count. At the rising edge of the signal 502 indicating that the input convolutional code is a termination code, the value of the counter A is held as indicated by 600. Assuming that the value of the counter A at this time is C1, when the value C2 of the counter B indicates 4M-CI-N + 1—4M-C1 as in 601 (1313) in the processing mode detection unit 505 ) —Generates and outputs the termination processing control signal 110 indicating the state of (6).
  • the forced value generation unit 105 generates a forced value based on the final processing control signal 110 and the input forced value.
  • FIG. 7 shows a flowchart of the nodes of the trellis diagram and the node selection signal read from the trace back memory 101 at that time during the termination processing period.
  • the node immediately before the termination processing period is ⁇ 000000 ⁇ and the termination value is 01000111 will be described.
  • the case where the node is in any other state can be similarly described.
  • Reference numeral 700 denotes a node immediately before the termination processing period, and indicates that the pointer unit 106 configured by the FIFO is in the state of ⁇ 000000 ⁇ .
  • the path selection signal fetched from the traceback memory 101 by the selection unit 104 is 0, and the After performing the lock processing, the node that will transition next should transition to the state of ⁇ 000000 ⁇ indicated by 701 in FIG.
  • the termination processing control signal 110 output from the termination timing detection unit 103 indicates the timing of (13), so that 1 is input as a forced value instead of this path selection signal. It leads to the state of ⁇ 000001 ⁇ shown in 702.
  • the node selection signal read at the node indicated by 702 is 0, and the force termination processing control signal 110, which should transition to the state of ⁇ 000010 ⁇ indicated by 703, indicates (12). Entering 1 as a forced value instead of a signal leads to the state of ⁇ 000011 ⁇ shown at 704.
  • a forced value corresponding to the time indicated by the termination processing control signal 110 is created until the state ⁇ 0100010 ⁇ indicated by 705. Then, instead of the extracted path selection signal, the signal is input to the FIFO of the pointer section 106, and the signal is guided to the correct node. In other words, in the period of (13) — (6),
  • the pointer by controlling the pointer at the time of inputting the termination code, in a system in which the reception characteristics change with the termination code as a boundary, the characteristic degradation in the sequence with a high error rate is reduced to the sequence with a low error rate Influence can be prevented, and the error correction capability can be improved.
  • an arbitrary fixed node may be selected as a force start pointer using the output result of the maximum likelihood path determination unit 102 as a start pointer at the start of traceback.
  • a power that sacrifices some error correction capability A configuration for using the output result of the maximum likelihood path determination unit as the start pointer can be omitted.
  • Embodiment 1 a force using two counters, one counter, and one cow It is also possible to hold the value of the counter B 504 in a storage device by ANDing the traceback start signal 500 and the termination period end signal 501 of the termination processing mode detection unit 505 as a counter value retention device. it can.
  • the forced value generation unit 105 that generates a forced value based on the fixed value omits the input of the forced value and a part related thereto. can do.
  • the termination timing of a convolutional code terminated to a predetermined termination value is detected, and the termination timing is determined based on the termination timing.
  • the traceback pointer is given a forced value determined from the predetermined termination value, which makes it possible to prevent the propagation of deterioration of error correction capability before and after the termination code without causing a large increase in circuit size.
  • an effect that accurate Viterbi decoding can be performed can be obtained.
  • FIG. 8 shows a configuration diagram of termination timing detection section 803 in the second embodiment.
  • This configuration is obtained by adding a termination period division detecting section 800 to the termination timing detecting section 103 of the first embodiment.
  • the processing in the case where the termination processing period is divided into two is defined as the period P—Q of the time TO—T1-1 in the memory 101A and the period R—S of the time T1 ⁇ T2-1 in the memory 101B.
  • the case where the end code is divided and input will be described as an example.
  • time points P, Q, R, and S are respectively represented by P: T0 + X, Q: T1—1, R: T1, and S: T0 + X.
  • FIG. 10 shows a timing chart.
  • the counter A503 and the counter B504 are started by the logical product of the traceback start signal 500 due to the switching of the memories 101A, 101B, 101C, and 101D and the termination period end signal 501 of the termination processing mode detection unit 505, and the symbol rate is: And let them count.
  • the value of the counter A503, such as 1000, is held by the termination code signal 502 indicating that the input convolutional coding power is the beginning of the termination code.
  • the trace-back start signal 500 is received, so that the termination period division detector 800 detects division of the termination period, and the processing mode detection unit 505 sends the division of the termination period. To inform.
  • the period of 3M-4M-C1 is the period of (7) and (6)
  • the period of 5M-1 and 6M-N-C1 is the period of (13)-(8).
  • the termination processing control signal 810 is also output during that period.
  • the forced value generation unit 105 generates a forced value based on the termination processing control signal 810.
  • FIG. 11 shows a flowchart of the nodes of the trellis diagram and the node selection signal read from the traceback memory 101 at that time during the termination processing period.
  • the left side of the figure shows the traceback in the memory 101A between times T3 and T4-1, and the right side of the figure shows the traceback in the memory 101B between the times T4 and T5.
  • Reference numeral 1102 in FIG. 11 denotes a node at the start of traceback at time T3 to T4-1.
  • the output of the maximum likelihood path determination unit 102 writes all bits of the pointer constituted by the FIFO. Change.
  • the termination processing control signal 810 output from the termination timing detection section 803 indicates the timing of (7), thereby forcibly replacing the output of the maximum likelihood noise determination section 102 with FIG. As shown in 1103, the state of ⁇ 110001 ⁇ is given.
  • the termination processing control signal 810 output from the termination timing detection unit 803 is a state where all bits of the pointer are not determined, as in (13)-(8) and (5)-(1), when the traceback starts.
  • the termination processing control signal 810 is used instead of the path selection signal in the same manner as when the termination period is not divided.
  • Use the forcing value generated as input to the FIFO That is, in the case of this example, the state of ⁇ 110001 ⁇ shown by 1103 in FIG. 11 is led to the state of ⁇ 100010 ⁇ shown by 1104.
  • the order of (7) 1 (6) 0 and the first half of the termination code, which is reversed, is given as an input to the FIFO of the pointer section. .
  • the forced value generated based on the termination processing control signal 810 is Used as FIFO input. That is, in the case of this example, the state of ⁇ 000000 ⁇ shown at 1105 in FIG. 12 is led to the state of ⁇ 111000 ⁇ shown at 1106. That is, in the period of (13)-(8), the order is reversed in the latter half of the terminating code, such as (13) 1 (12) 1 (11) 1 (10) 0 (9) 0 (8) 0 This is given as an input to the FIFO of the pointer section 106.
  • the termination processing control signal 810 changes, and the period and value of the forced value also change. That said, the operation is the same.
  • each period is considered in consideration of the fact that the termination code is divided. Since the forced value is set, the termination code can be correctly traced back, and an effect that the error correction capability can be more improved than in the first embodiment can be obtained.
  • the third embodiment is the same as the second embodiment except for the configuration and operation of the termination timing detection unit, and thus the description of these processes is omitted.
  • FIG. 12 shows the configuration of termination timing detection section 1213 in the third embodiment.
  • [0101] 1200—1203 are each required time to the traceback memory 101 where the terminating code is stored. Are the address storage devices A to D for storing the write address in the storage device.
  • Reference numeral 1204 denotes an address comparing unit that compares the address of the trace-back memory 101 with the address stored in the address storage devices A to D.
  • Reference numeral 1215 denotes a processing mode detection unit that generates a termination processing control signal 1210 from the output of the address comparison unit 1204.
  • the address storage device A 1200 stores the write address AD_p of the trace back memory 101 at the rising edge (time P) of the termination code signal 502.
  • the address storage device B 1201 stores the write address AD_q of the trace-back memory 101 at the rise of the trace-back start signal 1212 (time Q).
  • the address storage device C 1202 stores the write address AD_r of the traceback memory 101 at the fall (time R) of the traceback start signal 500.
  • the address storage device D 1203 stores the write address AD_s of the trace-back memory 101 at the falling edge (time S) of the termination code signal 502.
  • the address comparing unit 1205 compares the address: AD_p—AD_s stored in the address storage device A-D with the read address: AD_m of the trace-back memory 101, and after storing, By confirming the coincidence between the stored address and the read address, it is detected that the path selection signal written at each time point of PS is read. In other words, after comparing and storing AD_m and AD_p, the next matching time is P ". Similarly, comparing and comparing AD_m and AD_q—AD_s, and storing, The next matching time is Q "-S".
  • the processing mode detection unit 1215 Based on the time detected by the address comparison unit 1205, the processing mode detection unit 1215 causes the processing mode detection unit 1215 to perform the termination processing control signal indicating the state (13)-(6), as in the second embodiment. 1210 is output to the forced value generation unit 105. If the traceback start point is (5)-(1), the termination processing control signal 1210 is output to the forced value generation unit 105 even during that period.
  • the device and operation of the address storage device A 1200 may be reduced by sacrificing a slight improvement in error correction capability. Becomes possible.
  • the configuration is such that the address of the trace-back memory 101 at the start and end of the trace-back is fixed, and the fixed value is stored in the address comparing unit 1204 by the address storage device B 1201 and the address storage device C.
  • the devices and operations of the address storage device B 1201 and the address storage device C 1202 can be reduced.
  • the Viterbi decoding device when the termination period is divided into two banks in the termination timing detection means, the first symbol of the termination code of the first bank is used.
  • the last value of the end code of the first bank, the first value of the end code of the second bank, and the last value of the end code of the second bank respectively Address storing means for storing the address of the trace-back memory, and comparing the stored write address with the address at the time of reading out the trace-back memory to detect the termination processing period.
  • the forced value based on the termination value is set in the pointer, so that it is possible to prevent the propagation of the deterioration of the error correction capability before and after the termination code, and to perform the Viterbi decoding with high accuracy. Door can effect is obtained.
  • the fourth embodiment is the same as the second embodiment except for the configuration and operation of the trace-back memory and the termination timing detector, and thus the description thereof is omitted.
  • the number of bits of the traceback memory 101 is extended by the number of termination information bits as compared with the previous embodiment, and the conventional path selection signal
  • the information (1)-(13) indicating the termination state is sequentially stored as shown in the termination information bit write 1301. .
  • the fourth embodiment in addition to the number of bits of the path selection signal, four bits of the termination information bit are extended and stored in the traceback memory 1301.
  • read termination information bit 1302 path selection in traceback is performed.
  • the termination information bit is read at the same time, and the read termination information bit is used in the same manner as the termination processing control signals 810 and 1210 in the second and third embodiments.
  • the end timing can be detected without the end timing detectors 803 and 1213 in the third embodiment.
  • (1) one (13) indicating the termination state is stored in the traceback memory 101 as 4-bit termination information at the same time as the start of recording in the traceback memory 101.
  • the end period is divided by turning the counter, it is detected how many steps the counter value power is divided into, and the forcible value generation unit 105 divides the counter value power in the same manner as in the second and third embodiments.
  • the termination timing detecting means when writing the convolutional code terminated to the determined termination value to the trace-back memory, sets the code to Judgment data consisting of a plurality of bits or one bit indicating a termination code is written into the traceback memory simultaneously with the convolutional code, and when the convolutional code is read, the judgment data is read out at the same time, and termination is performed using the judgment data.
  • a forced value based on the closing value is set in the pointer, and therefore, as in Embodiment 13 above, before and after the closing code. It is possible to prevent the propagation of the error correction capability of the error correction and to perform the Viterbi decoding with high accuracy.
  • traceback is performed by pipeline processing using a traceback memory having a plurality of banks.
  • an input is provided to the traceback memory.
  • processing is performed with a single bank of traceback memory. tray Except for the timing and the number of times of the sub processing, the processing is the same as that of the fourth embodiment, and the description of these processing is omitted.
  • the path selection signal is stored in the trace back memory consisting of one bank from time TO, and from time T1-1 when M signals are written, Before the time T1 when the path selection signal is written, the trace-back processing is performed using the node selection signal stored at time TO—T1-1 as shown at 1401 as shown at 1401. The convolutional code at the time when the selected signal is written is decoded.
  • the path selection signal by the next convolutional code is written to the address at which the path selection signal was stored at the time TO decoded earlier, and the same as before, the next By the time T1 + 1 when the path selection signal is written, traceback processing is performed using the path selection signal stored at time T0 + 1-T1 as shown at 1402, and at time T0 + 1 The convolution code at the time when the path selection signal is written is decoded.
  • a path selection signal by the next convolutional code is written to the address storing the path selection signal at time T0 + 1, which was previously decoded, and T1 From +1 to time T1 + 2 when the next path selection signal is written, traceback processing is performed using the path selection signal stored at time T0 + 2—T1 + 1 as shown at 1403.
  • the decoding of the convolutional code at the time when the path selection signal is written at time T0 + 2 is performed.
  • the termination information bit is stored in the traceback memory as in the fourth embodiment, and based on this information, As in the previous embodiments, the error correction capability can be improved by creating a forced value and using it in place of the noise selection signal.
  • the Viterbi decoding device uses a trace back memory having a plurality of banks, and does not perform trace back by pipeline processing. Access at M times the read rate of In this way, processing can be performed with one bank of traceback memory.
  • the termination information bit is stored in the trace-back memory, and a forcible value is created based on the termination information bit and used in place of the path selection signal, so that errors before and after the code can be obtained. This makes it possible to prevent the propagation of the correction capability from being deteriorated, thereby providing an effect of enabling accurate Viterbi decoding.
  • the Viterbi decoding device and Viterbi decoding method according to the present invention can prevent error correction characteristics from deteriorating when a convolutional code subjected to termination processing is decoded, and are useful as a demodulation circuit and a demodulation method for digital television.

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Abstract

　ビタビ復号装置において、終結された符号の前後における誤り訂正特性の劣化を抑制する。 　ビタビ符号の終結タイミングを終結タイミング検出部（103）で検知し、トレースバック時において、その終結タイミング及び、その前後のタイミングにおいて固有のパスを通過するように、強制値生成部（105）で強制値を生成し、トレースバックポインタ（106）にその強制値を設定することにより、終結前の符号の復号状態が悪化した場合であっても、その影響を受けずに、次の符号の復号をすることを可能とし、誤り訂正能力を向上させる。

Description

ビタビ復号装置、およびビタビ復号方法
技術分野
[0001] 本発明は、畳み込み符号により伝送されたデータを、ビタビ復号を用いて誤り訂正 するビタビ復号装置、およびビタビ復号方法に関するものである。
背景技術
[0002] 畳み込み符号を用いてデータ送信し、受信側でビタビ復号を用いて誤り訂正を行う ようなデジタル伝送システムにお 、て、ある終結符号で符号系列を終結することによ つて、複数のまったく関係のない符号ィ匕されるべきデータを連結し、一つの符号系列 として扱うことにより、単一の復号化器により連続して復号が行える技術が広く知られ ている。
[0003] ここでは、図 2 (a)の 201に示される畳み込み符号化器によって畳み込み符号化さ れた信号を対象とする。この畳み込み符号化器 201は、図に示されるように、順に入 力される情報ビット Iを D1— D6からなるシフトレジスタに保持し、先に入力された 6ビッ トの情報ビットと、現在の入力の情報ビット Iから、 2ビットの符号ビット C0、 C1が生成さ れる。具体的には、
[0004] [数 1]
C0 = D6© D2 © D 1 © I
C l = D6© D5 © D2(+) I
[0005] となる。これらは、図 2 (b)の 202によって示されるトレリス線図で表される。以後 D1—
D6の値を、 STATE{D1,D2,D3,D4,D5,D6}で表記する。
[0006] 一般的に、符号化器に入力されるビット系列のうち、ある特定の順序の符号系列を
、終結ビットとして扱い、終結処理に使用するが、終結ビットが、図 3に示すように、
01000111の順で入力される符号系列で終結されている場合を例として説明する。
[0007] 図 2 (a)の 201に示される畳み込み符号化器に、終結ビット 01000111が順に入力さ れるときを考える。終結ビットの前後のビットは、 0も 1もとりえるので Xとする。
[0008] 終結ビット 01000111の先頭の 0が、この符号化器に入力される時点では、 STATEは {XXXXXX}である。この状態から、終結ビット 01000111が順に入力されると、図 3に示 されるように、 STATEの値は
{XXXXXX}→ (1){0XXXXX}→ (2){ 10XXXX}→ (3){010XXX}→ (4){0010XX}→ (5){00010X}→ (6){ 100010}→ (7){ 110001 }→ (8){ 111000}→ (9){X11100}→ (10){ XX1110}→ (11){XXX111 }→ (12){XXXX11 }→ (13){XXXXX1 }→ (14) {XXXXXX} と推移し、それぞれの STATEと、入力ビットの値によって、畳み込み符号が生成され る。
[0009] このように符号化された符号が、伝送路による影響を全く受けずに、復号器に入力 されると仮定すると、復号時のトレースバックにおけるトレリス線図のノードは、符号ィ匕 された順とは逆に、（13)— (1)の順に推移するはずである。
[0010] このような特性をふまえ、終結処理前後誤の誤り訂正能力の劣化を防ぐため、いく つかの技術が考えだされている。従来技術の代表的なものとしては、 ACS (Add Compare Select)回路内において終結符号の位置情報をもとに、上記の STATEのう ち (6)— (8)のいずれかのタイミングで、固有のノードの STATEに対応するパスメトリツ クの値を、 0もしくは MAX値に制御することで、誤り訂正能力の向上を測っているもの などが挙げられる。（例えば、特許文献 1参照）
特許文献 1：特開 2000-183756号公報
特許文献 2：特開平 9-191258号公報
発明の開示
発明が解決しょうとする課題
[0011] し力しながら、上記のような手法をとると、各数ビットよりなるパスメトリックを保持する レジスタ数十個に対して値を、 0もしくは MAX値に制御する必要があり、これらの制 御回路の回路規模の増加は無視できない。また終結値が可変のようなシステムにお いては、さらなる回路規模の増加を招く。よって、これらの回路増加の低減と、さらな る性能の向上が課題となる。
[0012] そこで本発明は上記課題を鑑み、その目的は回路規模の増加を招くことなぐ終結 符号前後の誤り訂正能力の悪ィ匕の伝播を防ぎ、また、従来よりも、さらなる訂正能力 の向上を図ることにある。
課題を解決するための手段
[0013] 上記課題を解決するため、請求項 1の発明は、予め定められた終結値により終結さ れた畳み込み符号を復号するビタビ復号装置において、入力符号からブランチメトリ ックを生成して、パスメトリックと、各ノードにおけるパス選択信号とを生成する ACS手 段と、前記 ACS手段の出力するパス選択信号を、記憶するトレースバックメモリと、前 記入力符号の終結タイミングを検出して、前記トレースバックメモリに対して行うトレー スバック処理を制御する終結制御信号を出力する終結タイミング検出手段と、前記ト レースバックメモリから出力するパス選択信号と、前記終結制御信号とを入力とし、ト レースバックするためのポインタを用いて、前記トレースバック処理を行なうトレースバ ック部とを有し、前記トレースバック部は、前記終結制御信号が終結処理期間を示す 場合に、前記バス選択信号とは無関係に、前記終結値に基づいた強制値を前記ポ インタに設定する、ものである。
[0014] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0015] 請求項 2の発明は、請求項 1記載のビタビ復号装置において、前記トレースバック 部は、前記トレースバックメモリに入力符号の書き込みレートの M (Mは 2以上の整数 )倍の読み出しレートでアクセスして、前記トレースバックを行う、ものである。
[0016] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0017] 請求項 3の発明は、請求項 1記載のビタビ復号装置において、前記トレースバックメ モリは、複数のバンクを備えてなり、前記トレースバック部は、パイプライン処理により 、前記複数バンクに分かれたトレースバックメモリを用いてトレースバック処理を行うも のであり、前記終結タイミング検出手段は、前記終結値が二つのバンクに分かれた場 合に、その二つの、もしくは一方の終結符号期間を検出し、前記トレースバック部は、 その二つの、もしくは一方の終結符号期間において、前記終結値に基づいた強制値 を前記ポインタに設定し、トレースバック処理を行う、ものである。
[0018] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0019] 請求項 4の発明は、請求項 1または 3に記載のビタビ復号装置において、前記終結 タイミング検出手段は、符号データが入力されるたびにカウントを行うカウンタ手段を 備え、定められた終結値で終結された畳み込み符号を、前記トレースバックメモリへ 書き込む時点において、前記カウント手段のカウンタ値力も計算によって、前記終結 符号期間を求めるものであり、前記トレースバック部は、前記検出した終結符号期間 において、前記終結値に基づいた強制値を前記ポインタに設定し、トレースバック処 理を行う、ものである。
[0020] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0021] 請求項 5の発明は、請求項 3記載のビタビ復号装置において、前記終結タイミング 検出手段は、符号データが入力されるたびにカウントを行うカウンタ手段を備え、トレ ースバック開始信号と、終結符号信号とから、終結符号期間が二つに分割されてい ることを検出する終結期間分割検出手段と、定められた終結値に終結された畳み込 み符号を、前記トレースバックメモリへ書き込む時点において、前記カウント手段の力 ゥンタ値力も計算によって、 1つの前記終結符号期間、あるいは二つに分割されたと 検出された前記終結符号期間を求めるものであり、前記トレースバック手段は、前記 検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタ に設定する、ものである。
[0022] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0023] 請求項 6の発明は、請求項 3記載のビタビ復号装置において、前記終結タイミング 検出手段は、定められた終結値に終結された畳み込み符号の先頭の値を、前記トレ ースバックメモリへ書き込むときのアドレスを記憶する一つのアドレス記憶手段を備え 、記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスと を比較することで、前記終結処理期間を検出するものであり、前記トレースバック手段 は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記 ポインタに設定する、ものである。 [0024] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0025] 請求項 7の発明は、請求項 3記載のビタビ復号装置において、前記終結タイミング 検出手段は、前記終結期間が二つのバンクに分かれる場合に、一つ目のバンクの終 結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、一つ目 のバンクの終結符号の最後の値を書き込むときのアドレスを記憶するアドレス記憶手 段と、二つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するァ ドレス記憶手段と、二つ目のバンクの終結符号の最後の値を書き込むときのアドレス を記憶するアドレス記憶手段と、記憶された書き込みアドレスと、前記トレースバックメ モリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するアド レス比較手段とを有し、前記トレースバック部は、前記検出された終結符号期間にお いて、前記終結値に基づいた強制値を前記ポインタに設定する、ものである。
[0026] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0027] 請求項 8の発明は、請求項 3記載のビタビ復号装置において、前記トレースバックメ モリにおけるトレースバック開始、および終了のアドレスが固定であり、前記終結タイミ ング検出手段は、一つ目のバンクの終結符号の最後の値を、書き込むときのアドレス を記憶するアドレス記憶手段と、二つ目のバンクの終結符号の先頭の値を書き込む ときのアドレスを記憶するアドレス記憶手段と、記憶された書き込みアドレスと、前記ト レースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間 を検出するアドレス比較手段とを有し、前記炉レースバック部は、前記検出された期 間において、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである
[0028] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0029] 請求項 9の発明は、請求項 2、または 3記載のビタビ復号装置において、 前記終 結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバ ックメモリへ書き込むときにその符号が終結符号であることを示す 1ビットの判定デー タを、畳み込み符号とともにトレースバックメモリに書き込む手段と、畳み込み符号の 読み出し時に前記判定データを同時に読み出す手段と、その判定データを用いて 終結期間であることを判別する手段を有し、前記トレースバック部は、前記検出され た期間において、前記終結値に基づいた強制値を、前記ポインタに設定する、もの である。
[0030] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0031] 請求項 10の発明は、請求項 2、または 3記載のビタビ復号装置において、 前記終 結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバ ックメモリへ書き込むときに、その符号の終結状態を示す複数ビットからなる判定デー タを、畳み込み符号とともに、該トレースバックメモリに書き込む手段と、前記トレース バックメモリから、畳み込み符号を読み出す際に、前記判定データを同時に読み出 す手段とを有し、前記トレースバック部は、前記判定データが読み出された時点にお いて、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。
[0032] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0033] 請求項 11の発明は、請求項 1ないし 10のいずれかに記載のビタビ復号装置にお いて、終結値が可変となるような符号系列の場合において、その終結値に応じた可 変の値を強制値に設定する手段を有し、前記トレースバック部は、前記終結タイミン グ検出手段によって終結期間を検出したときに、可変な終結値に応じた強制値を、ト レースバックポインタに強制的に設定する、ものである。
[0034] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0035] 請求項 12の発明は、請求項 1ないし 11のいずれかに記載のビタビ復号装置にお いて、前記トレースバックポインタを FIFO (Fast In Fast Out)で構成し、前記終結タイ ミング検出手段で検出された終結処理期間においては、前記 FIFOの入力ビットとし て、バス選択信号とは無関係に、強制値を入力する手段を有し、前記トレースバック 部は、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。 [0036] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0037] 請求項 13の発明は、請求項 1ないし 12のいずれかに記載のビタビ復号装置にお いて、前記終結期間検出手段は、検出された一つあるいは二つの期間に分かれた 終結処理期間のうち、ある部分的な期間のみを検出、出力するものであり、前記トレ ースバック部は、その部分的な期間においてのみ、強制値を前記トレースバックボイ ンタに設定する、ものである。
[0038] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
[0039] 請求項 14の発明は、予め定められた終結値により終結された畳み込み符号を、復 号するビタビ復号方法において、終結された符号の前後の符号におけるトレースバッ ク時に、実際のトレースバックした結果にかかわらず、前記終結値に基づいた強制値 を、トレースバックポインタに設定する、ものである。
[0040] これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の 悪ィ匕の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。 発明の効果
[0041] 以上のように、本発明にかかるビタビ復号装置、およびビタビ復号方法によれば、 予め定められた終結値に終結された畳み込み符号における終結タイミングを検出し 、そこからトレースバックメモリの読み出しタイミングにあわせて、トレースバックポイン タに終結値力 求められる強制値を与えるようにすることで、回路規模の大きな増加 を招くことなく終結符号前後の誤り訂正能力の悪ィ匕の伝播を防ぐことが可能となる。 図面の簡単な説明
[0042] [図 1]図 1は本発明の第 1一第 5の実施の形態におけるビタビ復号装置の構成図であ る。
[図 2(a)]図 2 (a)は本発明の第 1一第 5の実施の形態における畳み込み符号化器の構 成図である。
[図 2(b)]図 2 (b)は本発明の第 1一第 5の実施の形態における畳み込み符号化器のト レリス線図である。 圆 3]図 3は本発明の第 1一第 5の実施の形態における畳み込み符号化器のフローチ ヤート図である。
[図 4]図 4は本発明の第 1の実施の形態におけるトレースバック処理の概念図である。 圆 5]図 5は本発明の第 1の実施の形態における終結タイミング検出部の構成図であ る。
[図 6]図 6は本発明の第 1の実施の形態におけるトレースバック処理のタイミングチヤ一 ト図である。
[図 7]図 7は本発明の第 1の実施の形態におけるトレースバック処理のフローチャート 図である。
圆 8]図 8は本発明の第 2の実施の形態における終結タイミング検出部の構成図であ る。
[図 9]図 9は本発明の第 2の実施の形態におけるトレースバック処理の概念図である。
[図 10]図 10は本発明の第 2の実施の形態におけるトレースバック処理のタイミングチヤ ート図である。
[図 11]図 11は本発明の第 2の実施の形態におけるトレースバック処理のフローチヤ一 ト図である。
圆 12]図 12は本発明の第 3の実施の形態における終結タイミング検出部の構成図で ある。
[図 13]図 13は本発明の第 4の実施の形態におけるトレースバック処理の概念図である [図 14]図 14は本発明の第 5の実施の形態におけるトレースバック処理の概念図である 符号の説明
100 ACS手段
101 トレースバックメモリ
102 最尤パス判定部
103 終結タイミング検出部
104 トレースバック部 105 強制値生成部
106 ポインタ咅
107 選択部
108 符号化ビット生成部
109 LIFO
110 終結処理制御信号
500 トレースバック開始信号
501 終結期間終了信号
502 終結符号信号
503 カウンタ A
504 カウンタ B
505 処理モード検出部
803 終結タイミング検出部
800 終結期間分割検出部
810 終結処理制御信号
1200 アドレス記憶装置 A
1201 アドレス記憶装置 B
1202 アドレス記憶装置 C
1203 アドレス記憶装置 D
1204 アドレス比較部
1205 トレースバックメモリアドレス
1213 終結タイミング検出部
1210 終結処理制御信号
1215 処理モード検出部
1300 ビット拡張
1301 終結情報ビット書き込み
1302 終結情報ビット読み出し 発明を実施するための最良の形態 [0044] (第 1の実施の形態）
以下に、本発明の実施の形態について、図面を参照して説明する。
図 1は、本発明の実施の形態 1に係るビタビ復号装置の構成を示すブロック図であ る。図 1のビタビ復号装置は、終結された畳み込み符号を復号するためのものである
[0045] 図 1において、 ACS部 100は入力される畳み込み符号力もブランチメトリックを生成 し、生成されたブランチメトリック力 パスメトリックと各ノードにおけるパス選択信号を 生成する。
[0046] トレースバックメモリ 101は ACS部 100の出力するパス選択信号を記憶するもので あり、例えば通常の RAM (Random Access Memory)によって構成される。
[0047] 最尤ノ ス判定部 102は ACS手段 100の出力するパスメトリック及びパス選択信号 から、最も確からしいパスを判定する。
[0048] 終結タイミング検出部 103は入力される畳み込み符号が終結符号であることを示す 信号から、トレースバックされる時における入力符号の終結処理期間を検出し、トレー スバック処理を制御する終結制御信号 110を出力する。
[0049] トレースバック部 104は、トレースバックメモリ 101から出力されるパス選択信号と終 結制御信号 110、及び終結値とを入力とし、トレースバックするためのポインタを用い てトレースバックを行なう。
[0050] このトレースバック部 104は、終結タイミング検出部 103の出力する終結制御信号 1 10と可変な終結値とからポインタ部 106へ入力する強制値を生成する強制値生成部 105と、最尤パス判定部 102によって出力される最尤パスと、符号化ビット生成部 10 8から出力される符号と、強制値生成部 105から出力される強制値とを入力とし、トレ ースバックするためのポインタを出力する FIFO (First In First Outメモリ）で構 成されるポインタ部 106と、ポインタ部 106から出力されるポインタを用いてトレースバ ックメモリ 101から最も確からしいパス選択信号を読み出す選択部 107と、選択部 10 7より出力されるパス選択信号力も符号ィ匕ビットを生成する符号ィ匕ビット生成部 108と を備えている。
[0051] LIFO (Last In First Outメモリ） 109はトレースバック部 104から出力される符 号ィ匕ビットを格納し、復号結果を出力する。
以上のように構成された、本実施の形態 1のビタビ復号装置の動作を説明する。
[0052] このビタビ復号装置では、入力中の符号が終結符号であるどうかを示す信号を判 別し、入力された畳み込み符号が終結符号でない場合には、従来のビタビ復号装置 と同様なトレースバック処理をおこなう。（例えば、特許文献 2参照）
[0053] 従来と同様のトレースバック処理を、本回路の構成に合わせ簡単に説明すると、 A CS部 100では、入力された畳み込み符号をもとにブランチメトリックを生成し、さらに このブランチメトリックを用いてトレリス線図の各ノードに到達するパスを選択し、各ノ ードに対するパスメトリック、及びパス選択信号を更新していく。このうち、パス選択信 号はトレースバックメモリ 101に格納される。
[0054] 上記の処理と同時に、最尤パス判定部 102では各ノードに対するパスメトリックを比 較することにより、より尤度の高いものを選択していく。この最尤ノ ス判定部 102の判 定結果は、トレースバック部 104においてトレースバックが開始される時点におけるポ インタ部 106のポインタ値として与えられる。
[0055] トレースバック部 104では、トレースバック開始時点において、上記のように最尤パ ス判定部 102によって与えられたポインタ値で参照されるノードが選択部 107で選択 され、トレースバックメモリ 101からこのポインタの示すノードにおけるパス選択信号が 読み出され、符号ィ匕ビット生成部 108へと入力される。符号ィ匕ビット生成部 108で生 成された符号は、 LIFO 109に入力されると同時にポインタ部 107に入力され、ボイ ンタの更新に使用される。
[0056] 図 2に示される符号の場合、ポインタ部 106は、ノ ス選択信号を順次入力する FIF Oによって構成される。一般的には符号の生成多項式に基づき、パス選択信号から 演算またはテーブルによってポインタ値を求める。 LIFO109に入力された符号はト レースバック終了後に復号データとして出力される。これらの処理により、畳み込み符 号が復号される。
[0057] このような機能をもつ復号装置において、入力された畳み込み符号が終結符号で ある場合の処理を説明する。
可変な終結値が 01000111であった場合を例に説明する。 [0058] 符号系列が伝送路の影響を全く受けずに、復号器に入力されたと仮定し、この符 号がトレースバックされると考えると、トレリス線図のノードは、図 3に示された符号化時 における STATEの値の遷移と逆順に、
(14){XXXXXX}→ (13){XXXXX1 }→ (12){XXXX11 }→ (11){XXX111 }→ (10) { XX1110}→ (9){X11100}→ (8){ 111000}→ (7){ 110001 }→ (6){ 100010}→ (5){ 00010X}→ (4){0010XX}→ (3){010XXX}→ (2){ 10XXXX}→ (1){0XXXXX}→{ χχχχχχ}→· · ·
と遷移するはずである。
[0059] し力し実際のシステムでは、送信された信号が伝送路で雑音の影響を受けることで 、符号器で符号化された信号と復号装置の入力信号とは同一ではなくなり、 ACS回 路 100で求められるパスメトリックおよびパス選択信号は、理想の値と違った値をもつ 可能性がある。
[0060] そこで本発明の実施の形態 1では、終結符号が入力された場合において、終結タイ ミング検出部 103において入力された終結符号がトレースバックされる (13)— (1)の時 刻を求めて、終結処理制御信号 110を出力し、終結値によって定まるその時刻にお ける理想的な STATE〖こみちびくよう〖こ、トレースバックメモリ 101から取り出されるパス 選択信号を使用せず、強制値を強制値生成部 105で生成し、ポインタ部 106でその強 制値を用いてトレースバックを行う。
[0061] 図 4を参照して、入力された符号系列がトレースバック処理される時刻について説 明する。ここで時刻はシンボルレート: re規格ィ匕した値とする。
[0062] 図 4において、各時刻 T0、 Tl、 Τ2、 Τ3、 Τ4、 Τ5の時間間隔は、トレースバックメモリ 101に Μ個のパス選択信号が入力もしくは出力される時間間隔に相当する。
[0063] 図 4に示すように、時刻 TO— T1-1においては、メモリ 101Aの Μ個のパス選択信号が 格納され、以後同様に、時刻 T1一 T2-1においてはメモリ 101Bに、時刻 T2— T3-1に おいてはメモリ 101Cに、時刻 T3— T4-1においてはメモリ Dに、順に M個のパス選択信 号が格納され、時刻 T4一 T5-1では、またメモリ 101Aに、という順序で繰り返し格納さ れる。
[0064] 時刻 TO— T1-1においてメモリ 101Aに格納されたパス選択信号は、時刻 T3— T4-1 において格納された順とは、逆の順序で読み出される。つまり、時刻 T1-1に格納され たパス選択信号は時刻 T3に、時刻 TOに格納されたパス選択信号は時刻 T4-1に、取 り出される。
[0065] このような復号装置において、図 4のように、時刻 TO— T1-1の期間中に終結符号が 入力されたときを考える。この終結系列の先頭、および最後尾が格納される時刻 A、 および Bを、それぞれ T0+X、および T0+X+Yとすると、それらが取り出される時刻 A "、および B"は、それぞれ、 T4 X、および T4 X— Yとなる。つまり終結符号の先頭は、 TOを基準にすると Ta = T4— X— T0 = 4M— X、後〖ことりだされ、終結符号の最後尾は、 Tb = T4-X-Y-T0 = 4M-X-Y,後に取り出される。 Mはトレースバック長によって決ま り、 Yは終結符号ビット数 N-1であり、システムによって固定値なので、 Xさえ求めれば 、終結符号のパス選択信号が取り出される時刻がわかる。
[0066] 本実施の形態 1では、これをもとに終結タイミング検出部 103において終結符号のパ ス選択信号が取り出される時刻を検出し、終結処理制御信号 110を生成して、強制値 生成部 105に出力している。
図 5に、本実施の形態 1における終結タイミング検出部 103の構成図を示す。
[0067] ACS部 100は入力される畳み込み符号力もブランチメトリックを生成し、生成された ブランチメトリック力もパスメトリックと各ノードにおけるノ ス選択信号を生成する。
[0068] トレースバックメモリ 101は ACS部 100の出力するパス選択信号を記憶するもので あり、例えば通常の RAM (Random Access Memory)によって構成される。
[0069] 最尤パス判定部 102は ACS手段 100の出力するパスメトリック及びパス選択信号 から、最も確からしいパスを判定する。
[0070] 終結タイミング検出部 103は入力される畳み込み符号が終結符号であることを示す 信号から、トレースバックされる時における入力符号の終結処理期間を検出し、トレー スバック処理を制御する終結制御信号 110を出力する。
[0071] トレースバック部 104は、トレースバックメモリ 101から出力されるパス選択信号と終 結制御信号 110、及び終結値とを入力とし、トレースバックするためのポインタを用い てトレースバックを行なう。
[0072] このトレースバック部 104は、終結タイミング検出部 103の出力する終結制御信号 1 10と可変な終結値とからポインタ部 106へ入力する強制値を生成する強制値生成部 105と、最尤パス判定部 102によって出力される最尤パスと、符号化ビット生成部 10 8から出力される符号と、強制値生成部 105から出力される強制値とを入力とし、トレ ースバックするためのポインタを出力する FIFO (First In First Outメモリ）で構 成されるポインタ部 106と、ポインタ部 106から出力されるポインタを用いてトレースバ ックメモリ 101から最も確からしいパス選択信号を読み出す選択部 107と、選択部 10 7より出力されるパス選択信号力も符号ィ匕ビットを生成する符号ィ匕ビット生成部 108と を備えている。
[0073] LIFO (Last In First Outメモリ） 109はトレースバック部 104から出力される符 号ィ匕ビットを格納し、復号結果を出力する。
以上の構成の、終結タイミング検出部 103の動作のタイミングチャート図を図 6に示 す。
[0074] メモリ 101A、 101B、 101C、 101Dの切り替わりによるトレースバック開始信号 500と、終 結処理モード検出部 505の終結期間終了信号 501との論理積により、カウンタ A 503 およびカウンタ B 504をスタートさせ、シンボルレート： fごとにカウントさせる。入力され た畳み込み符号が終結符号であることを示す信号 502の立ち上がりにより、 600のよう にカウンタ Aの値をホールドする。このときのカウンタ Aの値を C1とすると、 601のように カウンタ Bの値 C2が、 4M- CI- N+1— 4M- C1を示すときに、処理モード検出部 505に おいて、（13)— (6)の状態を示す終結処理制御信号 110を生成し出力する。
[0075] 強制値生成部 105では、この終結処理制御信号 110と、入力される強制値とをもとに 、強制値を生成する。
[0076] 図 7に、終結処理期間における、トレリス線図のノードおよび、そのときにトレースバ ックメモリ 101から読み出されたノ ス選択信号のフローチャートを示す。ここでは説明 のため、終結処理期間の直前のノードが、 {000000}の状態、終結値が、 01000111であ る場合を説明するが、他の状態である場合も同様にして説明できる。
[0077] 700は、終結処理期間の直前のノードであり、 FIFOで構成されるポインタ部 106が、 { 000000}の状態となっていることを示している。このノードにおいて、選択部 104によつ てトレースバックメモリ 101からとり出されるパス選択信号は 0であり、通常のトレースバ ック処理を施すと、次に遷移するノードとしては、図 7の 701の示す {000000}の状態に 遷移するはずである。しかし、終結タイミング検出部 103から出力される終結処理制御 信号 110が、（13)のタイミングを示すことにより、このパス選択信号のかわりに強制値と して 1を入力することで、図 7の 702に示す、 {000001 }の状態に導く。さらにこの 702の 示すノードにおいて読み出されるノ ス選択信号は 0であり、 703に示す {000010}の状 態に遷移するはずである力 終結処理制御信号 110が (12)を示すことによって、パス 選択信号のかわりに強制値として 1を入力することで、 704の示す {000011 }の状態に 導く。
[0078] これらの処理を、終結処理期間において繰り返し行い、次に通常処理期間にもどる 705で示される {0100010}の状態まで、終結処理制御信号 110の示す時刻にあった強 制値を作成して、取り出されるパス選択信号のかわりに、ポインタ部 106の FIFOに入 力して、正しいノードに導く。つまり (13)— (6)の期間において、
(13)1(12)1(11)1(10)0(9)0(8)0(7)1(6)0と、終結符号の川頁序を前後逆にしたものを、ボイ ンタ部 106の FIFOの入力として与えることになる。
[0079] このように、終結符号入力時におけるポインタを制御することにより、終結符号を境 として、受信特性の変わるようなシステムにおいて、誤り率の高い系列における特性 劣化が、誤り率の低い系列に影響を与えることを防ぐことができ、誤り訂正能力を向 上することができる。
[0080] 以上、終結値が 01000111である場合を説明した力 終結値が可変の場合も、同様 に説明できる。すなわち、入力される終結値を強制値生成部 105において保持し、終 結処理制御信号 110をもとに、上述と同様に、終結値と逆順の値を FIFOへの入力の 強制値とすることで、処理をおこなう。
[0081] なお、本実施の形態 1では、トレースバック開始時のスタートポインタとして最尤パス 判定部 102の出力結果を用いている力 スタートポインタとして任意の固定したノード を選択するようにすれば、若干の誤り訂正能力を犠牲にすることにはなる力 このスタ ートポインタとして最尤パス判定部の出力結果を用いるための構成を省略することが できる。
[0082] なお、本実施の形態 1ではカウンタを二つ用いた力 一つのカウンタと、一つのカウ ンタ値保持装置とし、上記トレースバック開始信号 500と、終結処理モード検出部 505 の終結期間終了信号 501との論理積によって、カウンタ B 504の値を記憶装置に保持 すること〖こよっても、実現できる。
[0083] なお、終結値が固定値であるシステムの場合は、その固定値に基づく強制値を生 成すればよぐ強制値生成部 105において、強制値の入力および、それにかかわる部 分を省略することができる。
[0084] 以上のように、本実施の形態 1による係るビタビ復号装置によれば、予め定められた 終結値に終結された畳み込み符号における終結タイミングを検出し、そこからトレー スバックメモリの読み出しタイミングにあわせて、トレースバックポインタに所定の終結 値から求められる強制値を与えるようにしたので、回路規模の大きな増加を招くことな ぐ終結符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となり、精度のよい ビタビ復号を行うことができる効果が得られる。
[0085] (第 2の実施の形態）
以下に、本発明の第 2の実施の形態に係るビタビ復号装置について説明する。
[0086] 図 1の終結タイミング検出部 103、および強制値生成部 105の構成および動作以外 は、第 1の実施の形態と同じであるので、これらの処理については説明を省略する。
[0087] また、図 4のように終結区間が二つの区間に分割されないときの動作は、第 1の実施 の形態と同じであるので説明を省略する。
図 8に、本実施の形態 2における、終結タイミング検出部 803の構成図を示す。
[0088] この構成は、実施の形態 1の終結タイミング検出部 103に、さらに、終結期間分割検 出部 800を追加したものである。終結処理期間が二つに分かれた場合の処理を、図 9 のように、メモリ 101Aにおいて時刻 TO— T1- 1の期間 P— Q、メモリ 101Bにおいて時刻 T1一 T2-1の期間 R— Sに、終結符号が分割されて入力されたときを例に説明する。
[0089] 図 9に示すように、時刻 P、 Q、 R、 Sをそれぞれ、 P:T0+X、 Q:T1— 1、 R:T1、 S:T0+X
+Yとすると、それらが取り出される時刻 P"、 Q"、 R"、 S"はそれぞれ P":T4— X、 Q":T3 、 S，，:T5- (X+Y- M)、 R，，:T5— 1となり、それぞれ TOから、 4M— X、 3M、 6M— X— Y、 5M— 1 後に取り出される。つまり、終結期間の分割さえ検知すれば、終結期間が分割されな いときと同様に、 Xを求めれば、終結符号のパス選択信号が取り出される時刻がわか る。
[0090] 図 10に、タイミングチャート図を示す。メモリ 101A、 101B、 101C、 101Dの切り替わり によるトレースバック開始信号 500と、終結処理モード検出部 505の終結期間終了信 号 501との論理積により、カウンタ A503、およびカウンタ B504をスタートさせ、シンボル レート:ビとにカウントさせる。入力された畳み込み符号力 終結符号の先頭であるこ とを示す終結符号信号 502により、 1000のように、カウンタ A503の値をホールドする。 この後、終結符号信号 502が立ち下がる前に、トレースバック開始信号 500がくること により、終結期間分割検出器 800が、終結期間の分割を検知し、処理モード検出部 505に、終結期間の分割を知らせる。
[0091] このように、終結期間の分割が検出されると、処理モード検出部 505において、カウ ンタ B504の値 C2 = 3M— 4M-C 1の期間および、 C2 = 5M— 1— 6M— N— C 1の期間に、 それぞれの時刻に応じた終結処理制御信号 810を生成し出力する。本例では、 3M— 4M-C 1の期間が (7)(6)の期間、および 5M— 1一 6M— N— C 1の期間が (13)— (8)の期間 となる。また、時刻 Q"のトレースバックの開始点における状態が (1)一 (5)の場合は、そ の期間についても終結処理制御信号 810を出力する。
[0092] 強制値生成部 105では、この終結処理制御信号 810をもとに、強制値を生成する。
図 11に終結処理期間における、トレリス線図のノードおよび、そのときにトレースバック メモリ 101から読み出されたノ ス選択信号のフローチャートを示す。図左側に、時刻 T3— T4-1におけるメモリ 101Aにおけるトレースバック、図右側に、時刻 T4一 T5にお けるメモリ 101Bにおけるトレースバックを示す。
[0093] 図 11の 1102は、時刻 T3— T4-1におけるトレースバックの開始時のノードであり、通 常は、最尤パス判定部 102の出力によって FIFOで構成されるポインタの全ビットを書 き換える。この処理において、終結タイミング検出部 803の出力する終結処理制御信 号 810が、（7)のタイミングを示すことにより、最尤ノ ス判定部 102の出力のかわりに、強 制的に、図 11の 1103に示すように、 { 110001 }の状態を与える。終結タイミング検出部 803の出力する終結処理制御信号 810が、（13)— (8)および (5)— (1)のように、ポインタ の全ビットが確定しない状態力 トレースバック開始点となる場合は、確定するビットの み強制値を選択し、残りのビットについては、最尤パス判定部 102の出力を使用する 。例えば、（11)の場合は、下位 3ビットについては、強制値として 111を与え、上位 3ビッ トは、最尤パス判定部 102の出力 {abcdelの上位 3ビット abcを使用し、 {abclll }の状態 となる。
[0094] こうして、メモリ 101Aによるトレースバックの時刻 T3— T4-1における終結処理期間 P 一 Qにおいて、終結期間が分割されないときと同様に、パス選択信号のかわりに、終 結処理制御信号 810をもとに生成した強制値を、 FIFOの入力として使用する。すなわ ち、この例の場合は、図 11の 1103の示す { 110001 }の状態から、 1104の示す { 100010 }の状態に導く。つまり、（7)— (6)の期間において、（7)1(6)0と終結符号の前半部分に おいて順序を前後逆にしたものを、ポインタ部の FIFOの入力として与えることになる。
[0095] 次に、メモリ 101Bによるトレースバックの時刻 T4一 T5-1における終結処理期間 R— S においても、パス選択信号のかわりに、終結処理制御信号 810をもとに生成した強制 値を、 FIFOの入力として使用する。すなわち、この例の場合には、図 12の 1105に示 す {000000}の状態から、 1106に示す {111000}の状態に導く。つまり、（13)— (8)の期間 において、（13)1(12)1(11)1(10)0(9)0(8)0と、終結符号の後半の部分において順序を 前後逆にしたものを、ポインタ部 106の FIFOの入力として与えることになる。
[0096] 以上、図 9のように終結期間が分割された場合において説明したが、終結期間の分 割のされかた次第で、終結処理制御信号 810がかわり、強制値の期間および値もか わるが、同様にしてその動作は同様である。
[0097] 以上のように、本実施の形態 2によるビタビ復号装置によれば、期間が二つの期間 に分割された場合にも、この終結符号が分割されていることを考慮して各期間に強制 値の設定を、行うようにしたので、終結符号を正しくトレースバックすることができ、第 1 の実施の形態よりも、誤り訂正能力をより向上することが可能となる効果が得られる。
[0098] (第 3の実施の形態）
以下に、本発明の第 3の実施の形態に係わるビタビ復号装置について説明する。
[0099] 本実施の形態 3は、終結タイミング検出部の構成、および動作以外は、第 2の実施 の形態と同じであるので、これらの処理においては説明を省略する。
[0100] 図 12に、本実施の形態 3における、終結タイミング検出部 1213の構成を示す。
[0101] 1200— 1203は、終結符号が格納されるトレースバックメモリ 101への各所要の時点 における書込みアドレスを記憶するアドレス記憶装置 A— Dである。
[0102] 1204は、トレースバックメモリ 101のアドレスと、アドレス記憶装置 A— Dに格納された アドレスとを一致比較するアドレス比較部である。
[0103] 1215は、アドレス比較部 1204の出力から終結処理制御信号 1210を生成する処理モ ード検出部である。
以上のように構成された、終結タイミング検出部 1213の動作について説明する。
[0104] 図 9のように、終結期間が分割されてトレースバックメモリ 101に入力されたときの動 作を、図 10のタイミングチャート図を参照して説明する。
[0105] アドレス記憶装置 A 1200は、終結符号信号 502の立ち上がり（時刻 P)における、トレ ースバックメモリ 101の書き込みアドレス AD_pを格納する。アドレス記憶装置 B 1201は 、トレースバック開始信号 1212の立ち上がり（時刻 Q)により、トレースバックメモリ 101 の書き込みアドレス AD_qを格納する。アドレス記憶装置 C 1202は、トレースバック開 始信号 500の立ち下がり（時刻 R)における、トレースバックメモリ 101の書き込みァドレ ス AD_rを格納する。アドレス記憶装置 D 1203は、終結符号信号 502の立ち下がり（時 刻 S)における、トレースバックメモリ 101の書き込みアドレス AD_sを格納する。
[0106] アドレス比較部 1205において、上記のようにして、アドレス記憶装置 A— Dに格納さ れたアドレス： AD_p— AD_sと、トレースバックメモリ 101の読み出しアドレス： AD_mとを 比較し、格納後に、格納したアドレスと読み出しアドレスとの一致が確認されることに よって、 P— Sのそれぞれの時点において書き込まれたパス選択信号が読み出された ことを検出する。つまり、 AD_mと AD_pとの一致比較をおこない、格納してから、次に一 致する時刻が P"となる。同様に、 AD_mと AD_q— AD_sに対して一致比較をおこない、 格納してから、次に一致する時刻が、 Q"— S"となる。
[0107] このアドレス比較部 1205で検出された時刻をもとに、第 2の実施の形態と同様に、処 理モード検出部 1215によって、状態 (13)— (6)を示す終結処理制御信号 1210を、強制 値生成部 105に出力する。トレースバックの開始点が (5)— (1)の場合は、その期間に ついても終結処理制御信号 1210を強制値生成部 105に出力する。
[0108] 後の処理は、第 2の実施の形態と同様の処理をおこなうことで、第 2の実施の形態と 同様に、誤り訂正能力を向上できる効果を得ることができる。 [0109] なお、終結区間が分割したときの処理を考えない場合には、若干の誤り訂正能力 の向上を犠牲にすることで、アドレス記憶装置 A 1200の、装置、および動作を削減す ることが可能になる。
[0110] なお、トレースバック開始、および終了時のトレースバックメモリ 101のアドレスが固定 であるような構成にし、アドレス比較部 1204において、その固定値をアドレス記憶装 置 B 1201、およびアドレス記憶装置 C 1202の、記憶アドレスのかわりとすることで、ァ ドレス記憶装置 B 1201、およびアドレス記憶装置 C 1202の、装置および動作を削減 することができる。
[0111] 以上のような本実施の形態 3によるビタビ復号装置によれば、終結タイミング検出手 段において、終結期間が二つのバンクに分かれる場合に、一つ目のバンクの終結符 号の先頭の値、一つ目のバンクの終結符号の最後の値、二つ目のバンクの終結符 号の先頭の値、および、二つ目のバンクの終結符号の最後の値、をそれぞれ書き込 むときのアドレスを記憶するアドレス記憶手段を備え、該記憶された書き込みアドレス と、トレースバックメモリを読み出すときのアドレスとを比較することで終結処理期間を 検出し、トレースバック部は、その検出された期間において、終結値に基づいた強制 値をポインタに設定するようにしたので、終結符号前後の誤り訂正能力の悪化の伝 播を防ぐことが可能となり、精度のよいビタビ復号を行うことができる効果が得られる。
[0112] (第 4の実施の形態）
以下に、本発明の第 4の実施の形態に係わるビタビ復号装置について説明する。
[0113] 本実施の形態 4は、トレースバックメモリと、終結タイミング検出器の構成、および動 作以外は、第 2の実施の形態と同じであるので、これらについては説明を省略する。
[0114] 図 13の、ビット拡張 1300に示すように、これまでの実施の形態に対して、トレースバ ックメモリ 101のビット数を、終結情報ビットのビット数だけ拡張し、従来のパス選択信 号の格納に加え、終結符号によるパス選択信号が格納される場合には、終結情報ビ ット書き込み 1301に示すように、終結状態を示す (1)一 (13)の情報を、順次格納してい く。本実施の形態 4の場合は、パス選択信号のビット数に加え、終結情報ビットの 4ビ ットを拡張して、トレースバックメモリ 1301に格納する。
[0115] さらに、終結情報ビット読み出し 1302に示すように、トレースバックにおけるパス選択 信号の読み出し時において、同時にこの終結情報ビットを読み出し、この読み出され た終結情報ビットを、第 2、 3の実施の形態における終結処理制御信号 810,1210と同 様に用いれば、第 2、 3の実施の形態における終結タイミング検出部 803,1213なしに、 終結タイミングの検出をおこなうことが可能となる。
[0116] 以降の処理を、第 2、 3の実施の形態と同様の処理をおこなうことで、第 2の実施の形 態と同様に、誤り訂正能力を上げることが可能となる。
[0117] なお、本実施の形態 4では、終結状態を示す (1)一 (13)を、 4ビットの終結情報としてト レースバックメモリに格納した力 トレースバックメモリ 101への記録の開始と同時に、 カウンタを回し、終結期間が分割されたときは、そのカウンタ値力も何ステップずつに 分割されたかを検出し、強制値生成部 105において、第 2、第 3の実施の形態と同様 に、分割のされ方に合わせた処理をすることによって、終結状態を示す 4ビットの終 結情報を、終結符号であることを示す 1ビットの情報とすることが可能となり、これによ り、メモリの削減をおこなうことができる。
[0118] 以上のような本実施の形態 4によるビタビ復号装置によれば、終結タイミング検出 手段は、定められた終結値に終結された畳み込み符号をトレースバックメモリへ書き 込むときに、その符号が終結符号であることを示す複数ビット、あるいは 1ビットからな る判定データを畳み込み符号と同時にトレースバックメモリに書き込み、畳み込み符 号の読み出し時に、前記判定データを同時に読み出し、その判定データを用いて終 結期間であることを判別し、その検出された期間において、前記終結値に基づいた 強制値を前記ポインタに設定するようにしたので、上記実施の形態 1一 3におけると 同様に、終結符号前後の誤り訂正能力の悪ィ匕の伝播を防ぐことが可能となり、精度 のよいビタビ復号を行うことができる効果が得られる。
[0119] (第5の実施の形態）
以下に本発明の第 5の実施の形態に係わるビタビ復号装置について説明する。
[0120] 第 1一第 4の実施の形態は、複数バンク力 なるトレースバックメモリを用いたパイプ ライン処理によるトレースバックの実施の形態であった力 本実施の形態 5では、トレ ースバックメモリに、入力符号の書き込みレートの M倍の読み出しレートでアクセスを することによって、一つのバンク力 なるトレースバックメモリで処理をおこなう。トレー スバック処理のタイミング、および回数以外は、第 4の実施の形態と同様であるので、 これらの処理については、説明を省略する。
図 14を参照して、本実施の形態 5の動作を説明する。
[0121] 図 14の 1400に示すように、一つのバンクよりなるトレースバックメモリに、時刻 TOから パス選択信号を格納していき、 M個の信号が書きこまれた時刻 T1-1から、次のパス選 択信号が書きこまれる時刻 T1までの間に、 1401に示すように、時刻 TO— T1-1に格納 されたノ ス選択信号を用いて、トレースバック処理をおこない、時刻 TOにパス選択信 号が書き込まれた時点の畳み込み符号の復号をおこなう。
[0122] さらに、時刻 T1にお 、て、先ほど復号された時刻 TOにパス選択信号を格納したアド レスに、次の畳込み符号によるパス選択信号を書き込み、さきほどと同様に、 T1から 次のパス選択信号が書きこまれる時刻 T1 + 1までの間に、 1402に示すように、時刻 T0 + 1— T1に格納されたパス選択信号を用いて、トレースバック処理をおこない、時刻 T0 + 1にパス選択信号が書き込まれた時点の畳み込み符号の復号をおこなう。
[0123] さら〖こ、時刻 T1+1において、先ほど復号された時刻 T0+1にパス選択信号を格納し たアドレスに、次の畳込み符号によるパス選択信号を書き込み、さきほどと同様に、 T1 + 1から次のパス選択信号が書きこまれる時刻 T1 + 2までの間に、 1403に示すよう に、時刻 T0 + 2— T1+1に格納されたパス選択信号を用いて、トレースバック処理をお こな 、、時刻 T0 + 2にパス選択信号が書き込まれた時点の畳み込み符号の復号をお こなう。
[0124] これらの処理を繰り返して、毎シンボルレートごとに復号をおこなっていき、出力さ れた復号符号は、 LIFOを介することなぐそのまま復号結果となる。
[0125] このようなトレースバック処理にぉ 、て、入力符号が終結符号である場合に、第 4の 実施の形態と同様に、終結情報ビットをトレースバックメモリに格納し、この情報をもと にこれまでの実施の形態と同様に、強制値を作成してノ ス選択信号のかわりに使用 することにより、誤り訂正能力を上げることが可能となる。
[0126] 以上のような本実施の形態 5によるビタビ復号装置は、複数バンク力 なるトレース バックメモリを用 、たパイプライン処理によるトレースバックを行うのではなぐトレース ノ ックメモリに、入力符号の書き込みレートの M倍の読み出しレートでアクセスをする ことによって、一つのバンク力 なるトレースバックメモリで処理を行うようにしたもので
、上記実施の形態 1一 4におけると同様に、終結情報ビットをトレースバックメモリに格 納し、これをもとに強制値を作成してパス選択信号の代わりに用いることにより、符号 前後の誤り訂正能力の悪ィ匕の伝播を防ぐことが可能となり、精度のよいビタビ復号を 行うことができる効果が得られる。
産業上の利用可能性
本発明にかかるビタビ復号装置、およびビタビ復号方法は、終結処理された畳み 込み符号の復号にぉ 、て誤り訂正特性の劣化を防ぐことができ、デジタルテレビの 復調回路および復調方式として有用である

Claims

請求の範囲
[1] 予め定められた終結値により終結された畳み込み符号を復号するビタビ復号装置 において、
入力符号力 ブランチメトリックを生成して、パスメトリックと、各ノードにおけるパス選 択信号とを生成する ACS手段と、
前記 ACS手段の出力するパス選択信号を、記憶するトレースバックメモリと、 前記入力符号の終結タイミングを検出して、前記トレースバックメモリに対して行うト レースバック処理を制御する終結制御信号を出力する終結タイミング検出手段と、 前記トレースバックメモリから出力するパス選択信号と、前記終結制御信号とを入力 とし、トレースバックするためのポインタを用いて、前記トレースバック処理を行なうトレ ースバック部とを有し、
前記トレースバック部は、前記終結制御信号が終結処理期間を示す場合に、前記 バス選択信号とは無関係に、前記終結値に基づいた強制値を前記ポインタに設定 する、
ことを特徴としたビタビ復号装置。
[2] 請求項 1記載のビタビ復号装置にお!、て、
前記トレースバック部は、前記トレースバックメモリに入力符号の書き込みレートの M (Mは 2以上の整数)倍の読み出しレートでアクセスして、前記トレースバックを行う ことを特徴とするビタビ復号装置。
[3] 請求項 1記載のビタビ復号装置にお!、て、
前記トレースバックメモリは、複数のバンクを備えてなり、
前記トレースバック部は、パイプライン処理により、前記複数バンクに分かれたトレー スバックメモリを用いてトレースバック処理を行うものであり、
前記終結タイミング検出手段は、前記終結値が二つのバンクに分かれた場合に、 その二つの、もしくは一方の終結符号期間を検出し、
前記トレースバック部は、その二つの、もしくは一方の終結符号期間において、前 記終結値に基づ 、た強制値を前記ポインタに設定し、トレースバック処理を行う、 ことを特徴とするビタビ復号装置。
[4] 請求項 1または 3に記載のビタビ復号装置にぉ 、て、
前記終結タイミング検出手段は、
符号データが入力されるたびにカウントを行うカウンタ手段を備え、
定められた終結値で終結された畳み込み符号を、前記トレースバックメモリへ書き 込む時点において、前記カウント手段のカウンタ値力も計算によって、前記終結符号 期間を求めるものであり、
前記トレースバック部は、前記検出した終結符号期間において、前記終結値に基 づ 、た強制値を前記ポインタに設定し、トレースバック処理を行うものである、 ことを特徴とするビタビ復号装置。
[5] 請求項 3記載のビタビ復号装置にお 、て、
前記終結タイミング検出手段は、
符号データが入力されるたびにカウントを行うカウンタ手段を備え、
トレースバック開始信号と、終結符号信号とから、終結符号期間が二つに分割され ていることを検出する終結期間分割検出手段と、
定められた終結値に終結された畳み込み符号を、前記トレースバックメモリへ書き 込む時点において、前記カウント手段のカウンタ値力 計算によって、 1つの前記終 結符号期間、あるいは二つに分割されたと検出された前記終結符号期間を求めるも のであり、
前記トレースバック手段は、前記検出された終結符号期間において、前記終結値 に基づ!/、た強制値を前記ポインタに設定する、
ことを特徴とするビタビ復号装置。
[6] 請求項 3記載のビタビ復号装置にお 、て、
前記終結タイミング検出手段は、
定められた終結値に終結された畳み込み符号の先頭の値を、前記トレースバックメ モリへ書き込むときのアドレスを記憶する一つのアドレス記憶手段を備え、
記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスと を比較することで、前記終結処理期間を検出するものであり、 前記トレースバック手段は、前記検出された終結符号期間において、前記終結値 に基づ!/、た強制値を前記ポインタに設定する、
ことを特徴とするビタビ復号装置。
[7] 請求項 3記載のビタビ復号装置にお 、て、
前記終結タイミング検出手段は、
前記終結期間が二つのバンクに分かれる場合に、一つ目のバンクの終結符号の先 頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、
一つ目のバンクの終結符号の最後の値を書き込むときのアドレスを記憶するァドレ ス記憶手段と、
二つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するァドレ ス記憶手段と、
二つ目のバンクの終結符号の最後の値を書き込むときのアドレスを記憶するァドレ ス記憶手段と、
記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスと を比較することで、前記終結処理期間を検出するアドレス比較手段とを有し、 前記トレースバック部は、前記検出された終結符号期間において、前記終結値に 基づいた強制値を前記ポインタに設定する、
ことを特徴とするビタビ復号装置。
[8] 請求項 3記載のビタビ復号装置にお 、て、
前記トレースバックメモリにおけるトレースバック開始、および終了のアドレスが固定 であり、
前記終結タイミング検出手段は、
一つ目のバンクの終結符号の最後の値を、書き込むときのアドレスを記憶するアド レス記憶手段と、
二つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するァドレ ス記憶手段と、
記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスと を比較することで、前記終結処理期間を検出するアドレス比較手段とを有し、 前記炉レースバック部は、前記検出された期間において、前記終結値に基づいた 強制値を、前記ポインタに設定する、
ことを特徴とするビタビ復号装置。
[9] 請求項 2、または 3記載のビタビ復号装置において、
前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をト レースバックメモリへ書き込むときにその符号が終結符号であることを示す 1ビットの判 定データを、畳み込み符号とともにトレースバックメモリに書き込む手段と、
畳み込み符号の読み出し時に前記判定データを同時に読み出す手段と、 その判定データを用いて終結期間であることを判別する手段を有し、
前記トレースバック部は、前記検出された期間において、前記終結値に基づいた強 制値を、前記ポインタに設定する、
ことを特徴とするビタビ復号装置
[10] 請求項 2、または 3記載のビタビ復号装置において、
前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をト レースバックメモリへ書き込むときに、その符号の終結状態を示す複数ビットからなる 判定データを、畳み込み符号とともに、該トレースバックメモリに書き込む手段と、 前記トレースバックメモリから、畳み込み符号を読み出す際に、前記判定データを 同時に読み出す手段とを有し、
前記トレースバック部は、前記判定データが読み出された時点において、前記終結 値に基づいた強制値を、前記ポインタに設定する、
ことを特徴とするビタビ復号装置。
[11] 請求項 1な 、し 10の 、ずれかに記載のビタビ復号装置にぉ ヽて、
終結値が可変となるような符号系列の場合において、その終結値に応じた可変の 値を強制値に設定する手段を有し、
前記トレースバック部は、前記終結タイミング検出手段によって終結期間を検出した ときに、可変な終結値に応じた強制値を、トレースバックポインタに強制的に設定する ことを特徴とするビタビ復号装置。
[12] 請求項 1な!、し 11の 、ずれかに記載のビタビ復号装置にぉ ヽて、 前記トレースバックポインタを FIFO (Fast In Fast Out)で構成し、
前記終結タイミング検出手段で検出された終結処理期間においては、前記 FIFO の入力ビットとして、バス選択信号とは無関係に、強制値を入力する手段を有し、 前記トレースバック部は、前記終結値に基づいた強制値を、前記ポインタに設定す る、
ことを特徴とするビタビ復号装置。
[13] 請求項 1な!、し 12の 、ずれかに記載のビタビ復号装置にぉ ヽて、
前記終結期間検出手段は、検出された一つあるいは二つの期間に分かれた終結 処理期間のうち、ある部分的な期間のみを検出、出力するものであり、
前記トレースバック部は、その部分的な期間においてのみ、強制値を前記トレース ノ ックポインタに設定する、
ことを特徴とするビタビ復号装置。
[14] 予め定められた終結値により終結された畳み込み符号を、復号するビタビ復号方 法において、
終結された符号の前後の符号におけるトレースバック時に、実際のトレースバックし た結果にかかわらず、前記終結値に基づいた強制値を、トレースバックポインタに設 定する、
ことを特徴としたビタビ復号方法。
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