WO2005067046A1 - 積層装置及び集積回路素子の積層方法 - Google Patents

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Definitions

  • the present invention relates to a laminating apparatus and a laminating method for laminating chip blocks on which circuit patterns are formed so that their electrodes are electrically connected to each other.
  • CMOS-FETs complementary MOS structure field effect transistors
  • CMOS-FETs complementary MOS structure field effect transistors
  • the first is a method of selecting non-defective LSI chips, mounting the chips in a thin package, and stacking the packages for each package
  • the second is a method of stacking the chips collectively for each chip or wafer.
  • the first is a method of wire-wiring (wire bonding) pads for each chip after stacking the chips. In this case, inexpensive chips and memories are very difficult. Although effective, the final wiring of the chip is wire wiring, which causes wiring delay and is not suitable for integrated circuits that require high-speed transmission.
  • the second is a method in which a through electrode is provided in the chip in advance, and direct connection is made using bumps or the like on the chip.
  • Patent Document 1 US Pat. No. 4,612,083
  • Patent Document 2 U.S. Pat.No. 5,270,261
  • Patent Document 3 JP-A-7-14982
  • the chips are positioned so that the positions of the chips are at predetermined positions, and the chips are bonded so as to be conductive.
  • a wafer having a plurality of chips on which a circuit pattern is formed or a chip group in a state where a plurality of chips are connected (hereinafter, such a wafer or a chip group is referred to as a chip assembly) is stacked.
  • a chip assembly a wafer having a plurality of chips on which a circuit pattern is formed or a chip group in a state where a plurality of chips are connected
  • a circuit pattern and electrodes are formed, and a plurality of chips are connected.
  • a stacking device for stacking the chip assemblies thus formed is a stacking device for stacking the chip assemblies, each of which is capable of moving arbitrarily, and the chip assemblies mounted on each of the plurality of stages.
  • Storage means for storing the expected change in the electrode position of each chip, which changes due to heating of the chip assembly at the time, the expected change in the electrode position of each chip from the storage means, and the formation of the chip assembly
  • Control means for setting the mutual positions of the plurality of stages at the time of lamination based on the obtained position information of each chip, and controlling at least one of the plurality of stages.
  • alignment information acquiring means for acquiring positional information of each chip from a projection exposure apparatus that determines a circuit pattern of each chip of the chip assembly It is preferable that the control means be capable of acquiring the position information of each chip from the alignment information acquiring means.
  • the stacking apparatus further includes alignment measuring means for measuring the position of each chip formed on the chip assembly, and the control means also has an alignment measuring power. It is preferable that the position information of each chip can be obtained.
  • the control unit may control the position between the reference position of the stage and the reference position of the chip assembly mounted on the stage.
  • the chip assembly division information is further generated according to the positional relationship between the electrodes of the stacked chip assemblies. It is preferable that a dicing device that divides a chip assembly is provided with a division information output unit that sends chip assembly division information.
  • At least one of the plurality of stages has a plurality of pressing force detecting means. It is preferable to provide
  • a method of laminating an integrated circuit element formed by laminating a plurality of chip aggregates each including a chip on which a circuit pattern and an electrode are formed is provided.
  • the position acquisition step of acquiring chip position information, the position information of each chip obtained in the position acquisition step, and the information on the electrode position of each chip that changes with the temperature heated during stacking of the chip assembly are stacked together.
  • the positioning step includes: a stage reference position of a stage mounted in the bonding step; and a chip assembly mounted on the stage. It is preferable to position the chip assemblies that are stacked on each other in accordance with the positional deviation from the reference position included in the above!
  • a laminating apparatus in which a circuit pattern and electrodes are formed, and a chip assembly in which a plurality of chips are connected to each other is stacked, holds the chip assembly, and each can be arbitrarily moved.
  • joining means for joining the chip assemblies based on the information.
  • each unit described above may be replaced with an apparatus or a unit.
  • the present invention since the present invention is configured as described above, it does not require any human intervention, the chip assemblies can be electrically connected to each other while stacking the chip assemblies, and the stacked chips having a good yield can be obtained. Can be manufactured.
  • FIG. 1 is a schematic configuration diagram of a laminating apparatus 1 according to the present embodiment.
  • FIG. 2 is an enlarged cross-sectional view of a bump formed on a diffusion wafer W.
  • FIG. 3 is a schematic configuration diagram of a mechanism for detecting a displacement between an upper wafer holder 13 and a lower wafer holder 15 mounted on the laminating apparatus 1 according to the present embodiment.
  • FIG. 4 is a schematic configuration diagram of a three-dimensional integrated circuit stacking system according to the present embodiment.
  • FIG. 5 is a flowchart showing a laminating process performed by the laminating apparatus 1 in the present embodiment.
  • FIG. 6 is a schematic configuration diagram of an alignment processing device according to the present embodiment.
  • the laminating apparatus 1 is fixed on a base 11 and has a stage 11a on which a lower wafer holder 15 is mounted, a wafer mounting table 12, an upper wafer holder 13 for holding a wafer, and a chuck for holding and transporting the wafer holder 13.
  • Unit 14 a transfer mechanism 18 for movably supporting the chucking unit 14, a clamp unit 16 for clamping the upper wafer holder 13 and the lower wafer holder 15, and a wafer mounted on the lower wafer holder 15.
  • the other stage is constituted by the transport mechanism 18, the chucking unit 14, and the upper wafer holder 13! ,
  • the laminating apparatus 1 has a diffusion pattern in which a wiring pattern and an electrode pattern are patterned by a projection exposure apparatus and has the same electrode arrangement pattern formed up to electrodes (however, dummy electrodes and the like may have different arrangement patterns). W is positioned so that the positions of the respective electrodes coincide with each other, and the wafers are bonded to each other.
  • FIG. 5 shows a manufacturing process of a laminated chip performed by using the laminating apparatus 1. Next, the step of stacking will be described based on FIG. 5 and FIG.
  • the wafer is transferred as shown in FIG.
  • the diffusion wafer W formed up to the electrodes is mounted on the wafer mounting table 12 and the lower wafer holder 15, respectively. Note that the diffusion ueno and W placed on each of them have already been inspected. Inspection at this point is based on the height (especially coplanarity) of the bumps formed on the electrode pattern and the shape of the electrodes such as bumps and vias.
  • the height of the bump is measured by measuring the height of the bump formed on the entire surface of the diffusion wafer W. If this If the height of the bumps varies widely, even if the diffusion wafers W are joined together, some of the bumps are lower than the heights of the other bumps, so the bumps may not contact each other and may not conduct. . Therefore, it is necessary to make the height of the bumps within a predetermined range.
  • a three-dimensional shape measuring device As a means for measuring the height and shape of the bump, a three-dimensional shape measuring device, an image shape measuring device, or the like is preferable.
  • the Nikon Corporation's VMR series of CNC image measuring devices is preferred.
  • the diffusion wafer W that has cleared the predetermined criteria is selected, transported to the laminating apparatus 1, and mounted on the wafer mounting table 12 and the lower wafer holder 15.
  • the stacking apparatus 1 acquires coordinate data of each chip formed on the diffusion wafer.
  • the control unit 19 of the laminating apparatus 1 includes a communication port (not shown) that can communicate with another semiconductor manufacturing apparatus. Through this communication port, it is possible to communicate with a projection exposure apparatus in which electrodes and wiring patterns are patterned on a diffusion wafer. In addition, information on circuit patterns formed on each chip can be obtained.
  • Positioning is performed according to this enhancement "global" alignment, and various patterns such as electrode patterns are projected and exposed on the wafer.
  • various patterns such as electrode patterns are projected and exposed on the wafer.
  • the upper reference position for example, a notch formed by force on the wafer
  • data indicating the force at which each chip formed on the diffusion wafer W is formed has been acquired.
  • the present laminating apparatus 1 it is possible to communicate with a projection exposure apparatus that determines a circuit pattern of the diffusion wafer W, and each of the diffusion wafers W mounted on the wafer mounting table 12 and the lower wafer holder 15. Since the chip position information can be obtained and the circuit pattern information has also been obtained from the circuit design device, the information necessary for the electrode array position data (Xli, Yli) of each chip i is obtained. Note that i is the natural number assigned to each chip on which the diffusion wafer W is formed. Note that instead of the connection method using the electrodes of each chip, there is a connection method between chips using wireless technology. In such a case, the arrangement position data of a specific portion of the circuit pattern may be used instead of the electrode arrangement position data.
  • the stacking apparatus 1 may be equipped with an alignment processing device equivalent to the projection exposure device.
  • an equivalent alignment processing apparatus By installing an equivalent alignment processing apparatus, the same result can be obtained by using this processing apparatus for a diffusion wafer W manufactured by a projection exposure apparatus that does not correspond to the above.
  • a wafer microscope that recognizes a pattern formed on the diffusion wafer W.
  • This wafer microscope measures the position of alignment marks on the surface of the diffusion wafer and W, and obtains the electrode array position data (Xli, Yli) of each chip by adjusting the design data of the circuit pattern formed on the chip. can do.
  • This alignment processing apparatus is provided in the Y direction (the direction to the rear of the drawing) with respect to the laminating apparatus 1 of FIG. Then, the diffusion unit W can move between the wafer mounting table 12, the lower wafer holder 15, and the alignment processing apparatus by a chucking unit (not shown).
  • FIG. 6 shows a schematic configuration of the alignment processing apparatus.
  • a base 52 is provided on a base 51, and a table 55 for holding the diffusion layer W is provided on the base 52.
  • a wafer microscope 54 is provided above the mounting surface of the table 55 via a column 58 provided on the base 51.
  • the table 55 is movable at least in a plane orthogonal to the illustrated Z direction.
  • the alignment processing apparatus uses a movable mirror 61 fixed to a table 55 and a fixed mirror 62 fixed to a lens barrel of a wafer microscope 54.
  • the optical interferometer 57 is provided.
  • a plurality of sets of the light wave interferometer 57 are provided in the alignment processing device so that a moving distance in two orthogonal directions can be measured.
  • the information of the light wave interferometer 57 and the mark detection information obtained from the wafer microscope 54 are all input to the control system 59.
  • design data that defines the arrangement position of the chips is also input to the control system 59, such as a projection exposure apparatus.
  • the control system 59 acquires both the circuit pattern information and the circuit design tool power. Specifically, it is connected to a device having these design data via a communication port. Then, the control system 59 also controls the drive of the table 55.
  • the method of determining the arrangement position of each chip using the alignment processing device 5 is performed in the following procedure.
  • the notch formed in the wafer is positioned at a predetermined position on the table 55, and the spread wafer W is placed on the table 55.
  • the table 55 is moved based on the design data by specifying the chip arrangement position, and the alignment mark of each chip is detected by the wafer microscope 54.
  • the alignment marks provided on three or more selected chips on the diffusion wafer W are detected. From this, the positions of some chips on the diffusion wafer W are detected.
  • control system 59 determines the position of the detected chip and the arrangement position of the chip, and compares the position of the design data with the position of the design data to determine an error parameter. If the error amount differs at each position, the error parameter is applied by applying the least squares method or the like. Next, the error parameters and the design data power also predict the arrangement positions of all chips.
  • the specific arithmetic processing method is disclosed in JP-A-61-44429 as described above.
  • the alignment processing apparatus 5 includes a heating unit (not shown) for heating the diffusion wafer W on the table 55, and a temperature detecting unit for detecting the temperature of the diffusion wafer W.
  • the heating section includes a heater provided in a table 55, and the heating value of this heater is controlled by a control system 59. Further, the temperature detecting section is composed of a thermocouple provided on the surface of table 55. Of course, each means is not limited to these.
  • the alignment processing apparatus 5 includes the heating unit and the temperature detecting unit. It is heated when bonding the diffusion wafer W. The heat change that occurs in this heating process In order to obtain the shape, the diffusion wafer W is heated in advance to the temperature at the time of bonding, and the circuit pattern of each chip and the amount of movement of the electrode position are measured. However, also in this case, instead of measuring the movement amount of all the chips of the diffusion wafer W, measure some of them and estimate the direction and how much to move in each area of the diffusion wafer w for each chip. But good. At this time, by acquiring the diffusion region of the impurity as the circuit pattern information, the position of each chip may be estimated in consideration of the change in thermal deformation due to the presence of the diffusion region.
  • the optical path of the light wave interferometer 57 is also heated, so that a measurement error due to air fluctuation or the like in the optical path increases. Therefore, in the embodiment of the present invention, an accurate position measurement is enabled by using an optical interferometer having a plurality of different wavelength forces and eliminating the influence of air fluctuation.
  • the interferometer for example, a two-wavelength interferometer described in JP-A-5-302809 may be used.
  • a method without mounting the heating unit in the present alignment processing apparatus is also possible.
  • One of the methods is to leave the joining result as a database. More specifically, two dummy wafers are prepared. These two dummy wafers have the same wiring patterns as the wafers actually manufactured. Further, on the dummy wafer, a vernier or a box mark used in normal light wave measurement is provided at a plurality of positions using a metal material (for example, Cu) that can obtain a contrast by a microscope using Si transmitted light as infrared light. Keep it. Then, while the dummy wafer is heated to the temperature at the time of bonding, the vernier or box mark is observed with a microscope using Si transmitted light, and the position of each mark is detected, so that the amount of thermal deformation of the wafer is reduced. It is possible to ask.
  • a metal material for example, Cu
  • the amount of deviation is quantitatively determined throughout the wafer. Then, these data are stored in the memory 23 of the control unit 19 of the laminating apparatus 1 or a database unit (not shown) which is separately communicable via the communication port of the control unit 19, and can be read out in a timely manner. I do. This eliminates the need for mounting a multi-wavelength interferometer, and provides the same effect as described above.
  • the amount of movement due to this heating can be estimated by simulation, in addition to being estimated by the alignment processor 5 described above. It should be noted that since the degree of deformation changes for each temperature, it is preferable to obtain the amount of electrode movement for each chip for each temperature.
  • the alignment processor 5 obtains the electrode position of each chip with respect to the alignment mark from the design data input to the control system 59, and obtains the electrode position data by the alignment processor 5.
  • the electrode position of each chip is obtained by tasting the array position data of each chip.
  • One of the diffusion wafers W bonded to each other in which the electrode positions of the respective chips are grasped in this manner is mounted on the wafer mounting table 12, and the other is mounted on the lower wafer holder 15. Further, the electrode position data of each chip and the amount of thermal deformation generated in the heating step are input to the control unit 19 of the laminating apparatus and the above-mentioned database unit shown in FIG.
  • the alignment between the wafer mounting table 12 and the diffusion wafer W and the alignment between the lower wafer holder 15 and the diffusion wafer W are performed by using the diffusion wafer, the notch formed in the W and the wafer mounting table 12 and the lower wafer holder 15.
  • the diffusion wafer W is mechanically brought to a predetermined position by engaging with the projection provided on the base plate.
  • the diffusion wafer W mounted on the wafer mounting table 12 is mounted on the wafer mounting table 12 with the electrode forming surface facing down.
  • the electrode formation surface of the diffusion wafer W is usually on the upper side when the circuit pattern is formed, so the electrode formation surface needs to be on the lower side using a reversing mechanism for reversing the front and back.
  • a reversing mechanism using an articulated robot that is used in ordinary semiconductor devices and the like can be used.
  • the upper wafer holder 13 and the diffusion wafer W vacuum-adsorbed by the chucking unit 14 are moved directly above the lower wafer holder 15.
  • the diffusion wafer W is also placed on the lower wafer holder 15.
  • the second transport unit 17 is located on the lower side.
  • the force directly above the wafer holder 15 is also retracted. The above is the wafer transport process shown in FIG.
  • a step of adding coordinate data for joining shown in FIG. 5 is performed.
  • This step is mainly performed by the control unit 19.
  • the alignment between the upper wafer holder 13 and the diffusion wafer, and the alignment between the lower wafer holder 15 and the diffusion wafer W are performed by mechanically engaging the notch and the projection of the diffusion wafer W with the suction.
  • the diffusion wafer W is displaced from the ideally installed state of the upper wafer holder 13 and the ideally installed state of the lower wafer holder 15, respectively. Therefore, it is necessary to consider the displacement errors ( ⁇ 2, ⁇ 2, ⁇ 02) caused by these displacements when stacking.
  • ⁇ ⁇ 2 is added to the previous array data (Xli, Yli).
  • the positional deviation between the diffusion wafer W and the upper wafer holder 13 and the positional deviation between the diffusion wafer and the lower wafer holder 15 may not occur with good reproducibility.
  • using the illustrated! / ⁇ ! alignment microscopes installed in the stacking device near the upper part of the stage 1 la and around the stage 1 la The position shift of the diffusion wafer W with respect to the upper wafer holder 13 or the lower wafer holder 15 may be measured, and the data may be handled in the same manner as the previous position shift errors ( ⁇ 2, ⁇ 2, ⁇ 2).
  • the upper wafer holder 13 is provided by using an alignment microscope provided around the stage 11a, a transfer mechanism 18 for transferring the upper wafer holder 13, and a distance measuring means for monitoring the movement amount of the transfer mechanism 18.
  • the relative coordinates of some chip positions with respect to the fiducial mark are obtained, and the amount of positional deviation from an ideal installation state is obtained.
  • a feed-through of the lower wafer holder 15 is performed using an alignment microscope provided in the vicinity of the upper side of the stage 11a, a stage 1 la holding the lower wafer holder 15, and a distance measuring means for monitoring the movement amount of the stage 1 la. Relative coordinates between the char mark and! /, Several chip positions are determined, and the deviation from the ideal installation state is determined.
  • the amount of movement (AX3i, ⁇ 3i) of the electrode of each chip at the time of heating estimated earlier is calculated by comparing the electrode array data (Xli, Yli) and the displacement error ( ⁇ ⁇ 2, ⁇ 2, ⁇ 02). Reflect it in the addition data.
  • the movement amount ( ⁇ X3i, ⁇ Y3i) of each electrode may be simply reflected in each electrode array position data (Xli, Yli). Also, each data may be weighted and reflected.
  • the control unit 19 performs a step of calculating the relative coordinates of the two wafers described in FIG.
  • the reflection prism 21 and the fiducial mark microscope 20 shown in FIG. 3 are placed in the positive direction of the Y axis on the paper surface of FIG.
  • the fiducial mark microscope 20 can simultaneously observe the fiducial marks FM provided at predetermined positions on the upper wafer holder 13 and the lower wafer holder 15 via the prism mirror 21.
  • the fiducial mark microscope 20 can detect the amount of displacement ( ⁇ 4, ⁇ 4, ⁇ 04) between the upper wafer holder 13 and the lower wafer holder 15 transported by the transport mechanism 18. Based on the positional deviation information, the relative coordinates of each electrode position of the two diffusion wafers W are calculated.
  • a window through which Si transmitted light can be transmitted in the infrared is formed in a portion of the upper wafer holder 13 and the lower wafer holder 15 where the fiducial mark is provided. A dual mark is formed. It is also possible to detect two fiducial marks at the same time with a microscope that uses Si transmitted light in the infrared to monitor the amount of misalignment of each wafer folder!
  • control unit 19 performs a step of determining whether the two wafers described in FIG. 5 satisfy the connection target value.
  • the electrode position of each chip fixed to the upper wafer holder 13 at the time of heating is represented by (Xui, Yui)
  • these Xui and Yui are as follows.
  • Xlui and Ylui are the electrode arrangement position data of each chip fixed to the upper holder 13, and A X2u, A Y2u and ⁇ 2u are the positions of the wafers placed in the upper wafer holder 13 with respect to the ideal installation state with respect to the ideal installation state. Difference, A X3ui, ⁇ ⁇ 3 ⁇ Indicates momentum.
  • XIII, Ylli are the electrode array position data of each chip fixed to the upper holder 13, and ⁇ X21, ⁇ ⁇ 21, ⁇ 21 are the current installation state relative to the ideal installation state of the wafer placed in the upper wafer holder 13. , ⁇ ⁇ 3 ⁇ , A Y31i indicates the predicted movement amount of each electrode during heating.
  • the electrode positions (Xli, Yli) and (Xui, Yui) at the time of heating may be corrected in consideration of the amount of deformation of the electrodes at the time of lamination.
  • an operation is performed based on the amount of deviation of the fiducial mark so that it can be expressed in one of the coordinate systems of the wafer holders. For example, when the position of the electrode of each chip placed on the upper wafer holder 13 is converted into the coordinate system of each chip fixed on the lower wafer holder 15, the following is performed.
  • Equation 3 When the electrode position of each chip of the upper wafer holder 13 is represented by the coordinate system (Xuni, Yuni) of the chip of the lower wafer holder 15, Equation 3 is obtained.
  • the predetermined range K can be set as follows! ,.
  • This ⁇ is appropriately set according to the size of the electrode or the size of the bump.
  • the controller 19 determines whether the number of chips to which electrodes having a predetermined value or more can be connected is greater than or equal to the prescribed value under the conditions of laminating ⁇ ⁇ 4, ⁇ 4, and ⁇ 4 set as described above. Make a judgment. This is the step shown in Fig. 5 as to whether "the two wafers satisfy the connection target".
  • the control unit 19 controls the stage 11a, and the stage llaX, ⁇ , ⁇ (parallel to the ⁇ axis).
  • the position in each direction is adjusted while monitoring the amount of misalignment of the fiducial mark, the upper wafer holder 13 is lowered toward the lower wafer holder 15, and the upper wafer holder is lowered.
  • the diffusion wafer W of the solder 13 is placed on the diffusion wafer W placed on the lower wafer holder 15, and the diffusion wafers W are overlapped.
  • the present invention is not limited to the method of controlling only the stage 11a holding the lower wafer holder 15 and superimposing the respective diffusion wafers.
  • the upper wafer holder 13 is provided on another stage and the position can be finely adjusted, both the stage holding the upper wafer holder 13 and the stage holding the lower wafer holder 15 are controlled. Then, a method of superimposing diffusion wafers may be adopted.
  • the control unit 19 examines a division pattern for dividing the diffusion wafer W into small chip blocks. As a matter to be considered when examining the division pattern, the combination of chips to be stacked is examined so that the number of chips to which electrodes having a predetermined value or more can be connected is equal to or more than the specified number.
  • the number of small chip blocks is The smallest pattern is selected, and the cutting method for the small chip block is output.
  • the method of cutting the output small chip blocks is provided to the dicing device by wire, wirelessly, or by a recording medium.
  • both diffusion wafers W are transported to the dicing apparatus, and the diffusion wafers and W are cut based on the selected cutting pattern of the small chip block.
  • the small chip block thus obtained is mounted again on the wafer mounting table 12 and the lower wafer holder 15, and the same process as described above is performed.
  • the small chip block placed on the wafer placing table 12 is placed on the small chip block placed on the 15.
  • the displacement error ( ⁇ 2, ⁇ 2, ⁇ 02) of each small chip block with respect to the wafer holder is determined by the position of the projection provided on the wafer mounting table 12 or the lower wafer holder 15 by a wafer microscope or the like. It is preferable to detect the deviation.
  • the joining step is performed as follows. As described above, the stage 11a is controlled such that the positional deviation amounts of the fiducial marks of the upper wafer holder 13 and the lower wafer holder 15 become ( ⁇ 4, ⁇ 4, ⁇ 04). Then, the upper wafer holder 13 is lowered, and the upper wafer holder 13 and the lower wafer holder 13 are pressed by a pressing mechanism (not shown) provided on the stage 11a while the respective wafers of the upper wafer holder 13 and the lower wafer holder 14 are in contact with each other. Generate pressure between 15 and. The pressurizing condition at this time may be, for example, between 0.5 and 500 gf.
  • the pressurizing mechanism employs a multi-point pressurizing mechanism that can pressurize each location.
  • a plurality of piezo elements are arranged on the mounting surface of the stage 11a of the upper wafer holder 13.
  • a multi-point load cell monitor to monitor the pressing force, a uniform bonding force can be obtained within the bonding surface.
  • the electrodes are bonded to each other, and a multilayer chip with good continuity is obtained.
  • the diffusion wafer W are pressed against each other, the upper wafer holder 13 and the lower wafer holder 15 are clamped.
  • the chucking unit 14 retreats in the right-hand direction in FIG. 1, and the upper wafer holder 13 and the lower wafer holder 15 clamped from the stage 11a by the second transfer unit 17 are transferred.
  • the bonding state of each electrode is inspected by an infrared microscope (not shown).
  • the heat is heated to a maximum of 450 ° C. by a heating chamber, and the metal between the electrodes is diffused and melted to achieve the bonding.
  • the clamp unit 16 is removed, the upper wafer holder 13 is removed, and the upper diffusion wafer is sliced in the CMP polishing step.
  • the electrodes are exposed by this CMP process, and can be connected to the outside.
  • a continuity test or the like is performed, and the chip is cut into individual chips by a dicing apparatus, whereby a laminated chip can be obtained.
  • the present invention is not limited to this.
  • the stacked diffused wafer having the electrodes exposed in the CMP step is mounted on the lower wafer holder 15 of the stacking apparatus 1 again.
  • a new diffusion wafer W is placed on the wafer mounting table 12 and the process shown in FIG. 5 is repeated to obtain a multilayer chip having three or more layers.
  • the division pattern of the small chip blocks is determined by considering whether bumps can be connected to each other for all the wafers to be stacked. It is preferable to determine
  • the bonding method is not limited to this.
  • the present invention is also applicable to a case where the surface of the diffusion wafer W is cleaned in advance by plasma cleaning or the like and then bonded at room temperature. Also in this case, since the bonding is performed by heating to 100 ° C. or more, it is necessary to calculate the amount of movement of the electrode position (AX3i, ⁇ 3i, ⁇ 3i) in advance according to the temperature at the time of the bonding. Also, a method of injecting resin into the interface of the wafer after the electrodes are metal-bonded may be used.
  • the present three-dimensional integrated circuit stacking system includes a stacking apparatus 1 described above, at least a projection exposure apparatus and a control unit 22 thereof, and a pretreatment process system group 2 including a CMP apparatus, and It comprises at least a post-processing process system group 3 including a dicing device and its control unit 31, and a chip selector.
  • the present system includes the laminating apparatus 1, the pretreatment process system group 2 and the post-treatment process system group 3 in a transport path 41 and a transport stage 42, so that the diffusion wafers and W can be transported to each other. Then, the laminating apparatus 1 is supplied with the diffusion wafer W from the pre-processing process system group 2, and according to the determination as to whether or not the diffusion wafer W can be laminated, the laminating apparatus 1 sends the diffusion wafer W was supplied, or the laminated diffusion wafer W was supplied to the CMP apparatus in the pretreatment process system group 2 or polished by the CMP apparatus until the lamination was completed and the electrodes were exposed on the upper surface. The laminated wafer is supplied to the post-processing system group 3.
  • each system group was connected by the transfer path 41 and the transfer device 42 so that various diffusion wafers W could be supplied to each other.
  • the respective control units are connected by the communication paths 43, 44, and 45. Then, at least the chip alignment information on the diffusion wafer W acquired by the projection exposure apparatus is transferred in the communication path 43, and the communication path 44 is necessary for creating a small chip block from the diffusion wafer W.
  • the division information is transferred from the control unit 19 to the control unit 31 of the dicing apparatus, with the pattern information of the divided block.
  • the communication path 45 is connected to a control unit of a three-dimensional shape measuring device or an image shape measuring device used in a bump height or shape inspection process, and is connected to the post-processing process system group 3.
  • the control unit of the chip selector or pressing the diffusion wafers W together After outputting inspection data to the control unit of the chip selector or pressing the diffusion wafers W together, the results of the inspection by the IR microscope are output to the control unit of the chip selector, and the inspection data is output to the chip selector control unit. It is possible to perform quick sorting.
  • the present invention when positioning the diffusion wafers W, the small chip blocks, and the chips and superimposing them, only one stage is fine-tuned, but the present invention is not limited to this.
  • the present invention is not limited to this, and a fine movement stage may be mounted on both the diffusion wafer W, the small chip block, and the holder for holding the chips.
  • the above-described alignment processing apparatus for obtaining the electrode array position coordinates of each chip performs measurement on a stage different from the stage placed when stacking diffusion wafers W and small chip blocks. Examples have been disclosed.
  • a microscope for detecting alignment marks of each chip is provided near the stage where the chips are stacked, and the alignment mark is detected near the stage where the wafers or small chip blocks are stacked. You can place the microscope of,.

Abstract

　回路パターン及び電極が形成され複数のチップが連なったチップ集合体を互いに積層する積層装置は、チップ集合体を載置し、それぞれ任意に移動可能な複数のステージと、複数のステージの各々に載置されたチップ集合体の、積層時のチップの集合体への加熱により変化する各チップの電極位置の予想変化量を、記憶する記憶手段と、記憶手段からの各チップの電極位置の予想変化量と、チップ集合体に形成された各チップの位置情報とを基に、積層時における複数のステージの互いの位置を設定し、複数のステージの少なくとも一方を制御する制御手段とを有する。

Description

明 細 書
積層装置及び集積回路素子の積層方法
技術分野
[0001] 本発明は、回路パターンが形成されたチップブロック同士を、互いの電極が導通す るように積層する積層装置、及び集積回路素子の積層方法に関する。
背景技術
[0002] 現在の半導体デバイスの基本である CMOS— FET (相補型 MOS構造電界効果型 トランジスタ）は、リソグラフィを中心とした微細化により高速 ·高性能を実現してきた。 しかしながら、 45— 65nmノード（DRAMゲートハーフピッチ 45— 65nm)以降では、 チップ内の各 IP (Intellectual Propertyと称する機能回路集合体）同士を結合す るグローバル配線の信号遅延が重大な問題として浮上している。
[0003] これまで、低抵抗材である Cu配線や低容量化のための Low— k材を投入し、この信 号遅延に対処してきたものの限界となり、付加的な補償回路 (リピータ)を用いること で回避せざるをえない。し力しながら、これによりチップサイズの拡大、消費電力の高 騰を招いている。
[0004] 一方では、携帯電話等が広く普及し、 LSI自体の多機能'超小型化も求められてい る。これらを解決する手法として、 2次元の回路パターンが形成されたチップを縦に積 層する 3次元集積回路が普及されつつある力 この積層によるチップ形成には幾つ かの形態が考えられる。
[0005] 第 1が LSIチップを良品選別し、これを薄型のパッケージに搭載し、このパッケージ 毎に積層する方式、第 2がチップもしくはウェハごとに一括積層する方式である。各方 式には様々な長所 *短所がある。
[0006] 第 1の方式は良品選別されたチップを積層してゆくことで歩留まりの低下を抑制で きるものの、ノ ッケージコストにカ卩え、チップとパッケージ間の付カ卩的な接続配線が存 在し、やはり高速ィ匕には限界がある。
[0007] 第 2の方式には 2つの方法がある。第 1が、チップ積層後にチップ毎にパッドをワイ ャ配線 (ワイヤボンド)する方法である。この場合、安価なチップやメモリなどには大変 有効であるものの、チップの最終配線はワイヤ配線となるため、配線遅延が生じ、高 速伝送が要求される集積回路には適さない。第 2が、チップ内に予め貫通電極を設 け、チップ上にあるバンプ等を用いて直接接続する方法である。
[0008] そこで、将来の装置コスト、設計容量の膨大性を考慮した微細化の限界を凌駕する 方式として、トランジスタの構造を工夫する方式（SOI (Silicon On Insulator)の 利用や歪 Siチャネル構造の採用など)や光配線化などが、具現化もしくは提案され ている。
[0009] 最終的な実装領域での信号遅延を考慮すると、 USP4, 612, 083に開示されてい る Si貫通電極方式が有望な方法と据えられる。また、この方法は信号を一括 '並列に 高速伝送するような集積回路にも有効である。このような集積回路を実現するために 、USP5, 270, 261ゃ特開平 7— 14982号では、回路パターンが形成されたウェハ 同士を積層し、それぞれのウェハに形成されたチップの電極が直接接触することで、 導通を得る方法が開示されている。
[0010] 特許文献 1 :米国特許第 4, 612, 083号明細書
特許文献 2 :米国特許第 5, 270, 261号明細書
特許文献 3：特開平 7 - 14982号公報
発明の開示
発明が解決しょうとする課題
[0011] 上述の方法では、ウェハの積層時に互いのチップの位置が所定位置にくるように位 置合わせして、各チップ同士が導通するように貼り合わせることにしている。しかし、ゥ ェハに形成された全てのチップが他方のウェハに形成されたチップと導通を得るよう にすることは難しぐ上述の方法でも十分な歩留まりを得ることが出来な力つた。
[0012] 本発明は、回路パターンが形成された複数のチップを有するウェハや複数のチップ が連なった状態のチップ群（以下、このようなウェハやチップ群をチップ集合体と称す )同士を積層して製造される積層チップを高い歩留まりで製造可能とする方法を提供 する。
課題を解決するための手段
[0013] 本発明の第 1の態様によると、回路パターン及び電極が形成され複数のチップが連 なったチップ集合体を互いに積層する積層装置は、チップ集合体を載置し、それぞ れ任意に移動可能な複数のステージと、複数のステージの各々に載置されたチップ 集合体の、積層時のチップの集合体への加熱により変化する各チップの電極位置の 予想変化量を、記憶する記憶手段と、記憶手段からの各チップの電極位置の予想変 化量と、チップ集合体に形成された各チップの位置情報とを基に、積層時における 複数のステージの互 、の位置を設定し、複数のステージの少なくとも一方を制御する 制御手段とを有する。
本発明の第 2の態様によると、第 1の態様の積層装置において、更に、チップ集合 体の各チップの回路パターンを決定する投影露光装置から、各チップの位置情報を 取得するァライメント情報取得手段を備え、制御手段は、ァライメント情報取得手段か ら各チップの位置情報を取得可能とするのが好ましい。
本発明の第 3の態様によると、第 1の態様の積層装置において、更に、チップの集 合体に形成された各チップの位置測定を行うァライメント測定手段を備え、制御手段 は、ァライメント測定手段力も各チップの位置情報を取得可能とするのが好まし 、。 本発明の第 4の態様によると、第 1から第 3のいずれかの態様の積層装置において 、制御手段は、ステージの基準位置と該ステージに載置されたチップ集合体の基準 位置との位置ずれに応じ、積層時におけるステージの位置を決定するのが好ましい 本発明の第 5の態様によると、第 4の態様の積層装置において、更に、制御手段が 設定する各々のチップ集合体の積層時の位置情報から、互いに積層されるチップ集 合体の各々のチップの電極の位置の差を評価し、接合開始の判断を行う接合可否 判定手段を具備するのが好まし ヽ。
本発明の第 6の態様によると、第 4又は第 5の態様の積層装置において、更に、積 層後のチップ集合体同士の互いの電極の位置関係に応じてチップ集合体分割情報 を生成し、チップの集合体を分割するダイシング装置にチップ集合体分割情報を送 出する分割情報出力部を具備するのが好ま 、。
本発明の第 7の態様によると、第 1から第 6のうちいずれかの態様の積層装置にお いて、複数のステージのうち、少なくとも一方のステージに、複数の加圧力検出手段 を具備するのが好ましい。
本発明の第 8の態様によると、回路パターン及び電極が形成されたチップが連なつ た複数のチップ集合体を互いに積層してなる集積回路素子の積層方法は、チップ集 合体に形成された各チップの位置情報を取得する位置取得工程と、位置取得工程 により得られた各チップの位置情報と、チップ集合体の積層時に加熱される温度で 変化する各チップの電極位置に関する情報により、互いに積層されるチップの集合 体同士の位置決めを行う位置決め工程と、互いに位置決めされたチップ集合体同士 を圧接する接合工程とを有する。
本発明の第 9の態様によると、第 8の態様の集積回路素子の積層方法において、 位置決め工程は、接合工程で載置されるステージのステージ基準位置と該ステージ に載置されたチップ集合体に有する基準位置との位置ずれに応じて、互いに積層さ れるチップ集合体同士の位置決めを行うのが好まし!/、。
本発明の第 10の態様によると、回路パターン及び電極が形成され、複数のチップ が連なったチップ集合体を互いに積層する積層装置は、チップ集合体を保持し、そ れぞれ任意に移動可能な複数のステージと、複数のステージに保持された各チップ 集合体のチップの位置情報を取得するチップ位置情報取得手段と、チップ位置情報 取得手段により取得した各チップ集合体のチップの位置情報に基づき、チップ集合 体を接合する接合手段とを備える。
なお、上記における各手段は、装置あるいは部に置き換えてもよい。
発明の効果
[0014] 本発明は、以上説明したように構成しているため、人的な介在を必要とせず、チッ プ集合体を積層しつつチップ集合体同士が導通可能となり、歩留まりの良い積層チ ップを製造することができる。
図面の簡単な説明
[0015] [図 1]本実施の形態における積層装置 1の概略構成図である。
[図 2]拡散ウェハ Wに形成されたバンプの拡大断面図である。
[図 3]本実施の形態における積層装置 1に搭載された上側ウェハホルダ 13と下側ゥェ ハホルダ 15の位置ずれ検出機構の概略構成図である。 [図 4]本実施の形態における三次元集積回路積層システムの概略構成図である。
[図 5]本実施の形態における積層装置 1で行われる積層工程を示したフローチャート である。
[図 6]本実施の形態におけるァライメント処理装置の概略構成図である。
発明を実施するための最良の形態
[0016] 図 1を用いて本発明の一実施形態の積層装置について説明する。この積層装置 1 は、基台 11上に固定され、下側ウェハホルダ 15が搭載されたステージ 11aと、ウェハ 載置台 12と、ウェハを保持する上側ウェハホルダ 13、ウェハホルダ 13を保持し搬送 するチヤッキングユニット 14と、チヤッキングユニット 14を移動可能に支持する搬送機 構 18と、上側ウェハホルダ 13と下側ウェハホルダ 15とをクランプするクランプユニット 16と、下側ウェハホルダ 15に載置するウェハを搬送し、かつクランプユニット 16でクラ ンプされた上側ウェハホルダ 13と下側ウェハホルダ 15とを搬送する第 2搬送機構 17 と、各ステージ、各搬送機構などを制御する制御部 19からなる。また、図 1には図示 していないァライメント処理装置を合わせて具備している。なお、搬送機構 18とチヤッ キングユニット 14と上側ウェハホルダ 13により、もう一方のステージが構成されて！、る
[0017] この積層装置 1は、投影露光装置により配線パターンや電極パターンがパターン- ングされ、電極まで形成された同じ電極配列パターンを有する（但し、ダミー電極等 は異なる配列パターンもありえる）拡散ウェハ W同士をそれぞれの電極位置が一致す るように位置決めして、ウェハ同士を接合するものである。なお、この積層装置 1を使 用して行われる積層チップの製造工程を図 5に示す。次に、図 5及び図 1を基に、積 層する工程を説明する。
[0018] 最初に、図 5に示すようにウェハ搬送を行う。この工程では、ウェハ載置台 12および 下側ウェハホルダ 15にそれぞれ電極まで形成された拡散ウェハ Wを載置する。なお 、それぞれに載置される拡散ウエノ、 Wは既に検査されているものである。この時点で の検査は、電極パターンに形成されるバンプの高さ（特に、コブラナリティ）、バンプや ビアなどの電極の形状につ!、て行われる。
[0019] バンプの高さは、拡散ウェハ W全面に形成されたバンプの高さを計測する。もし、こ こでバンプの高さのバラツキが大きい場合、拡散ウェハ W同士を接合しても、一部の バンプは他のバンプの高さより低い為、互いのバンプは接触せず、導通しない可能 性がある。したがって、バンプの高さを所定の範囲内に揃える必要がある。
[0020] このバンプの高さや形状を計測する手段としては、三次元形状測定器や画像形状 測定装置などが好ましい。特に、株式会社ニコン製の CNC画像測定装置 VMRシリ ーズが好ましい。
[0021] また、拡散ウェハに形成されたビアの形状も検査する必要がある。このビアに形成さ れた配線材料が十分な電気的特性 (導通性など)が得られて ヽるかどうかを判断する ためにも必要な検査である。特にビア側壁の粗さを計測することが肝要であり、その ためにシリコンを透過する赤外線顕微鏡や X線顕微鏡などにより拡散ウエノ、 Wのビア を検査することが好ましい。
[0022] 更に、拡散ウェハ W上に形成された各チップが十分機能するかの検査も行う。この ようにして、所定の基準をクリアした拡散ウェハ Wを選別して、この積層装置 1に搬送 され、ウェハ載置台 12や、下側ウェハホルダ 15に拡散ウェハ Wを載置する。
[0023] 次に、積層装置 1は、拡散ウェハに形成されている各チップの座標データを取得す る。本積層装置 1の制御部 19には、他の半導体製造装置と通信可能な図示されて いない通信ポートを具備している。この通信ポートを介して、拡散ウェハに電極や配 線パターンをパターンユングした投影露光装置と通信できるようになって 、る。また、 回路設計ツール力 各チップに形成された回路パターン情報も取得可能となってい る。
[0024] ところで、拡散ウェハ Wをパターンユングする投影露光装置では重ね合わせ露光に より多層配線パターンを形成する際、それぞれのパターンが拡散ウエノ、 Wの基準位 置に対してどれくら ヽずれて!/ヽるかを検出するエンハンスメント ·グローバル ·ァラィメ ントを行って 、る。このエンハンスメント ·グローバル ·ァライメントは特開昭 61-44429 号公報や特開昭 62— 84516号公報に開示されているように、当業者にとって周知な 技術事項なので、本願での説明は省略する。
[0025] このエンハンスメント 'グローバル 'ァライメントにより位置決めして、電極パターンな どの各種パターンをウェハに投影露光しているので、投影露光装置は拡散ウェハ W 上の基準位置 (例えば、ゥヱハにあら力じめ形成されているノッチ）に対して、拡散ゥ ェハ Wに形成される各チップがどこに形成された力示すデータが取得されている。
[0026] そこで、本積層装置 1では、拡散ウェハ Wの回路パターンを決定する投影露光装置 と通信可能となっており、ウェハ載置台 12や下側ウェハホルダ 15に載置された拡散 ウェハ Wの各チップの位置情報を取得でき、かつ回路設計装置からも回路パターン 情報が取得されているので、各チップ iの電極配列位置データ (Xli, Yli)に必要な 情報を取得している。なお、 iは拡散ウェハ Wの形成された各チップ毎に振られた自 然数である。なお、各チップの電極による接続方法の代わりに、無線技術を使ったチ ップ同士の接続方法がある。このような場合は、電極配列位置データの代わりに、回 路パターンの特定部分の配列位置データを代わりに使用することでも良い。
[0027] 勿論、この積層装置 1に上記投影露光装置と同等のァライメント処理装置が搭載さ れていてもよい。同等のァライメント処理装置を搭載することにより、上記に対応して いない投影露光装置により作製された拡散ウェハ Wは本処理装置を使用することで 同等の結果を取得することができる。
[0028] なお、具体的には、拡散ウェハ Wに形成されたパターンを認識するウェハ顕微鏡を 搭載することが好ま U、。このウェハ顕微鏡により拡散ウエノ、 Wの表面にァライメント マークの位置を測定し、チップに形成される回路パターンの設計データとをカ卩味して 各チップの電極配列位置データ (Xli、 Yli)を取得することができる。
[0029] このァライメント処理装置は、図 1の積層装置 1に対して Y方向（紙面に対して奥の 方向）に設けている。そして、図示されていないチヤッキングユニットにより、拡散ゥヱ ハ Wがウェハ載置台 12、下側ウェハホルダ 15と本ァライメント処理装置とを行き交う ことができる。
[0030] このァライメント処理装置の概略構成を図 6に示した。このァライメント処理装置 5は 、基台 51に基盤 52を設けて、この基盤 52の上に、拡散ゥヱハ Wを保持するテープ ル 55を設けた。また、基台 51に設けられた支柱 58を介して、テーブル 55の載置面 上方に、ウェハ顕微鏡 54を設けている。テーブル 55は少なくとも図示した Z方向とは 直交した面内で移動可能である。また、本ァライメント処理装置は、テーブル 55に固 定された移動鏡 61とウェハ顕微鏡 54の鏡筒部分に固定された固定鏡 62を使用する 光波干渉計 57を有する。
[0031] なお、この光波干渉計 57は、直交した 2方向での移動距離を測れるように、複数セ ットがこのァライメント処理装置に装備されている。この光波干渉計 57の情報及びゥ ェハ顕微鏡 54から得られるマーク検出情報は、全て制御系 59に入力される。また、 制御系 59に投影露光装置など力もチップの配列位置を規定している設計データが 入力される。また、回路パターン情報も回路設計ツール力も制御系 59に取得される。 具体的には、これらの設計データを保有する装置と通信ポートを介して接続される。 そして、制御系 59は、テーブル 55の駆動制御も行う。
[0032] このァライメント処理装置 5を用いた各チップの配列位置の割り出し方法は、次の手 順で行う。ウェハに形成されたノッチをテーブル 55の所定の位置に位置決めして、拡 散ウェハ Wをテーブル 55に載置する。そして、テーブル 55をチップの配列位置を規 定して!/、る設計データに基づき動かし、各チップのァライメントマークをウェハ顕微鏡 54により検出してゆく。ただし、全てのチップのァライメントマークを検出するのでは 無く、拡散ウェハ W上の 3つ以上の選択されたチップに設けられたァライメントマーク を検出する。これから拡散ウェハ W上での幾つかのチップの位置を検出する。
[0033] 次に、制御系 59では、検出されたチップの位置とチップの配列位置を決めて!/、る 設計データの位置とを比較し、誤差パラメータを決定する。なお、各々の位置で誤差 量が異なる場合は、最小二乗法などを適用して誤差パラメータを適用する。次に、誤 差パラメータと設計データ力も全てのチップの配列位置を予測する。なお、具体的な 演算処理方法については、前述のとおり特開昭 61— 44429号に開示されているとお りである。
[0034] なお、本ァライメント処理装置 5は、テーブル 55には拡散ウェハ Wを加熱するため の図示されていない加熱部と、拡散ウェハ Wの温度を検出する温度検出部を有する 。加熱部は、テーブル 55内に設けられたヒータからなり、このヒータの発熱量は制御 系 59によって制御される。また、温度検出部は、テーブル 55の表面に設けられた熱 電対からなる。もちろん、各手段はこれらに限定されるものではない。
[0035] 本ァライメント処理装置 5がこれら加熱部と温度検出部を具備する理由は以下のと おりである。拡散ウェハ Wを接合する際に加熱している。この加熱工程で生ずる熱変 形量を求めるために、予め接合時の温度まで拡散ウェハ Wを加熱し、各チップの回 路パターン及び電極位置の移動量を計測する。ただし、この場合も拡散ウェハ Wの 全チップの移動量を計測するのではなぐそのうちのいくつかを計測し、拡散ウェハ wの各領域でどの方向にどれだけ移動するかをチップ毎に推定することでも良 、。 その際に、回路パターン情報として、不純物の拡散領域を取得しておくことで、拡散 領域の存在による熱変形の変化を考慮して、チップ毎の位置を推定することでも良 い。
[0036] なお、ァライメント処理装置 5では光波干渉計 57の光路も熱せられるため、光路中 の空気揺らぎなどによる計測誤差が大きくなる。そこで、本発明の実施の形態では、 異なる複数の波長力もなる光波干渉計を用い、空気揺らぎの影響を排除して、正確 な位置測定を可能にした。その干渉計とは、例えば特開平 5— 302809号に記載の 2 波長干渉計を用いればよい。もちろん、ここで示した方法以外に、本ァライメント処理 装置に加熱部を搭載しな 、方法も可能である。
[0037] そのひとつが、接合結果をデータベースとして残す方法である。より具体的には、ダ ミーとなる 2つのウェハを用意する。このダミーの 2つのウェハは、実際製造するウェハ と同じ配線パターンを有する。そして、ダミーウェハ上にはさらに、赤外光で Si透過光 を用いた顕微鏡によりコントラストが取れるような金属材 (例えば Cu)によりバーニア、 もしくは通常光波測定で使われる Boxマーク等を複数の位置で配備しておく。そして 、ダミーウェハを加熱し、接合時の温度にした状態で、バーニア、もしくは Boxマーク を Si透過光を用いた顕微鏡により観察し、それぞれのマークの位置を検出することで 、ウェハの熱変形量を求めることが可能となる。
[0038] 例えば、バーニアを配備する際には、一方のダミーウェハと他方のダミーウェハとに それぞれピッチの異なるマークを配備し、 Si透過光を用いた顕微鏡で一方のダミーゥ ェハに形成されたマークと他方のダミーウェハに形成されたマークがほぼ一致したマ ークを見つけ、そのマークが何番目のマークかによつて、熱変形量を求めることがで きる。また、 Boxマークを用いた熱変形量の測定法については、一方のダミーウェハ に設けられた Boxマークと、他方のダミーウェハに設けられた Boxマークとの中心位 置の差を、加熱前と加熱後のそれぞれにおいて Si透過光を用いた顕微鏡で検出し、 熱変形量を求める。
[0039] この 2つのゥヱハをプロセス条件に則した温度、時間で、実際に加熱接合した後に そのずれ量をウェハ内全域で定量ィ匕する。そして、本積層装置 1の制御部 19のメモリ 23や、別途、制御部 19の通信ポートを介して通信可能となっている図示しないデー タベース部にこれらのデータを格納し、適時読み出せる様にする。これにより多波長 干渉計の搭載は不要となり、かつ上記と同等の効果を得ることができる。この加熱に よる移動量は、先に示したァライメント処理装置 5で見積もる以外にも、シミュレーショ ンで見積もることも出来る。なお、この移動量は、温度毎に変形の度合いが変わるの で、温度毎に各チップの電極の移動量を取得することが好まし 、。
[0040] なお、ァライメント処理装置 5では、制御系 59に入力された設計データから、各チッ プのァライメントマークに対する電極位置を得て、その電極位置データに本ァライメン ト処理装置 5で得られた各チップの配列位置データをカ卩味し、各チップの電極位置を 得る。このように各チップの電極位置が把握された互いに接合される拡散ウェハ Wの うち一方は、ウェハ載置台 12に載置され、他方は下側ウェハホルダ 15に載置される 。また、各チップの電極位置データと加熱工程で生ずる熱変形量を積層装置の制御 部 19や図示されて 、な 、前述のデータベース部に入力する。
[0041] ウェハ載置台 12と拡散ウェハ Wとの位置合わせ、及び下側ウェハホルダ 15と拡散 ウェハ Wとの位置合わせは、拡散ウエノ、 Wに形成されたノッチとウェハ載置台 12や下 側ウェハホルダ 15に設けられた凸部とを係合させることで、拡散ウェハ Wが機械的に 所定の位置に来るようになって!/、る。
[0042] また、ウェハ載置台 12に載置する拡散ウェハ Wは電極形成面を下側にして、ウェハ 載置台 12に載置されている。なお、拡散ウェハ Wは回路パターン形成時には通常電 極形成面が上側になっているので、表裏を反転する反転機構を用いて、電極形成面 を下側にする必要がある。表裏を反転する機構としては、通常の半導体機器などに 使用されて 、る多関節型ロボットによる反転機構を用いることができる。
[0043] 次に、チヤッキングユニット 14により真空吸着された上側ウェハホルダ 13及び拡散 ウェハ Wは、下側ウェハホルダ 15の直上に移動される。また、下側ウェハホルダ 15に も拡散ウェハ Wを載置した状態となっている。なお、このときは、第 2搬送部 17は下側 ウェハホルダ 15の直上力も退避している状態となっている。以上が、図 5に示すゥェ ハ搬送の工程である。
[0044] 次に、図 5に示す接合のための座標データの加算工程を行う。この工程は主に制 御部 19で行われる。上側ウェハホルダ 13と拡散ウエノ、 Wとの位置合わせ及び下側ゥ ェハホルダ 15と拡散ウェハ Wとの位置合わせは、前述の通り、拡散ウェハ Wのノッチ と凸部とを機械的に係合させかつ吸着させている。しかし、僅かば力りであるが、それ ぞれ拡散ウェハ Wは上側ウェハホルダ 13の理想設置状態や下側ウェハホルダ 15の 理想設置状態に対して位置ずれが生じている。故に、これらの位置ずれにより生ずる 位置ずれ誤差（ΔΧ2, ΔΥ2, Δ 0 2)を積層時に考慮することが必要となる。
[0045] この誤差は予め見積もることができるので、予め見積もられた誤差（ΔΧ2, ΔΥ2,
Δ Θ 2)を先の配列データ (Xli, Yli)に加算する。なお、場合によっては、拡散ゥェ ハ Wと上側ウェハホルダ 13との位置ずれ、拡散ウェハと下側ウェハホルダ 15との位 置ずれが再現性良く発生しない場合がある。このような場合は、本積層装置に設置さ れステージ 1 laの上方近傍及びステージ 1 laの周囲に設けられた図示して!/ヽな!ヽァ ライメント顕微鏡を利用し、予め互いに積層されるそれぞれの拡散ウェハ Wの上側ゥ ェハホルダ 13又は下側ウェハホルダ 15との位置ずれを計測し、そのデータを先の位 置ずれ誤差（ΔΧ2, ΔΥ2, Δ Θ 2)と同等に取り扱っても良い。
[0046] 具体的には、ステージ 11aの周囲に設けられたァライメント顕微鏡と上側ウェハホル ダ 13を搬送する搬送機構 18と搬送機構 18の移動量をモニタする測距手段とを用い て、上側ウェハホルダ 13のフイデユーシャルマークに対するいくつかのチップ位置の 相対座標を求め、理想的な設置状態に対しての位置ずれ量を求めるようにしている 。また、ステージ 11aの上方近傍に設けられたァライメント顕微鏡と下側ウェハホルダ 15を保持するステージ 1 laとステージ 1 laの移動量をモニタする測距手段とを用い て、下側ウェハホルダ 15のフイデユーシャルマークと!/、くつかのチップ位置の相対座 標を求め、理想的な設置状態に対しての位置ずれようをもとめるようにしている。
[0047] そして、先に見積もられた加熱時における各チップの電極の移動量（AX3i, ΔΥ3 i)を電極配列データ (Xli, Yli)と位置ずれ誤差（ΔΧ2, ΔΥ2, Δ 0 2)の加算デー タに反映させる。 [0048] なお、影響度にあわせて、各電極の移動量（ Δ X3i, Δ Y3i)だけを、各電極配列位 置データ (Xli, Yli)に反映させるだけでもよい。また、各データの重み付けをして、 反映させることでも良い。
[0049] 次に、制御部 19は、図 5に記載された 2つのウェハの相対座標を計算する工程が 行われる。本積層装置 1は、図 1紙面の Y軸の正の方向に、図 3に示す反射プリズム 21とフイデユーシャルマーク顕微鏡 20とを載置している。このフィデューシャルマーク 顕微鏡 20は、上側ウェハホルダ 13と下側ウェハホルダ 15の所定の位置に設けられ たフイデユーシャルマーク FMを、プリズムミラー 21を介して同時に観察できる。
[0050] そして、フィデューシャルマーク顕微鏡 20では、搬送機構 18により搬送された上側 ウェハホルダ 13と下側ウェハホルダ 15の位置ずれ量（Δ Χ4, Δ Υ4, Δ 0 4)を検出 することができる。この位置ずれ情報を基に、 2つの拡散ウェハ Wの各電極位置の相 対座標を計算する。
[0051] なお、これ以外にも、上側ウェハホルダ 13および下側ウェハホルダ 15のフイデユー シャルマークが設けられた部分には、赤外で Si透過光が透過できる窓を形成してお き、そこにフィデューシャルマークを形成しておく。そして、赤外で Si透過光を用いた 顕微鏡により 2つのフィデューシャルマークを同時に検出して、それぞれのウェハフォ ルダの位置ずれ量をモニタすることでもよ!/、。
[0052] 次に、図 5に記載された 2つのウェハが接続目標値を満足するかの判断の工程を制 御部 19で行う。具体的には、上側ウェハホルダ 13に固定された各チップの加熱時の 電極位置を (Xui, Yui)で表したとき、これら Xui, Yuiは次のようになる。
[数 1]
【数 1】
( Xuiヽ
Figure imgf000014_0001
なお、 Xlui, Yluiは上側ホルダ 13に固定された各チップの電極配列位置データ、 A X2u, A Y2u, Θ 2uは上側ウェハホルダ 13に配置されたウェハの理想設置状態 に対する現設置状態との位置の差、 A X3ui, Δ Υ3ιήは加熱時の各電極の予測移 動量を示す。
[0053] また、下側ウェハホルダ 15に固定された各チップの加熱時の電極位置を (Xli, Yli )で表したときは次の様になる。
[数 2]
【数 2】
/ ' cos Δ 02 sinA 2/丫 、 (AK 2l ^ ΔΧ3"、
Yli ( 2 )
- ύηΑΘ21 cos Adll Ylli ΑΥ2ί
人 ΑΥ31Ϊ なお、 Xlli, Ylliは上側ホルダ 13に固定された各チップの電極配列位置データ、 Δ X21, Δ Υ21, Θ 21は上側ウェハホルダ 13に配置されたウェハの理想設置状態に対 する現設置状態との位置の差、 Δ Χ3Η, A Y31iは加熱時の各電極の予測移動量を 示す。
[0054] ところで、場合に応じて、加熱時の電極位置 (Xli, Yli)、 (Xui, Yui)は更に積層時 の電極の変形量も考慮した上で補正されても良!、。
[0055] 次に、フィデューシャルマークのずれ量から互いのウェハホルダの座標系から一方 の座標系で表せるように演算する。例えば、上側ウェハホルダ 13に載置された各チッ プの電極の位置を下側ウェハホルダ 15に固定された各チップの座標系に換算する 際には、次のように行う。
[0056] なお、上側ウェハホルダ 13の各チップの電極位置を下側ウェハホルダ 15のチップ の座標系（Xuni, Yuni)で表すと、式 3のようになる。
[数 3]
【数 3】 ( Xum ¾ r cos ΑΘ4 sin ΑΘ4 YXui 1 'ΔΧ4
( 3 )
iuni - sin A^4 cosA04丄¾リ 、
AY4 なお、式 1から式 3までの上述の添え字 iは、任意の整数で積層時にお互い接触する 電極の位置座標では同じ数字となるように割り当てられて!/ヽる。
[0057] 次に、互いに接合される上側ウェハホルダ 13に固定された各チップの電極位置と 下側ウェハホルダ 15に固定された各チップの電極位置との差を其々の電極毎に求 め、その差が所定範囲値 K内になる電極の該当数が多い（Δ Χ4, Δ Υ4, Δ Θ 4)を 求める。
例えば、所定範囲 Kは次のようにして設定すればよ！、。
画
【数 4】
^{ ni ― XH f + (Yuni - Yli f ≤ K . · , ( 4 ) この Κは電極の大きさ又はバンプの大きさによって適宜設定される。
[0058] 次に、制御部 19は、このようにして設定された Δ Χ4, Δ Υ4, Δ Θ 4で積層する条件 で、所定値以上の電極が接続可能であるチップの枚数が規定以上かの判断を行う。 これが図 5に示す「2つのウェハが接続目標を満足する力」どうかのステップである。
[0059] もし、このとき、条件が満たす（ Δ Χ4, Δ Υ4, Δ Θ 4)があれば、制御部 19がステー ジ 11aを制御して、ステージ l laX、 Υ、 θ (Ζ軸と平行な軸を回転中心とした回転方 向）の各方向の位置をフィディユーシャルマークの位置ずれ量をモニターしながら調 整し、上側ウェハホルダ 13を下側ウェハホルダ 15の方に降ろしてゆき、上側ウェハホ ルダ 13の拡散ウェハ Wを下側ウェハホルダ 15に載置された拡散ウェハ Wの上に乗 せ、拡散ウェハ W同士を重ね合わせる。
[0060] ところで、本発明は、下側ウェハホルダ 15を保持するステージ 11aだけを制御して 各々の拡散ウェハを重ね合わせる方法だけに限られない。他にも、上側ウェハホルダ 13が別のステージに設けられ、位置の微調整が可能となっているのであれば、上側 ウェハホルダ 13を保持するステージと、下側ウェハホルダ 15を保持するステージの 両方を制御して、拡散ウェハを重ね合わせる方法を採用してもょ 、。
[0061] 一方、条件が満たされな!/、ようであれば、制御部 19は、拡散ウェハ Wを小チップブ ロックに分割する分割パターンを検討する。分割パターンの検討時に考慮すべき事 項は、所定値以上の電極が接続可能であるチップの枚数が規定以上の枚数になる ように、積層されるチップの組み合わせを検討する。
[0062] そして、得られたチップの組み合わせパターンのうち、小チップブロックにする数が 最も少ないパターンを選定し、その小チップブロックへの切断方法を出力する。出力 された小チップブロックへの切断方法は、ダイシング装置に有線、無線又は記録媒 体などにより提供される。そして、両拡散ウェハ Wともダイシング装置に搬送され、選 定された小チップブロックの切断パターンを基に拡散ウエノ、 Wが切断される。
[0063] このようして得られた小チップブロックは、再び、ウェハ載置台 12と下側ウェハホル ダ 15に載置され、前述と同じ工程が実施され、上側ウェハホルダ 13と一緒に下側ゥ ェハホルダ 15の上に載置された小チップブロックの上に、ウェハ載置台 12に載置さ れた小チップブロックを載置する。なお、このとき其々の小チップブロックのウェハホ ルダとの位置ずれ誤差（ΔΧ2, ΔΥ2, Δ 0 2)は、ウェハ顕微鏡などによりウェハ載 置台 12や下側ウェハホルダ 15に設けられた凸部と位置ずれを検出することが好まし い。
[0064] このようにして、拡散ウェハ W同士又は小チップブロック同士が重ね合わされたら、 次に接合工程が行われる。
[0065] なお、以下の説明では拡散ウェハ W同士の接合のみ説明する。しかし、小チップブ ロック同士でも、同じ実施内容である。
[0066] 接合工程では、次のように行われる。上述のように、上側ウェハホルダ 13及び下側 ウェハホルダ 15のそれぞれのフィデューシャルマークの位置ずれ量が（ ΔΧ4, ΔΥ4 , Δ 0 4)となるようにステージ 11aを制御する。そして、上側ウェハホルダ 13を降下さ せ、上側ウェハホルダ 13と下側ウェハホルダ 14のそれぞれのウェハが接触した状態 で、ステージ 11aに備えられた図示されていない加圧機構により、上側ウェハホルダ 13と下側ウェハホルダ 15との間で圧力発生させる。このときの加圧条件は、例えば、 0. 5—500gfの間が考えられる。
[0067] また、加圧機構は場所ごとに加圧できる多点加圧機構を採用する。例えば、複数の ピエゾ素子を上側ウェハホルダ 13のステージ 11aの載置面に配置する。また、加圧 力も多点ロードセルモニターを採用してモニターすることにより、接合面内で均一な 接合力が得られるようにする。均一な接合力が与えられることによって、電極が相互 に接合され、導通が得られた積層チップが得られる。
[0068] 次に、所定の加圧条件で加圧した状態で、次にクランプユニット 16で拡散ウェハ W を互いに圧接した状態で、上側ウェハホルダ 13と下側ウェハホルダ 15とをクランプす る。この状態で、チヤッキングユニット 14は図 1紙面右手方向に退避し、かつ第 2搬送 部 17でステージ 11aからクランプされた上側ウェハホルダ 13及び下側ウェハホルダ 1 5が搬送される。
[0069] 次に、図示されて ヽな ヽ赤外線顕微鏡により各電極の接合状態を検査する。各バ ンプとも接合状態が良好である場合、本積層装置 1に搭載された図示して 、な 、カロ 熱室により最大 450度に加熱され、電極間の金属は拡散溶融し、接合が達成される
[0070] 以降は、クランプユニット 16を取り外し、上側ウェハホルダ 13を取り外して、 CMP研 磨工程で、上側の拡散ウェハの薄片化が行われる。この CMP工程により電極が露出 し、外部と接続可能な状態になる。この時点で導通検査等を行い、ダイシング装置に よりチップ毎に切り離すことで、積層チップを得ることができる。
[0071] なお、上述は 2層の積層チップを作る例として開示したが、本発明はこれだけに限 られない。例えば、 3層以上の積層数の場合、 CMP工程で電極が露出した積層拡 散ウェハを再び、積層装置 1の下側ウェハホルダ 15に載置する。そして、新しい拡散 ウェハ Wをウェハ載置台 12において、図 5に示す工程を繰り返し行うことで、 3層以上 の積層チップを得ることができる。なお、 3層以上の小チップブロックを積層する場合 、小チップブロックのパターンを決定する際には、積層するウェハ全てについて、相 互にバンプが接続可能か考慮することで小チップブロックの分割パターンを決定する ことが好ましい。
[0072] なお、本接合工程では、拡散を用いた接合を用いたが、接合方法はこれだけに限 られない。例えば、事前に拡散ウェハ Wをプラズマ洗浄等により表面を清浄ィ匕してお き、常温で接合する場合にも適用可能である。この場合も 100°C以上に加熱して接 合されるので、その接合時の温度に応じて、予め電極位置の移動量を（AX3i, ΔΥ 3i, Δ Θ 3i)を算出する必要がある。また、ー且、電極同士を金属結合させた後に、ゥ ェハの界面に榭脂を注入する方法でも良 、。
[0073] 次に、積層チップを製造する際に必要な本実施の形態における三次元積層システ ムについて、図 4を用いて説明する。 [0074] 本三次元集積回路積層システムは、図 4に示すように前述の積層装置 1と、少なくと も投影露光装置及びその制御部 22、及び CMP装置を含む前処理工程システム群 2 及び、少なくともダイシング装置及びその制御部 31、及びチップセレクタを含む後処 理工程システム群 3からなる。
[0075] 本システムは、積層装置 1、前処理工程システム群 2及び後処理工程システム群 3 とを相互に搬送経路 41及び搬送ステージ 42で含み拡散ウエノ、 Wを相互に搬送可能 としている。そして、積層装置 1は拡散ウェハ Wを前処理工程システム群 2から供給さ れ、そして、拡散ウェハ Wの積層可否判断に応じ、積層装置 1は後処理工程システム 群 3にあるダイシング装置に拡散ウェハ Wを供給したり、積層された拡散ウェハ Wを 前処理工程システム群 2の中にある CMP装置に供給したり、又は積層が終了し、上 面に電極が露出するまで CMP装置で研磨された積層ウェハを後処理工程システム 群 3に供給したりする。
[0076] その際、様々な拡散ウェハ Wが相互に供給可能となるように、搬送経路 41及び搬 送装置 42で各システム群を連結した。また、それぞれの拡散ウェハ Wがそれぞれの 状況に応じて、様々な処理が行われる為、それぞれの制御部間を通信経路 43、 44 、 45で結んだ。そして、通信経路 43では、少なくとも投影露光装置で取得されている 拡散ウェハ W上のチップァライメント情報が受け渡しされ、通信経路 44では、拡散ゥ ェハ Wから小チップブロックを作成する際に必要な分割情報が制御部 19からダイシ ング装置の制御部 31へ分割ブロックのパターン情報が受け渡しされている。
[0077] また、他にも通信経路 45にバンプの高さや形状の検査工程で使われる三次元形 状測定器や画像形状測定装置の制御部とを接続し、後処理工程システム群 3内の チップセレクタの制御部に検査データを出力したり、拡散ウェハ W同士を圧接後、 IR 顕微鏡で検査された結果を、チップセレクタの制御部に検査データを出力することで 、不良チップと良品チップの選別の迅速ィ匕が可能となる。
[0078] また、本発明の実施の形態では、拡散ウェハ W同士や小チップブロック同士、チッ プ同士を位置決めして重ね合わせる際、一方のステージのみ位置を微調整したが、 本発明はこれだけに限られず、両方の拡散ウェハ Wや小チップブロック、チップを保 持するホルダに、微動用ステージを搭載してもよい。 [0079] また、各チップの電極配列位置座標を求める為の上述のァライメント処理装置は、 拡散ウェハ W同士や小チップブロック同士を積層するときに載置されるステージとは 異なるステージ上で測定する例を開示した。しかし、本発明では、これ以外にも積層 するステージ近傍に各チップのァライメントマーク検出用の顕微鏡を持たせて、ゥェ ハ同士又は小チップブロック同士を積層するステージ近傍にァライメントマーク検出 用の顕微鏡を配置しても良 、。
[0080] 上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容 に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態 様も本発明の範囲内に含まれる。
[0081] 次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願 2004年第 002081号（2004年 1月 7日出願）

Claims

請求の範囲
[1] 回路パターン及び電極が形成され、複数のチップが連なったチップ集合体を互 ヽ に積層する積層装置であって、
前記チップ集合体を載置し、それぞれ任意に移動可能な複数のステージと、 前記複数のステージの各々に載置された前記チップ集合体の、積層時の前記チッ プの集合体への加熱により変化する各チップの電極位置の予想変化量を、記憶する 記憶手段と、
前記記憶手段からの前記各チップの電極位置の予想変化量と、前記チップ集合体 に形成された各チップの位置情報とを基に、前記積層時における前記複数のステー ジの互 、の位置を設定し、前記複数のステージの少なくとも一方を制御する制御手 段とを有する。
[2] 請求項 1に記載の積層装置は、
更に、前記チップ集合体の各チップの回路パターンを決定する投影露光装置から 、前記各チップの位置情報を取得するァライメント情報取得手段を備え、
前記制御手段は、前記ァライメント情報取得手段から前記各チップの位置情報を 取得可能とする。
[3] 請求項 1に記載の積層装置は、
更に、前記チップの集合体に形成された各チップの位置測定を行うァライメント測 定手段を備え、
前記制御手段は、前記ァライメント測定手段から前記各チップの位置情報を取得 可能とする。
[4] 請求項 1から請求項 3のいずれか一項に記載の積層装置において、
前記制御手段は、前記ステージの基準位置と該ステージに載置された前記チップ 集合体の基準位置との位置ずれに応じ、前記積層時における前記ステージの位置 を決定する。
[5] 請求項 4に記載の積層装置において、
更に、前記制御手段が設定する各々のチップ集合体の積層時の位置情報から、互 いに積層される前記チップ集合体の各々のチップの電極の位置の差を評価し、接合 開始の判断を行う接合可否判定手段を具備する。
[6] 請求項 4又は請求項 5に記載の積層装置において、
更に、積層後の前記チップ集合体同士の互いの電極の位置関係に応じてチップ集 合体分割情報を生成し、前記チップの集合体を分割するダイシング装置に前記チッ プ集合体分割情報を送出する分割情報出力部を具備する。
[7] 請求項 1から請求項 6のうちいずれか一項に記載の積層装置において、
複数の前記ステージのうち、少なくとも一方のステージに、複数の加圧力検出手段 を具備する。
[8] 回路パターン及び電極が形成されたチップが連なった複数のチップ集合体を互い に積層してなる集積回路素子の積層方法であって、
前記チップ集合体に形成された各チップの位置情報を取得する位置取得工程と、 前記位置取得工程により得られた各チップの位置情報と、前記チップ集合体の積 層時に加熱される温度で変化する各チップの電極位置に関する情報により、互いに 積層される前記チップの集合体同士の位置決めを行う位置決め工程と、
互いに位置決めされた前記チップ集合体同士を圧接する接合工程とを有する。
[9] 請求項 8に記載の集積回路素子の積層方法において、
前記位置決め工程は、前記接合工程で載置されるステージのステージ基準位置と 該ステージに載置された前記チップ集合体に有する基準位置との位置ずれに応じて 、互いに積層される前記チップ集合体同士の位置決めを行う。
[10] 回路パターン及び電極が形成され、複数のチップが連なったチップ集合体を互 ヽ に積層する積層装置であって、
前記チップ集合体を保持し、それぞれ任意に移動可能な複数のステージと、 前記複数のステージに保持された各チップ集合体のチップの位置情報を取得する チップ位置情報取得手段と、
前記チップ位置情報取得手段により取得した各チップ集合体のチップの位置情報 に基づき、前記チップ集合体を接合する接合手段とを備える。
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KR1020127027485A KR101359514B1 (ko) 2004-01-07 2005-01-07 적층 장치 및 집적 회로 소자의 적층 방법
EP05703367.2A EP1710835B1 (en) 2004-01-07 2005-01-07 Stacked device and method for stacking integrated circuit devices
EP10165357.4A EP2221865B1 (en) 2004-01-07 2005-01-07 Stacking apparatus and method for stacking a plurality of wafers
US11/481,250 US7427517B2 (en) 2004-01-07 2006-07-06 Stacking apparatus and method for stacking integrated circuit elements
US12/230,095 US8129201B2 (en) 2004-01-07 2008-08-22 Stacking apparatus and method for stacking integrated circuit elements
US13/359,155 US8440472B2 (en) 2004-01-07 2012-01-26 Stacking apparatus and method for stacking integrated circuit elements
US13/862,661 US8735180B2 (en) 2004-01-07 2013-04-15 Multiple-points measurement
US13/874,777 US9105675B2 (en) 2004-01-07 2013-05-01 WH (wafer-holder) process

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US12/230,095 Continuation US8129201B2 (en) 2004-01-07 2008-08-22 Stacking apparatus and method for stacking integrated circuit elements

Publications (1)

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JP (3) JP4935074B2 (ja)
KR (4) KR101359514B1 (ja)
WO (1) WO2005067046A1 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008262972A (ja) * 2007-04-10 2008-10-30 Nikon Corp 形状・位置確認用センサおよび形状・位置確認方法
WO2009133682A1 (ja) * 2008-04-30 2009-11-05 株式会社ニコン 評価方法および評価装置
JP2010518606A (ja) * 2007-02-05 2010-05-27 ズース マイクロテク，アイエヌシー． 射出成形された半田によって半導体ウェーハにバンプを形成するための装置及び方法
JP2011029458A (ja) * 2009-07-27 2011-02-10 Nikon Corp 積層型半導体素子の製造方法、及び積層型半導体素子の製造装置
JP2011222657A (ja) * 2010-04-07 2011-11-04 Nikon Corp 基板位置合せ装置、基板貼り合せ装置、積層半導体装置の製造方法及び積層半導体装置
JP2012146884A (ja) * 2011-01-13 2012-08-02 Nikon Corp 基板重ね合わせ装置
JP2013033986A (ja) * 2012-10-02 2013-02-14 Nikon Corp 積層半導体素子製造方法および積層半導体素子製造装置
JP2014060429A (ja) * 2013-11-13 2014-04-03 Nikon Corp ウェハ貼り合わせ装置、ウェハ貼り合わせ方法
JP2014116519A (ja) * 2012-12-11 2014-06-26 Nikon Corp アライメント装置、位置合わせ方法、及び、積層半導体装置
US9010615B2 (en) 2006-03-17 2015-04-21 Fujitsu Semiconductor Limited Bonding apparatus and bonding method
TWI492317B (zh) * 2012-07-12 2015-07-11 Shinkawa Kk The method of detecting the relative position of the grain adapter and the bonding tool and the semiconductor grain
US9299620B2 (en) 2007-08-10 2016-03-29 Nikon Corporation Substrate bonding apparatus and substrate bonding method
JP2020046660A (ja) * 2018-09-14 2020-03-26 エーピーエス ホールディングス コーポレイション 貼り合わせ装置及び貼り合わせ方法
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool
US11829077B2 (en) 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2221865B1 (en) 2004-01-07 2019-05-22 Nikon Corporation Stacking apparatus and method for stacking a plurality of wafers
TWI478272B (zh) * 2007-08-15 2015-03-21 尼康股份有限公司 A positioning device, a bonding device, a laminated substrate manufacturing device, an exposure device, and a positioning method
DE102010048043A1 (de) * 2010-10-15 2012-04-19 Ev Group Gmbh Vorrichtung und Verfahren zur Prozessierung von Wafern
KR101739752B1 (ko) * 2010-11-05 2017-05-26 삼성전자 주식회사 와이어 본딩 장치 및 이를 이용한 와이어 본딩 방법
JPWO2013145622A1 (ja) * 2012-03-28 2015-12-10 株式会社ニコン 基板貼り合わせ装置および基板貼り合わせ方法
JP6037876B2 (ja) * 2013-02-12 2016-12-07 東芝情報システム株式会社 半導体装置、積層ズレ測定装置及び積層ズレ測定方法
DE102014204722A1 (de) * 2014-03-14 2015-09-17 Robert Bosch Gmbh Elektronisches Modul sowie Verfahren und Vorrichtung zum Herstellen eines elektronischen Moduls
CN104077376B (zh) * 2014-06-24 2017-04-12 长春光华微电子设备工程中心有限公司 全自动铝丝压焊机压焊目标识别定位方法及系统
KR102200008B1 (ko) 2014-08-01 2021-01-08 엘지디스플레이 주식회사 표시장치 및 이의 제조 방법
US10587858B2 (en) * 2016-03-14 2020-03-10 Symbol Technologies, Llc Device and method of dimensioning using digital images and depth data
US10717646B2 (en) * 2016-05-20 2020-07-21 Board Of Regents, The University Of Texas System Precision alignment of the substrate coordinate system relative to the inkjet coordinate system
JP6805640B2 (ja) * 2016-08-29 2020-12-23 株式会社ニコン 積層装置、薄化装置、露光装置制御装置、プログラム及び積層体の製造方法
JP6973612B2 (ja) * 2016-08-29 2021-12-01 株式会社ニコン 積層装置、薄化装置、露光装置、制御装置、プログラム、積層体の製造方法、及び装置
TW201944458A (zh) * 2018-04-12 2019-11-16 日商尼康股份有限公司 位置對準方法及位置對準裝置
WO2020017314A1 (ja) * 2018-07-19 2020-01-23 ボンドテック株式会社 基板接合装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612083A (en) 1984-07-20 1986-09-16 Nec Corporation Process of fabricating three-dimensional semiconductor device
US5270261A (en) 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
JPH0714982A (ja) 1993-06-21 1995-01-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2000294724A (ja) * 1999-04-09 2000-10-20 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
US6168678B1 (en) 1992-06-17 2001-01-02 Mannesmann Kienzle Gmbh Method and device for stacking substrates which are to be joined by bonding
JP2001210783A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体装置の製造方法
JP2001298146A (ja) * 2000-04-13 2001-10-26 Mitsubishi Electric Corp 多層配線基体の製造方法および多層配線基体
JP2002151642A (ja) * 2000-11-14 2002-05-24 Denso Corp 半導体装置の製造方法
US20020074630A1 (en) 1999-11-30 2002-06-20 Fujitsu Limited Semiconductor device having protruding electrodes higher than a sealed portion
JP2005026346A (ja) * 2003-06-30 2005-01-27 Nikon Corp 半導体チップの積層方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612082A (en) 1982-12-02 1986-09-16 Texas Instruments Incorporated Arsenic cell stabilization valve for gallium arsenide in-situ compounding
JPS614429A (ja) 1984-06-14 1986-01-10 Nippon Denso Co Ltd 回転電機のフイ−ルドコイルの渡り線保持方法
US4780617A (en) * 1984-08-09 1988-10-25 Nippon Kogaku K.K. Method for successive alignment of chip patterns on a substrate
JPS6144429A (ja) * 1984-08-09 1986-03-04 Nippon Kogaku Kk <Nikon> 位置合わせ方法、及び位置合せ装置
JPH0669017B2 (ja) 1985-10-08 1994-08-31 株式会社ニコン 位置合わせ方法
JPH0398719A (ja) 1989-09-13 1991-04-24 Hitachi Ltd 対象物が変形する場合での位置ずれ補正方法と生産システム
JPH0472608A (ja) * 1990-05-18 1992-03-06 Toshiba Corp 化合物半導体ウェハの製造方法および製造装置
JPH0476946A (ja) * 1990-07-19 1992-03-11 Fujitsu Ltd ウエーハ集積回路装置
JP3132029B2 (ja) * 1991-03-18 2001-02-05 ソニー株式会社 ウエハ貼り合わせ装置
JPH05217973A (ja) * 1992-02-06 1993-08-27 Nippon Steel Corp 半導体基板貼付装置
JPH05302809A (ja) 1992-04-28 1993-11-16 Nikon Corp ２波長干渉測長装置
US5236118A (en) * 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
EP0571948B1 (en) 1992-05-29 2000-02-09 Texas Instruments Incorporated Donor doped perovskites for thin film dielectrics
JPH06144429A (ja) 1992-11-10 1994-05-24 Murata Mach Ltd ボックスの蓋開閉装置
KR0108386Y1 (ko) * 1993-12-04 1997-10-21 김광호 웨이퍼 본딩 장치
US5595522A (en) * 1994-01-04 1997-01-21 Texas Instruments Incorporated Semiconductor wafer edge polishing system and method
US5351876A (en) * 1994-01-04 1994-10-04 Texas Instruments Incorporated Apparatus and method for flip-clip bonding
US6104486A (en) * 1995-12-28 2000-08-15 Fujitsu Limited Fabrication process of a semiconductor device using ellipsometry
KR100400762B1 (ko) * 1996-08-24 2003-12-24 주식회사 하이닉스반도체 반도체 웨이퍼의 다이본딩방법
KR19980051839A (ko) 1996-12-24 1998-09-25 김영귀 차량의 프런트 에어덕트 설치구조
KR19990051382A (ko) * 1997-12-19 1999-07-05 윤종용 웨이퍼 본딩 머신
TW412817B (en) * 1998-06-19 2000-11-21 Matsushita Electric Ind Co Ltd A bump bonding apparatus and method
JP2000049180A (ja) * 1998-07-28 2000-02-18 Hitachi Ltd 電子部品及び回路モジュールの製造方法、バンプ形成方法、並びに、平坦化チャック
JP4414535B2 (ja) * 2000-01-13 2010-02-10 進 野田 半導体装置の製造方法
JP2001257143A (ja) * 2000-03-09 2001-09-21 Nikon Corp ステージ装置及び露光装置、並びにデバイス製造方法
JP3991300B2 (ja) * 2000-04-28 2007-10-17 株式会社Ｓｕｍｃｏ 張り合わせ誘電体分離ウェーハの製造方法
JP4311862B2 (ja) 2000-05-29 2009-08-12 東レエンジニアリング株式会社 チップ実装方法
JP2001352035A (ja) * 2000-06-07 2001-12-21 Sony Corp 多層半導体装置の組立治具及び多層半導体装置の製造方法
US6640423B1 (en) * 2000-07-18 2003-11-04 Endwave Corporation Apparatus and method for the placement and bonding of a die on a substrate
JP2002100727A (ja) * 2000-09-12 2002-04-05 Nokia Mobile Phones Ltd 半導体装置および電子装置
JP4618859B2 (ja) * 2000-10-10 2011-01-26 東レエンジニアリング株式会社 積層ウエハーのアライメント方法
US6779055B2 (en) 2001-06-20 2004-08-17 Freescale Semiconductor, Inc. First-in, first-out memory system having both simultaneous and alternating data access and method thereof
JP4663184B2 (ja) * 2001-09-26 2011-03-30 パナソニック株式会社 半導体装置の製造方法
JP2003249620A (ja) * 2002-02-22 2003-09-05 Toray Eng Co Ltd 半導体の接合方法およびその方法により作成された積層半導体
US6762072B2 (en) * 2002-03-06 2004-07-13 Robert Bosch Gmbh SI wafer-cap wafer bonding method using local laser energy, device produced by the method, and system used in the method
US7416010B2 (en) * 2002-03-08 2008-08-26 Lg Display Co., Ltd. Bonding apparatus and system for fabricating liquid crystal display device
US7040525B2 (en) * 2002-03-20 2006-05-09 Lg.Philips Lcd Co., Ltd. Stage structure in bonding machine and method for controlling the same
JP3974445B2 (ja) * 2002-04-19 2007-09-12 Ｊｕｋｉ株式会社 マーク認識方法および装置
JP2004002081A (ja) 2002-05-30 2004-01-08 Namiki Precision Jewel Co Ltd パターニングサファイヤ基板
SG111122A1 (en) * 2002-07-11 2005-05-30 Asml Netherlands Bv Substrate holder and device manufacturing method
US6788991B2 (en) * 2002-10-09 2004-09-07 Asm International N.V. Devices and methods for detecting orientation and shape of an object
US20050098473A1 (en) * 2003-11-10 2005-05-12 3M Innovative Properties Company Container for containing semiconductor wafers
EP2221865B1 (en) * 2004-01-07 2019-05-22 Nikon Corporation Stacking apparatus and method for stacking a plurality of wafers

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612083A (en) 1984-07-20 1986-09-16 Nec Corporation Process of fabricating three-dimensional semiconductor device
US5270261A (en) 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
US6168678B1 (en) 1992-06-17 2001-01-02 Mannesmann Kienzle Gmbh Method and device for stacking substrates which are to be joined by bonding
JPH0714982A (ja) 1993-06-21 1995-01-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2000294724A (ja) * 1999-04-09 2000-10-20 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
US20020074630A1 (en) 1999-11-30 2002-06-20 Fujitsu Limited Semiconductor device having protruding electrodes higher than a sealed portion
JP2001210783A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体装置の製造方法
JP2001298146A (ja) * 2000-04-13 2001-10-26 Mitsubishi Electric Corp 多層配線基体の製造方法および多層配線基体
JP2002151642A (ja) * 2000-11-14 2002-05-24 Denso Corp 半導体装置の製造方法
JP2005026346A (ja) * 2003-06-30 2005-01-27 Nikon Corp 半導体チップの積層方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1710835A4

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9010615B2 (en) 2006-03-17 2015-04-21 Fujitsu Semiconductor Limited Bonding apparatus and bonding method
JP2013138243A (ja) * 2007-02-05 2013-07-11 Suss Microtec Inc 射出成形された半田によって半導体ウェーハにバンプを形成するための装置及び方法
JP2010518606A (ja) * 2007-02-05 2010-05-27 ズース マイクロテク，アイエヌシー． 射出成形された半田によって半導体ウェーハにバンプを形成するための装置及び方法
JP2008262972A (ja) * 2007-04-10 2008-10-30 Nikon Corp 形状・位置確認用センサおよび形状・位置確認方法
US9299620B2 (en) 2007-08-10 2016-03-29 Nikon Corporation Substrate bonding apparatus and substrate bonding method
JP5440495B2 (ja) * 2008-04-30 2014-03-12 株式会社ニコン 評価方法、評価装置、基板重ね合わせ方法及び基板重ね合わせ装置
JPWO2009133682A1 (ja) * 2008-04-30 2011-08-25 株式会社ニコン 評価方法および評価装置
WO2009133682A1 (ja) * 2008-04-30 2009-11-05 株式会社ニコン 評価方法および評価装置
JP2011029458A (ja) * 2009-07-27 2011-02-10 Nikon Corp 積層型半導体素子の製造方法、及び積層型半導体素子の製造装置
JP2011222657A (ja) * 2010-04-07 2011-11-04 Nikon Corp 基板位置合せ装置、基板貼り合せ装置、積層半導体装置の製造方法及び積層半導体装置
JP2012146884A (ja) * 2011-01-13 2012-08-02 Nikon Corp 基板重ね合わせ装置
TWI492317B (zh) * 2012-07-12 2015-07-11 Shinkawa Kk The method of detecting the relative position of the grain adapter and the bonding tool and the semiconductor grain
JP2013033986A (ja) * 2012-10-02 2013-02-14 Nikon Corp 積層半導体素子製造方法および積層半導体素子製造装置
JP2014116519A (ja) * 2012-12-11 2014-06-26 Nikon Corp アライメント装置、位置合わせ方法、及び、積層半導体装置
JP2014060429A (ja) * 2013-11-13 2014-04-03 Nikon Corp ウェハ貼り合わせ装置、ウェハ貼り合わせ方法
JP2020046660A (ja) * 2018-09-14 2020-03-26 エーピーエス ホールディングス コーポレイション 貼り合わせ装置及び貼り合わせ方法
US11829077B2 (en) 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool

Also Published As

Publication number Publication date
JP2010135837A (ja) 2010-06-17
KR20130083493A (ko) 2013-07-22
US20130226334A1 (en) 2013-08-29
US20060273440A1 (en) 2006-12-07
JP2014003342A (ja) 2014-01-09
KR101256711B1 (ko) 2013-04-19
JPWO2005067046A1 (ja) 2007-07-26
EP2221866A2 (en) 2010-08-25
EP2221865B1 (en) 2019-05-22
US9105675B2 (en) 2015-08-11
JP5720754B2 (ja) 2015-05-20
US20120118477A1 (en) 2012-05-17
KR101359514B1 (ko) 2014-02-10
US7427517B2 (en) 2008-09-23
US8735180B2 (en) 2014-05-27
KR101389249B1 (ko) 2014-04-24
KR20100003375A (ko) 2010-01-08
JP4935074B2 (ja) 2012-05-23
US8129201B2 (en) 2012-03-06
EP2221866A3 (en) 2011-08-24
US8440472B2 (en) 2013-05-14
KR101137064B1 (ko) 2012-04-19
KR20120131225A (ko) 2012-12-04
EP1710835A4 (en) 2010-03-31
KR20070004563A (ko) 2007-01-09
US20090004762A1 (en) 2009-01-01
EP1710835B1 (en) 2019-08-28
EP2221865A2 (en) 2010-08-25
EP2221866B1 (en) 2020-08-12
EP1710835A1 (en) 2006-10-11
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