WO2000008786A1 - Circuit and method for receiving and transmitting data - Google Patents

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WO2000008786A1
WO2000008786A1 PCT/DE1999/002077 DE9902077W WO0008786A1 WO 2000008786 A1 WO2000008786 A1 WO 2000008786A1 DE 9902077 W DE9902077 W DE 9902077W WO 0008786 A1 WO0008786 A1 WO 0008786A1
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time slot
data
tsn
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PCT/DE1999/002077
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Inventor
Peter Haas
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Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements

Definitions

  • high-level data link controllers are used for data transmission at network interworking points.
  • These HDLC controllers are arranged at network interchanges, for example between a network with a synchronous data transmission and a network with an asynchronous data transmission.
  • the choice of a data transmission rate or a time slot width is specified by the transmission speed of the interworking units.
  • a time slot width was previously preset using marked fields. However, this has the disadvantage that the data transmission can only be carried out in the time slots marked for this purpose.
  • the invention has for its object to provide a circuit arrangement and a method that eliminates the disadvantage listed above.
  • the invention has the advantage that all time slots of a transmission frame can be used for the transmission of data.
  • the invention has the advantage that the number of channels for an HDLC controller can be changed by changing configuration parameters.
  • FIG. 1 shows a schematic representation of a transmission path
  • FIG. 2 shows a structure of a transmission frame
  • FIG. 3 shows a schematic structure of an HDLC controller
  • FIG. 4 shows a block diagram of an HDLC receiving unit
  • FIG. 5 shows a block diagram of an HDLC transmission unit
  • FIG. 6 shows a more detailed representation an HDLC receiver unit
  • FIG. 7 shows a more detailed illustration of an HDLC transmission unit.
  • FIG. 1 A network configuration of a data transmission link is shown in FIG.
  • This network configuration consists of a data network AD for asynchronous data transmission and at least one data network SD for synchronous data transmission.
  • the data network AD for asynchronous data transmission can be, for example, an ATM network, an integer network, a Datex-P network or an ether network.
  • For synchronous data transmission in the data networks SD for example PCM systems or a synchronous transfer mode STM can be used.
  • High-level data link controllers HDLC are arranged at the interfaces between the synchronous and the asynchronous data network AD or SD.
  • a large number of data terminals TL can be connected to a network termination point NT of the synchronously operating data network SD.
  • a data terminal TL is assigned one or more time slots or time channels for data transmission between the network termination point NT and the interface between the data networks AD, SD.
  • FIG. 2 shows a transmission frame of a PCM transmission system as used in the data network SD with synchronous data transmission.
  • This PCM transmission frame is, for example, 16 bits long and can be divided into a maximum of 16 time slots or channels. The smallest possible time slot can be one bit, the largest time slot can comprise 16 bits.
  • the bits of the transmission frame are numbered from 0 to 15.
  • the first time slot TS with the time slot width TSB of 3 bits has the time slots TS or channels 0, 1 and 2 combined to form a data transmission channel.
  • the designation of the respective time slot TS takes place through the number of the first channel at the beginning of the time slot TS.
  • the first time slot TS is assigned the number of the first bit.
  • the second time slot TS which comprises channels 3, 4, 5 and 6, the second time slot TS has the time slot number TS corresponding to the number of the first bit of the second time slot TS.
  • the third and fourth time slots are designated TS7 and TS8.
  • FIG. 3 shows the structure of a high-level data link controller HDLC.
  • This HDLC controller essentially has an HDLC receiver unit HDLC-E, an HDLC transmitter unit HDLC-S, an HDLC processor HDLC-P and a frame buffer FB.
  • the HDLC receiver unit HDLC-E and the HDLC transmitter unit HDLC-S are each connected to lines of the synchronously operating data network SD.
  • the frame buffer FB is connected to an asynchronous controller AC of the asynchronously operated data network AD.
  • the HDLC controller shown is essentially divided into three processing units. Among other things, each of the processing units is designed to reduce the speed requirements of the next stage.
  • the processing the current time slot is processed on the basis of state parameters and the state parameters are loaded for a time slot following the current time slot.
  • the state parameters are, for example, the time slot length, state, bit counter, shift register content, etc.
  • the state parameters of the current time slot are temporarily stored in a first storage unit and the state parameters of the coming time slot, which were previously stored temporarily, are saved to the HDLC processor HDLC-P forwarded.
  • the complete data words are output or read in on a data port.
  • the HDLC processor HDLC-P can be divided into two halves on the receiving and transmitting sides. Each half comprises a second processing unit BV, BVS and a third processing unit FV, FVS.
  • state parameters associated with time slots are managed in a second storage unit ST, STS and the data words are read from or reloaded from or in a part of the first storage unit SE, SS to the data hold DH, DHS register (see Fig. 6, 7). Furthermore, the state parameters are assigned to the first memory unit SE, SS.
  • the data are forwarded to or received from a third processing unit FV, FVS via separate data paths.
  • FIG. 4 shows a block diagram of the HDLC receiver unit HDLC-E.
  • the essential units are a serial-parallel converter S / P, an HDLC processor HDLC-P and the data hold register DH to be assigned to either the first processing unit WSPE or the HDLC processor HDLC-P and a state parameter register SP.
  • the data transported on a serial data bus DB of the synchronous data network SD are read in serially in a serial-parallel converter S / P, which can also be referred to as a shift register.
  • the data of the receiver unit HDLC-E and the content of the serial-parallel converter S / P are reloaded into the register SP provided for the state parameters (see FIG. 6). If the data is complete within the time slots, these are transferred to the data hold register DH. At the same time, the data of a subsequent time slot are loaded into the register SP and the receiving unit HDLC-E is preset with the temporarily stored data for the subsequent time slot of the previous PCM frame.
  • FIG. 5 shows a block diagram of the HDLC transmitter unit HDLC-S. This is used to insert the data to be sent into a data bus DB via the parallel-serial converter P / S. Whenever a data word has been output on the data bus DB, a new data word is loaded from the data hold register DHS into the parallel-serial converter P / S. At the beginning of a new time slot, all data and states of the HDLC processor HDLC-P, which were temporarily stored in the data hold register DHS and in the state parameter register SPS, are exchanged by the HDLC processor HDLC-P.
  • the HDLC-E HDLC-E unit is shown in detail in FIG.
  • the essential elements of the HDLC-E HDLC-E are the serial-parallel converter S / P, the register Data-Hold DH, a state parameter register SP, a unit for byte processing BV, a unit for frame processing FV and a Framebuffer FB.
  • the data temporarily stored in the state parameter register SP for a time slot are stored in a state table ST of the byte processing unit BV after the current time slot.
  • the state table ST is organized in the byte processing unit BV in such a way that the data of an upcoming time slot are loaded into the state parameter register SP each time a time slot changes.
  • the data retrieved from the data hold register DH are classified and processed in an event queue EQ, a link between the byte processing unit BV and the frame processing unit FV.
  • the data from the data bus DB are read out using the serial-parallel converter S / P of the first processing unit (WSPE).
  • the data is stored in the DH data hold register.
  • all data and associated states are exchanged between the serial-parallel converter S / P and the state parameter register SP.
  • the time slot width, the register content and its state as well as other parameters are buffered in the state parameter register SP.
  • the state parameters that were read into the state parameter register SP are temporarily stored in the state table ST.
  • the size of the state table ST corresponds to the maximum number of possible time slots of a transmission link in the synchronously operating data network SD.
  • a start of a time slot following a current time slot is calculated from the status data of the current time slot.
  • the event queue EQ which is arranged between the byte processing unit BV and the frame processing unit FV, is organized in such a way that prioritization is possible in accordance with the transmission speed of a time slot or channel.
  • the data of all HDLC channels is stored in the frame buffer FB downstream of the frame processing unit FV.
  • FIG. 7 shows the HDLC transmitter unit HDLC-S. In accordance with the arrow direction shown in the schematic illustration, the data to be transported in time slots or channels are read out of the frame buffer FB.
  • the relevant time slot numbers TS no. are assigned to the data words and fed to a data hold register DHS via a data table DTS to be cached there.
  • the initialization data STS required for the HDLC processor HDLC-P are converted from a state table in the byte processing unit BVS into a second storage unit STS by an assignment unit ZU in the second storage unit STS saved.
  • the data words temporarily stored in the DHS data hold register are inserted as intended in the time slots provided for this purpose, due to the initialization of the high-level data link control processor HDLC-P.
  • the portion of the data word that has not yet been processed, together with the current status values of the high data link control processor HDLC-P is transferred from the state parameter register PLC to the second memory unit
  • the state parameters in the state parameter register PLC and the data words in the data hold register DHS simultaneously arrive for the subsequent time slot Tsn + x of the PCM frame.
  • the data temporarily stored in the data hold register DHS is inserted into the time slots of the PCM frame.
  • the state parameters of the high-level data link control processor HDLC-P and the data are loaded into the data hold register DHS, or the state parameters are loaded into the state parameter register PLC and in the state STS table cached.
  • New for Data and settings required for the high-level data link control processor HDLC-P for the upcoming time slot are determined by the allocation unit ZU.
  • the data for the data table DTS are forwarded using the event queue EQS.
  • the data table DTS the data of all possible time slots are buffered in a transmission frame for the data hold register DHS. This makes it possible to carry out frame processing even outside the time slot.
  • the event queue EQS data processing according to the respective transmission speed is possible.
  • the time slot numbers TS number of the last, current and following time slot are calculated in the byte processing unit BVS from the position of the time slot and the time slot length in the transmission frame.
  • the state parameters PLC of all time slots to be processed are stored in the state table STS.
  • the size of the STS state table always corresponds to the maximum possible number of time slots.
  • the state parameters, which are entered in the state parameter register PLC contain the following information: time slot width, bit number in the data word as well as the content of the shift register and other status information.

Abstract

The inventive circuit and corresponding method temporarily store all of the status parameters allocated to one time slot in a transmission frame, hereby allowing adjustment to a current time slot.

Description

Beschreibungdescription
Schaltungsanordnung und Verfahren zum Empfangen und Senden von DatenCircuit arrangement and method for receiving and sending data
In Kommunikationssystemen, insbesondere Vermittlungsanlagen werden High-Level-Data-Link-Controller zur Datenübertragung bei Netzübergangsstellen verwendet. Diese HDLC-Controller sind an Netzübergangsstellen wie beispielsweise zwischen einem Netz mit einer synchronen Datenübertragung und einem Netz mit einer asynchronen Datenübertragung angeordnet. Die Wahl einer Datenübertragungsrate oder einer Zeitschlitzbreite wird bei einer rahmenorientierten Datenübertragung durch die Übertragungsgeschwindigkeit der Netzübergangseinheiten vorge- geben. Eine Zeitschlitzbreite wurde bisher mit Hilfe von markierten Feldern voreingestellt. Dies bringt jedoch den Nachteil mit sich, daß die Datenübertragung nur in den dafür markierten Zeitschlitzen durchgeführt werden kann.In communication systems, in particular switching systems, high-level data link controllers are used for data transmission at network interworking points. These HDLC controllers are arranged at network interchanges, for example between a network with a synchronous data transmission and a network with an asynchronous data transmission. In the case of frame-oriented data transmission, the choice of a data transmission rate or a time slot width is specified by the transmission speed of the interworking units. A time slot width was previously preset using marked fields. However, this has the disadvantage that the data transmission can only be carried out in the time slots marked for this purpose.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung und ein Verfahren anzugeben, daß den oben aufgeführten Nachteil beseitigt.The invention has for its object to provide a circuit arrangement and a method that eliminates the disadvantage listed above.
Die Lösung der Aufgabe ergibt sich aus den Merkmalen der Pa- tentansprüche 1,2 und 6,7.The solution to the problem results from the features of claims 1,2 and 6,7.
Die Erfindung bringt den Vorteil mit sich, daß alle Zeitschlitze eines Übertragungsrahmens für die Übertragung von Daten genützt werden können.The invention has the advantage that all time slots of a transmission frame can be used for the transmission of data.
Die Erfindung bringt den Vorteil mit sich, daß durch Veränderung von Konfigurationsparametern die Kanalzahl für einen HDLC-Controller verändert werden kann.The invention has the advantage that the number of channels for an HDLC controller can be changed by changing configuration parameters.
Weitere Besonderheiten sind in den Unteransprüchen angegeben. Die Schaltungsanordnung und das Verfahren werden aus der nachfolgenden näheren Erläuterung zu Ausführungsbeispielen anhand von Zeichnungen ersichtlich.Further special features are specified in the subclaims. The circuit arrangement and the method are apparent from the following detailed explanation of exemplary embodiments with reference to drawings.
Es zeigen:Show it:
Figur 1 eine schematische Darstellung einer Übertragungsstrecke, Figur 2 einen Aufbau eines Übertragungsrahmens, Figur 3 einen schematischen Aufbau eines HDLC-Control- lers, Figur 4 ein Blockschaltbild einer HDLC-Empfangseinheit, Figur 5 ein Blockschaltbild einer HDLC-Sendeeinheit, Figur 6 eine detailliertere Darstellung einer HDLC-Emp- fangseinheit und1 shows a schematic representation of a transmission path, FIG. 2 shows a structure of a transmission frame, FIG. 3 shows a schematic structure of an HDLC controller, FIG. 4 shows a block diagram of an HDLC receiving unit, FIG. 5 shows a block diagram of an HDLC transmission unit, FIG. 6 shows a more detailed representation an HDLC receiver unit and
Figur 7 eine detailliertere Darstellung einer HDLC-Sendeeinheit .FIG. 7 shows a more detailed illustration of an HDLC transmission unit.
In Figur 1 ist eine Netzkonfiguration einer Datenübertra- gungsstrecke dargestellt. Diese Netzkonfiguration besteht aus einem Datennetz AD zur asynchronen Datenübertragung und mindestens einem Datennetz SD zur synchronen Datenübertragung. Das Datennetz AD zur asynchronen Datenübertragung kann beispielsweise ein ATM-Netz, ein Integer-Netz, ein Datex-P-Netz oder ein Ether-Netz sein. Zur synchronen Datenübertragung in den Datennetzen SD können beispielsweise PCM-Systeme oder ein sychroner Transfermode STM verwendet werden. An den Schnittstellen zwischen dem synchron und dem asynchron arbeitenden Datennetz AD bzw. SD sind jeweils High-Level-Data-Link Con- troller HDLC angeordnet. An einem Netzabschlußpunkt NT des synchron arbeitenden Datennetzes SD können eine Vielzahl von Datenendgeräten TL angeschlossen werden. Einem Datenendgerät TL wird zur Datenübertragung zwischen dem Netzabschlußpunkt NT und der Schnittstelle zwischen den Datennetzen AD, SD ein oder mehrere Zeitschlitze bzw. Zeitkanäle zugeteilt. In Figur 2 ist ein Übertragungsrahmen eines PCM-Übertragungs- systems wie er in dem Datennetz SD mit synchroner Datenübertragung verwendet wird wiedergegeben. Dieser PCM-Übertra- gungsrahmen ist beispielsweise 16 Bit lang und in maximal 16 Zeitschlitze bzw. Kanäle unterteilbar. Der kleinst mögliche Zeitschlitz kann ein Bit, der größte Zeitschlitz kann 16 Bit umfassen. Die Bits des Übertragungsrahmens werden von 0 bis 15 durchnummeriert . Der erste Zeitschlitz TS mit der Zeitschlitzbreite TSB von 3 Bit weist die zu einem Datenübertra- gungskanal zusammengefaßten Zeitschlitze TS bzw. Kanäle 0, 1 und 2 auf. Die Bezeichnung des jeweiligen Zeitschlitzes TS erfolgt durch die Nummer des ersten Kanals zu Beginn des Zeitschlitzes TS . Der erste Zeitschlitz TS bekommt die Nummer des ersten Bits zugewiesen. Im darauffolgenden zweiten Zeit- schlitz TS, der die Kanäle 3, 4, 5 und 6 umfaßt, hat der zweite Zeitschlitz TS die Zeitschlitznummer TS entsprechend der Nummer des ersten Bits des zweiten Zeitschlitzes TS . Der dritte und vierte Zeitschlitz wird mit TS7 und TS8 bezeichnet.A network configuration of a data transmission link is shown in FIG. This network configuration consists of a data network AD for asynchronous data transmission and at least one data network SD for synchronous data transmission. The data network AD for asynchronous data transmission can be, for example, an ATM network, an integer network, a Datex-P network or an ether network. For synchronous data transmission in the data networks SD, for example PCM systems or a synchronous transfer mode STM can be used. High-level data link controllers HDLC are arranged at the interfaces between the synchronous and the asynchronous data network AD or SD. A large number of data terminals TL can be connected to a network termination point NT of the synchronously operating data network SD. A data terminal TL is assigned one or more time slots or time channels for data transmission between the network termination point NT and the interface between the data networks AD, SD. FIG. 2 shows a transmission frame of a PCM transmission system as used in the data network SD with synchronous data transmission. This PCM transmission frame is, for example, 16 bits long and can be divided into a maximum of 16 time slots or channels. The smallest possible time slot can be one bit, the largest time slot can comprise 16 bits. The bits of the transmission frame are numbered from 0 to 15. The first time slot TS with the time slot width TSB of 3 bits has the time slots TS or channels 0, 1 and 2 combined to form a data transmission channel. The designation of the respective time slot TS takes place through the number of the first channel at the beginning of the time slot TS. The first time slot TS is assigned the number of the first bit. In the subsequent second time slot TS, which comprises channels 3, 4, 5 and 6, the second time slot TS has the time slot number TS corresponding to the number of the first bit of the second time slot TS. The third and fourth time slots are designated TS7 and TS8.
In Figur 3 ist der Aufbau eines High-Level-Data-Link Controllers HDLC wiedergegeben. Dieser HDLC-Controller weist im Wesentlichen eine HDLC-Empfängereinheit HDLC-E, eine HDLC-Sen- dereinheit HDLC-S, einen HDLC-Prozessor HDLC-P sowie einen Framebuffer FB auf. Die HDLC-Empfängereinheit HDLC-E sowie die HDLC-Sendereinheit HDLC-S sind jeweils mit Leitungen des synchron arbeitenden Datennetzes SD verbunden. Der Framebuffer FB ist mit einem Asynchron-Controller AC des asynchron betriebenen Datennetzes AD verbunden.FIG. 3 shows the structure of a high-level data link controller HDLC. This HDLC controller essentially has an HDLC receiver unit HDLC-E, an HDLC transmitter unit HDLC-S, an HDLC processor HDLC-P and a frame buffer FB. The HDLC receiver unit HDLC-E and the HDLC transmitter unit HDLC-S are each connected to lines of the synchronously operating data network SD. The frame buffer FB is connected to an asynchronous controller AC of the asynchronously operated data network AD.
Der dargestellte HDLC-Controller wird im Wesentlichen in drei Verarbeitungseinheiten untergliedert. Jede der Verarbeitungseinheiten ist unter anderem so aufgebaut, daß sie die Geschwindigkeitsanforderungen der nächsten Stufe reduziert.The HDLC controller shown is essentially divided into three processing units. Among other things, each of the processing units is designed to reduce the speed requirements of the next stage.
In der ersten Verarbeitungseinheit WSPE, WPSS werden Daten seriell-parallel oder parallel-seriell umgesetzt, die Abar- beitung des aktuellen Zeitschlitzes auf der Grundlage von Zu- standsparametern durchgeführt und die Zustandsparameter für einen dem aktuellen Zeitschlitz nachfolgenden Zeitschlitz geladen. Die Zustandsparameter sind beispielsweise die Zeit- schlitzlänge, Zustand, Bitzähler, Schieberegisterinhalt u.s.w.. Am Ende eines aktuellen Zeitschlitzes werden die Zustandsparameter des aktuellen Zeitschlitzes in einer ersten Speichereinheit zwischengespeichert und die bis dahin zwischengespeicherte Zustandsparameter des kommenden Zeitschlit- zes dem HDLC-Prozessor HDLC-P zugeleitet. Während der Abarbeitung eines Zeitschlitzes werden an einem Datenport die kompletten Datenworte ausgegeben oder eingelesen.In the first processing unit WSPE, WPSS, data is converted serial-parallel or parallel-serial, the processing the current time slot is processed on the basis of state parameters and the state parameters are loaded for a time slot following the current time slot. The state parameters are, for example, the time slot length, state, bit counter, shift register content, etc. At the end of a current time slot, the state parameters of the current time slot are temporarily stored in a first storage unit and the state parameters of the coming time slot, which were previously stored temporarily, are saved to the HDLC processor HDLC-P forwarded. During the processing of a time slot, the complete data words are output or read in on a data port.
Der HDLC-Prozessor HDLC-P kann empfangs- und sendeseitig in zwei Hälften aufgeteilt werden. Jede Hälfte umfaßt dabei eine zweite Verarbeitungseinheit BV, BVS und eine dritte Verarbeitungseinheit FV,FVS.The HDLC processor HDLC-P can be divided into two halves on the receiving and transmitting sides. Each half comprises a second processing unit BV, BVS and a third processing unit FV, FVS.
In der zweiten Verarbeitungseinheit BV, BVS eine Byteverar- beitungseinheit, werden zu Zeitschlitzen dazugehörige Zustandsparameter in einer zweiten Speichereinheit ST, STS verwaltet und die Datenworte aus oder in einem Teil der ersten Speichereinheit SE,SS dem Data-Hold DH, DHS Register ausgelesen oder nachgeladen (siehe Fig.6, 7). Desweiteren erfolgt eine Zuweisung der Zustandsparameter in die erste Speichereinheit SE,SS. Die Daten werden über getrennte Datenwege an eine dritte Verarbeitungseinheit FV, FVS weitergeleitet oder von dieser empfangen.In the second processing unit BV, BVS a byte processing unit, state parameters associated with time slots are managed in a second storage unit ST, STS and the data words are read from or reloaded from or in a part of the first storage unit SE, SS to the data hold DH, DHS register (see Fig. 6, 7). Furthermore, the state parameters are assigned to the first memory unit SE, SS. The data are forwarded to or received from a third processing unit FV, FVS via separate data paths.
In der dritten Verarbeitungseinheit FV, FVS einer Frameverarbeitungseinheit ( siehe Fig. 6, 7) werden die zu einem Datenrahmen gehörende Datenworte zusammengefügt. In der dritten Verarbeitungseinheit FV, FVS wird zusätzlich noch eine Adre- ßerkennung, Blocksicherung und weitere Protokollfunktionen durchgeführt. In Figur 4 ist ein Blockschaltbild der HDLC-Empfängereinheit HDLC-E dargestellt. Die wesentlichen Einheiten sind ein seriell-parallel Wandler S/P, ein HDLC-Prozessor HDLC-P sowie die entweder der ersten Verarbeitungseinheit WSPE oder dem HDLC- Prozessor HDLC-P zuzuordnenden Data-Hold Register DH sowie ein State-Parameter Register SP. Die auf einem seriellen Datenbus DB des synchronen Datennetzes SD transportierten Daten werden seriell in einem seriell-parallel Wandler S/P, das auch als Shift-Register bezeichnet werden kann, eingelesen. Bei Erreichen der voreinstellbaren Zeitschlitzbreite werden die Daten der Empfängereinheit HDLC-E und der Inhalt des seriell-parallel Wandlers S/P in das für die State-Parameter vorgesehenen Register SP umgeladen (siehe Fig. 6) . Wenn die Daten innerhalb der Zeitschlitze komplett sind, werden diese in das Data-Hold Register DH übergeben. Gleichzeitig werden die Daten eines nachfolgenden Zeitschlitzes in das Register SP eingeladen und die Empfangseinheit HDLC-E mit den zwischengespeicherten Daten für den nachfolgenden Zeitschlitz des vorangegangenen PCM-Rahmens voreingestellt.The data words belonging to a data frame are combined in the third processing unit FV, FVS of a frame processing unit (see FIGS. 6, 7). In the third processing unit FV, FVS, address recognition, block protection and other protocol functions are also carried out. FIG. 4 shows a block diagram of the HDLC receiver unit HDLC-E. The essential units are a serial-parallel converter S / P, an HDLC processor HDLC-P and the data hold register DH to be assigned to either the first processing unit WSPE or the HDLC processor HDLC-P and a state parameter register SP. The data transported on a serial data bus DB of the synchronous data network SD are read in serially in a serial-parallel converter S / P, which can also be referred to as a shift register. When the presettable time slot width is reached, the data of the receiver unit HDLC-E and the content of the serial-parallel converter S / P are reloaded into the register SP provided for the state parameters (see FIG. 6). If the data is complete within the time slots, these are transferred to the data hold register DH. At the same time, the data of a subsequent time slot are loaded into the register SP and the receiving unit HDLC-E is preset with the temporarily stored data for the subsequent time slot of the previous PCM frame.
In Figur 5 ist ein Blockschaltbild der HDLC-Sendeeinheit HDLC-S dargestellt. Mit dieser werden die zu versendenden Daten über den parallel-seriell Wandler P/S in einen Datenbus DB eingefügt. Immer nachdem ein Datenwort auf dem Datenbus DB ausgegeben wurde, wird aus dem Data-Hold-Register DHS ein neues Datenwort in den parallel-seriell Wandlers P/S geladen. Zu Beginn eines neuen Zeitschlitzes werden alle Daten und Zustände des HDLC-Prozessors HDLC-P, die in dem Data-Hold Register DHS und im State-Parameter-Register SPS zwischengespei- chert waren, durch den HDLC-Prozessor HDLC-P ausgetauscht.FIG. 5 shows a block diagram of the HDLC transmitter unit HDLC-S. This is used to insert the data to be sent into a data bus DB via the parallel-serial converter P / S. Whenever a data word has been output on the data bus DB, a new data word is loaded from the data hold register DHS into the parallel-serial converter P / S. At the beginning of a new time slot, all data and states of the HDLC processor HDLC-P, which were temporarily stored in the data hold register DHS and in the state parameter register SPS, are exchanged by the HDLC processor HDLC-P.
In Figur 6 ist die HDLC-Empfangseinheit HDLC-E detailliert dargestellt. Die wesentlichen Elemente der HDLC-Empfangseinheit HDLC-E sind dabei der seriell-parallel-Wandler S/P, das Register Data-Hold DH, ein State-Parameter-Register SP, eine Einheit zur Byteverarbeitung BV, eine Einheit zur Frameverarbeitung FV sowie ein Framebuffer FB. Die im State-Parameter Register SP jeweils für einen Zeitschlitz zwischengespeicherten Daten werden nach dem aktuellen Zeitschlitz in einer State-Tabelle ST der Byteverarbeitungseinheit BV abgelegt. In der Byteverarbeitungseinheit BV wird die State-Tabelle ST derart organisiert, daß jedes Mal bei einem Zeitschlitzwechsel die Daten eines kommenden Zeitschlitzes in das State-Parameter Register SP eingeladen werden. Die aus dem Data Hold-Register DH abgerufenen Daten werden in einer Event-Queue EQ, einem Bindeglied zwischen der Byteverarbeitungseinheit BV und der Frameverarbeitungseinheit FV, eingeordnet und weiter verarbeitet.The HDLC-E HDLC-E unit is shown in detail in FIG. The essential elements of the HDLC-E HDLC-E are the serial-parallel converter S / P, the register Data-Hold DH, a state parameter register SP, a unit for byte processing BV, a unit for frame processing FV and a Framebuffer FB. The data temporarily stored in the state parameter register SP for a time slot are stored in a state table ST of the byte processing unit BV after the current time slot. The state table ST is organized in the byte processing unit BV in such a way that the data of an upcoming time slot are loaded into the state parameter register SP each time a time slot changes. The data retrieved from the data hold register DH are classified and processed in an event queue EQ, a link between the byte processing unit BV and the frame processing unit FV.
Mit dem seriell-parallel Wandler S/P der ersten Verarbeitungseinheit (WSPE) werden die Daten aus dem Datenbus DB aus- gelesen. Die Daten werden im Data-Hold Register DH abgelegt. Am Ende einer über einen Zähler voreinstellbaren Länge eines Zeitschlitzes werden alle Daten und zugehörige Zustände zwischen dem seriell-parallel Wandler S/P und dem State-Parameter Register SP ausgetauscht. Im State-Parameter Register SP werden die Zeitschlitzbreite, der Registerinhalt und dessen Zustand sowie weitere Parameter zwischengespeichert. In der State-Tabelle ST, sind die State-Parameter, die in das State- Parameter Register SP eingelesen wurden, zwischengespeichert. Die Größe der State-Tabelle ST entspricht der maximalen An- zahl möglicher Zeitschlitze einer Übertragungsstrecke in dem synchron arbeitenden Datennetz SD. Ein Beginn eines einem aktuellen Zeitschlitz nachfolgen Zeitschlitzes wird aus den Zu- standsdaten des aktuellen Zeitschlitzes errechnet. Die Event- Queue EQ, die zwischen der Byteverarbeitungseinheit BV und der Frameverarbeitungseinheit FV angeordnet ist, ist so organisiert, daß eine Priorisierung entsprechend der Übertra- gungsgeschwindigkeit eines Zeitschlitzes oder Kanals möglich ist. In dem der Frameverarbeitungseinheit FV nachgeordneten Framebuffer FB sind unter anderem die Daten aller HDLC-Kanäle abgespeichert. In Figur 7 ist die HDLC-Sendeeinheit HDLC-S wiedergegeben. Entsprechend den in der schematischen Darstellung gezeigten Pfeilrichtung werden aus dem Framebuffer FB die in Zeitschlitzen bzw. Kanälen zu transportierenden Daten ausgelesen.The data from the data bus DB are read out using the serial-parallel converter S / P of the first processing unit (WSPE). The data is stored in the DH data hold register. At the end of a length of a time slot that can be preset via a counter, all data and associated states are exchanged between the serial-parallel converter S / P and the state parameter register SP. The time slot width, the register content and its state as well as other parameters are buffered in the state parameter register SP. The state parameters that were read into the state parameter register SP are temporarily stored in the state table ST. The size of the state table ST corresponds to the maximum number of possible time slots of a transmission link in the synchronously operating data network SD. A start of a time slot following a current time slot is calculated from the status data of the current time slot. The event queue EQ, which is arranged between the byte processing unit BV and the frame processing unit FV, is organized in such a way that prioritization is possible in accordance with the transmission speed of a time slot or channel. The data of all HDLC channels is stored in the frame buffer FB downstream of the frame processing unit FV. FIG. 7 shows the HDLC transmitter unit HDLC-S. In accordance with the arrow direction shown in the schematic illustration, the data to be transported in time slots or channels are read out of the frame buffer FB.
Werden nun Daten aus dem Framebuffer FB bzw. aus der Frameverarbeitungseinheit FVS ausgelesen, um diese innerhalb eines bestimmten Zeitschlitzes des PCM-Rahmens anzuordnen, werden den Datenwörtern die betreffenden Zeitschlitznummern TS-Nr zugeordnet und über eine Datentabelle DTS einem Data-Hold-Register DHS zugeführt um dort zwischengespeichert zu werden. Gleichzeitig mit der Zwischenspeicherung der in die Zeitschlitze der PCM-Rahmen einzufügenden Datenwörter werden aus einer in der Byteverarbeitungseinheit BVS angeordneten State- Tabelle einer zweiten Speichereinheit STS die für den HDLC- Prozessor HDLC-P notwendigen Initialisierungsdaten STS durch eine Zuordnungseinheit ZU in der zweiten Speichereinheit STS abgespeichert. Die im Data-Hold-Register DHS zwischengespeicherten Datenwörter werden aufgrund der Initialisierung des High-Level-Data-Link-Control-Prozessors HDLC-P bestimmungsgemäß in die dafür vorgesehenen Zeitschlitze eingefügt. Am Ende eines Zeitschlitzes wird der noch nicht verarbeitete Anteil des Datenwortes zusammen mit den augenblicklichen Zustands- werten des High-Data-Link-Control-Porzessors HDLC-P vom State-Parameter-Register SPS in die zweite SpeichereinheitIf data are now read out of the frame buffer FB or from the frame processing unit FVS in order to arrange them within a specific time slot of the PCM frame, the relevant time slot numbers TS no. Are assigned to the data words and fed to a data hold register DHS via a data table DTS to be cached there. Simultaneously with the temporary storage of the data words to be inserted into the time slots of the PCM frames, the initialization data STS required for the HDLC processor HDLC-P are converted from a state table in the byte processing unit BVS into a second storage unit STS by an assignment unit ZU in the second storage unit STS saved. The data words temporarily stored in the DHS data hold register are inserted as intended in the time slots provided for this purpose, due to the initialization of the high-level data link control processor HDLC-P. At the end of a time slot, the portion of the data word that has not yet been processed, together with the current status values of the high data link control processor HDLC-P, is transferred from the state parameter register PLC to the second memory unit
STS umgeladen. Während des Umladens gelangen gleichzeitig für den nachfolgenden Zeitschlitz Tsn+x des PCM-Rahmens die Zustandsparameter in das State-Parameter-Registers SPS und die Datenwörter in das Data-Hold Register DHS. Entsprechend den Voreinstellungen des High-Level-Data-Link-Control-Prozessors HDLC-P werden die im Data-Hold-Register DHS zwischengespeicherten Daten in die Zeitschlitze des PCM-Rahmens eingefügt. Bei einem erneuten Zeitschlitzwechsel werden die Zustandsparameter des High-Level-Data-Link-Control-Prozessors HDLC-P sowie die Daten in das Data-Hold-Register DHS, bzw. die Zustandsparameter in das State-Parameter Register SPS geladen und in der State Tabelle STS zwischengespeichert. Neue für den kommenden Zeitschlitz benötigte Daten und Einstellungen für den High-Level-Data-Link-Control-Prozessor HDLC-P werden durch die Zuordnungseinheit ZU bestimmt.STS reloaded. During the reloading, the state parameters in the state parameter register PLC and the data words in the data hold register DHS simultaneously arrive for the subsequent time slot Tsn + x of the PCM frame. According to the default settings of the high-level data link control processor HDLC-P, the data temporarily stored in the data hold register DHS is inserted into the time slots of the PCM frame. When the time slot changes again, the state parameters of the high-level data link control processor HDLC-P and the data are loaded into the data hold register DHS, or the state parameters are loaded into the state parameter register PLC and in the state STS table cached. New for Data and settings required for the high-level data link control processor HDLC-P for the upcoming time slot are determined by the allocation unit ZU.
In der Frameverarbeitungseinheit FVS werden die Daten für die Data-Tabelle DTS mit Hilfe der Event-Queue EQS weitergeleitet. In der Data-Tabelle DTS werden die Daten aller möglichen Zeitschlitze in einem Übertragungsrahmen für das Data-Hold Register DHS zwischengespeichert. Dadurch ist es möglich, eine Frameverarbeitung auch außerhalb des Zeitschlitzes durchzuführen. Mit Hilfe der Event-Queue EQS ist eine Datenverarbeitung entsprechend der jeweiligen Übertragungsgeschwindigkeit möglich. In der Byteverarbeitungseinheit BVS werden die Zeitschlitznummern TS-Nummer des letzten, aktuel- len und folgenden Zeitschlitzes aus der Position des Zeitschlitzes und der Zeitschlitzlänge im Übertragungsrahmen errechnet. In der State-Tabelle STS sind die State-Parameter SPS aller zu bearbeitenden Zeitschlitze gespeichert. Die Größe der State-Tabelle STS entspricht immer der maximalen möglichen Anzahl von Zeitschlitzen. Die State-Parameter, die in dem State-Parameter Register SPS eingetragen sind, enthalten folgende Information: Zeitschlitzbreite, Bitnummer im Datenwort sowie Schieberegisterinhalt und weitere Zustandsinformationen. In the frame processing unit FVS, the data for the data table DTS are forwarded using the event queue EQS. In the data table DTS, the data of all possible time slots are buffered in a transmission frame for the data hold register DHS. This makes it possible to carry out frame processing even outside the time slot. With the help of the event queue EQS, data processing according to the respective transmission speed is possible. The time slot numbers TS number of the last, current and following time slot are calculated in the byte processing unit BVS from the position of the time slot and the time slot length in the transmission frame. The state parameters PLC of all time slots to be processed are stored in the state table STS. The size of the STS state table always corresponds to the maximum possible number of time slots. The state parameters, which are entered in the state parameter register PLC, contain the following information: time slot width, bit number in the data word as well as the content of the shift register and other status information.

Claims

Patentansprüche claims
1.Schaltungsanordnung zum Empfangen von Daten, die mindestens einem Zeitschlitz (TSl,- TSn, TSn+x, .. ) innerhalb eines Über- tragungsrahmens zugeordnet sind, mit1. Circuit arrangement for receiving data associated with at least one time slot (TSl, - TSn, TSn + x, ..) within a transmission frame
- einer ersten Verarbeitungseinheit (WSPE) zum Auslesen der Daten aus einem aktuellen Zeitschlitz (TSn) und Bereitstel¬ len der aktuellen Zustandsparameter des aktuellen Zeit- Schlitzes (TSn), zum Zwischenspeichern der Zustandsparameter eines dem aktuellen Zeitschlitz (TSn) folgenden Zeitschlitzes (Tsn+x) und zum Zwischenspeichern der ausgelesenen Daten eines Zeitschlitzes (TSn) in einer ersten Speichereinheit (SE) ,- a first processing unit (WSPE) for reading the data from a current time slot (TSn), and READY ¬ len of the current state parameters of the current time slot (TSn), for temporarily storing the state parameters of the current time slot (TSN) following time slot (Tsn + x) and for temporarily storing the read data of a time slot (TSn) in a first storage unit (SE),
- einer zweiten Verarbeitungseinheit (BV) mit einer Zuordnungseinheit (ZU) zur Verwaltung einer zweiten Speichereinheit (ST) in der aus der ersten Speichereinheit (SE) bei einem Zeitschlitzwechsel ausgelesenen Zustandsparameter ab- gespeichert werden, zur Bereitstellung der in der ersten- A second processing unit (BV) with an allocation unit (ZU) for managing a second storage unit (ST) in which the status parameters read out from the first storage unit (SE) when a time slot change are stored, in order to provide the first
Speichereinheit (SE) zwischenzuspeichernden Zustandsparameter, und zur Zuweisung der in der ersten Speichereinheit (SE) zwischengespeicherten Daten eines aktuellen Zeitschlitzes (TSn) in eine dritte Speichereinheit (EQ) , undStorage unit (SE) state parameters to be temporarily stored, and for assigning the data of a current time slot (TSn) temporarily stored in the first storage unit (SE) to a third storage unit (EQ), and
- einer dritten Verarbeitungseinheit (FV) zur Bildung von Datenwörtern aus den in der dritten Speichereinheit (EQ) abgelegten Daten.- A third processing unit (FV) for forming data words from the data stored in the third storage unit (EQ).
2. Schaltungsanordnung zum Senden von Daten, die mindestens einem Zeitschlitz (TSl, TSn, TSn+1) innerhalb eines Übertragungsrahmens zugeordnet werden, mit2. Circuit arrangement for sending data that are assigned to at least one time slot (TSl, TSn, TSn + 1) within a transmission frame with
- einer ersten Verarbeitungseinheit (WPSS) die eine Einheit- A first processing unit (WPSS) one unit
(P/S) zum Einlesen der Daten in einen aktuellen Zeitschlitz (TSn) in den Übertragungsrahmen und Bereitstellen der aktu- eilen Zustandsparameter für einen aktuellen Zeitschlitz aufweist, und einer ersten Speichereinheit (SS) zum Zwischenspeichern der Zustandsparameter eines dem aktuellen Zeitschlitz (TSn) folgenden Zeitschlitzes (TSn+x) ,(P / S) for reading the data into a current time slot (TSn) in the transmission frame and providing the current has a state parameter for a current time slot, and a first storage unit (SS) for temporarily storing the state parameters of a time slot (TSn + x) following the current time slot (TSn),
- einer zweiten Verarbeitungseinheit (BVS) mit einer Zuordnungseinheit (ZU) zur Verwaltung einer zweiten Speichereinheit (STS) in der aus der ersten Speichereinheit (SS) bei einem Zeitschlitzwechsel ausgelesenen Zustandsparameter ab- gespeichert werden, zur Bereitstellung der in der ersten- A second processing unit (BVS) with an allocation unit (ZU) for managing a second storage unit (STS) in which the status parameters read out from the first storage unit (SS) when the time slot changes are stored, in order to provide the first
Speichereinheit (SS) zwischenzuspeichernden Zustandsparameter, und zur Zuweisung der in einer dritten Speichereinheit (DTS) zwischengespeicherten Daten in die erste Speichereinheit (SS),Storage unit (SS) state parameters to be buffered, and for assigning the data buffered in a third storage unit (DTS) to the first storage unit (SS),
- einer dritten Verarbeitungseinheit (FVS) zum Zuordnen von zu Zeitschlitzen (TSn, TSn+x) gehörenden Daten und deren Abspeicherung in einer dritten Speichereinheit (DTS) .- A third processing unit (FVS) for assigning data belonging to time slots (TSn, TSn + x) and storing them in a third storage unit (DTS).
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ersten Speichereinheit (SE, SS) aus einem ersten und zweiten Register (SP, DH; SPS, DHS) gebildet ist.3. Circuit arrangement according to claim 1 or 2, characterized in that the first memory unit (SE, SS) from a first and second register (SP, DH; PLC, DHS) is formed.
4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in der ersten Verarbeitungseinheit (WSPE, WPSS) ein Schieberegister (S/P, P/S) zum Empfang der Daten aus einem Übertragungsrahmen (TSn) und zum Senden der Daten in einen Übertragungsrahmen vorgesehen ist.4. Circuit arrangement according to claim 1 or 2, characterized in that in the first processing unit (WSPE, WPSS) a shift register (S / P, P / S) for receiving the data from a transmission frame (TSn) and for sending the data into one Transmission frame is provided.
5. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß diese in einem HDLC-Controller (HDLC) zum Empfang und Senden von Daten integriert sind. 5. Circuit arrangement according to claim 1 and 2, characterized in that they are integrated in an HDLC controller (HDLC) for receiving and transmitting data.
6. Verfahren zum Empfangen von Daten, die mindestens einem Zeitschlitz (TSl, TSn, TSn+x) innerhalb eines Übertragungsrahmens zugeordnet sind, d a d u r c h g e k e-n n z e i c h n e t,6. A method for receiving data that is assigned to at least one time slot (TSl, TSn, TSn + x) within a transmission frame, that is, that is, that it is,
- daß Daten aus einem aktuellen Zeitschlitz (TSn) ausgelesen und zwischengespeichert sowie aktuelle Zustandsparameter des aktuellen Zeitschlitzes bereitgestellt werden und Zustandsparameter eines dem aktuellen Zeitschlitz (TSn) fol- genden Zeitschlitzes (TSn+1) in einer ersten Speichereinheit (SE) zwischengespeichert werden,that data from a current time slot (TSn) is read out and buffered, current status parameters of the current time slot are provided and status parameters of a time slot (TSn + 1) following the current time slot (TSn) are buffered in a first memory unit (SE),
- daß in einer zweiten Speichereinheit (ST) in der aus der ersten Speichereinheit (SE) bei einem Zeitschlitzwechsel ausgelesene Zustandsparameter abgespeichert und verwaltet werden,that the status parameters read out from the first memory unit when the time slot changes are stored and managed in a second memory unit (ST),
- daß in der ersten Speichereinheit (SE) zwischenzuspeichernde Zustandsparameter bereitgestellt werden, und in der ersten Speichereinheit (SE) zwischenzuspeichernde Daten eines aktuellen Zeitschlitzes (TSn) in eine dritte Speichereinheit (EQ) eingelesen werden, und- That state parameters to be buffered are provided in the first memory unit (SE) and data of a current time slot (TSn) to be buffered in the first memory unit (SE) are read into a third memory unit (EQ), and
- daß aus den in der dritten Speichereinheit (EQ) abgelegten Daten Datenwörter gebildet werden.- That data words are formed from the data stored in the third memory unit (EQ).
7. Verfahren zum Senden von Daten, die mindestens einem Zeitschlitz (TSl, TSn, TSn+x) innerhalb eines Übertragungsrahmens zugeordnet werden, mit7. Method for sending data which are assigned to at least one time slot (TSl, TSn, TSn + x) within a transmission frame with
- daß Zustandsparameter eines aktuellen Zeitschlitzes bereitgestellt und Daten in einen aktuellen Zeitschlitz (TSn) eingelesen werden, und Zustandsparameter eines dem aktuellen Zeitschlitz (TSn) folgenden Zeitschlitzes (TSn+x) in einer ersten Speichereinheit (SS) zwischengespeichert werden, - daß in einer zweiten Speichereinheit (STS) in der aus der ersten Speichereinheit (SS) bei einem Zeitschlitzwechsel ausgelesenen Zustandsparameter abgespeichert werden, die in der ersten Speichereinheit (SS) zwischenzuspeichernden Zu- Standsparameter bereitgestellt werden, und die in einer dritten Speichereinheit (DTS) zwischengespeicherten Daten der erste Speichereinheit (SS) abgelegt werden,- that state parameters of a current time slot are provided and data are read into a current time slot (TSn), and state parameters of a time slot (TSn + x) following the current time slot (TSn) are temporarily stored in a first memory unit (SS), - That in a second memory unit (STS) in the state parameters read out from the first memory unit (SS) during a time slot change, the status parameters to be temporarily stored in the first memory unit (SS) are stored, and in a third memory unit (DTS) cached data of the first storage unit (SS) are stored,
- daß zu Zeitschlitzen (TSn, TSn+x) gehörende Daten zugeord- net und deren Abspeicherung in der dritten Speichereinheit- That data belonging to time slots (TSn, TSn + x) is assigned and their storage in the third memory unit
(DTS) abgespeichert werden. (DTS) can be saved.
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