WO1998028850A1 - Method and arrangement for recovering timing from a digital signal - Google Patents

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WO1998028850A1
WO1998028850A1 PCT/DE1997/002860 DE9702860W WO9828850A1 WO 1998028850 A1 WO1998028850 A1 WO 1998028850A1 DE 9702860 W DE9702860 W DE 9702860W WO 9828850 A1 WO9828850 A1 WO 9828850A1
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phase
stuffing
digital signal
phase deviation
deviation
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PCT/DE1997/002860
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Armin Splett
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Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
    • H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking

Definitions

  • the invention relates to a method and an arrangement consisting of a phase-locked loop for clock recovery from a digital signal.
  • Phase locked loops for matching the frequency of a local oscillator to the frequency of a reference signal are generally known and, inter alia, in Tietze / Schenk, Semiconductor Circuit Technology, 5th ed. 1980, Section 26.4 on pages 701 to 703 under the designation Follow-up Synchronization (PLL).
  • PLL Phase locked loops for matching the frequency of a local oscillator to the frequency of a reference signal
  • the average data rate in the transmission channel is adjusted to the input data rate of the signal to be transmitted by stuffing.
  • the transmitted signal is then present at the output of the transmission system with the same average data rate as at the input.
  • the phase of a clock derived from this signal is subject to the fluctuations which are referred to as jitter depending on the level of their fluctuation frequency if the fluctuation frequency is more than 10 Hz or are referred to as wander if the fluctuation frequency is less than 10 Hz is.
  • jitter depending on the level of their fluctuation frequency if the fluctuation frequency is more than 10 Hz or are referred to as wander if the fluctuation frequency is less than 10 Hz is.
  • the clock recovery from a digital signal with jitter or wandering frequency fluctuations occur when using conventional phase locked loops.
  • phase locked loop If a very sluggish phase locked loop is used for clock recovery, the influence of jitter on the clock signal is greatly damped, provided that the fluctuation frequency lies above the cutoff frequency of the phase locked loop.
  • the influence of wander on the clock signal cannot usually be sufficiently suppressed, since the cut-off frequency of a phase locked loop cannot be chosen to be as low as desired.
  • a very low cutoff frequency leads to extremely long synchronization settling processes. If the cut-off frequency of the phase locked loop is chosen too low, fluctuations caused by aging of the clock source or frequency fluctuations caused by temperature fluctuations cannot be sufficiently compensated for, so that the clock source generates wandering due to its own influences.
  • the object of the invention is to provide a possibility for clock recovery from a digital signal, in which low-frequency fluctuations of the digital signal caused by stuffing can be taken into account.
  • the invention solves this problem by a method in which the phase deviation between the digital signal and an output signal of an oscillator is determined using a phase locked loop and a loop controller controls the oscillator in dependence on the determined phase deviation in order to minimize this, according to the invention by Stuffing processes in the digital signal (In) -related phase deviations are detected and the proportion of the phase deviation to be fed to the loop controller caused by stuffing processes is minimized.
  • the object is achieved by a phase locked loop with an oscillator of adjustable frequency for emitting an output signal, with a detector for determining the phase deviation between the digital signal and the output signal, with a stuffing detector for detecting phase deviations caused by stuffing processes in the digital signal and with a loop controller to control the oscillator as a function of the determined phase deviation in order to minimize this.
  • a compensator is provided in a phase-locked loop according to the invention in order to minimize the proportion of the phase deviation to be supplied to the loop controller caused by stuffing processes.
  • the invention makes use of the knowledge that only a certain type of stuffing process is possible within a transmission system and that each type of stuffing process leads to an assignable phase shift.
  • a stuffing detector consequently observes the course of the phase difference at the output of the phase detector of a phase-locked loop according to the invention and, based on the behavior of successive phase difference values, makes decisions about when which stuffing processes were carried out in a previous transmission system.
  • the stuffing detector preferably knows the stuffing processes that are possible in principle in the previous transmission system or the phase difference changes that occur because of such stuffing processes.
  • stuffing is done bit by bit, such as in PDH systems, or octet by bit, such as in SDH systems.
  • the stuffing detector can be optimized depending on the knowledge of possible stuffing processes in previous transmission systems and on the knowledge of other traveling sources and jitter sources present in the system. Depending on the type of possible previous stuffing processes, among other things, it may be necessary for the stuffing detector to observe the behavior of successive phase difference values at the output of the phase detector over a longer period of time, ie over several sampling times.
  • a preferred embodiment of a method according to the invention provides for the phase detector to be followed by a delay circuit and for compensation of the proportion of the phase deviation caused by a stuffing process to be delayed by a certain number of sampling clock cycles on a correspondingly delayed signal.
  • the detector for determining the phase deviation between the input digital signal and the output signal of the oscillator can detect both the phase difference and the frequency deviation, a corresponding phase locked loop is suitable for compensating for both wandering and jitter influences.
  • the compensator for minimizing the proportion of the phase deviation caused by stuffing processes generates a correction value with the phase shift associated with this stuffing process and the opposite sign and superimposes this correction value on the determined phase deviation.
  • the compensator superimposes the correction value on the phase shift present at the output of the delay element.
  • this correction value is also superimposed on the phase deviations of subsequent scanning processes, but in each case with a reduced amount. The correction value is therefore reduced depending on the time until it becomes zero again. Such a reduction in the correction value over time leads to the mean frequency of signals being correctly recorded even if tamping processes are preferably carried out with the same Chen occur.
  • the time course of the reduction of the correction value is chosen so slowly that a required frequency accuracy of the clock signal is maintained even during a correction process. If a further tamping process occurs during such a correction process carried out over several sampling times, the time courses of the correction values are preferably added linearly.
  • PCM30 connections or PCM24 connections By using a method according to the invention for clock recovery from a digital signal, it is i.a. enables PCM30 connections or PCM24 connections to be operated transparently to connect base stations to the network components of a mobile radio network, even if such connections are made via SDH networks.
  • the figure shows the block diagram of a phase locked loop according to the invention.
  • the figure shows a phase locked loop with an oscillator 3 with adjustable frequency for emitting an output signal Out, with a detector 4 for determining the phase deviation between the digital signal In and the output signal Out and with a loop controller 5 for driving the oscillator 3.
  • Der Detector 4 for determining the phase deviation is designed as a frequency and phase detector, but is referred to below as phase detector 4.
  • the phase deviation provided at the output 10 of the phase detector 4 is monitored by a stuffing detector 6 for significant phase changes for previous stuffing processes.
  • the stuffing detector 6 reports detected stuffing processes as well as the phase jumps to be assigned to a control unit 7 of a compensator 7, 9.
  • the signal provided at the output 10 of the phase detector 4, which represents a phase deviation is transmitted via a delay circuit 8.
  • a device 9 for superimposing signals which is part of the compensator, a correction signal provided by the control unit 7 of the compensator is superimposed on the output signal of the delay circuit 8 with a negative sign.
  • the signal resulting from this serves as an input variable of the loop controller 5.
  • the loop controller 5 which is also called a loop filter, supplies a manipulated variable for setting the oscillator 3 depending on this input variable.
  • the phase-locked loop is operated as a discrete-time control with a sampling rate of 1 Hz.
  • the digital signal In is fed largely free at the input 1 of the phase detector 4 by linear pre-filtering, not shown in the figure, according to the sampling theorem of fluctuation frequency components of more than 0.5 Hz.
  • the output signal Out of the oscillator 3 is fed in at the input 2 of the phase detector 4.
  • the stuffing detector 6 calculates the difference between the current sample value at the phase detector output 4 and the sample value one second ago.
  • This difference is rounded to an integer multiple of a bit duration UI (unit interval) such that the remaining remainder is greater than or equal to -0.5 UI or less than 0.5 UI.
  • a Ui is (1/2048) ms.
  • the rounded, integer value of the phase deviation represents the number and the sign of the determined bit stuffing processes and is communicated to the compensator 7, 9.
  • the TU-12 pointer changes that occur with SDH devices are recognized as octet plugs, i.e. as eight simultaneous bit stuffing processes, and are treated in the same way as individual bit stuffing processes.
  • the controller 7 of the compensator 7, 9 uses the rounded, integer value of the in a first correction process phase deviation communicated by the stuffing detector 6 with the sign reversed as a correction value.
  • the amount of the correction value is then linearly reduced in time by 1 ⁇ s per 1000 s and per bit stuffing process. Accordingly, the frequency accuracy of the clock wave is not affected by the correction process by more than +/- 1 x 10 9 per bit stuffing process. In SDH systems with octet stuffing, this then leads to a maximum relative frequency error of +/- 8 x 109.
  • the loop filter 5 is dimensioned as a proportional controller, the reciprocal of the time constant of the phase-locked loop, namely 2 ⁇ multiplied by the cutoff frequency, results as the product of the slope of the phase detector 4, the proportional element of the loop filter 5 and the clock source tuning slope of the oscillator 3.
  • the maximum Frequency error of the output clock Out results from the maximum phase change occurring (after the correction, that is to say at the input of the loop controller 5) and the time constant.
  • a time constant of the phase locked loop of 25 s, which corresponds to a cut-off frequency of approximately 6 mHz, is consequently obtained with a frequency accuracy of +/- 1 x 10 8 due to the phase changes remaining after the correction.
  • loop controller 5 is designed as a PI controller according to the exemplary embodiment described above, an additional introduction of an integrator does not impair the dimensioning of the proportional element of the loop filter to a first approximation.
  • phase-locked loop with a delay element
  • a phase-locked loop can also be implemented without a delay circuit, that is to say with a delay time of zero, since the decision of the stuffing detector 6 is in each case for the current one at exit 10 of the Phase detector 4 provided sample value is valid and the correction can thus be carried out immediately.

Abstract

The invention concerns a method of recovering timing from a digital signal (In) using a phase-locked loop. The phase deviation between the digital signal (In) and an output signal (Out) from an oscillator (3) is determined, and a loop regulator (5) controls the oscillator (3) as a function of the phase deviation determined, in order to minimize the latter. The method is characterized by the detection of phase deviations caused by stuffing processes in the digital signal (In) and by the minimizing of the phase deviation portion caused by stuffing processes, which deviation is to be fed to the loop regulator (5).

Description

Beschreibungdescription
Verfahren und Anordnung zur Taktrückgewinnung aus einem DigitalsignalMethod and arrangement for clock recovery from a digital signal
Die Erfindung betrifft ein Verfahren und eine aus einer Pha- senregelschleife bestehende Anordnung zur Taktrückgewinnung aus einem Digitalsignal .The invention relates to a method and an arrangement consisting of a phase-locked loop for clock recovery from a digital signal.
Phasenregelschleifen zum Anpassen der Frequenz eines Lokaloszillators an die Frequenz eines Bezugssignals sind allgemein bekannt und u.a. in Tietze/Schenk, Halbleiterschaltungstechnik, 5. Aufl. 1980, Abschnitt 26.4 auf den Seiten 701 bis 703 unter der Bezeichnung NachlaufSynchronisation (PLL) beschrie- ben.Phase locked loops for matching the frequency of a local oscillator to the frequency of a reference signal are generally known and, inter alia, in Tietze / Schenk, Semiconductor Circuit Technology, 5th ed. 1980, Section 26.4 on pages 701 to 703 under the designation Follow-up Synchronization (PLL).
Bei der Taktrückgewinnung aus Digitalsignalen, insbesondere aus PCM30-Signalen oder PCM24-Signalen, können durch die Vorgeschichte eines solchen Digitalsignales, aus dem der Takt rückgewonnen werden soll, Störungen auftreten. Digitale Signale durchlaufen oft Übertragungssysteme, deren Takt sich nicht vom Takt des zu übertragenden Signals ableitet. Solche Übertragungssysteme sind beispielsweise plesiochrondigital- hierarchische Systeme, die auch PDH-Systeme genannt werden oder synchrondigitalhierarchische Systeme, die auch SDH-In the case of clock recovery from digital signals, in particular from PCM30 signals or PCM24 signals, interference can occur due to the history of such a digital signal from which the clock is to be recovered. Digital signals often go through transmission systems whose clock is not derived from the clock of the signal to be transmitted. Such transmission systems are, for example, plesiochronous digital hierarchical systems, which are also called PDH systems, or synchronous digital hierarchical systems, which are also SDH
Systeme genannt werden. Um Datenverlust zu vermeiden wird in solchen Systemen im Übertragungskanal die mittlere Datenrate durch Stopfvorgänge an die Eingangsdatenrate des zu übertragenden Signals angepaßt. Am Ausgang des Übertragungssystems liegt dann das übertragene Signal mit der gleichen mittleren Datenrate vor wie am Eingang. Die Phase eines aus diesem Signal abgeleiteten Taktes unterliegt jedoch zeitlich den Schwankungen die abhängig von der Höhe ihrer Schwankungsfre- quenz mit Jitter bezeichnet werden, wenn die Schwankungsfre- quenz mehr als 10 Hz beträgt oder als Wander bezeichnet werden, falls die Schwankungsfrequenz weniger als 10 Hz beträgt. Bei der Verarbeitung von Digitalsignalen oder bei der weite- ren Übertragung können Jitter oder Wander störende Einflüsse haben. Insbesondere die Taktrückgewinnung aus einem mit Jitter oder mit Wander behafteten Digitalsignal treten bei Verwendung üblicher Phasenregelschleifen FrequenzSchwankungen auf.Systems are called. In order to avoid data loss in such systems, the average data rate in the transmission channel is adjusted to the input data rate of the signal to be transmitted by stuffing. The transmitted signal is then present at the output of the transmission system with the same average data rate as at the input. However, the phase of a clock derived from this signal is subject to the fluctuations which are referred to as jitter depending on the level of their fluctuation frequency if the fluctuation frequency is more than 10 Hz or are referred to as wander if the fluctuation frequency is less than 10 Hz is. When processing digital signals or when Transmission can have jittery or wandering influences. In particular, the clock recovery from a digital signal with jitter or wandering frequency fluctuations occur when using conventional phase locked loops.
Wenn eine sehr träge Phasenregelschleife zur Taktrückgewinnung eingesetzt wird, wird der Einfluß von Jitter auf das Taktsignal stark gedämpft, sofern die Schwankungsfrequenz oberhalb der Grenzfrequenz der Phasenregelschleife liegt. Der Einfluß von Wander auf das Taktsignal kann üblicherweise nicht ausreichend unterdrückt werden, da die Grenzfrequenz einer Phasenregelschleife nicht beliebig niedrig gewählt werden kann. Eine sehr niedrige Grenzfrequenz führt nämlich zu extrem langen Synchronisationseinschwingvorgängen. Wird die Grenzfrequenz der Phasenregelschleife zu niedrig gewählt, so können auch durch Alterung der Taktquelle oder durch Temperaturschwankungen bedingte FrequenzSchwankungen nicht ausreichend ausgeregelt werden, so daß die Taktquelle aufgrund ei- gener Einflüsse Wander erzeugt.If a very sluggish phase locked loop is used for clock recovery, the influence of jitter on the clock signal is greatly damped, provided that the fluctuation frequency lies above the cutoff frequency of the phase locked loop. The influence of wander on the clock signal cannot usually be sufficiently suppressed, since the cut-off frequency of a phase locked loop cannot be chosen to be as low as desired. A very low cutoff frequency leads to extremely long synchronization settling processes. If the cut-off frequency of the phase locked loop is chosen too low, fluctuations caused by aging of the clock source or frequency fluctuations caused by temperature fluctuations cannot be sufficiently compensated for, so that the clock source generates wandering due to its own influences.
Aufgabe der Erfindung ist es, eine Möglichkeit zur Taktrückgewinnung aus einem Digitalsignal anzugeben, bei der durch Stopf orgänge bedingte niederfrequente Schwankungen des Digi- talsignals berücksichtigt werden können.The object of the invention is to provide a possibility for clock recovery from a digital signal, in which low-frequency fluctuations of the digital signal caused by stuffing can be taken into account.
Diese Aufgabe löst die Erfindung durch ein Verfahren, bei dem unter Verwendung einer Phasenregelschleife die Phasenabweichung zwischen dem Digitalsignal und einem Ausgangssignal ei- nes Oszillators ermittelt wird und ein Schleifenregler in Abhängigkeit von der ermittelten Phasenabweichung den Oszillator ansteuert, um diese zu minimieren, wobei erfindungsgemäß durch StopfVorgänge im Digitalsignal (In) bedingte Phasenabweichungen detektiert werden und der durch Stopfvorgänge be- dingte Anteil an der dem Schleifenregler zuzuführenden Phasenabweichung minimiert wird. Außerdem wird die Aufgabe gelöst durch eine Phasenregelschleife mit einem Oszillator einstellbarer Frequenz zum Abgeben eines AusgangsSignals, mit einem Detektor zum Ermitteln der Phasenabweichung zwischen dem Digitalsignal und dem Aus- gangssignal, mit einem Stopfdetektor zum Detektieren von durch Stopfvorgänge im Digitalsignal bedingten Phasenabweichungen und mit einem Schleifenregler zum Ansteuern des Oszillators in Abhängigkeit von der ermittelten Phasenabweichung, um diese zu minimieren. Darüber hinaus ist in einer erfindungsgemäßen Phasenregelschleife ein Kompensator vorgesehen, um den durch StopfVorgänge bedingten Anteil an der dem Schleifenregler zuzuführenden Phasenabweichung zu minimieren.The invention solves this problem by a method in which the phase deviation between the digital signal and an output signal of an oscillator is determined using a phase locked loop and a loop controller controls the oscillator in dependence on the determined phase deviation in order to minimize this, according to the invention by Stuffing processes in the digital signal (In) -related phase deviations are detected and the proportion of the phase deviation to be fed to the loop controller caused by stuffing processes is minimized. In addition, the object is achieved by a phase locked loop with an oscillator of adjustable frequency for emitting an output signal, with a detector for determining the phase deviation between the digital signal and the output signal, with a stuffing detector for detecting phase deviations caused by stuffing processes in the digital signal and with a loop controller to control the oscillator as a function of the determined phase deviation in order to minimize this. In addition, a compensator is provided in a phase-locked loop according to the invention in order to minimize the proportion of the phase deviation to be supplied to the loop controller caused by stuffing processes.
Die Erfindung macht sich die Erkenntnis zunutze, daß inner- halb eines Übertragungssystems nur eine bestimmte Art von StopfVorgängen möglich ist und daß jede Stopfvorgangsart zu einer zuordenbaren Phasenverschiebung führt . Ein Stopfdetektor beobachtet folglich den Verlauf der Phasendifferenz am Ausgang des Phasendetektors einer erfindungsgemäßen Phasenre- gelschleife und trifft aus dem Verhalten von aufeinanderfolgenden Phasendifferenzwerten Entscheidungen darüber, wann welche Stopfvorgänge in einem vorhergehenden Übertragungssystem vorgenommen worden sind. Hierzu kennt der Stopfdetektor vorzugsweise die in dem vorhergehenden ÜbertragungsSystem prinzipiell möglichen StopfVorgänge bzw. die aufgrund solcher StopfVorgänge auftretenden Phasendifferenzveränderungen. Bei gängigen ÜbertragungsSystemen wird entweder bitweise, wie z.B. in PDH-Systemen oder oktettweise, wie z.B. in SDH- Systemen gestopft. Diese Stopfvorgänge führen prinzipiell zu sprungartigen Phasenänderungen, während aufgrund von Temperaturdrift und Alterung auftretende Phasenänderungen eine sehr niedrige Schwankungsfrequenz haben. Der Stopfdetektor kann abhängig von der Kenntnis möglicher Stopfvorgänge in vorangegangenen Übertragungssystemen und abhängig von der Kenntnis anderer im System vorhandener Wander-Quellen und Jitter- Quellen optimiert werden. Unter anderem abhängig von der Art der möglichen vorangegangenen Stopfvorgänge kann es erforderlich sein, daß der Stopfdetektor das Verhalten aufeinanderfolgender Phasendifferenz- werte am Ausgang des Phasendetektors über längere Zeit, d.h. über mehrere Abtastzeitpunkte hin beobachtet.The invention makes use of the knowledge that only a certain type of stuffing process is possible within a transmission system and that each type of stuffing process leads to an assignable phase shift. A stuffing detector consequently observes the course of the phase difference at the output of the phase detector of a phase-locked loop according to the invention and, based on the behavior of successive phase difference values, makes decisions about when which stuffing processes were carried out in a previous transmission system. For this purpose, the stuffing detector preferably knows the stuffing processes that are possible in principle in the previous transmission system or the phase difference changes that occur because of such stuffing processes. In conventional transmission systems, stuffing is done bit by bit, such as in PDH systems, or octet by bit, such as in SDH systems. In principle, these tamping processes lead to sudden phase changes, while phase changes occurring due to temperature drift and aging have a very low fluctuation frequency. The stuffing detector can be optimized depending on the knowledge of possible stuffing processes in previous transmission systems and on the knowledge of other traveling sources and jitter sources present in the system. Depending on the type of possible previous stuffing processes, among other things, it may be necessary for the stuffing detector to observe the behavior of successive phase difference values at the output of the phase detector over a longer period of time, ie over several sampling times.
In diesem Fall sieht eine bevorzugte Ausgestaltungsform eines erfindungsgemäßen Verfahrens vor, dem Phasendetektor eine Verzögerungsschaltung nachzuschalten und eine Kompensation des durch einen Stopfvorgang bedingten Anteils der Phasenabweichung um eine bestimmte Anzahl von Abtasttaktzyklen verzögert an einem entsprechend verzögerten Signal zu kompensieren.In this case, a preferred embodiment of a method according to the invention provides for the phase detector to be followed by a delay circuit and for compensation of the proportion of the phase deviation caused by a stuffing process to be delayed by a certain number of sampling clock cycles on a correspondingly delayed signal.
Wenn der Detektor zum Ermitteln der Phasenabweichung zwischen dem Eingangsdigitalsignal und dem Ausgangssignal des Oszillators sowohl die Phasendifferenz, als auch die Frequenzabweichung detektieren kann, ist eine entsprechende Phasenregelschleife geeignet, sowohl Wander- als auch Jitter-Einflüsse auszugleichen.If the detector for determining the phase deviation between the input digital signal and the output signal of the oscillator can detect both the phase difference and the frequency deviation, a corresponding phase locked loop is suitable for compensating for both wandering and jitter influences.
Der Kompensator zum Minimieren des durch Stopfvorgänge bedingten Anteils der Phasenabweichung erzeugt, sobald der Stopfdetektor ihm einen StopfVorgang meldet, einen Korrektur- wert mit dem zu diesem StopfVorgang gehörenden Phasenhub und umgekehrten Vorzeichen und überlagert diesen Korrekturwert der ermittelten Phasenabweichung. In einer Phasenregelschleife mit Verzögerungsglied überlagert der Kompensator den Korrekturwert dem am Ausgang des Verzögerungsgliedes vorliegen- den Phasenhub. In einer besonders günstigen Ausgestaltungs- form der Erfindung wird dieser Korrekturwert auch den Phasenabweichungen nachfolgender Abtastvorgänge überlagert, jedoch jeweils mit reduziertem Betrag. Der Korrekturwert wird demnach zeitabhängig reduziert, bis er wieder zu Null wird. Eine solche zeitliche Reduktion des Korrekturwertes führt dazu, daß die mittlere Frequenz von Signalen auch dann richtig erfaßt wird, wenn StopfVorgänge bevorzugt mit demselben Vorzei- chen auftreten. Der zeitliche Verlauf des Reduzierens des Korrekturwertes wird so langsam gewählt, daß eine geforderte Frequenzgenauigkeit des Taktsignales auch während eines Korrekturvorganges eingehalten wird. Tritt während eines solchen über mehrere Abtastzeitpunkte ausgeführten Korrekturvorganges ein weiterer StopfVorgang auf, so werden die zeitlichen Verläufe der Korrekturwerte vorzugsweise linear addiert .As soon as the stuffing detector reports a stuffing process to it, the compensator for minimizing the proportion of the phase deviation caused by stuffing processes generates a correction value with the phase shift associated with this stuffing process and the opposite sign and superimposes this correction value on the determined phase deviation. In a phase locked loop with a delay element, the compensator superimposes the correction value on the phase shift present at the output of the delay element. In a particularly favorable embodiment of the invention, this correction value is also superimposed on the phase deviations of subsequent scanning processes, but in each case with a reduced amount. The correction value is therefore reduced depending on the time until it becomes zero again. Such a reduction in the correction value over time leads to the mean frequency of signals being correctly recorded even if tamping processes are preferably carried out with the same Chen occur. The time course of the reduction of the correction value is chosen so slowly that a required frequency accuracy of the clock signal is maintained even during a correction process. If a further tamping process occurs during such a correction process carried out over several sampling times, the time courses of the correction values are preferably added linearly.
Durch Anwendung eines erfindungsgemäßen Verfahrens zur Tak- trückgewinnung aus einem Digitalsignal wird es u.a. ermöglicht, zum Anbinden von Basisstationen an die Netzkomponenten eines Mobilfunknetzes PCM30-Verbindungen oder PCM24- Verbindungen transparent zu betreiben, selbst wenn solche Verbindungen über SDH-Netze geführt sind.By using a method according to the invention for clock recovery from a digital signal, it is i.a. enables PCM30 connections or PCM24 connections to be operated transparently to connect base stations to the network components of a mobile radio network, even if such connections are made via SDH networks.
Nachstehend wird die Erfindung unter Bezugnahme auf die Figur eines Ausführungsbeispieles näher erläutert.The invention is explained in more detail below with reference to the figure of an exemplary embodiment.
Die Figur zeigt das Blockschaltbild einer erfindungsgemäßen Phasenregelschleife.The figure shows the block diagram of a phase locked loop according to the invention.
Die Figur zeigt eine Phasenregelschleife mit einem Oszillator 3 mit einstellbarer Frequenz zum Abgeben eines Ausgangs- Signals Out, mit einem Detektor 4 zum Ermitteln der Phasenab- weichung zwischen dem Digitalsignal In und dem Ausgangssignal Out und mit einem Schleifenregler 5 zum Ansteuern des Oszillators 3. Der Detektor 4 zum Ermitteln der Phasenabweichung ist hierbei als Frequenz- und Phasendetektor ausgestaltet, wird nachstehend jedoch als Phasendetektor 4 bezeichnet. Die am Ausgang 10 des Phasendetektors 4 bereitgestellte Phasenabweichung wird von einem Stopfdetektor 6 auf für vorangegangene StopfVorgänge signifikante Phasenänderungen überwacht. Der Stopfdetektor 6 meldet erfaßte Stopfvorgänge sowie die diesen zuzuordnenden Phasensprünge an eine Steuereinheit 7 eines Kompensators 7, 9. Außerdem wird das am Ausgang 10 des Phasendetektors 4 bereitgestellte, jeweils eine Phasenabweichung dargestellende Signal über eine Verzögerungsschaltung 8 ver- zögert und dann einer Vorrichtung 9 zum Überlagern von Signalen zugeführt. In dieser Vorrichtung 9 zum Überlagern von Signalen, die Teil des Kompensators ist, wird ein von der Steuereinheit 7 des Kompensators bereitgestelltes Korrektursignal dem Ausgangssignal der Verzögerungsschaltung 8 mit negativem Vorzeichen überlagert . Das hieraus resultierende Signal dient als Eingangsgröße des Schleifenreglers 5. Der Schleifenregler 5, der auch Schleifenfilter genannt wird, liefert abhängig von dieser Eingangsgröße eine Stellgröße zum Einstellen des Oszillators 3.The figure shows a phase locked loop with an oscillator 3 with adjustable frequency for emitting an output signal Out, with a detector 4 for determining the phase deviation between the digital signal In and the output signal Out and with a loop controller 5 for driving the oscillator 3. Der Detector 4 for determining the phase deviation is designed as a frequency and phase detector, but is referred to below as phase detector 4. The phase deviation provided at the output 10 of the phase detector 4 is monitored by a stuffing detector 6 for significant phase changes for previous stuffing processes. The stuffing detector 6 reports detected stuffing processes as well as the phase jumps to be assigned to a control unit 7 of a compensator 7, 9. In addition, the signal provided at the output 10 of the phase detector 4, which represents a phase deviation, is transmitted via a delay circuit 8. hesitates and then fed to a device 9 for superimposing signals. In this device 9 for superimposing signals, which is part of the compensator, a correction signal provided by the control unit 7 of the compensator is superimposed on the output signal of the delay circuit 8 with a negative sign. The signal resulting from this serves as an input variable of the loop controller 5. The loop controller 5, which is also called a loop filter, supplies a manipulated variable for setting the oscillator 3 depending on this input variable.
Nachstehend werden Dimensionsvorschriften für eine einfache typische Realisierungsform einer erfindungsgemäßen Phasenregelschleife gemäß Fig. 1 angegeben. Die Phasenregelschleife wird als zeitdiskrete Regelung mit einer Abtastrate von 1 Hz betrieben. Das Digitalsignal In wird durch in der Figur nicht dargestellte lineare Vorfilterung gemäß dem Abstasttheorem von Schwankungsfrequenzanteilen von mehr als 0,5 Hz weitgehend befreit am Eingang 1 des Phasendetektors 4 eingespeist. Am Eingang 2 des Phasendetektors 4 wird das Ausgangssignal Out des Oszillators 3 eingespeist. Der Stopfdetektor 6 berechnet die Differenz zwischen dem aktuellen Abtastwert am Phasendetektorausgang 4 und dem um eine Sekunde zurückliegenden Abtastwert. Diese Differenz wird auf ganzzahlige Vielfa- ehe einer Bitdauer UI (Unit Intervall) derart gerundet, daß der verbleibende Rest größer oder gleich -0,5 UI oder kleiner als 0,5 UI ist. Bei einem PCM30-Signal ist ein Ui beispielsweise (1/2048) ms. Der gerundete, ganzzahlige Wert der Phasenabweichung stellt die Zahl und das Vorzeichen der festge- stellten BitstopfVorgänge dar und wird dem Kompensator 7, 9 mitgeteilt . Hierbei werden die bei SDH-Geräten auftretenden TU-12 -Pointeränderungen als Oktettstopfen erkannt, also als acht gleichzeitige BitstopfVorgänge, und auf gleiche Weise wie einzelne BitstopfVorgänge behandelt.Dimensional specifications for a simple typical implementation of a phase locked loop according to the invention according to FIG. 1 are given below. The phase-locked loop is operated as a discrete-time control with a sampling rate of 1 Hz. The digital signal In is fed largely free at the input 1 of the phase detector 4 by linear pre-filtering, not shown in the figure, according to the sampling theorem of fluctuation frequency components of more than 0.5 Hz. The output signal Out of the oscillator 3 is fed in at the input 2 of the phase detector 4. The stuffing detector 6 calculates the difference between the current sample value at the phase detector output 4 and the sample value one second ago. This difference is rounded to an integer multiple of a bit duration UI (unit interval) such that the remaining remainder is greater than or equal to -0.5 UI or less than 0.5 UI. For example, for a PCM30 signal, a Ui is (1/2048) ms. The rounded, integer value of the phase deviation represents the number and the sign of the determined bit stuffing processes and is communicated to the compensator 7, 9. Here, the TU-12 pointer changes that occur with SDH devices are recognized as octet plugs, i.e. as eight simultaneous bit stuffing processes, and are treated in the same way as individual bit stuffing processes.
Die Steuerung 7 des Kompensators 7 , 9 verwendet bei einem ersten Korrekturvorgang den gerundeten, ganzzahligen Wert der von dem Stopf etektor 6 mitgeteilten Phasenabweichung mit um- gekehhrtem Vorzeichen als Korrekturwert. Daraufhin wird der Betrag des Korrekturwertes linear um 1 μs pro 1000 s und pro Bitstopfvorgang zeitlich reduziert. Demnach wird die Frequenzgenauigkeit der Taktwelle durch den Korrekturvorgang um nicht mehr als +/- 1 x 109 pro Bitstopfvorgang beeinträchtigt. In SDH-Systemen mit Oktett-StopfVorgängen führt dies dann zu einem maximalen relativen Frequenzfehler von +/- 8 x 109.The controller 7 of the compensator 7, 9 uses the rounded, integer value of the in a first correction process phase deviation communicated by the stuffing detector 6 with the sign reversed as a correction value. The amount of the correction value is then linearly reduced in time by 1 μs per 1000 s and per bit stuffing process. Accordingly, the frequency accuracy of the clock wave is not affected by the correction process by more than +/- 1 x 10 9 per bit stuffing process. In SDH systems with octet stuffing, this then leads to a maximum relative frequency error of +/- 8 x 109.
Wird das Schleifenfilter 5 als Proportionalregler dimensioniert, so ergibt sich der Kehrwert der Zeitkonstanten der Phasenregelschleife, nämlich 2 π multipliziert mit der Grenz- frequenz, als Produkt der Steilheit des Phasendetektors 4, des Proportionalgliedanteils des Schleifenfilters 5 und der Taktquellenabεtimmsteilheit des Oszillators 3. Der maximale Frequenzfehler des Ausgangstaktes Out ergibt sich aus der maximal auftretenden Phasenänderung (nach der Korrektur, also am Eingang des Schleifenreglers 5) und der Zeitkonstante. Ei- ne Zeitkonstante der Phasenregelschleife von 25 s, die einer Grenzfrequenz von ca. 6 mHz entspricht, erhält man folglich eine durch nach der Korrektur verbleibende Phasenänderungen bedingte Frequenzgenauigkeit von +/- 1 x 108.If the loop filter 5 is dimensioned as a proportional controller, the reciprocal of the time constant of the phase-locked loop, namely 2π multiplied by the cutoff frequency, results as the product of the slope of the phase detector 4, the proportional element of the loop filter 5 and the clock source tuning slope of the oscillator 3. The maximum Frequency error of the output clock Out results from the maximum phase change occurring (after the correction, that is to say at the input of the loop controller 5) and the time constant. A time constant of the phase locked loop of 25 s, which corresponds to a cut-off frequency of approximately 6 mHz, is consequently obtained with a frequency accuracy of +/- 1 x 10 8 due to the phase changes remaining after the correction.
Wird der Schleifenregler 5 gemäß dem vorstehend beschriebenen Ausführungsbeispiel als PI-Regler ausgestaltet, so beeinträchtigt eine zusätzliche Einführung eines Integrators die Dimensionierung des Proportionalgliedes des Schleifenfilters in erster Näherung nicht .If the loop controller 5 is designed as a PI controller according to the exemplary embodiment described above, an additional introduction of an integrator does not impair the dimensioning of the proportional element of the loop filter to a first approximation.
Wenn vorstehend die Erfindung unter Bezugnahme auf eine Phasenregelschleife mit Verzögerungsglied beschrieben worden ist, so ist doch klar, daß eine solche Phasenregelschleife auch ohne Verzögerungsschaltung, also mit einer Verzögerungs- zeit von Null realisiert werden kann, da die Entscheidung des Stopfdetektors 6 jeweils für den aktuellen am Ausgang 10 des Phasendetektors 4 bereitgestellten Abtastwert gültig ist und die Korrektur somit sofort durchgeführt werden kann. If the invention has been described above with reference to a phase-locked loop with a delay element, it is clear that such a phase-locked loop can also be implemented without a delay circuit, that is to say with a delay time of zero, since the decision of the stuffing detector 6 is in each case for the current one at exit 10 of the Phase detector 4 provided sample value is valid and the correction can thus be carried out immediately.

Claims

Patentansprüche claims
1. Verfahren zur Taktrückgewinnung aus einem Digitalsignal (In) unter Verwendung einer Phasenregelschleife, wobei die Phasenabweichung zwischen dem Digitalsignal (In) und einem Ausgangssignal (Out) eines Oszillators (3) ermittelt wird und ein Schleifenregler (5) in Abhängigkeit von der ermittelten Phasenabweichung den Oszillator (3) ansteuert, um diese zu minimieren, dadurch gekennzeichnet, daß von einem Stopfdetektor (6) der Verlauf der Phasenabweichung zwischen Digitalsignal (In) und Ausgangssignal (Out) überwacht und aufeinanderfolgende Phasenabweichungen zum Detektieren von durch StopfVorgänge im Digitalsignal (In) bedingten Phasenabweichungen ausgewertet werden und daß der durch Stopfvorgänge bedingte Anteil an der dem Schleifenregler (5) zuzuführenden Phasenabweichung minimiert wird.1. A method for clock recovery from a digital signal (In) using a phase locked loop, the phase deviation between the digital signal (In) and an output signal (Out) of an oscillator (3) being determined and a loop controller (5) depending on the phase deviation determined controls the oscillator (3) in order to minimize this, characterized in that the course of the phase deviation between the digital signal (In) and the output signal (Out) is monitored by a stuffing detector (6) and successive phase deviations for detecting stuffing processes in the digital signal (In) Conditional phase deviations are evaluated and that the portion of the phase deviation to be supplied to the loop controller (5) caused by stuffing operations is minimized.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sowohl die Phasenabweichung als auch eine Frequenzabweichung zwischen dem Digitalsignal (In) und dem Ausgangssignal (Out) des Oszillators (3) ermittelt werden.2. The method according to claim 1, characterized in that both the phase deviation and a frequency deviation between the digital signal (In) and the output signal (Out) of the oscillator (3) are determined.
3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß zum Detektieren von durch Stopfvorgän- ge im Digitalsignal (In) bedingten Phasenabweichungen mehrere aufeinanderfolgend ermittelte Phasenabweichungen ausgewertet werden.3. The method according to any one of the preceding claims, characterized in that a plurality of successively determined phase deviations are evaluated for the detection of phase deviations caused by stuffing in the digital signal (In).
4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß auf das Detektieren einer durch einen4. The method according to any one of the preceding claims, characterized in that the detection of one by one
StopfVorgang bedingten Phasenabweichung hin der ermittelten Phasenabweichung ein Korrekturwert mit einem diesem StopfVorgang zugehörigen Phasenhub und umgekehrtem Vorzeichen überlagert wird und dieser korrigierte Wert der Pha- senabweichung dem Schleifenregler (5) zugeführt wird. The phase deviation caused by the stuffing process is overlaid with a correction value with a phase shift associated with this stuffing process and the opposite sign, and this corrected value of the phase deviation is fed to the loop controller (5).
5. Verfahren nach einem der vorangehenden Ansprüche, gekennzeichnet durch Verzögern der ermittelten Phasenabweichung in einer Verzögerungseinrichtung (8) .5. The method according to any one of the preceding claims, characterized by delaying the determined phase deviation in a delay device (8).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Korrekturwert zeitabhängig reduziert wird.6. The method according to claim 5, characterized in that the correction value is reduced as a function of time.
7. Anordnung zur Taktrückgewinnung aus einem Digitalsignal (In) , bestehend aus einer Phasenregelschleife mit einem Oszillator (3) mit einstellbarer Frequenz zum Abgeben eines AusgangsSignals (Out) , mit einem Detektor (4) zum Ermitteln der Phasenabweichung zwischen dem Digitalsignal (In) und dem AusgangsSignals (Out) , und mit einem Schleifenregler (5) zum Ansteuern des Oszillators (3) in Abhän- gigkeit von der ermittelten Phasenabweichung, um diese zu minimieren, gekennzeichnet durch einen Stopfdetektor (6) zum Überwachen des Verlaufs der Phasenabweichung am Ausgang des Detektors (4) und zum Auswerten aufeinanderfolgender Phasenabweichungen für ein Detektieren von durch StopfVorgänge im Digitalsignal (In) bedingten Phasenabweichungen, und durch einen Kompensator (7, 9), um den durch Stopfvorgänge bedingten Anteil an der dem Schleifenregler (5) zuzuführenden Phasenabweichungen zu minimieren.7. Arrangement for clock recovery from a digital signal (In), consisting of a phase locked loop with an oscillator (3) with adjustable frequency for emitting an output signal (Out), with a detector (4) for determining the phase deviation between the digital signal (In) and the output signal (Out), and with a loop controller (5) for driving the oscillator (3) as a function of the determined phase deviation in order to minimize this, characterized by a stuffing detector (6) for monitoring the course of the phase deviation at the output of the Detector (4) and for evaluating successive phase deviations for detecting phase deviations caused by stuffing processes in the digital signal (In), and by a compensator (7, 9) in order to minimize the proportion of the phase deviations in the loop controller (5) to be fed to the loop controller (5) .
8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Detektor zum Ermitteln der Phasenabweichung auch zum Ermitteln einer Frequenzabweichung vorgesehen ist .8. Arrangement according to claim 7, characterized in that the detector for determining the phase deviation is also provided for determining a frequency deviation.
9. Anordnung nach einem der Ansprüche 7 und 8, dadurch ge- kennzeichnet, daß der Stopfdetektor (6) durch StopfVorgänge im Digitalsignal (In) bedingte Phasenabweichungen durch Auswerten mehrerer aufeinanderfolgend ermittelter Phasenabweichungen detektiert.9. Arrangement according to one of claims 7 and 8, characterized in that the stuffing detector (6) detects phase deviations caused by stuffing processes in the digital signal (In) by evaluating several successively determined phase deviations.
10. Anordnung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß der Kompensator (7, 9) auf das Detektieren einer durch einen StopfVorgang bedingten Phasenabwei- chung hin der ermittelten Phasenabweichung als Korrekturwert einen diesem Stopfvorgang zugehörigen Phasenhub mit umgekehrtem Vorzeichen überlagert.10. Arrangement according to one of claims 7 to 9, characterized in that the compensator (7, 9) upon detection of a phase deviation caused by a stuffing process. chung on the determined phase deviation as a correction value superimposed on this tamping phase shift with the opposite sign.
11. Anordnung nach einem der Ansprüche 7 bis 10, gekennzeichnet durch eine Verzögerungseinrichtung (8) , um die ermittelte Phasenabweichung verzögert dem Kompensator (7, 9) zuzuführen.11. Arrangement according to one of claims 7 to 10, characterized by a delay device (8) to delay the determined phase deviation to the compensator (7, 9).
12. Anordnung nach Anspruch 11, gekennzeichnet durch ein zeitabhängiges Reduzieren des Korrekturwerts durch den Kompensator (7, 9) .12. The arrangement according to claim 11, characterized by a time-dependent reduction of the correction value by the compensator (7, 9).
13. Anordnung nach einem der Ansprüche 7 bis 12, gekenn- zeichnet durch Verwendung in Basisstationen eines Mobilfunknetzes . 13. Arrangement according to one of claims 7 to 12, characterized by use in base stations of a mobile radio network.
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