WO1997035317A1 - Processeur a memoire dram integree - Google Patents

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WO1997035317A1
WO1997035317A1 PCT/JP1996/000731 JP9600731W WO9735317A1 WO 1997035317 A1 WO1997035317 A1 WO 1997035317A1 JP 9600731 W JP9600731 W JP 9600731W WO 9735317 A1 WO9735317 A1 WO 9735317A1
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dynamic ram
memory
data
semiconductor integrated
dynamic
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PCT/JP1996/000731
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Kazushige Yamagishi
Jun Sato
Takashi Miyamoto
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Hitachi, Ltd.
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    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Definitions

  • the present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device including a data processing device for performing image processing and a memory device for storing image data or instructions.
  • the method (1) is implemented using a DRAM with a high-speed page mode or a synchronous DRAM.
  • Japanese Patent Application Laid-Open No. 7-160249 discloses a device using a synchronous DRAM.
  • the frame buffer and the graphic interface are built in the one-chip, and the bit width of the internal bus is made 128 bits or the like. ing.
  • DRAM and graphics controller Examples of embedded LSIs include the “Development of Graphics LSI with Built-in Frame Buffer” on page 17 of the April 10, 1995 issue of Nikkei Electronics and Nikkei Microdevices. "Logic and One-Chip Integration—DRAM at the Core of the System", March 1976, pages 44-65.
  • the graphics LSI with a built-in frame buffer described in the Nikkei Electronics which removes 9 Mbits of a 16 Mbit general-purpose standard DRAM and incorporates a logic circuit such as a controller Things.
  • a logic circuit such as a controller Things.
  • the graphic controller with a built-in DRAM described in the Nikkei Microphone Device except that the DRAM is built-in.
  • An object of the present invention is to realize an optimum layout of a semiconductor integrated circuit device having a built-in circuit and an image processor.
  • Another object of the present invention is to enable a conventional test method to be used as it is for testing a memory of a semiconductor integrated circuit device incorporating logic and memory.
  • Still another object of the present invention is to increase the depth of the memory address and realize a built-in image memory having a large capacity as viewed from the image processor.
  • Another object of the present invention is to facilitate the control logic of a logic state machine of a semiconductor integrated circuit device incorporating logic and a memory.
  • a semiconductor integrated circuit device having a built-in image memory and image processor is arranged in accordance with the flow of information.
  • test bus for built-in memory is provided in the semiconductor integrated circuit device to output to the outside.
  • a normal port and a test port are provided in the built-in memory.
  • each of the image memories incorporated in the semiconductor integrated circuit device is constituted by a plurality of identical memory modules, and the same row address is allocated to each memory module. Further, when logic built in the semiconductor integrated circuit device accesses memory, the latency of read and write operations of the memory is made equal.
  • FIG. 1 shows an example of a system using a semiconductor integrated circuit device according to the present invention.
  • Fig. 2 shows a typical image manipulation.
  • FIG. 3 is a block diagram of a side operation unit of an image processor built in the semiconductor integrated circuit device according to the present invention.
  • FIG. 4 is a block diagram of a straight-line operation unit of an image processor built in the semiconductor integrated circuit device according to the present invention.
  • FIG. 5 is a block diagram of a pixel operation unit of an image processor incorporated in the semiconductor integrated circuit device according to the present invention.
  • FIG. 6 shows a connection relationship between an image processor and an image memory incorporated in the semiconductor integrated circuit device according to the present invention.
  • FIG. 7 shows a basic timing diagram of reading and writing of a memory module built in the semiconductor integrated circuit device according to the present invention
  • FIG. 8 shows a semiconductor integrated circuit device according to the present invention. A timing diagram is shown when the row address of the memory module built in is switched.
  • FIG. 9 shows a case in which drawing over a plurality of banks occurs.
  • FIG. 10 shows the state of the four-stage pipeline processing of the image processor built in the semiconductor integrated circuit device according to the present invention.
  • FIG. 11 shows a specific example of a memory module included in a semiconductor integrated circuit device according to the present invention.
  • FIG. 12 shows a schematic configuration of a layer image of the semiconductor integrated circuit device according to the present invention.
  • FIG. 13 shows an example of a layout of a memory module stored in a semiconductor integrated circuit device according to the present invention.
  • FIG. 14 shows another example of a layout of a memory module incorporated in the semiconductor integrated circuit device according to the present invention.
  • FIG. 15 shows a test mechanism of the semiconductor integrated circuit device according to the present invention.
  • FIG. 16 shows a test function of a memory module built in the semiconductor integrated circuit device according to the present invention.
  • FIG. 17 shows an example of a memory module switching circuit built in the semiconductor integrated circuit device according to the present invention.
  • FIG. 18 shows the assignment of test control pins of the semiconductor integrated circuit device according to the present invention.
  • FIG. 19 shows test terminal inputs and outputs during a logic test of the semiconductor integrated circuit device according to the present invention.
  • FIG. 20 is an overall block diagram of the semiconductor integrated circuit device according to the present invention.
  • FIG. 21 to FIG. 23 show input / output pins of the semiconductor integrated circuit device according to the present invention.
  • FIG. 1 shows an example of a system using a semiconductor integrated circuit device SIC according to an embodiment of the present invention.
  • the system shown in Fig. 1 uses a data processing system such as a personal computer or an amusement device. Form part of the system.
  • the semiconductor integrated circuit device SIC is composed of an image processor GP, a command.
  • Source data image memory hereinafter referred to as command memory
  • VRAM a VRAM
  • drawing memory a drawing / display memory
  • the semiconductor integrated circuit device SIC is connected to a central processing unit CPU and a CRT control circuit DP.
  • the central processing unit CPU accesses the image processor GP through the bus control circuit BC1.
  • the output from the bus control circuit BC 1 passes through the CPU interface CIU, and the bus BUS 1 for accessing the drawing command DCF DCF and the bus for accessing the command and memory VRAM Divided into BUS2.
  • the drawing command switch DCF is accessed from the CPU interface unit CIU, the command to be processed and the input data are read from the command memory VRAM, the side processing unit EDGE, and the straight line This is given to the drawing control unit DM that performs image processing calculations such as the calculation unit LINE and the pixel calculation unit DOT.
  • the drawing command fetch section DCF issues an execution start command, fetches the command from the memory VRAM, and inputs necessary parameters to the side operation section EDGE, the linear operation section LINE, and the pixel operation section. Transfer to the DOT and start the side processing unit EDGE.
  • the side processing unit EDGE calculates the coordinates stored in the input data and the drawing coordinates for each end point, and activates the line calculation unit LINE.
  • the line calculation unit LINE calculates the coordinates of the input data and the drawing coordinates in units of one dot, and issues an instruction to the pixel calculation unit DOT that processes the data.
  • the operation unit DOT fetches input data from the command / memory VRAM and after processing, draws it to either the drawing memory FB0 or the drawing memory FB I via the bus control unit BC3 and the switch SW. I do.
  • the starting point for drawing is determined by the state after reset.
  • the memory that is not drawing is read out by the display control unit DISP via the switch switch SW with the bus control unit BC4 and displayed.
  • Data is transferred to the display processor DP via the output bus BUS3.
  • the display processor DP converts the display data into a video signal and sends it to the display device CRT.
  • the image memory FB0 and the image memory FBI are each composed of 2 Mbits of DRAM.
  • FIG. 2 ( a ) shows the function of mapping a rectangular source image ABCD onto an arbitrary square A'B'CD '.
  • the image processor GP uses a method that implements this mapping by executing the line copy multiple times.
  • the line copy refers to the horizontal pixel row ⁇ ( ⁇ , ⁇ ) force, P l (Xpl, Ypl) of the source image as shown in FIG. 2 (b).
  • An image operation in which an arbitrary straight line Q0 (Xq0, Yq0) in the function space is mapped to Ql (Xql, Yql).
  • the image processor GP performs a side operation to find the start point Q0 and end point Q1 of the line copy, and a straight line operation to find a straight line connecting Q0 and Q1.
  • the image processor GP can execute the modified splice processing in a maximum of 29 Mpixels by a macro command from an external data processing device.
  • FIG. 3 shows a detailed block diagram of the side processing unit EDGE.
  • the EDGE is composed of two 13-bit arithmetic units (Arithmetic Uni AUa and AUb, which have dedicated read and write buses, and a 13-bit register common to the two arithmetic units AUa and AUb.
  • R l -Rn Evening (R l -Rn), 13-bit registers (Ra l -Ran, Rbl -Rbn) dedicated to each arithmetic unit AUa and AUb, and registers (R1-Rn, Ra l -Ran Rbl -Rbn) Address decoder 121 for selecting the operation, and a side operation unit sequencer 122 for controlling the arithmetic units AUa, AUb, etc. Is done.
  • the side processing unit EDGE is a module that executes a side drawing algorithm.
  • the side processing unit EDGE fetches a drawing command, drawing source data, and drawing parameters from the command memory VRAM.
  • the command and parameters that have been flushed are stored in the internal registers in the side operation unit EGDE and pixel operation unit DOT.
  • the side operation unit EGDE executes the side operation according to the rendered drawing command and the drawing parameter, and stores the side operation result in an internal register in the straight line operation unit LINE.
  • FIG. 4 shows a detailed block diagram of the straight line calculation unit LINE.
  • the linear computation unit LINE performs five DDA computations (S-DDA, D-DDA, R-DDA, G-DDA, and G-DDA) that perform DDA operation (operation that mainly performs subtraction: Digital Differential Analyzer) in one cycle.
  • B-DDA DDA computations
  • a 13-bit register group 132 for selecting the register group 132.
  • the line operation unit LINE is a module that executes a line drawing algorithm.
  • Side calculation unit Executes a straight line calculation according to the side calculation result stored by the EGDE.
  • the line operation unit LINE stores the parameters of the start point and the end point of the line copy passed from the side operation unit EDGE by the built-in register group 132, and performs the line operation based on these parameters.
  • FIG. 5 shows a detailed block diagram of the pixel operation unit DOT.
  • the pixel operation unit DOT consists of a source 'memory'address' counter S-Counter, a destination 'memory' address counter D-Counter, and three units corresponding to red, green and blue. 5 bit counters R-Counter, G-Counter, B-Counter and three dedicated read / write buses It consists of R-AU, G-AU, B-AU and so on.
  • Source memory address counter S-Counter and destination memory 'address' counter D-Counter counts addresses when carry occurs as a result of arithmetic. Perform a top-up.
  • the three 5-bit counters R-Counter, G-Counter, and B-Counter count up the color data when a carry occurs as a result of the operation.
  • the three 5-bit arithmetic units R-AU, G-AU, and B-AU are red, green, and blue, respectively, and red generated by the 5-bit counters R-Counter, G-Counter, and B-Counter. , Green and Blue are added.
  • the pixel operation unit DOT is a module that executes a pixel copy algorithm.
  • the address calculation for the drawing memory and the pixel calculation of the data are performed according to the result of the straight line calculation.
  • the pixel operation is an operation for obtaining color data (R, G, B) of a source coordinate P, a destination coordinate Q, and a destination coordinate Q of a pixel on a line copy. Determined by incrementing the value.
  • the display control unit DISP reads display data from the drawing memories FB0 and FBI and sends the read display data to the display processor DP.
  • the display control unit DISP includes a refresh circuit that refreshes the command memory VRAM and the drawing memories FB0 and FB1.
  • the refresh circuit simultaneously refreshes the command memory VRAM and the drawing memories FB0 and FBI, and the refresh cycle is performed based on the command memory VRAM. .
  • the refresh circuit is provided with a refresh There is a register for the cycle.
  • the refresh cycle is determined by writing to this register by the CPU according to the DRAM specifications.
  • the command memory VRAM Since the number of refresh cycles and the number of clocks with the drawing memory FB0 and FBI are known in advance, they can be fixed.
  • the display control unit DISP inputs the clock matched to the command / memory VRAM to the command's memory VRAM and the drawing memories FB0 and FB1, thereby mounting multiple DRAMs.
  • the refresh cycle of the image processing equipment to be used is unified. Since the display control unit DISP knows the retrace period of the display device CRT, the DRAM is refreshed using the retrace period.
  • the drawing memories FB0 and FB1 that use a 2-Mbit DRAM are refreshed twice. It will be reshuffled.
  • Fig. 6 shows the connection relationship between the image processor GP, the command memory VRAM, and the drawing memories FB0 and FBI.
  • a 4-Mbit DRAM of VRAM is configured using two 2-Mbit DRAM modules in an 8-bank configuration.
  • the 2-Mbit DRAMs of the drawing memory FB0 and the drawing memory FB1 are each configured using two 1-Mbit DRAM modules of a 4-bank configuration.
  • a DRAM module is also referred to as a memory module.
  • the command memory VRAM and drawing memories FB0 and FBI have a memory array composed of 256 word lines and 124 bit line pairs.
  • the memory module can be configured in 256-bit units by increasing or decreasing the number of banks. This is a memory module suitable for a semiconductor integrated circuit in which logic and memory are mixed as in the present embodiment.
  • a memory module is a so-called synchronous DRAM in which addresses and control signals are input in synchronization with a clock signal, and data is also input and output in synchronization with the clock signal. Therefore, the memory module operates according to the so-called command specified by the control signal and the address signal (the row address and the column address are not multiplexed as in the general-purpose standard DRAM).
  • a 16-bit data bus DBUS 16 an 11-bit address bus (A0-A10), and an 8-bit mouth address (between the image processor GP and the command memory VRAM) R0-R7), 8-bit column address control (C0-C7), row address control CR, column address control CC0, CC1, 16-bit byte enable BE, RE Signals such as one drive RW, active control AC, and clock CK are connected.
  • a 32-bit data bus DBUS32 and an 11-bit address bus are provided between the image processor GP and the drawing memories FBO and FB1.
  • A0-A10 4-bit bank address (R0-R3), row address control CR, column address control CC0, CC1, 16-bit byte enable BE, re-write RW, active control Signals such as troll AC and clock CK are connected.
  • FIG. 7 shows the basic timing of reading and writing of the memory module.
  • Command / memory represents the basic timing of a series of operations from reading out source data from VRAM, converting the image with the image processor GP, and writing this to the drawing memories FB0 and FBI. is there.
  • the command 'memory VRAM address ADDRVRAM, the drawing memory FB0, and the address of the FB I ADDRFB are generated by the image processor GP, and the command' memory VRAM and the drawing memory FB0, FB I are respectively generated. Entered.
  • the control signals required for the memory module are also generated by the image processor GP and input to the command memory VRAM and the drawing memories FB0 and FBI.
  • the active control AC, the lower dress control CR, the lower address AX and the force are taken into the memory module at the falling edge of the clock CK, and the bank is activated (T0) c
  • the column control CC, the read drive RW, and the power supply address AYi are loaded into the memory module at the falling edge of the clock CK (T2). Data is read out two clocks later ( ⁇ 4).
  • the source address (READ 1) is read four clocks after the low address AX is taken into the command memory VRAM, and then the low address is taken into the drawing memory FB in the same manner as in the case of c .
  • the pixel data (READ2) is read.
  • the command '' read from memory VRAM The read source data (READ l) and the pixel data (READ2) read from the drawing memories FB0 and FBI are latched by the bus control unit BC2 (SET0), and the combined data (SET1) is written by the pixel operation unit DOT. ) Is generated.
  • the image processor GP outputs addresses and control signals to write the composite data (SET1) to the drawing memories FB0 and FBI. Then, the column content CC, the read write RW, and the column address AYi are taken into the memory module at the falling edge of the clock CK (T7). Two clocks later, data (WRITE 1) is written (T9). This writes the composite data (SET 1) to the drawing memory FB.
  • the read latency of the memory module (the time from when a read command is input until data can be read) is two clocks, and the write latency (when a write command is input).
  • the time from when the data is written until the data is written) is one clock. Therefore, in the case of writing, the image processor GP inserts a NOP for one cycle to match the writing and reading cycles. This allows read and write processing in the state machine to be handled in the same way, with read-write, write-read, read, read, write- There is no need to consider the combination of accesses called light on the state machine. In addition, this makes it possible to reduce the number of logic gates of the image processor.
  • row address AX switching is detected in the first stage (B0: X-Y), and row address (B0: AX0) is issued (T0).
  • NOP is executed to secure the precharge time (T1, T2).
  • the column address ($ 0: $ 3) is issued in the fourth stage ($ 3).
  • the first stage detects row address # switching ($ 2: $-$) and issues a row address ($ 2: $ 1) (Tl).
  • NOP is performed to secure the precharge time (T2, T3).
  • the fourth column issues column addresses ($ 2: $ 4) ($ 4).
  • the first stage detects the switching of row address ⁇ ( ⁇ 3: ⁇ - ⁇ ) and issues the row address ( ⁇ 3: ⁇ 3) ( ⁇ 2).
  • NOP is executed to secure the clearing time (T3, # 4).
  • a column address ( ⁇ 3:) 5) is issued ( ⁇ 5).
  • the bank column address AY can be issued continuously. As a result, in normal use conditions, the performance is increased by the absence of the wait due to the miss cycle.
  • the detection of the switching of the row address AX can be realized by comparing the row address AX of the previous cycle with the row address AX of the current cycle in the bus control units BC2, BC3, and BC4. .
  • the number of bits that can be made active by issuing a row address once is 124 bits.
  • a read command or a write command can be issued immediately.
  • a read command or a right command cannot be issued immediately to secure the time for the clearing.
  • the image processor GP uses three clocks in the case of a missit. Krka has activated two banks of two memory modules. In other words, multiple banks are activated at the same time, reducing overhead when switching banks.
  • the command' memory VRAM uses a 1M memory module and the image memory For FB0 and FBI, use a 512K memory module. In this case, it becomes possible to make four hundred and ninety-six bits active four times in one row address access.
  • the memory module of the present embodiment can continuously execute read or write processing by outputting only the column address AY when the row address AX is in a hit state. .
  • the lower address AX misses, it issues an address after precharge, so it is necessary to wait several cycles for the command to be issued. Therefore, if the source data is continuously read without being missed and a miss occurs when writing data to the destination, the data overflows and is lost. Therefore, in the present embodiment, it is detected in advance that a miss occurs at the time of writing, and even if the reading on the source data side is not a miss, the miss operation is caused to occur. , Waiting for data. Conversely, if the source data side is missed and the destination side is written, the miss process is executed.
  • FIG. 11 shows a specific configuration of the memory module in the present embodiment.
  • the memory module consists of three types of modules: a knock module BANK, an amplifier module AMP, and a power supply module PS.
  • the NK module BANK includes BANK-0 BANK-n, and includes a plurality of sub-memory cell arrays SUBARY (SUBARY-00 SUBARY-i7), a puncture control circuit BNKCNT-1, and a bank control circuit BNKCNT-2.
  • the sub-memory cell array SUBARY includes a plurality of pairs of bit lines B / B, a plurality of read lines W, a plurality of memory cells (indicated by circles in the figure), and a bit before reading the memory cells.
  • a bit line precharge circuit PS for setting the potential of the bit line in advance to a predetermined level, a sense amplifier SA for amplifying a signal from a memory cell, and one of a plurality of pairs of bit lines B / B are selected. It consists of a Y selection circuit and global bit lines GBL / GBL that connect the selected bit lines B / B to the amplifier module AMP.
  • the sub memory cell array SUBARY is a unit for dividing the I / O lines in the bank module BANK.
  • the link control circuit BNKCNT-1 includes an X decoder XD for selecting the word line W and a Y decoder YD for selecting the bit line BZB.
  • the selected bit line B / B transmits / receives data to / from the amplifier module AMP via the global bit line GBL / GBL arranged in parallel with the bit line B / B.
  • the bank control circuit BNKCNT-2 has a sense amplifier control signal Includes a group of sensors that detect when the bell has been reached.
  • the amplifier module AMP includes a main control circuit MAINCNT that supplies control signals and address signals to the bank module BANK in synchronization with the clock signal, and data to the bank module group (BANK-0 to BANK-n). It consists of a byte control circuit BYTCNT that controls the reading and writing of data.
  • the data input / output lines DQ (DQ00, .., DQ07, ... DQ07..., DQi7) from outside the memory module are input to the memory cell through here.
  • the byte control signal BEi is a signal that opens and closes the data input / output line DQ in byte units.
  • the power supply module PS is supplied to the link module BANK. It is necessary for the VCH generation circuit VCHG, which generates the required lead line voltage VCH> supply voltage VCC) required for the lead line drive circuit WD, and the bit line precharge.
  • Line precharge voltage generating circuit HVCG that generates a high voltage HVC (power supply voltage VCC Z 2), substrate voltage in the array (back bias voltage) VBB power supply voltage VSS in the array that generates the VSS (ground potential) Generation circuit This module generates various voltages such as VBB G.
  • the bank module BANK of this embodiment has 256 word lines and 1 line, (8 X 8 Xi pairs of bit lines intersect, 1 Y 8 is selected by the Y decoder, and (8 X i pairs of global bit lines are input / output
  • i 16
  • one link module BANK has a capacity of 256 K bits and a width of 128 bits.
  • data can be input / output by means of a memory module module with a variable capacity in units of 256 Kbits, and the link module BANK-n is shown in Fig. 6. Corresponds to one bank of multiple banks (B0 to B7).
  • FIG. 1 Schematic structure of a layout image of a semiconductor integrated circuit SIC according to the present invention The result is shown in FIG.
  • the semiconductor integrated circuit SIC has a horizontally long shape, with a command 'memory VRAM on the left side, drawing memories FB0 and FBI on the right side, and an image processor PS arranged therebetween.
  • Memory VRAM has two 2-Mbit memory modules arranged in a mirror-like manner so that address buses, data buses, control signals, etc. can be input and output between the two memory modules.
  • the drawing memories FB0 and FBI each have two 1-Mbit memory modules arranged in a mirror-like manner, so that address buses, data buses, control signals, etc. can be input and output between the two memory modules. ing.
  • the bus width between the image processor GP and the memory module is relatively narrow, such as 16 bits or 32 bits. Since the memory module has a maximum width of 128 bits, the bus width between the image processor GP and the memory module can be increased to 128 bits. In this case, as shown in FIG. 14, changing the arrangement of the memory module makes it easier to interface data input / output.
  • Command memory VRAM and drawing memories FB0 and FBI have the same storage capacity and differ in the configuration of the memory module.However, the power supply module PS and amplifier module AMP are smaller than the bank module BANK. , Almost the same shape and the same area.
  • FIG. 15 is a block diagram showing a test mechanism inside the semiconductor integrated circuit device SIC in this embodiment.
  • the semiconductor integrated circuit device SIC has a normal bus NB connected to the image processor GP for normal operation, a normal terminal NT connected to the normal bus NB, an image processor GP, a command memory VRAM, and a drawing.
  • a common test bus TB used for test operation connected to the memories FB0 and FB I, a test terminal TT connected to the common test bus TB, a normal mode, a test mode, etc.
  • a mode selection terminal MST for controlling the mode is provided.
  • the internal control signals TEM0 to TEM5 are the selection signals of the memory module to be tested output from the mode selection terminal MST.
  • the internal buses IB0, IB1, and IB2 are internal buses for normal operation that are not connected to the outside.
  • the test of the memory module including the command / memory VRAM and the drawing memories FB0 and FBI and the test of the drawing processor GP are performed in independent formats.
  • the test of the memory module is performed by the memory test, and the test of the drawing processor GP is performed by the logic tester.
  • the memory module in the present embodiment includes a normal port NP used during a normal operation and a test port TP used during a test operation.
  • This is usually a control port such as memory control on the port NP side. This is because the port is connected via internal buses IB0, IB1, and IB2, minimizing the port load during normal operation.
  • the normal port and the test port do not necessarily have to be separate, and can be combined into a single port by using a multiplex or other configuration.
  • the internal control signals TEM0 to TEM5 output from the terminal MST and the mode selection signal TL select and test the memory modules of the image processor GP, command memory VRAM, drawing memory FB0, and FBI. .
  • the input signals TE0 to TE3 of the mode selection terminal MST are supplied from an external test device (tester) or an external CPU. Therefore, the external input signals TE0 to TE3 generate the internal control signals TEM0 to TEM5 and the mode selection signal TL internally via the mode selection terminal MST, and are input to each module to test each module. Is performed.
  • each memory module is connected to the common test path TB by a wired OR, and only the output of the memory module selected by the internal control signals TEM0 to TEM5 is output to the common test bus TB. You. As a result, the number of test wirings can be reduced, and the chip area of the semiconductor integrated circuit device SIC can be reduced.
  • FIG. 16 shows a specific configuration of the normal port NP and the test port TP provided in the memory module of the command memory VRAM and the drawing memories FB0 and FBI.
  • the normal port NP and the test port TP are configured such that the operation is different for each of the normal mode and the test mode.
  • FIG. 16 (a) shows a case of the normal operation mode in which the semiconductor integrated circuit device SIC performs a normal operation.
  • the memory module is normally operated from the port NP by the image processor GP. Is accessed.
  • the test port TP side is set to a high impedance state based on the selection signal so that no information is output to the outside. That is, in the normal operation mode, the image processor GP and the memory module are operated in a directly connected state.
  • the selection signal is generated by ANDing the internal control signals TEM0 to TEM5 and the mode selection signal TL.
  • FIG. 16 (b) shows the case of the memory test mode.
  • the memory test mode the memory module is accessed from the test port TP card.
  • the normal port NP side is set to a high impedance state based on the selection signal, so that no information is output to the outside.
  • the image processor GP and the memory module are disconnected, and the memory module is connected to an external test device or an external test device via the test port TP.
  • the operation is performed in a state directly connected to CPU.
  • the conventional general-purpose semiconductor memory test method can be used as it is for the memory module mounted on the semiconductor integrated circuit device SIC.
  • FIG. 16 (c) shows the case of the logic test mode.
  • the logic test mode is the test mode of the image processor GP.
  • memory modules are usually
  • test port TP Accessed from NP.
  • external monitoring is possible through the test port TP.
  • the operation is performed with the image processor GP and the memory module directly connected, and the memory module connected directly to an external test device or an external CPU via the test port TP. It is made to do.
  • the image processor GP communicates with the memory module according to the test pattern of the logic tester, and can monitor the state of the memory module at that time.
  • Fig. 17 shows an example of the switching circuit between the normal port NP and the test port TP.
  • Transistor gate TG1 composed of n-channel MOS (nMOS) transistor Ql and p-channel MOS (pMOS) transistor Q2, and nMOS transistor Q3 and pMOS transistor Q4
  • a switching circuit is configured with the configured transfer gate TG2.
  • the transfer gates TG1 and TG2 are controlled by the control signals SN and ST generated from the module selection signals (TL and TEM0 to TEM3).
  • a similar function can be realized by a clocked inverter or the like instead of this transfer gate.
  • FIG. 18 shows the assignment of the test control pins of the mode selection terminal MST.
  • test control pins receive the 4-bit encoded signal, and based on this signal, the internal control signals TEM0 to TEM5 and the mode selection signal TL are switched as shown in FIG. Generated. In addition, based on the internal control signals TEM0 to TEM5 and the mode selection signal TL, each memory module of command.memory VRAM, drawing memory FB0, and FBI is selected and tested.
  • the internal control signal TEM is the result of decoding an external input signal to the test control pins (TE0 to TE3), and is output to the image processor GP, command memory VRAM, drawing memory FB0, and FBI modules. It is input and determines the target module at the time of testing. In the present embodiment, the value is “00000000” in the normal operation and in the STNBY mode.
  • the mode selection signal TL sets the normal operation mode, logic test mode, and memory test mode.
  • Fig. 18 mode When the selection signal TL is "1”, the normal operation mode and logic test mode are set. When the selection signal TL is "0”, the memory test mode is set. In this embodiment, in addition to the normal operation mode, the logic test mode, and the memory test mode, a standby mode can be set.
  • the test module in the present embodiment has two DRAM modules (M0-M1, M2-M3, M4) in the logic test mode.
  • the test is performed with -M5), and in the memory test mode, the test is performed in units of one DRAM module (M0, Ml, M2, M3, M4, M5). This is based on the difference in the test method between the logic test mode and the memory test mode.In the logic test mode, the test is performed in units of FB0 and FBI. On the other hand, in memory testing mode, testing is performed in DRAM units.
  • test control pins (TE0 to TE3), and a module that matches each test method is tested.
  • the test control pins (# 0 to # 3) do not necessarily have to be encoded as in the present embodiment, and each test control pin has its own A configuration in which a specific memory module is directly selected may be used.For example, if ⁇ 2 becomes “1”, one memory module in the drawing memory FB0 is selected and a test is performed. You may do it.
  • FIG. 19 shows the input / output of each terminal in the mouth test mode shown in FIG. 16 (c).
  • test port shown in FIG. And a direct connection to an external test device or an external CPU via a PC, and as shown in Fig. 19, test can be performed for each image processor GP and each memory module accessed by the image processor GP. Has been.
  • the test of the image processor GP in the present embodiment is performed by a command for a test and a test ton, which are input from the outside through the normal terminal NT. The turn is executed by the image processor GP. Therefore, the image processor GP only needs to execute the normal operation based on the test pattern using the normal terminal NT, and there is no difference from the normal operation.
  • an external data processing device stores a test command and a test pattern in the command memory VRAM via the CPU interface unit CIU described above, and the image processor GP. Is performed by executing the command based on an instruction from an external data processing device.
  • the image processor GP is a tester for each target memory module. Perform the turn. Therefore, first, the drawing memory FB0 is targeted, and then, the drawing memory FB1 and the command 'memory VRAM are the target memory modules of the logic test mode. In addition, which memory module is to be observed in the logic test mode is determined by the observation switching signal KS which is a decoding result of an external input signal input to the test control pins (TE0 to TE3). There are two modes: mode 1 for observing the drawing memory FB0, mode 2 for observing the drawing memory FBI, and mode 3 for observing the command memory VRAM.
  • Fig. 20 is an overall block diagram mainly of the test of the semiconductor integrated circuit device SIC, and Figs. 21 to 23 show the contents of the input / output pins of the semiconductor integrated circuit device SIC. A summary is shown.
  • Each memory module is connected to a common test bus TB.
  • the common test bus TB has 11-bit address-nos A, 8-bit power Ramnon-Qua-Dresno, switch C, and 8-bit.
  • the semiconductor integrated circuit device SIC has 34 input / output / input / output terminals required for the normal image processor GP, 7 test control terminals, 43 test dedicated terminals, and a power supply ground. It has 16 input / output / input / output terminals. As shown in FIG. 12, the terminals are arranged at 25 on one side.
  • Address data VBUS, memory bit enable TEBE, and memory bank address TERC are multiplexed to reduce the number of pins.
  • the address data bus VBAS is an address / data bus that performs read / write from an external data processing device to the image processor GP during normal operation, but is a test bus during test mode. Connected to the data bus DQ of the test bus TB so as to input and output the contents of the data bus DQ of the test bus TB. I have.
  • the layout is optimized by following the flow of information. Routing can be simplified, and the wiring length can be shortened. As a result, the wiring area can be reduced, and the chip area can be reduced. Furthermore, since the wiring length is short, the signal delay is small, and high-speed operation is possible.
  • a test terminal is provided in an image processing device having a frame chip buffer, command memory, and an image processor built into a one-chip, and a test port is provided for each memory module.
  • a test bus By providing a test bus and connecting it to a test bus, the contents of each built-in memory module can be externally monitored during a test. Therefore, even if the external terminals for the memory are lost due to the mixed mounting, the conventional test method can be used as it is.
  • each of the frame buffer and command memory built into the image processing device is composed of a plurality of identically configured memory modules, and the same address is assigned to each memory module.
  • the depth of the memory dress can be increased.
  • a plurality of identical configurations can be provided within the range that satisfies the upper limit.
  • by using memory modules with the same configuration testing and refreshing of the frame buffer and command memory can be unified. .
  • the control logic of the logic state machine is facilitated by equalizing the read and write operations of the frame buffer and the command memory based on the instructions of the image processor. be able to. That is, the image processor executes the non-operation instruction after the output of the write address, thereby equalizing the latencies of the read and write operations. Read and write processing within a single machine can be treated the same. Therefore, it is no longer necessary to consider the combination of read-write, write-read, read-read, and write-write access in the state machine. In addition, this makes it possible to reduce the number of logical gates of the image processor.
  • the present invention can be applied to a personal computer or an architecture that realizes high-speed graphic processing such as an amusement device, and is intended to improve the drawing performance of a graphic LSI.
  • the memory and graphics controller for the frame buffer and command are built into the one-chip, the layout should be optimized according to the flow of information, or the conventional memory test
  • the logic test can be used as it is, and the frame buffer and command memory can be composed of a plurality of identically configured memory modules. It is suitable for reducing the occupied area of the device or realizing an easy-to-use image processing device.

Description

明 細 £
D R A M内蔵データ処理装置
技術分野
本発明は、 半導体集積回路装置に係り、 特に、 画像処理を行う デ —タ処理装置及び画像データ若しく は命令を格納するメモリ装置を 內葳する半導体集積回路装置に関する。
背景技術
近年、 パソコンがワークステー シ ョ ンの分野に進出し、 大型計算 機の替わりをワークステーショ ンのネ ッ トワーク化により実現しよ う としている。 また、 最近家庭用ア ミ ユーズメ ン ト機器の発展に伴 い、 低コス トで、 高速グラフィ ッ ク処理を実現するアーキテクチャ が必要とされてきている。 特に矩形のソースデータを自在にマツ ピ ングする変形スプライ ト処理は、 3次元グラフィ ックス処理の基本 であり、 より リ アルな表示を実現するためには数万ポリ ゴン Z秒程 度の描画性能が期待されている。
そこで、 グラフィ ッ ク LSIの描画性能を高めるために、 フ レーム パ'ッ フ ァ との間のデータ転送速度を向上するこ とが進められている, データ耘送速度を引き上げるための方法としては、 （ 1 ) 高速なィ ンタフヱ一スを採用する方法と （ 2 ) フ レームバッ フ ァ との間のデ 一夕バス幅を広げる方法がある。
( 1 ) の方法の場合、 高速ページモ一 ドを備える DRAMやシ ンク ロ ナス DRAMを使用 して実現している。 シ ンク ロナス DRAMを使用 するものと しては、 特開平 7- 160249号がある。
( 2 ) の方法の場合、 フ レー厶パ'ッ フ ァ とグラフィ ッ ク スコ ン ト 口 ーラをワ ンチップに内蔵し、 内部バスのビッ 卜幅を 1 2 8 ビッ ト等 にして実現している。 DRAM とグラフィ ッ クスコ ン ト ローラをヮ ンチップに内蔵する例は、 日経エレク ト ロ二クスの 1 9 9 5年 4月 1 0 日号第 1 7頁の 「フ レームバッ フ ァ内蔵グラフィ ッ ク LSIを開 発」 や日経マイ ク ロデバイスの 1 9 9 6年 3月号第 4 4頁〜第 6 5 頁の 「ロ ジッ ク とワ ンチップ化一 DRAMがシステムの中核に」 に記 戟される。
前記日経エレク ト ロニクスに記載のフ レームバッ ファ内蔵グラフ イ ツ ク LSIは、 1 6 Mビッ 卜の汎用標準 DRAMのう ち 9 Mビッ ト分 を取り除き、 コ ン ト ローラ等の論理回路を組み込んだものである。 また、前記日経マイ ク 口デバイスに記載される DRAM内蔵グラフィ ッ クコ ン ト ローラについて、 DRAMが内蔵される という 点以外具体 的な記載はない。
発明の開示
しかしながら、前記従来技術のよう に汎用標準 DRAM等を改良し てフ レームノく ッ ファをグラフィ ッ ク LSIに内蔵する と、 メ モ リのマ ッ 卜構成やデータの入出力方向等が汎用標準 DRAM の仕様で決ま つているため、 グラフ ィ ッ ク コン トローラの配置に制限が生じる。 また、 グラフィ ッ ク コ ン ト ローラ とのイ ンタフヱースするためには、 不要な配線の引き回しが生ずる。
すなわち、 従来の汎用標準 DRAMやシンク ロナス DRAM をその まま内蔵するとチップサイ ズの最適なものを得るのは困難である。 また、 DRAMの空いたスペースにグラフィ ッ ク コン ト ロ一ラを埋め 込み形になるので、 既存のグラフ ィ ッ ク コ ン ト ローラのマク ロセル をそのまま使用できな く なる。
また、 DRAMを内蔵するこ とによって、 グラフィ ッ ク コ ン ト口一 ラが DRAMをァクセスするバスは外部には現れな く なる。 したがつ て、 従来のテス ト方法が採れな く なる。 すなわち、 従来はグラフ ィ ッ ク コン 卜ローラ とフ レームノく'ッファ等の画像メモリ は、 別チップ 構成されていたため、 グラフィ ッ ク コ ン トローラと画像メモリの接 続端子の物理的な故障、 また機能故障においても、 直接に画像メモ リ の端子から検出できたのに対し、 ワ ンチップ構成にすると画像メ モリの端子と直接情報のやり とりをモニタするこ とができな く なる < 本発明の目的は、 画像メ モリ と画像プロセッザとを内蔵する半導 体集積回路装置の最適な レイァゥ 卜を実現するこ とである。
また、 本発明の別の目的は、 ロジッ ク とメモ リを内蔵する半導体 集積回路装置のメモ リのテス 卜に従来のテス ト方法をそのまま使用 できるよう にするこ とである。
さ らに、 本発明の別の目的は、 メモリ ア ドレスの深さを増やし、 画像用プロセッサからみて容量の大きな内蔵の画像メモ リ を実現す るこ とである。
また、 本発明の別の目的は、 ロジッ ク とメモリを内蔵する半導体 集積回路装置のロジッ クのステー トマシンの制御論理を容易にする こ とである。
本願によって開示される発明のう ち代表的なものの概要を以下に 述べる。
画像メモリ と画像プロセッサとを内蔵した半導体集積回路装置を、 情報の流れに沿った配置とするものである。
また、 半導体集積回路装置に、 内蔵メモ リ用のテス トバスを設け 外部に出力するものである。 さ らに、 内蔵メ モ リ に通常ポー ト とテ ス トポー トを設けるものである。
さ らに、 半導体集積回路装置に内蔵される画像メモリ のそれぞれ を、 複数の同一のメモリモジュールから構成し、 各メモリ モジユ ー ルに同一のロウァ ドレスを割り付けるものである。 また、 半導体集積回路装置に内蔵されるロジッ クがメモ リをァク セスする場合、 メモリ の リ ー ド及びライ ト動作のレイテンシを等し く するものである。
図面の簡単な説明
第 1 図には、 本発明に係る半導体集積回路装置を利用したシステ ムの一例が示される。
第 2図には、 画像操作の代表的なものが示される。
第 3図には、 本発明に係る半導体集積回路装置に内蔵される画像 プロセッサの側辺演算部のブロ ッ ク図が示される。
第 4図には、 本発明に係る半導体集積回路装置に内蔵される画像 プロセッサの直線演算部のブロ ッ ク図が示される。
第 5図には、 本発明に係る半導体集積回路装置に内蔵される画像 プロセッサの画素演算部のブロ ッ ク図が示される。
第 6図には、 本発明に係る半導体集積回路装置に内蔵される画像 プロセッサと画像メモリ との接続関係が示される。
第 7図には、 本発明に係る半導体集積回路装置に内蔵されるメ モ リ モジュールの読み出しと書き込みの基本タイ ミ ング図が示される ( 第 8図には、 本発明に係る半導体集積回路装置に内蔵されるメモ リモジュールのロウァ ドレスが切り替わる場合のタイ ミ ング図が示 される。
第 9図には、 複数のバンクにまたがる描画が発生する場合が示さ れる。
第 1 0図には、 本発明に係る半導体集積回路装置に内蔵される画 像プロセッサの 4段パイプライ ン処理の様子が示される。
第 1 1 図には、 本発明に係る半導体集積回路装置に內葳されるメ モリモジュールの具体例が示される。 δ 第 1 2図には、 本発明に係る半導体集積回路装置のレイァゥ トイ メージの概略構成が示される。
第 1 3図には、 本発明に係る半導体集積回路装置に內蔵されるメ モリモジュールのレイァゥ 卜の一例が示される。
第 1 4図には、 本発明に係る半導体集積回路装置に内蔵されるメ モ リモジュールのレイァゥ 卜の他の例が示される。
第 1 5図には、 本発明に係る半導体集積回路装置のテス ト機構が 示される。
第 1 6図には、 本発明に係る半導体集積回路装置に内蔵されるメ モリモジュールのテス 卜機能が示される。
第 1 7図には、 本発明に係る半導体集積回路装置に内蔵されるメ モリモジュールの切り替え回路の一例が示される。
第 1 8図には、 本発明に係る半導体集積回路装置のテス ト制御ピ ンの割り付けが示される。
第 1 9図には、 本発明に係る半導体集積回路装置のロ ジッ クテス ト時のテス 卜端子入出力が示される。
第 2 0図には、 本発明に係る半導体集積回路装置の全体ブロ ッ ク 図が示される。
第 2 1 図〜第 2 3図には、 本発明に係る半導体集積回路装置の入 出力ピンが示される。
発明を実施するための最良の形態
本発明をより詳細に説述するために、 添付図面に従ってこれを説 明する。
第 1 図には本発明の一実施例に係る半導体集積回路装置 SICを利 用したシステムの一例が示される。 第 1 図に示されるシステムは、 パーソナルコンピュータ又はア ミ ュ一ズメ ン 卜機器等のデータ処理 システムの一部を構成する。
半導体集積回路装置 SICは、 画像プロセッサ GP と、 コマン ド . ソースデータ画像用メモ リ （以下、コマン ド .メモ リ という。） VRAM と、 描画 · 表示用メ モ リ （以下、 描画メ モ リ という。 ） FB0、 FB I とで構成され、 シ リ コ ン基板のような 1 個の半導体基板に形成され、 樹脂封止 （ブラスティ ッ クパッケージに封止） される。 半導体集積 回路装置 SIC は、 中央処理装置 CPU と、 CRT制御回路 DPに接続 される。
中央処理装置 CPUは、 バス制御回路 BC 1 を通じて画像プロセッ サ GP をアクセスする。 画像プロセッサ GP 内部では、 バス制御回 路 BC 1からの出力が CPUイ ンタ フ ェースュニッ 卜 CIUを経由 し、 描画コマン ドフエ ツチ部 DCF をアクセスするバス BUS 1 とコマン ド ， メモ リ VRAMをアクセスするバス BUS2に分かれる。
CPU イ ンタ フ ェースュニッ 卜 CIU から描画コマン ドフ ヱ ツチ部 DCFをァクセスした場合は、 処理すべきコマン ドおよび入力データ はコマン ド · メ モ リ VRAMから読み出され、 側辺演算部 EDGE、 直 線演算部 LINE、 画素演算部 DOTなどの画像処理演算を行う描画制 御部 DMに与えられる。
具体的には、 描画コマン ドフエ ツチ部 DCFは、 実行開始コマン ド を発行し、 コマン ド ' メモリ VRAMからコマン ドを取り出し、 必要 なパラメータを側辺演算部 EDGE、 直線演算部 LINE、 画素演算部 DOT に転送し、 側辺演算部 EDGE を起動する。 側辺演算部 EDGE では、 入力データの格納されている座標および描画座標を端点単位 で計算し、 直線演算部 LINE を起動する。 直線演算部 LINEでは、 1 ドッ ト単位で、 入力データの格納されている座標および描画座標 を演算し、 データの加工を行う画素演算部 DOTに指示を行う。 画素 演算部 DOTでは、 コマン ド · メモ リ VRAMから入力データを取り だし、 加工後、 バス制御部 BC3 と切り替えスィ ツチ SWを経由 し、 描画メモリ FB0 若しく は描画メ モリ FB I のいずれかに描画する。 なお、 どちらから描画を開始するかは、 リセッ ト後の状態で決めら れている。
描画メモリ FB0若し く は描画メモ リ FB I のう ち、 描画されてい ない方のメモリ は、 表示制御部 DISPがバス制御部 BC4 と切り替え スィ ッチ SW を経由 し、 読み出し処理を行い、 表示出力バス BUS3 を経由 し表示プロセッサ DPへデータ転送する。表示プロセッサ DP は、 表示データをビデオ信号に変換し、 表示装置 CRTに送る。
なお、 CPU イ ンタフヱ一スュニッ 卜 CIU カヽらコマン ド · メモリ VRAMをアクセスする場合と しては、 画像プロセッサ GPのテステ ィ ングの場合があり、 ロジッ クテスタ等の外部のデータ処理装置が CPUィ ンタフェースュニッ ト CIUを介してコマン ド 'メモリ VRAM にテス ト用のコマン ドを格納する。 そのコマン ドを画像プロセッサ GP が外部のデータ処理装置の命令に基づいて実行するこ とにより 画像プロセッサ GPのテスティ ングが行われる
また、 コマン ド ' メモ リ VRAMは、 4 M (M= 1048576)ビッ 卜のダ ィナミ ッ ク型 R A M (Random Access Memory： 以下、 DRAM と tヽ う。 ）で構成される。 画像メモ リ FB0 と画像メモ リ FB Iは、 それぞ れ 2 Mビッ 卜の DRAMで構成される。
画像プロセッサ GP の詳細を述べる前に、 画像処理について述べ る。 3次元対応の画像処理を実現するために、 テクスチャ一マツ ピ ングと呼ばれる画像パター ンを、 物体の表面に張り付けるこ とによ り行う。 これには変形スプライ ト処理と呼ばれる矩形のソースパタ — ンを任意の 4点で示したデスティネーシ ョ ンパターンへマツ ピン グする機能が必要になり、 小領域の画像パター ンを表示ハー ドに所 定個数内蔵するこ とで背景画像上を高速に移動させる。 この変形ス プライ 卜処理を行う こ とにより遠近法による表現が可能になり、 よ り リアルな表示を実現できる。
矩形のソースパター ンを任意の 4点で示したデスティ ネーシ ョ ン パターンへマッ ピングするに際し、 元絵画像の拡大、 縮小、 回転の 画像操作を行う こ とが必要となり、 この画像操作の代表的なものが 第 2図に示される。 第 2図の（a)には、 矩形のソ一ス画像 ABCDを任 意の四角形 A' B ' C D ' に写像する機能が表されている。
画像プロセッサ GP では、 このマッ ピングをライ ンコ ピーを複数 回実行するこ とによ り実現する方式を用いる。 こ こで、 ライ ンコピ 一とは、 第 2 図の（b)に示されるよう にソース画像の水平な画素列 ΡΟ(ΧρΟ,ΥρΟ)力、ら P l (Xpl，Ypl)をデステイ ネ一シ ョ ン空間上の任意 直線 Q0(Xq0,Yq0)から Q l (Xql，Yql)に写像するという画像操作をい う。 画像プロセッサ GPでは、 ライ ンコ ピーの始点 Q0 と終点 Q 1を 求める側辺演算と、 Q0 と Q 1を結ぶ直線を求める直線演算を行って いる。 なお、 画像プロセッサ GP は、 外部のデータ処理装置からの マクロコマン ドによ り、 変形スプライ ト処理を最高 2 9 M画素 秒 で実行するこ とができる。
第 3図には、側辺演算部 EDGEの詳細ブロ ッ ク図が示されている。 側辺演算部 EDGEは、 専用のリ一 ド、 ライ トバスを有する 2個の 1 3 ビッ ト演算器（Arithmetic Uni AUa、 AUb と、 2個の演算器 AUa、 AUbに共通の 1 3 ビッ ト レジス夕（R l -Rn)と、 各演算器 AUa、 AUb 専用の 1 3 ビッ ト レジスタ（Ra l -Ran、 Rb l -Rbn)と、 レジスタ（R1- Rn、 Ra l -Ran Rb l -Rbn)を選択するためのァ ドレスデコーダ 121、 演算器 AUa、 AUb等を制御する側辺演算部シ一ケンサ 122等で構成 される。
側辺演算部 EDGEは、 側辺描画アルゴリ ズムを実行するモジユー ルである。 また、 側辺演算部 EDGEは、 コマン ド · メモリ VRAMよ り描画コマン ドと描画ソースデータと描画パラメ ータをフェッチす る。 フ ヱ ツチしたコマン ドおよびパラメータを側辺演算部 EGDEお よび画素演算部 DOT内にある内部レジス夕に格納する。側辺演算部 EGDEは、 フヱ ツチした描画コマン ド及び描画パラメータに従った 側辺演算を実行し、 直線演算部 LINE 内にある内部レジスタに側辺 演算結果を格納する。
第 4図には、 直線演算部 LINEの詳細ブロ ッ ク図が示される。 直 線演算部 LINEは、 1 サイ クルで DDA演算（減算を主に行う演算 ： Digital Differential Analizer)を行う 5個の DDA演算器（S-DDA、 D-DDA、 R-DDA、 G-DDA、 B-DDA)と、 1 3 ビッ トの レジスタ群 132 と、 レジスタ群 132を選択するためのァ ドレスデコーダ 131等とで 構成される。
直線演算部 LINE は直線描画アルゴリ ズムを実行するモジュール である。 側辺演算部 EGDEによって格納された側辺演算結果に従つ て直線演算を実行する。 直線演算部 LINE は、 内蔵する レジスタ群 132により、 側辺演算部 EDGEから引き渡されたライ ンコ ピーの始 点終点のパラメータを記憶し、 このパラメータに基づき、 直線演算 を行う。
第 5図には、 画素演算部 DOTの詳細プロ ッ ク図が示される。 画素 演算部 DOT は、 ソース ' メ モ リ ' ア ドレス ' カウ ンタ S-Counter と、 ディ スティネーシ ョ ン ' メ モ リ ' ア ドレスカウン夕 D-Counter と、赤色、緑色、青色に対応した 3個の 5 ビッ 卜カウンタ R-Counter、 G-Counter、 B-Counter と、 専用のリ ー ド、 ライ 卜バスを持つ 3個 の 5 ビッ ト演算器 R-AU、 G-AU、 B-AU等とで構成される。
ソース · メ モ リ ' ア ドレス · カウンタ S-Counterおよびディ ステ イ ネ一シ ヨ ン ' メモリ ' ア ドレス ' カウ ン夕 D-Counterは、 演算の 結果、 桁上げが生じたときア ドレスのカウン トアツプを行う。 3個 の 5 ビッ トカウ ンタ R-Counter、 G-Counter、 B-Counter は、 演算 の結果、 桁上げが生じたとき色データのカウン トアップを行う。 3 個の 5 ビッ ト演算器 R-AU、 G-AU、 B-AUは、 それぞれソースデ一 夕赤色、 緑色、 青色と 5 ビッ トカウンタ R-Counter、 G-Counter, B-Counterで生成された赤色、 緑色、 青色との加算を行う。
画素演算部 DOT は画素コ ピーアルゴリ ズムを実行するモジユ ー ルである。 直線演算結果に従って描画メモリ に対するァ ド レス演算 及びデータの画素演算を行う。 コマン ド · メ モ リ VRAMへのソース データの リ ー ドアク セス、 画素演算、 画素演算結果の描画メ モ リ
FB0、 FB Iへのライ トアクセスを実行する。 画素演算は、 ライ ンコ ピー上のある画素のソ一ス座標 P、 デイ スティ ネーショ ン座標 Q、 ディ スティネー シ ョ ン座標 Qの色データ（R、 G、 B)を求める演算で あ り 、 初期値からのイ ンク リ メ ン トで求められる。
表示制御部 DISPは、 描画メ モ リ FB0、 FB Iから表示データを読 み出し、 表示プロセッサ DP に読み出した表示データを送出する。 また、 表示制御部 DISPには、 コマン ド ' メ モリ VRAMと描画メモ リ FB0、 FB 1に対して リ フ レ ッ シュを行う リ フ レ ッ シュ回路が I葳 されている。 リ フ レ ッ シュ回路は、 コマン ド · メモリ VRAMと描画 メモ リ FB0、 FB I とを同時に リ フ レッ シュ し、 そのリ フ レ ッ シュサ イ クルはコマン ド · メモ リ VRAMを基準に行われる。
通常、 DRAMが画像プロセッサに外付けされている場合は、 リ フ レッ シュ回路には、各種 DRAMに対応できるよう にリ フ レ ッ シュサ ィ クル用のレジスタがある。このレジスタに DRAMの仕様等に合わ せて C P Uが書き込むこ とにより、 リ フ レツ シュサイ クルが決めら れる。
しかし、 本実施例では、 画像プロセッサ GP と、 コマン ド · メモ リ VRAM と、 描画メモリ FB0、 FB I とが、 1 つの半導体集積回路装 置の上に構成されているので、 コマン ド · メモリ VRAMと描画メモ リ FB0、 FB I とのリ フ レッ シュサイ クル数、 ク ロ ッ ク数も予めわか つているので、 固定するこ とができる。
これにより、 表示制御部 DISPは、 コマン ド · メ モリ VRAMに合 わせたク ロ ッ クを、コマン ド'メモリ VRAM と描画メモ リ FB0、 FB 1 とに入力し、これにより複数の DRAMを搭載する画像処理装置のリ フ レッ シュ · サイ クルを統一している。 また、 表示制御部 DISPは、 表示装置 CRT の帰線期間がわかるので帰線期間を利用して DRAM のリ フ レ ッ シュが行われる。
なお、 コマン ド ' メモ リ VRAM は、 本実施例では 4 Mビッ 卜の DRAM を使用しているため、 2 Mビッ トの DRAM を使用している 描画メモ リ FB0、 FB 1は 2回リ フ レッ シュされるこ とになる。
第 6図には、 画像プロセッサ GPと、 コマン ド · メモリ VRAM及 び描画メモリ FB0、 FB I との接続関係が示される。
コマン ド · メモ リ VRAM の 4 Mビッ 卜 DRAM は、 8バンク構成 の 2 Mビッ 卜の DRAMモジュールを 2個使用 して構成される。また、 描画メモ リ FB0 と描画メモリ FB 1の 2 Mビッ 卜 DRAMは、 それぞ れ 4バンク構成の 1 Mビッ 卜の DRAM モジュールを 2個使用 して 構成される。 以下、 DRAMモジュールをメモリ モジュールともいう。
また、 コマン ド ' メモリ VRAMと描画メモ リ FB0、 FB Iの各ノ ン クは、 2 5 6本のワー ド線と 1 0 2 4組のビッ ト線対でメモリ ァレ ィが構成され、 カラム選択回路によって、 1 2 8組のビッ ト線対が 選択される（ロウァ ド レス AXが 8本、 カラムァ ドレス AYiが 3本）。 すなわち、 2 5 6 K(K= 1024)ビッ 卜の記憶容量を有している。 この 構成を採るこ とによって、 バンク数を増減するこ とによって、 2 5 6 Κビッ ト単位でメモリモジユールが構成できる。 本実施例のよう な、 ロジッ ク とメモ リが混載される半導体集積回路に適したメモ リ モジュールである。
メモリ モジュールのパンクの選択は、 口ウノく'ンクァ ドレス Ri(i= ノくンク数）、 カラムバンクア ドレス Ci で行う 。 また、 パイ トイネー ブル BEによって、 1 2 8 ビッ 卜のデータは 8 ビッ ト（ 1 パイ ト）の n 倍（n= l〜16)毎に入出力が可能とされる。
メモリ モジュールは、 ク ロ ッ ク信号に同期してァ ドレスや制御信 号が入力され、 データ もク ロ ッ ク信号に同期して入出力される、 い わゆる同期型 DRAMである。 従って、 メモリモジュールは制御信号 とァ ド レス信号とで指定されるいわゆるコマン ドに従って動作する ( また、 汎用標準 DRAMのよう に、 ロウア ドレスとカラムア ドレスは マルチプレクス入力はされない。
画像プロセッサ GPとコマン ド · メモリ VRAMとの間には、 1 6 ビッ 卜のデータバス DBUS 16、 1 1 ビッ 卜のア ドレスノく ス（A0-A10)、 8 ビッ トの口ウノくンクア ドレス（R0-R7)、 8 ビッ 卜のカラムノくンク ァ ドレス（C0-C 7)、 ロウァ ドレスコ ン ト ロール CR、 カラムァ ド レス コ ン トロール CC0、 CC 1、 1 6 ビッ トのバイ トイネーブル BE、 リ 一 ドライ 卜 RW、 アクティブコン トロール AC、 ク ロ ッ ク CK等の信 号が接続されている。
また、 画像プロセッサ GP と描画メ モ リ FBO、 FB 1 との間には、 3 2 ビッ 卜 のデータバ ス DBUS32、 1 1 ビ ッ トのア ド レ スノく ス (A0-A10)、 4 ビッ トバンクァ ドレス（R0-R3)、 ローァ ドレスコ ン ト ロール CR、 カラムァ ドレスコン ト ローノレ CC0、 CC 1、 1 6 ビッ ト のバイ トイネーブル BE、 リ一 ドライ ト RW、 アクティ ブコン トロー ル AC、 ク ロ ッ ク CK等の信号が接続されている。
第 7図には、 メモリモジュールの読み出しと書き込みの基本タイ ミ ングが示されている。 コマン ド · メモ リ VRAMからソースデータ を読み出 し、 画像プロセッサ GP で画像変換し、 これを描画メ モ リ FB0、 FB I へ書き込むまでの一連の動作に係わる基本タイ ミ ングを 表したものである。
コマ ン ド ' メ モ リ VRAM のァ ド レス ADDRVRAM、 描画メ モ リ FB0、 FB Iのァ ドレス ADDRFBが画像プロセッサ GPで生成され、 それぞれコマン ド ' メ モリ VRAMと描画メモ リ FB0、 FB Iに入力さ れる。 また、 メモリ モジュールに必要な制御信号も画像プロセッサ GPが生成し、 コマン ド ' メモ リ VRAM と描画メモリ FB0、 FB Iに 入力される。 そして、 アクティブコ ン トローノレ AC と、 ロウア ドレ スコ ン ト ローノレ CR と、 ロウア ドレス AX と力、'ク ロ ッ ク CK の立ち 下がりでメモ リ モジュールに取り込まれ、 バンクが活性化する（T0)c 2 ク ロ ッ ク後にカラムコン ト一ル CC と、 リ 一 ドライ 卜 RW と、 力 ラムァ ドレス AYiとがク ロ ッ ク CK の立ち下がりでメモリモジュ一 ルに取り込まれる（T2)。 その 2 ク ロ ッ ク後にデータの読み出しが行 われる（Τ4)。
すなわち、 コマン ド · メモリ VRAMにロウァ ドレス AXが取り込 まれてから、 4 クロ ッ ク後にソースデータ（READ 1)が読み出される c 同様に描画メ モリ FB にロウア ドレスが取り込まれてから、 4 ク ロ ッ ク後に画素データ（READ2)が読み出される。
画像プロセッサ GPでは、 コマン ド ' メモ リ VRAMから読み出さ れたソースデータ（READ l)と描画メモ リ FB0、 FB Iから読み出され た画素データ（READ2)とがバス制御部 BC2 にラ ッチされ（SET0)、 画素演算部 DOTで合成データ（SET1)が生成される。
さ らに、 画像プロセッサ GPは、 描画メ モ リ FB0、 FB I に合成デ —夕（SET1)を書き込むために、 ァ ドレスや制御信号を出力する。 そ して、 カラムコ ン ト一ノレ CC と、 リー ドライ ト RW と、 カラムア ド レス AYiとがク ロ ッ ク CK の立ち下がりでメモリモジュールに取り 込まる（T7)。 その 2 ク ロ ッ ク後にデータ （ WRITE 1 ) の書き込みが 行われる（T9)。 これで描画メモ リ FB に合成データ（SET 1)書き込ま れる。
本実施例では、 メモ リ モジュールの読み出 しのレイテンシ （ リ ー ドコマン ドを入力してからデータが読み出せるまでの時間） は 2 ク ロ ッ クで、 書き込みのレイテンシ （ライ トコマン ドを入力してから データが書き込まれるまでの時間） は 1 ク ロ ッ ク と している。 その ため、 書き込みの場合画像プロセッサ GPは、 NOPを 1 サイクル揷 入して書き込みと読み出しのサイ クルを合わせている。 これによ り ステー トマシン内での リ ー ドとライ 卜の処理を同一に扱う こ とがで き、 リー ド · ライ ト、 ライ ト · リー ド、 リ ー ド ， リ ー ド、 ライ ト - ライ ト というアクセスの組み合わせをステー 卜マシン內で考慮する 必要がなく なる。 また、 これにより、 画像用プロセッサの論理ゲ一 ト数を減らすこ とができる。
第 8図の（a)に示されるよう に、 ロウア ドレス AXが切り替わる場 合は、 ロウア ドレス AXを与えてからカラムア ドレス AY0の発行ま で 2 ク ロ ッ クをプリ チャージ時間と して空ける必要がある。 すなわ ち、 ロウア ドレス AX0を与えてから、 3 ク ロ ック後にカラムァ ドレ ス AY0 が発行される。 その後同一のロウァ ドレス AX0 内のデータ をアクセスする場合は、 連続してカラムア ドレス AY1 及び AY2 を 発行できる。 また、 第 9 図に示されるよう に、 複数のバンク間にま たがる 3 ドッ トを描画する場合には、 ロウア ドレス AX0を与えてか らカラムァ ドレス AY3 の発行までそれぞれ 2 ク ロ ッ クをプリ チヤ —ジ時間と して空ける必要があり、ロウァ ド レス AX2を与えてから、 カラムァ ドレス AY4の発行も 2ク ロ ッ クをプリチャージ時間として あける必要がある。 すなわち、 第 8図の（b)に示されるよう にカラム ァ ドレス AY の発行を連続させるこ とができな く なり、 3つ目の力 ラムァ ドレス AY5の発行までに 1 1 ク ロ ッ クが必要になる。
そこでロウア ドレス AXが替わる 3 ク ロ ッ ク前にロウア ドレス AX を発行するこ とで見かけ上カラムァ ド レス AY の発行を連続させる こ とができる。 本実施例においては、 第 1 0図に示すよう に 4段の パイプライ ン処理で実現している。
まず、 バンク B0について、 第 1 段でロウァ ドレス AX切り替えを 検出し（B0:X-Y)、 ロウア ドレス（B0:AX0)を発行する（T0)。 第 2段及 び第 3段では NOPを実行し、プリ チャージ時間を確保する（T 1、T2)。 第 4段でカラムァ ドレス（Β0:ΑΥ3)を発行する（Τ3)。
次に、 バンク Β2について、 第 1 段でロウァ ド レス ΑΧ切り替えを 検出し（Β2:Χ-Υ)、 ロウア ドレス（Β2:ΑΧ 1)を発行する（Tl)。 第 2段及 び第 3段では NOPを実行し、プリ チヤージ時間を確保する（T2、T3)。 第 4段でカラムァ ドレス（Β2 :ΑΥ4)を発行する（Τ4)。
次に、 バンク Β3について、 第 1段でロウア ドレス ΑΧ切り替えを 検出し（Β3:Χ-Υ)、 ロウア ドレス（Β3:ΑΧ3)発行する（Τ2)。 第 2段及び 第 3段では NOPを実行し、 プリチヤ一ジ時間を確保する（T3、 Τ4)。 第 4段でカラムア ドレス（Β 3 :ΑΥ5)を発行する（Τ5)。
このよう に、 4段のパイプライ ン処理を行う こ とによ り、 3つの バンクのカラムァ ドレス AY は連続して発行するこ とができる。 こ れにより、 通常の使用状態においては、 ミ スヒ ッ トサイ クルによる ウェイ 卜が無い分性能は上がるこ とになる。
なお、 ロウァ ドレス AXの切替えの検出は、バス制御部 BC2、 BC3、 BC4内で前のサイ クルのロウァ ドレス AX と現サイ クルのロウア ド レス AXとを比較器で比較するこ とによって実現できる。
コマン ド · メモリ VRAM と画像メモリ FB0、 FB Iのそれぞれに 2 個のメモリモジュールを使用しているのは、 2個のメモ リ モジユ ー ルに同時に同一のロウァ ドレス AXを入力し、 同一のロウァ ドレス AX でアクセスする ビッ ト数を 2倍にするためである。 以下、 その 理由を説明する。
本実施例のメモリモジユールは、 1 回のロウア ドレスの発行でァ クティ ブにできる ビッ 卜数は 1 0 2 4 ビッ トである。 同一のロウァ ドレス AXに存在するデータをアクセスする場合（ヒ ッ ト）は、リ 一 ド コマン ド又はライ トコマン ドはすぐに発行できる。 しかし、 同一の ロウァ ドレス AXに存在しないデータをアクセスする場合（ミ スヒ ッ ト）は、 プリ チヤ一ジの時間を確保するため、 リ ー ドコマン ド又はラ ィ トコマン ドはすぐに発行できない。
そこで、 2個のメモ リ モジュールに同一のロウァ ドレス AX を割 り当て、 同時にロウア ドレス AX を入力すれば、 1 回のロウア ドレ スアクセスで 1個の場合の 2倍の 2 0 4 8 ビッ 卜をアクティ ブにす るこ とが可能となる。 この場合、 カラムア ドレスコ ン ト ロール CC はそれぞれのメモリ モジュール固有のものを使用する。 本実施例で は、 カラムア ドレスコ ン トロール CC0、 CC 1の 2つを使用して、 力 ラムの選択を行っている。
また、 画像プロセッサ GP は、 ミ スヒ ッ 卜の場合 3 ク ロ ッ クサイ クルカ、けて、 2つのメモ リモジュールの 2つのバンクを活性化して いる。 すなわち、 複数のバンクが同時に活性化され、 バンク切り替 え時のオーバへッ ドを低減している。
なお、 コマン ド ' メモリ VRAM と画像メモ リ FB0、 FB Iのそれぞ れに 4個のメモリモジュールを使用する場合は、 コマン ド ' メモリ VRAMは 1 Mのメモ リモジュールを使用し、 画像メ モ リ FB0、 FB I は 5 1 2 Kのメモ リ モジュールを使用する。 この場合、 1 回のロウ ァ ドレスアクセスで 1 個の場合の 4倍の 4 0 9 6 ビッ 卜をァクティ ブにするこ とが可能となる。
また、 本実施例のメ モリ モジュールは、 ロウア ドレス AX がヒ ッ ト中であれば、 カラムア ド レス AYのみを出力するこ とで、 リ ー ド も しく はライ ト処理を連続して実行できる。 しかし、 ロ ウア ド レス AX がミ ス ヒ ッ トする とプリ チャージ後口 ゥァ ド レスを発行するた め、 何サイ クルかコマン ド発行を待たせる必要がある。 従って、 ソ —スデータがミ ス ヒ ッ 卜せずに連続読み出 し中に、 デイ スティネー シ ョ ンのデータ書き込み時にミ ス ヒ ッ 卜が起こる とデータがオーバ —フロー し消失して しま う。 そこで、 本実施例では、 書き込み時に ミ ス ヒ ッ 卜すること を事前に検出し、 ソースデータ側の読み出 しが ミ ス ヒ ッ ト していなく ても、 ミ ス ヒ ッ ト動作を起こ させ、 データの 待ち合わせを行わせている。 逆にソースデータ側の読み出しでミ ス ヒ ッ 卜すればディ ステイ ネ一シ ョ ン側の書き込みでも ミ ス ヒ ッ ト処 理を実行させている。
第 1 1 図には、 本実施例におけるメモ リモジュールの具体的な構 成が示されている。 メモ リモジュールは、 ノくンクモジュール BANK、 アンプモジュール AMP、 電源モジュール PSの 3種類のモジュール から構成される。 くンクモジュール BANKは、 BANK-0 BANK-nまであり、 複数 のサブメモリ セルアレイ SUBARY (SUBARY-00 SUBARY-i7)と、 パンク制御回路 BNKCNT- 1 と、 バンク制御回路 BNKCNT-2 とから なる。
サブメモ リ セルアレイ SUBARYは、 複数対のビッ ト線 B /B と、 複数本のヮー ド線 W と、複数のメモリ セル（図では丸印によ り表示） と、 メモ リ セルの読み出し前にビッ 卜線の電位を予め所定のレベル にする ビッ 卜線プリチャージ回路 PS と、 メモリセルからの信号を 増幅するセ ンスアンプ SA と、 複数対のビッ 卜線 B /B のう ちの 1 対を選択する Y選択回路と、 選択されたビッ ト線 B /Bをアンプモ ジュール AMP と接続するグローバルビッ 卜線 GBL /GBLとからな る。 なお、 サブメモ リセルアレイ SUBARY は、 バンクモジュール BANK内の I/O線の分割単位である。
'ンク制御回路 BNKCNT- 1は、 ワー ド線 Wを選択する Xデコー ダ XD とビッ ト線 B Z Bを選択する Yデコーダ YDなどを含む。 ンク制御回路 BNKCNT- 1 は、 後述のバンクア ドレスや制御信号を 受けてビッ ト線プリ チャージ、 ワー ド線選択、 センスアンプ起動等 の一連のメモ リセルの読み出 し動作に必要な信号を自動的に発生す る。 Xデコーダ XDにより 1本のワー ド線 Wが選択され、 それと交 差する （ n x 8 x i ) 対 （第 1 1 図では図面の大きさの関係で、 n = 2の場合が示されているが、 本実施例では n = 8である。 ） ビッ ト線 B / B のう ち （ 8 x i ) 対がさ らに Yデコーダ YD の出力信 号 YSiにより選択される。 選択されたビッ ト線 B /Bは、 ビッ 卜線 B /B と平行に配置されるグローバルビッ ト線 GBL /GBL を通じ てアンプモジュール AMP とデータの授受を行う。
バンク制御回路 BNKCNT-2 は、 セ ンスア ンプ制御信号がある レ ベルに到達したこ とを検出するセンサ群を含む。
アンプモジュール AMP は、 制御信号やア ドレス信号等をク ロ ッ ク信号と同期してバンクモジュール BANK に供給する主制御回路 MAINCNT と、 上記バンクモジュール群（BANK-0〜BANK-n) への データの読み書きを制御するバイ 卜制御回路 BYTCNT とで構成さ れる。 メ モ リ モ ジ ュール外か らの （ 8 x i 本データ入出力線 DQ(DQ00, .. , DQ07, ... DQ07 . · , DQi7)はここを通じてメモ リ セル に入力される。 ここで、 バイ 卜制御信号 BEi は、 データ入出力線 DQをバイ ト単位で開閉する信号である。
電源モジュール PSは、 くンクモジュール BANKに供給されるヮ 一ド線駆動回路 WDに必要なヮ一ド線電圧 VCH >電源電圧 VCC ) を発生する VCH 発生回路 VCHG、 ビッ 卜線プリチヤ一ジに必要な 電圧 HVC (電源電圧 VCC Z 2 ) を発生する ビッ 卜線プリチ ャージ 電圧発生回路 HVCG、ア レイ内基板電圧（バッ クバイアス電圧） VBB 電源電圧 VSS (グラ ン ド電位） を発生するアレイ内基板電圧 発生回路 VBB G等の各種電圧を発生するモジュールである。
本実施例のバンクモジュール BANKは 2 5 6本のワー ド線、 1 ヮ ー ド線に （ 8 X 8 X i 対のビッ ト線が交差し、 Yデコーダで 1 Z 8 に選択され、 （ 8 X i 対のグローバルビッ ト線が入出力する。 また、 本実施例では、 i = 1 6であ り 、 1 個の ンクモジュール BANKは 2 5 6 Kビッ トの容量で 1 2 8 ビッ ト幅でデ一タが入出力 する。 すなわち、 2 5 6 K ビッ 卜単位の大きさで容量が可変なメモ リマク 口モジュールが得られる。 なお、 'ンクモジュール BANK-n は、 第 6図に示される複数のバンク（B0〜B7)の 1 つのバンクに対応 する。
本発明に係る半導体集積回路 SICのレイァゥ 卜イメージの概略構 成が第 1 2図に示されている。 半導体集積回路 SICは、 横長の形状 をしており、 コマン ド ' メモ リ VRAMが左側に、 描画メモ リ FB0、 FB Iが右側に、 画像プロセッサ PSがその間に配置されている。
メモ リ モジュールのレイアウ トの一例が第 1 3図に示される。 コ マン ド . メ モ リ VRAMは、 2 Mビッ 卜のメモリ モジュールを鏡面対 象に 2つ配置し、 2つのメモリモジュール間からア ドレスバス、 デ —タバス、 制御信号等が入出力するよう にされている。 描画メモリ FB0、 FB I は、 それぞれ 1 Mビッ 卜のメモリ モジュールを鏡面対象 に 2つ配置し、 2つのメ モ リ モジュール間からア ドレスバス、 デー タバス、 制御信号等が入出力するよう にされている。
なお、 本実施例では、 画像プロセッサ GP とメモリモジュールと のバス幅は、 1 6 ビッ ト又は 3 2 ビッ ト と比較的狭い。 メモリ モジ ユールは、 最大 1 2 8 ビッ 卜の幅を有しているので、 画像プロセッ サ GP とメモリモジュールとのバス幅は 1 2 8 ビッ 卜まで拡大する するこ とができる。 その場合、 第 1 4 図に示されるよう にメモ リモ ジュールの配置仕方を変更した方がデータ入出力のイ ンタフヱ一ス がとりやすく なる。
コマン ド · メモ リ VRAM と描画メモリ FB0、 FB Iは、 記憶容量が 同一であり、 メモリ モジュールの構成の仕方が異なるが、 電源モジ ユール PS とアンプモジュール AMP は、 バンクモジュール BANK に比べて小さいので、 ほぼ同一形状 · 同一面積にするここ とができ る。
すなわち、 第 1 3図では、 大きさが異なるよう に表されているが、 実際にはそれほど大きさは異ならない。
本実施例によると、 コマン ド ' メ モ リ VRAMから描画コマン ドフ エ ッチ部 DCF、 側辺演算部 EDGE、 直線演算部 LINE、 画素演算部 DOT、 描画メモリ FB0、 FB 1、 表示制御部 DISP、 描画メモリ FB0、 FB 1、表示制御部 DISPという流れに沿って情報がやり とり される。 すなわち、 情報が第 1 2図の左から右へ流れるため、 配線の引き回 しが単純になり、 配線長が短く なる。 また、 配線領域が少な く なり、 チップ面積も小さ く なる。 さ らに、 配線長が短く なるため、 信号遅 延が小さ く なり、 高速動作が可能となる。
第 1 5図には、 本実施例における半導体集積回路装置 SIC内部の テス ト機構に係るブロ ッ ク図が示されている。
半導体集積回路装置 SIC は、 画像プロセッサ GPに接続される通 常動作時に使用される通常バス NB と、 通常バス NB に接続される 通常端子 NT と、 画像プロセッサ GP とコマン ド · メモ リ VRAM と 描画メモ リ FB0、 FB I とに接続されるテス ト動作時に使用される共 通テス トバス TB と、 共通テス 卜バス TB に接続されるテス ト端子 TT と、 通常モー ド、 テス トモ一ド等のモ一 ドを制御するモー ド選択 端子 MSTとを備えている。 なお、 内部制御信号 TEM0〜5は、 モー ド選択端子 MST から出力されるテス 卜の対象になるメ モリモジュ —ルの選択信号である。 また、 内部バス IB0、 IB 1、 IB2は、 外部と は接続されない通常動作時の内部バスである。
本実施例においては、 コマン ド · メモリ VRAM と描画メモ リ FB0、 FB I とのメモリモジュールのテス トと、 描画プロセッサ GPのテス トは独立した形式で行う 。 メモ リモジュールのテス トはメ モ リテス 夕によって、 描画プロセッサ GP のテス 卜はロジッ クテスタによつ て行う。
また、 本実施例におけるメモリモジュールは、 通常動作時に使用 される通常ポー ト NPとテス ト動作時に使用されるテス トポ一 ト TP とを備える。 これは、 通常ポー ト NP側にメモ リ制御などの制御口 ジッ クが内部バス IB0、 IB 1、 IB2を介して接続されるため、 ポー ト の負荷を通常動作時に最大限軽く するためである。 ただし、 必ずし も通常ポー ト とテス トポー トは別々である必要はなく 、 マルチプレ クスなどの構成にするこ とにより 1 つのポー ト とするこ ともできる < 各モジュールのテス トは、モー ド選択端子 MSTから出力される内 部制御信号 TEM0〜5、 モー ド選択信号 TLにより、 画像プロセッサ GP、 コマン ド ' メモリ VRAM、 描画メモリ FB0、 FB I のそれぞれ のメモ リ モジュールが選択されテス トされる。 なお、 モー ド選択端 子 MSTの入力信号 TE0〜TE3 は、 外部のテス ト装置 （テスタ） あ るいは、 外部の CPUから供給される。 したがって、 外部からの入力 信号 TE0〜TE3 は、 モー ド選択端子 MST を介して内部制御信号 TEM0〜5、 モー ド選択信号 TLを内部で生成し、 各モジュールに入 力されて各モジュールごとにテスティ ングが行われる。
また、 各メモリモジュールと共通テス 卜パ'ス TB とは、 ワイヤ ド O Rで接続されており、 内部制御信号 TEM0〜5 により選択された メモ リ モジユールの出力のみが共通テス 卜バス TBに出力される。 これによ り、 テス 卜用の配線数の削減が図れ、 半導体集積回路装置 SICのチップ面積縮小できる。
第 1 6図には、 コマン ド ' メモリ VRAMと描画メモリ FB0、 FB I のメモ リ モジュール内に設けられた通常ポー ト NP とテス 卜ポー 卜 TP の具体的構成が示されている。 通常ポー 卜 NP とテス 卜ポ一 ト TPは、 通常モー ド、 テス トモ一 ドの各モー ドごとに動作が異なるよ う に構成されている。
第 1 6図の（a)には、半導体集積回路装置 SICが通常動作を行って いる通常動作モー ドの場合が示されている。 通常動作モー ドでは、 メモリ モジュールは通常ポー 卜 NPから画像プロセッサ GP により アクセスされる。 このとき、 テス トポー 卜 TP 側は選択信号に基づ いてハイ · イ ンピーダンス状態にされ、 外部に対しては何の情報も 出力しないよう にされている。 すなわち、 通常動作モー ド時は、 画 像プロセッサ GP とメモ リ モジュールは直結される状態で動作を実 行するよう にされる。 なお、 選択信号は、 内部制御信号 TEM0〜5 とモー ド選択信号 TLの ANDで生成される。
第 1 6図の（b)は、 メモ リ テス トモ一 ドの場合が示されている。 メ モリテス トモー ドでは、 メ モリモジュールはテス トポー ト TP カヽら アクセスされる。 このとき、 通常ポー ト NP 側は選択信号に基づい てハイ · イ ンピーダンス状態にされ、 外部に対しては何の情報も出 力しないよう にされる。 すなわち、 メ モリテス トモー ド時は、 画像 プロセッサ GP とメモ リモジュールは切り離され、 メモリモジユー ルはテス トポー ト TP を介して、 外部のテス ト装置あるいは外部の
C P Uに直結される状態で動作を実行するよう にされる。
これによ り、 半導体集積回路装置 SICに搭載されたメモリモジュ ールに対して、 従来の汎用半導体メモ リ のテス 卜方法がそのまま使 用するこ とができるこ とになる。
第 1 6 図の（c)には、 ロジッ クテス トモ一 ドの場合が示されている。 ロジッ クテス トモ一 ドとは、 画像プロセッサ GP のテス トモ一 ドを いう。 ロジッ クテス トモー ドでは、 メモ リモジュールは通常ポー ト
NPからアクセスされる。 また、 テス 卜ポー 卜 TPを通じて外部でモ 二夕するこ とができるよう にされている。
すなわち、 ロジックテス トモー ド時は、 画像プロセッサ GP とメ モ リ モジュールは直結され、 メモリ モジュールはテス トポー 卜 TP を介して、外部のテス ト装置あるいは外部の CPUに直結される状態 で動作を実行するよう にされる。 これによつて、 ロジッ クテス トモ ― ド時は、 画像プロセッサ GP はロジッ クテスタのテス 卜パターン に従ってメ モ リモジュールとやり とりを行っている力く、 その時のメ モリモジュールの状態をモニタするこ とができる。
図 1 7 には、 通常ポー ト NP とテス 卜ポー 卜 TP との切り替え回 路の一例が示されている。 nチャネル MOS(nMOS)トラ ンジスタ Q l と p チャネル MOS(pMOS)トラ ンジスタ Q2 とで構成される 卜ラ ン スファ · ゲ一 卜 TG 1 と、 nMOS トラ ンジスタ Q3 と pMOS 卜ラ ンジ スタ Q4 とで構成される トラ ンスファ ' ゲー ト TG2 とで切り替え回 路が構成される。 モジュ一ル選択信号（TL、 TEM0〜TEM3)から生成 された制御信号 SN、 STによって、 トラ ンスフ ァ 'ゲ一 ト TG 1、 TG2 は制御される。 ただし、 この トラ ンスファ · ゲー トに替えて、 クロ ック ド · イ ンバータ等でも同様の機能を実現するこ とができる。 第 1 8図には、モー ド選択端子 MSTのテス 卜制御ピンの割り付け が示されている。 テス ト制御ピン（TE0〜TE3)は、 4 ビッ 卜のェンコ ー ド化された信号受けつけ、 この信号に基づいて内部制御信号 TEM0〜5とモー ド選択信号 TLが第 1 8図に示すよう に生成される。 なお、 内部制御信号 TEM0〜5 とモー ド選択信号 TLに基づいて、 コ マン ド . メ モリ VRAM、 描画メモリ FB0、 FB Iの各メモ リ モジユー ルが選択されテス 卜される。
内部制御信号 TEMは、 テス ト制御ピン（TE0〜TE3)に外部の入力 信号のデコ一 ド結果であり、 画像プロセッサ GP、 コマン ド ' メモ リ VRAM、 描画メモ リ FB0、 FB Iの各モジュールに入力され、 テス ト時の対象モジュールを決定する。 なお、 本実施例では、 通常動作 時、 STNBYモー ド時は 「 0 0 0 0 0 0 」 とされる。
モー ド選択信号 TL は、 通常動作モー ド、 ロジッ クテス トモー ド、 メモリテス 卜モー ドの各モー ドを設定する。 第 1 8図では、 モー ド 選択信号 TL 力 「 1 」 のときは、 通常動作モー ド、 ロジッ クテス 卜 モー ドが設定され、 「 0」 のときはメモ リ テス トモー ドが設定され る。 なお、 本実施例では、 通常動作モー ド、 ロジッ クテス トモー ド、 メモリ テス トモ一ドの他にスタ ンバイモー ドも設定できる。
なお、 本実施例におけるテス トモジュールは、 第 1 8 図に示すよ う にロ ジ ッ ク テス 卜モー ドでは、 DRAM モ ジュ ール 2 個の単位 ( M0-M 1、 M2-M3、 M4-M5 ) でテス 卜が行われ、 メモ リテス トモ — ド時では DRAMモジュール 1個の単位（M0、 M l、 M2、 M3、 M4、 M5 ) でテス トが行われる。 これは、 ロ ジッ クテス トモー ド、 メモ リ テス 卜モー ドのテス ト方法の相違に基づく ものであり、 ロジッ クテ ス トモ一 ド時は、 FB0、 FB I の単位でテスティ ングが行われるのに 対し、メ モ リテス トモ一ド時では各 DRAMの単位でテスティ ングが 行われるからである。
以上により、 搭載されるメモ リモジュール数、 またはバンク数が 増加しても、 テス 卜制御ピン（TE0〜 TE3)を増加させる必要がな く 、 また各テス ト方法に合致したモジュールをテス 卜する事が可能に.な なお、 このテス ト制御ピン（ΤΕ0〜ΤΕ3)は、 必ずしも本実施例のよ う なェンコー ド化されている必要はな く 、 各テス ト制御ピンが、 そ れぞれ特定のメモリモジュールを直接選択する構成であっても良い, たとえば、 ΤΕ2が 「 1 」 になれば、 描画メモリ FB0の 1 個のメ モリ モジユールが選択されて、 テス 卜が行われるよう な構成に しても良 い。
第 1 9図には、 第 1 6図の（c)の口ジッ クテス トモー ド時の各端子 の入出力を表したものが示される。
そのため、 本実施例では、 第 1 6図に示されるテス トポー ト ΝΡ を介して、外部のテス 卜装置あるいは外部の CPUに直結される状態 にする とともに、 図 1 9のよう に画像プロセッサ GP と、 画像プロ セッサ GP がアクセスする各メモ リモジュールごとにテスティ ング できるよう にされている。
本実施例における画像プロセッサ GP のテスティ ングは、 通常端 子 NT を通じて外部から入力されたテス 卜用のコマン ド及びテス ト ノ、。ターンを、 画像プロセッサ GP が実行するこ とにより行う。 した がって、 画像プロセッサ GP は通常端子 NT を使用して、 テス トパ ター ンに基づいて、 通常の動作を実行すれば良く 、 通常動作時と異 なるところはない。
具体的には、 外部のデータ処理装置が、 前述した CPUイ ン夕フ エ ースュニッ ト CIU を介して、 コマン ド ' メモリ VRAM にテス ト用 のコマン ド及びテス トパターンを格納し、 画像プロセッサ GP が外 部のデータ処理装置の命令に基づいて、 そのコマン ドを実行するこ とにより行われる。
本実施例においては、 対象となる各メモリ モジュールごとに画像 プロセッサ GP はテス トハ。ターンを実行する。 したがって、 先ず描 画メモリ FB0が対象になり 、 次いで描画メモリ FB 1、 コマン ド ' メ モリ VRAM がロジッ クテス トモ一 ドの対象のメ モ リ モジュールに なる。 また、 どのメモリ モジュールをロジッ クテス トモー ドで観測 するかは、テス ト制御ピン（TE0〜 TE3)に入力された外部の入力信号 のデコー ド結果である観測切替信号 KS によって決められ、 本実施 例では、 描画メ モリ FB0 を観測するモー ド 1 、 描画メモリ FB I を 観測するモ一 ド 2、 コマ ン ド ' メ モ リ VRAMを観測するモー ド 3が ある。
これにより、 モー ド 1 の時は、 第 1 6図の（c)に示されるテス トポ 一ト TPを通じて、 通常ポー ト NPから描画メモリ FB0をアクセス している状態が、 モ一 ド 2 の時は描画メモリ FB Iをアクセスしてい る状態が、 モー ド 3の時はコマン ド ' メモリ VRAMをアクセスして いる状態が、 外部からそれぞれモニタするこ とができるこ とになる。 第 2 0 図は、 半導体集積回路装置 SICのテス トを主と した全体ブ ロ ッ ク図が、 第 2 1 図〜第 2 3図には、 半導体集積回路装置 SICの 入出力ピンの内容をま とめたものが示される。
各メモ リモジュールは共通テス 卜バス TB に接続されており、 共 通テス 卜ノ ス TB は、 1 1 ビッ トのア ドレスノ ス A、 8 ビッ トの力 ラムノ ンクァ ドレスノ 、ス C、 8 ビッ 卜の口 ウ ノくンク ァ ド レスノく ス R、 1 6 ビッ ト のノくンクアクティブ信号 B E、 1 6 ビッ 卜のデータバス D Q、 またはク ロ ッ ク C L K：、 アクティ ブコ ン トロール A C、 ロウ ァ ドレスコン 卜 口 一ノレ CR、 カラムァ ド レスコ ン トロール CC、 リ一 ドライ ト RW等からなる。
半導体集積回路装置 SICは、 通常時の画像プロセッサ GPに必要 な入力 · 出力 · 入出力端子を 3 4、 テス トコ ン トロール用の端子を 7 、 テス ト専用の端子を 4 3、 電源 ' グラウ ン ドの端子を 1 6の計 1 0 0の入力 · 出力 · 入出力端子を有する。 第 1 2図に示されるよ う に、 端子は 1辺に 2 5づっ配置される。
また、 ア ドレス デ一タ ノくス VBUS、 メ モ リ ノく'ィ トイネーブル TEBE、 メモリバンクァ ドレス TERC はピン数を削減するため、 そ れぞれマルチプレクスされている。 例えば、 ア ドレス データバス VBAS は通常動作時は外部のデータ処理装置から画像プロセ ッサ GP へのリ ー ド · ライ 卜を行う ア ドレス/データバスであるが、 テ ス トモ一 ド時はテス 卜バス TB のデータバス D Qに接続されて、 テ ス 卜バス TB のデータバス D Qの内容の入出力を行う よう にされて いる。
本実施例によって得られる効果を簡単に説明すれば、 以下の通り である。
( 1)本実施例による と、 フ レームバッ フ ァ とコマン ド用のメモリ と画 像プロセッサをワ ンチップに内蔵した場合に、 情報の流れに沿った 最適な配置とするこ とによ り、 配線の引き回しが単純になり、 配線 長を短く するこ とができる。 これによ り配線領域が縮少し、 チップ 面積を小さ く するこ とができる。 さ らに、 配線長が短く なるため、 信号遅延が小さ く なり、 高速動作が可能となる。
(2) また、 フ レー厶ノくッ フ ァ とコマン ド用のメ モ リ と画像プロセッ サをワ ンチップに内蔵した画像処理装置にテス 卜端子を設け、 各メ モリモジュールにテス 卜ポー トを設けて、 テス 卜バスに接続するこ とにより、 テス ト時に各内蔵メモリモジュールの内容を外部からモ 二夕するこ とができる。 したがって、 混載により メモリ 用の外部端 子がなく なっても、 従来のテス 卜方法がそのまま使用できる。
(3)さ らに、 画像処理装置に内蔵されるフ レームバッ フ ァ、 コマン ド . メモ リのそれぞれを、 複数の同一構成のメ モ リモジユールから 構成し、 各メモリ モジュールに同一のロウァ ドレスを割り付けるこ とによりメモ リ ア ドレスの深さを増やすこ とができる。 これにより、 応力、 ねじれ等の物理的な制約からメモリ モジュールの電流ライ ン、 すなわち電流容量が制限されるような場合であっても、 上限を満た す範囲内で複数の同一構成とするこ とにより、 画像用プロセッサか らみて容量の大きなフレームバッ ファ、 コマン ド · メモ リ を実現す るこ とができる。 さ らに同一構成のメ モ リ モジュ一ルから構成する こ とにより、 フレームパ'ッ フ ァ、 コマン ド ' メモリのそれぞれにお けるテスティ ング、 リ フ レ ッ シュを統一するこ とができる。 (4) また、 画像用のプロセッサの命令に基づく 、 フレームバッ ファ、 コマン ド · メモリのそれぞれの リー ド及びライ ト動作のレイテンシ を等しく するこ とにより、 ロジックのステー トマシンの制御論理を 容易するこ とができる。 すなわち、 画像用のプロセッサはライ ト · ァ ドレスの出力後にノ ン · ォペレ一シ ョ ン命令を実行するこ とによ り、 読み出し及び書き込み動作のレイテンシを等し く し、 これによ りステ一 トマシン内でのリ ー ドとライ 卜の処理を同一に扱う こ とが できる。 したがって、 リー ド · ライ ト、 ライ ト · リー ド、 リ 一 ド リ一 ド、 ライ 卜 ♦ ライ 卜 という アクセスの組み合わせをステ一 トマ シ ン内で考慮する必要がな く なる。 また、 これにより、 画像用プロ セッサの論理ゲー ト数を減らすこ とができる。
産業上の利用可能性
本発明は、 パーソナルコ ンピュータまたは、 ア ミ ューズメ ン ト機 器等の高速グラフィ ッ ク処理を実現するァ一キテクチヤに導入可能 なものであり、 グラフィ ッ ク LSIの描画性能を高めるために、 フ レ ームノくッ ファ とコマ ン ド用のメ モ リ とグラフィ ッ クスコン ト ローラ をワ ンチップに内蔵した場合に、 情報の流れに沿つた最適な配置と するこ と、 又は、 従来のメモリ テス ト、 ロジッ クテス トをそのまま 使用できるこ と、 フ レームノくッ ファ とコマン ド用のメモ リ のそれぞ れを、 複数の同一構成のメモリモジュールから構成するこ と等によ つて、 搭載基板上での占有面積の縮小又は使い勝手の良い画像処理 装置の実現に適している。

Claims

請 求 の 範 囲
1 . 論理回路を集積した画像用のプロセッサと、 命令及びソースデ 一夕が格納される第 1 のダイナ ミ ッ ク型 R A Mと、 描画情報が格納 される第 2のダイナ ミ ッ ク型 R AMとを 1つの半導体基板上に備え、 上記第 1 のダイナ ミ ッ ク型 R AMと上記第 2のダイナ ミ ッ ク型 R A Mとは上記画像用のプロセッサの両端に配置されてなるこ とを特 徴とする半導体集積装置。
2. 論理回路を集積した画像用のプロセッサと、 命令及びソースデ 一夕が格納される第 1のダイナ ミ ッ ク型 R A Mと、 描画情報が格納 される第 2のダイナ ミ ッ ク型 R AMとを 1つの半導体基板上に備え、 上記画像用のプロセッサは、 上記第 1 のダイナ ミ ッ ク型 R AMと、 第 2のダイナ ミ ッ ク型 R AMとの間に配置されるこ とを特徴とする 半導体集積装置。
3. 論理回路を集積した画像用のプロセッサと、 命令及びソースデ 一夕が格納される第 1のダイナ ミ ッ ク型 R A Mと、 描画情報が格納 される第 2のダイナ ミ ッ ク型 R A Mとを 1 つの半導体基板上に備え、 上記第 1 のダイナ ミ ッ ク型 R A Mと、 上記第 2のダイナ ミ ッ ク型
R AMは、 上記半導体基板の短辺側にそれぞれ配置されてなるこ と を特徴とする半導体集積装置。
4. 上記第 1及び第 2のダイナ ミ ッ ク型 R A Mを構成する上記複数 のダイナ ミ ッ ク型 R AMは、 それぞれ複数のバンクから構成され、 同一ア ドレスでアクティブにされるデータ線のビッ 卜数が、 上記第
1 のダイナ ミ ッ ク型 R A Mと上記第 2のダイナ ミ ッ ク型 R A Mとで. それぞれ等しいこ とを特徴とする請求の範囲第 1項記載の半導体集 積装置。
5. 上記第 2のダイナ ミ ッ ク型 R A Mは 2つのダイナ ミ ッ ク型 R A Mから構成され、 上記画像用のプロセッサによって、 上記 2つのダ ィナミ ッ ク型 R A Mは、 一方は描画用ダイナ ミ ッ ク型 R A Mに使用 され、 他方は表示用ダイナ ミ ッ ク型 R A Mに使用されて、 描画用と 表示用は交互に切り替わるこ とを特徴とする請求の範囲第 1項記載 の半導体集積装置。
6 . 上記画像用のプロセッサは、 上記第 1 のダイナミ ッ ク型 R A M から上記第 2のダイナ ミ ッ ク型 R A Mへ描画するための画像情報を 該画像用のプロセッサを介して送り、 上記第 2のダイナ ミ ッ ク型 R
A Mに描画された画像情報を該画像用のプロセッサを介して外部に 出力されるこ とを特徴とする請求の範囲第 1項記載の半導体集積装 o
7 . 上記画像用のプロセッサは、
上記第 1 のダイナ ミ ッ ク型 R A Mから命令をフヱ ツチし、 フェ ツ チ終了後に側辺演算開始信号を出力する描画コマン ドフェ ッチ部と. 変換する元絵を所定のライ ン毎に分割したときの、 変換後の始点 と終点の座標の演算を行う側辺演算部と、
上記ライ ンの始点と終点の間を埋めて直線にし、 ァ ドレスづける 演算を行う直線演算部と、
上記第 1 のダイナ ミ ッ ク型 R A Mから画素データを取り込み、 上 記第 2のダイナ ミ ッ ク型 R A Mへのメモリ アクセスを開始し、 描画 ア ドレス及び画素データを書き込む画素演算部と、
上記第 2のダイナ ミ ッ ク型 R A Mの表示データを外部に出力する 表示制御部とからなるこ とを特徴とする特許請求の範囲第 1項記載 の半導体集積装置。
8 . 上記描画コマン ドフェ ッチ部は、 外部のデータ処理装置から入 力された描画開始信号によ り上記第 1 のダイナ ミ ッ ク型 R A Mから 命令をフェ ッチし、 上記フ X ツチ終了後に上記側辺演算部に側辺演 算開始信号を出力し、
上記側辺演算部は、 上記側辺演算開始信号を受けて側辺演算を開 始し、 当該演算終了後に上記直線演算部に直線演算開始信号を出力 するとともに、 上記直線演算部にその演算結果の設定及び次の側辺 演算を開始し、
上記直線演算部は上記直線演算開始信号を受けて直線演算を開始 し、 当該演算終了後に上記画素演算部にメモリアクセス開始信号を 出力するとともに、 その演算結果を上記画素演算部に設定し、 上記画素演算部は、 上記メ モ リアクセス開始信号を受けて、 上記 第 1 のダイナミ ック型 R A Mから画素データを取り込み、 上記第 2 のダイナミ ック型 R A Mへのメモリアクセスを開始し、 描画ア ドレ ス及び画素データを書き込み、
上記表示制御部は、 上記第 2のダイナミ ック型 R A Mの表示デー 夕を外部に出力するこ とを特徴とする特許請求の範囲第 7項記載の 半導体集積装置。
9 . 上記第 2のダイナミ ッ ク型 R A Mは、 上記画素演算部から描画 ア ドレス及び画素データが書き込まれ、 上記表示制御部を介して、 描画された画像情報を外部に出力するこ とを特徴とする請求の範囲 第 7項記載の半導体集積装置。
1 0 . 上記画像用のプロセッサは、
外部のデータ処理装置から入力された描画命令により、 上記第 1 のダイナミ ック型 R A Mから命令をフヱ ツチし、
フェ ッチ終了後に画像演算を行い、
その演算結果を上記第 2のダイナミ ッ ク型 R A Mに描画し、 描画データを外部に出力するこ とを特徴とする請求の範囲第 1項 記載の半導体集積装置。
1 1 . 上記第 1及び第 2のダイナミ ッ ク型 R A Mを構成する上記複 数のダイナミ ッ ク型 R A Mは、 それぞれ複数のバンクから構成され、 同一ア ドレスでアクティブにされるデータ線のビッ 卜数が、 上記第 1のダイナ ミ ッ ク型 R AMと上記第 2のダイナ ミ ッ ク型 R AMとで それぞれ等しいこ とを特徴とする請求の範囲第 2項記載の半導体集 積装置。
1 2. 上記第 1及び第 2のダイナ ミ ッ ク型 R A Mを構成する上記複 数のダイナ ミ ッ ク型 R AMは、 それぞれ複数のバンクから構成され、 同一ア ドレスでアクティブにされるデータ線のビッ 卜数が、 上記第 1 のダイナミ ッ ク型 R AMと上記第 2のダイナ ミ ッ ク型 R AMとで それぞれ等しいこ とを特徴とする請求の範囲第 3項記載の半導体集 積装置。
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