WO1997031318A1 - Mehrprozessor-zentraleinheit - Google Patents

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WO1997031318A1
WO1997031318A1 PCT/DE1997/000216 DE9700216W WO9731318A1 WO 1997031318 A1 WO1997031318 A1 WO 1997031318A1 DE 9700216 W DE9700216 W DE 9700216W WO 9731318 A1 WO9731318 A1 WO 9731318A1
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memory
coupler
address
central unit
bus
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PCT/DE1997/000216
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Harald Luedtke
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Siemens Nixdorf Informationssysteme Ag
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    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0817—Cache consistency protocols using directory methods

Definitions

  • the process relates to modular multiprocessor systems.
  • High-performance computer systems are often designed as multiprocessor systems.
  • a large number of processors is particularly useful for transaction systems such as booking systems and reservation systems in order to achieve a uniform response time behavior.
  • Modules are expediently used which are connected to one another via a common rear wall.
  • Each module hereinafter referred to as the central unit, contains one or more processors which are coupled via a bus system on the rear wall.
  • the memory accessible to the processors can on the one hand be connected to the rear wall as a separate memory module.
  • bus system remains a bottleneck for high-performance computers with multiple processors. Any access outside of the local memory is handled via the bus system. Except in statically configurable process control or transaction systems, it is rarely possible for the majority of the memory accesses to be made to the local memory. For example, even if half of the local memory was accessed on a four-processor computer, the bandwidth of the bus system would have to be twice that of a processor. A transition to eight or sixteen processors is therefore associated with an increase in power which is only very disproportionately low without increasing the bandwidth of the bus system.
  • SCI Standard for Scalable Coherent Interface
  • ISBN 1-55937-222-2 IEEE STD 1596-1992
  • Chap. 1.3.5 proposed to build a two-dimensional lattice structure in which each processor only the other processors can reach in the same row or column.
  • Other connections are described in Chap. 1.4.6 agents referred to as "agents".
  • agents referred to as "agents”.
  • the SCI protocol requires a lot of effort.
  • the object of the invention is therefore to specify a central unit for a multi-computer system which avoids the disadvantages mentioned above.
  • the invention combines direct connections with bus systems and thus allows the number of bus systems to be multiplied and thus to achieve the same effect as a single bus system with a correspondingly multiplied bandwidth.
  • each coupler has a direct connection to another coupler, which is located on additional connections on the module. This means that two assemblies can be connected to a central unit disk, in which four couplers are connected in a ring. In this case, a type of direct connection between the couplers is selected which also permits an indirect connection to the diagonally opposite coupler.
  • a particularly inexpensive solution is possible by restricting the address.
  • low-order bits of the address determine the coupler that accesses the memory.
  • the buffer memory (cache) the sixth (or seventh or eighth etc.) bit is used to select the coupler.
  • This training assumes a number of couplers, which is a power of two.
  • the address resolution on the bus system is achieved in a known manner in that the address is placed on the bus and the coupler having the associated memory completes the bus cycle. This is an addressing of those related Central unit containing memory is not necessary.
  • no changes in the addressing need be made when adding a further central unit through the bus system, since the distribution to the couplers remains the same.
  • central units with two or more groups each of a processor, a memory and a coupler, the processor and memory being connected to exactly one coupler and the couplers to one another, by address restriction of each group, a memory area evenly distributed over the address space is disjointly assigned and each coupler fulfills access to the memory area assigned to its group and fulfills other accesses via the connection to the related coupler.
  • the central units are provided with interfaces in order to set up multiple systems.
  • FIG. 1 shows a central unit according to a preferred embodiment of the invention with two processors, two memories and two couplers, two
  • FIG. 2 shows a combination of two central units to form a virtual four-processor central unit which, with four bus systems, can serve as part of a larger multiprocessor system
  • FIG. 3 shows a combination of four double processor central units to form an eight-fold multiprocessor system connected by means of two bus systems.
  • FIG. 4 shows a combination of four double processor central units to form an eightfold processor disk which can be connected to further eightfold processor disks by means of the eight bus systems.
  • FIG. 1 schematically shows a central unit 10 which has two processors 11, 21, two memories 12, 22 and two couplers 13, 23.
  • the upper group consists of a processor 11, a memory 12 and a coupler 13; the lower group from another processor 21, Memory 22 and coupler 23.
  • Both processors use the same address space and can use the memory of the other processor.
  • a processor transmits the access request to the coupler connected to it. This either uses the directly connected memory or forwards the access request via the connection 18 to the other coupler so that it can be fulfilled by the memory connected there.
  • the dual processor central units could be combined to form multiprocessor systems in that (not shown in FIG. 1) the central unit receives an interface for a common bus system and memory management is added which determines whether the local memory is affected or the bus and thus memory areas of the other central units are to be accessed. If the addressed memory area is neither in the directly connected memory nor in the memory connected to the other coupling units, the memory access is handled via the bus. In particular, if the two memory areas of a central unit fit flush to one another and the memories in each central unit are of the same size, simple table accesses can be used for deciding which connection a coupler uses to access.
  • a different division of the memory is used.
  • the address areas are interlaced and the physical memory is distributed in small units over the address space.
  • This addressing is known as interleaving if one or more processors access memory modules with equal rights, ie memory modules which can be accessed by all processors with the same efficiency and which require a recovery time after an access. This is described, for example, in the book “Digital Systems: Hardware Organization and Design", FJHill and GR Peterson, New York 1973, from Section 14.3 under the keyword “interleaving” described.
  • the technique similar to interleaving and used in the invention is called address interleaving below.
  • the address space is divided into many blocks of the same size, hereinafter referred to as lines.
  • Each line must be at least as large as the amount of data transferred between processor or memory and coupler.
  • this information unit is referred to as the "cache line”.
  • a line is usually a multiple of the word length of the processor used.
  • buffer memories which is always given in practice, however, the word length of the instructions of the processor is irrelevant; For the sake of clarity, the amount of data transferred undivided between the processor or memory and coupler is therefore referred to below as the memory word.
  • the address restriction is now based on a memory word or a multiple thereof.
  • one bit of the binary address is sufficient to determine the memory bank.
  • a number of memory banks is used, which is a power of two, so that the memory bank can be determined by extracting a bit field. Measurements can be used to determine whether entanglement with the last address bits or in larger units is more advantageous.
  • An interleaving for example, 16 times a memory word can be achieved without problems by rewiring the address lines, so that in the following, for the sake of simplicity, the interleaving of addressing on the lowest bit or bits will be made without the invention being limited to this. In contrast to this, interleaving always uses the largest possible distribution, that is to say always the least significant address bits.
  • each memory unit also includes a processor, it serves to provide a central unit which can be combined to form multiprocessor systems in a simple manner and with little loss of power. It initially appears to be unfavorable to entangle the two memories located on the central unit instead of having them adjoin one another.
  • adjacent memory a process that is essentially limited to the area of the memory that is local to the processor can run particularly efficiently. If the memory is limited, however, practically every process must also use the non-local memory via the detour via the connection of the two couplers.
  • the dual processor central unit described so far is combined in various, simultaneously simple and efficient ways to form multicomputer systems. Both the direct interfaces 14, 24 for the point-to-point connection of couplers and the bus interfaces 15 and 25 are suitable for this.
  • Couplers X3 and X4 processors CPU3 and CPU4 and memory MEM3 and MEM4 have a second central unit of the same type.
  • the couplers XI, X2, X3 and X4 are ring connected with each other.
  • the memory is now fourfolded. This can be done in a simple manner by adding a further address bit during the installation, for example using a switch (jumper) on the central unit, so that a single type of central unit can be used both as a double processor and as a quad processor.
  • Each coupler can determine from the two address bits whether the directly connected one, the memory of an adjacent coupler or the memory of an opposite coupler is to be accessed. No comparators are necessary for this; Since only two bits from the address with respect to the two bits that indicate the number of the coupler have to be converted into four bits for the control of the corresponding data paths, this can easily be achieved by means of medium-density integration such as gates, multiplexers and decoders become.
  • one bit of the address possibly inverted by an exclusive or, serves to decide whether the coupler must be addressed on the same central unit or on the other via the interface 14, 24 if the memory cannot be used directly. As shown in FIG.
  • the principle can also be used to form an eightfold disk by coupling the four dual processor central units in a ring shape to the two direct interfaces.
  • the relative power loss caused by the ring-shaped structure is compensated for by the fact that direct connections allow a higher speed than bus systems, so that the eight fach-Platte performs relatively better than eight central units connected by a bus system.
  • the point-to-point connections required for this are known to the person skilled in the art.
  • the connection lines required for this transmit the relevant part of the address concerned and the data. Lines with an open collector that are closed on both sides can easily be used. Since there are no central connections as in bus systems and no arbitration is necessary, such point-to-point connections achieve high operating speeds with a simple structure. If more than three couplers are connected in a ring, there must be a possibility that one coupler can reach another indirectly via an adjacent coupler.
  • group address and acknowledgment lines are provided, which are also designed as point-to-point connections. If a coupler receives a request for which the group address line does not represent its group number, then both the group addresses and all other lines are placed on the other point-to-point connection. Acknowledgment signals are also transmitted in a known manner since the addressed coupler may not be able to immediately process the requests arriving via the point-to-point connections anyway, because its own processor has made a memory request that has not yet been completed.
  • Multiprocessor systems are combined using the bus interfaces 15, 25, in which a variable number of central units is combined.
  • 3 Such an arrangement is shown with four dual processor central processing units.
  • double interleaving based on the processor or cache word width or a multiple thereof, is preferably used in order to determine whether a memory access of the processor is handled via the connection of the two couplers or the Coupler performs the access locally or via the bus 15, 25 connected to it.
  • two bus systems are used, each of which connects the central units.
  • the couplers connected in this way by the bus each provide access to the same storage class with regard to the entanglement.
  • the coupler uses memory managers as a further means to decide whether the address is to the loca ⁇ len leads or is to be requested via the bus system. Comparators for memory addresses or a further, adjustable address interleaving can serve for this purpose. These address managers required for this are known from the production of multiprocessor computers with bus systems.
  • bus systems are available to handle the storage requirements of the central units with each other.
  • a major bottleneck in the previous multi-computer systems is thus eliminated without a significant additional outlay being necessary for controlling the bus systems.
  • FIGS. 2 and 4 If two or four central units of the preferred form are combined to form a four-way or eight-way disk, there are four or eight bus systems in order to handle the data traffic between the central units of the multiprocessor system. If, for example, the bus systems allow up to ten slots for central processing units, computer systems of two with eighty processors can be set up with one and the same dual processor central processing unit module, the computing power increasing almost linearly with the number of processors without a single bus system is a bottleneck.
  • the dual processor central unit of the preferred embodiment also allows the central units to be arranged in such a way that the individual bus systems have a minimal length and do not cross. To do this, other receptacles for the central unit modules are necessary for the maximum expansion levels of 20, 40 and 80 processors; however, the central units remain the same.
  • each bus connection of a central unit is connected to the next but one central unit, four bus systems are provided.
  • the bus systems are terminated on one side by terminations 51, 52.
  • Connection switches 53, 53 connect the four bus segments to two bus systems in the closed state. In the open state, the bus systems are connected to further terminations (not shown), so that four bus systems are created. In this way, the number of bus systems at the customer can be increased in a simple manner and the performance of the system can be increased almost proportionally to the number of central units installed.
  • each of these one-processor central units has a processor, a memory, a coupler and both a bus and a direct connection.
  • the direct interfaces are connected in pairs. Since two processors are now connected by the direct interfaces and two bus systems are present, a transport performance which is more than twice as great as that of a known bus system is achieved.
  • the same one-processor central units can be used for a conventional rear wall with a single bus system, in that the couplers are configured in such a way that they do not use the direct interface and, with the special rear wall, form a computer which can be expanded with two single-processor central units can and nevertheless achieves a high bandwidth, which is considerably less than previously limited by the maximum bandwidth of the bus system.
  • Cache In the case of high-performance computers, buffer memories (cache) are usually provided in order to achieve good processing performance by the central unit. Since these cache memories also capture a substantial part of the locality of data access, the address restriction is more of an advantage. In particular, the granularity is increased to one cache line.
  • Cache Memory belongs to the respective processor and is conceptually (not shown) in the connection between the processor itself and the coupler. The cache controls are often included on the processor chip, so that the processor has a direct connection to the cache memory and the cache is also served by the connection to the coupler by the processor.
  • One of these methods is called "snooping". It consists in that at least the addresses of all operations changing the status of the cache on a bus system are passed on to all cache units simultaneously, so that they can note the new status.
  • This method is also possible in the central unit according to the invention, because each coupler can use the address to determine whether the address is sent to another coupler via a direct connection or is placed on the bus system.
  • a variant of the invention is also possible in which the two bus systems 15 and 25 have separate address lines, but use common data lines. Because a lot of the bus cycles are pure address cycles for cache synchronization, both buses can share the data lines.
  • the dual central processing unit according to the invention with address interleaving doubles the speed of cache comparisons with only 32 further connections to the rear wall.
  • the invention preferably uses a method for cache matching which is referred to as "tagged" or "directory based".
  • a method for cache matching which is referred to as "tagged" or "directory based”.
  • an additional indicator is kept in the respective memory itself, which is set with a reference to the requesting cache when a processor has requested and received a memory word in order to change it. If a second processor accesses the same memory word (cache line), this access to the cache memory of the first processor is redirected or postponed until the cache entry of the first cache memory is invalidated and stored in the main memory memory has been transported back. The delay can be canceled and the access attempt repeated.
  • Considerable data transfer must also be managed with the "directory-based" cache coherent method.
  • the invention makes it possible in a simple manner to distribute it evenly over several bus systems.
  • the preferred variant with two processors, memories, couplers, coupler interfaces and bus interfaces makes it possible to use a single type of central unit to set up systems with from two to eighty processors, without requiring particularly long bus systems or the power the processors are limited by a single bus system.
  • the preferred embodiment of the invention described so far uses a power division of two, i.e. two, four or eight processors per processor slice. However, it is also possible to use three (or more) processors.
  • Two variants are possible.
  • the first variant corresponds to the embodiment with two couplers and also provides the third coupler with a direct interface and a bus interface.
  • the other variant dispenses with a direct interface and a bus interface for the middle coupler. All non-local memory accesses are passed on to one of the neighboring couplers.
  • the number of memory banks is not a power of two, their size for the interleaving will be chosen to be relatively large, so that a comparatively small number of blocks is created.
  • the selection is made by a read-only memory (PROM), the address lines of which the upper address bits are supplied and its data byte represents the number of the interleaved memory bank.
  • PROM read-only memory
  • the content of the read-only memory consists of the 32 values 0, 1, 2, 0, 1, 2, etc., ie the address modulo three.
  • Read-only memories with 16 address lines are available at the required speed so that each group is divided into 65536 lines with three address interleaving. If two of such central processing units are connected to one another, the lowest bit is used for the selection of the central processing unit and address restriction with 6 groups is thus achieved in a simple manner.

Abstract

Zentraleinheiten mit zwei oder mehr Gruppen von je einem Prozessor, einem Speicher und einem Koppler, wobei Prozessor und Speicher mit genau einem Koppler und die Koppler untereinander verbunden sind, durch Adressverschränkung jeder Gruppe ein gleichmäßig überden Adressraum verteilter Speicherbereich disjunkt zugeordnet ist und jeder Koppler einen Zugriff auf den seiner Gruppe zugeordneten Speicherbereich selbst erfüllt und andere Zugriffe über die Verbindung zu dem bezogenen Koppler erfüllt. Die Zentraleinheiten erhalten Schnittstellen, um Vielfachsysteme aufzubauen.

Description

Mehrprozessor-Zentraleinheit
Technisches Gebiet
Das Verfahren betrifft modulare Mehrprozessor-Systeme.
Stand der Technik
Hochleistungs-Rechnersysteme werden häufig als Mehrpro¬ zessorsysteme ausgebildet. Gerade für Transaktionssysteme wie Buchungssysteme und Reservierungssysteme ist eine große Anzahl von Prozessoren nützlich, um ein gleichmäßi- ges Antwortzeit-Verhalten zu erreichen. Zweckmäßigerweise werden dabei Moduln verwendet, die über eine gemeinsame Rückwand miteinander verbunden werden. Jeder Modul, im folgenden als Zentraleinheit bezeichnet, enthält einen oder mehrere Prozessoren, die über ein Bussystem auf der Rückwand gekoppelt werden.
Der für die Prozessoren zugängliche Speicher kann einer¬ seits als eigener Speichermodul mit der Rückwand verbun¬ den werden. Dieses führt jedoch dazu, daß die Bandbreite des Bussystems die Leistungsfähigkeit des Gesamtsystems beschränkt .
Es wurde daher vorgeschlagen, den Speicher auf die Zen¬ traleinheiten zu verteilen und daher auf jeder Zen¬ traleinheit auch Speicher anzuordnen, welcher sowohl von dem Prozessor direkt als auch von den anderen Prozessoren über das Bussystem erreichbar ist. Die jeweiligen Spei¬ cher werden durch Adressübersetzung in den allen Prozes¬ soren gemeinsamen Adressraum abgebildet. Auf Programme oder Daten, welche sich in dem lokalen Speicher befinden, kann besonders schnell und effizient zugegriffen werden. Daher wird dieser Speicher auch als ein einziger zusam¬ menhängender Block in den Adressraum eingebracht .
Dennoch bleibt das Bussystem ein Engpaß bei Höchstlei- stungsrechnern mit mehreren Prozessoren. Jeder Zugriff außerhalb des lokalen Speichers wird über das Bussystem abgewickelt. Außer in statisch konfigurierbaren Proze߬ steuer- oder Transaktionssystemen ist es selten erreich¬ bar, daß der überwiegende Teil der Speicherzugriffe auf den lokalen Speicher erfolgt. Selbst wenn beispielsweise bei einem Vierprozessor-Rechner die Hälfte der Zugriffe auf den lokalen Speicher erfolgte, müsste die Bandbreite des Bussystems doppelt so hoch wie die eines Prozessors sein. Ein Übergang auf acht oder sechzehn Prozessoren ist daher ohne Steigerung der Bandbreite des Bussystems mit einem nur stark unterproportionalem Leistungszuwachs ver¬ bunden.
Ferner ergibt sich ein Problem insofern, als schnelle Bussysteme nicht beliebig lang sein können. Signallauf- zeiten und -Impedanzen beschränken die Buslänge bei den zur Zeit benutzten Frequenzen und Techniken auf etwa 30cm. Bei einer vorgegebenen und nicht wesentlich unter¬ schreitbaren Breite einer Zentraleinheit von 3cm sind da¬ mit maximal 10 Module und damit 10 Prozessoren möglich. Für Hochleistungs-Transaktionsverarbeitungssysteme sind aber eine noch größere Anzahl von Prozessoren erwünscht . Der Beschränkung der Anzahl der Moduln kann dadurch be¬ gegnet werden, daß jeder Zentraleinheits-Modul einen ge- meinsamen Speicher und mehrere Prozessoren enthält. Da jede Zentraleinheit jedoch über den Bus der Rückwand mit dem Speicher auf den anderen Zentraleinheiten verbunden ist, steigt die Last auf dem Bussystem wiederum soweit an, daß der Bus die die Leistung begrenzende Komponente darstellt.
Eine Alternative zu einem durch ein Bussystem gekoppelten Mehrrechnersystem ist ein Mehrrechnersystem, dessen Pro¬ zessoren nach dem IEEE "Standard for Scalable Coherent Interface" (SCI) , IEEE STD 1596-1992 (ISBN 1-55937-222- 2) , verbunden sind. Es handelt sich dabei um Punkt-zu¬ Punkt-Verbindungen von einem zu dem nächsten Prozessor. Damit jeder Prozessor auf den Speicher eines jeden ande¬ ren Prozessors zugreifen kann, definiert SCI ein Trans¬ fer-Protokoll, in dem jeder Prozessor für ihn nicht be- stimmte Pakete an seinen Nachbarn weiterreicht, so daß eine wie in Kap. 1.3.4 des SCI-Dokuments beschriebene Ringstruktur benötigt wird, bei der jeder Prozessor min¬ destens ein Datenpaket puffern kann. Hierdurch entstehen Verzögerungen, die eine beliebige Anzahl von Prozessoren zwar ermöglichen, aber deren Leistung beeinträchtigen. Auch ist hier eine, wenn auch gegenüber Bussystemen höhe¬ re, Bandbreitenbegrenzung gegeben. Daher wird u.a. in Kap. 1.3.5 vorgeschlagen, eine zweidimensionale Gitter¬ struktur aufzubauen, bei der jeder Prozessor lediglich die anderen Prozessoren in derselben Zeile oder Spalte erreichen kann. Andere Verbindungen sind über in Kap. 1.4.6 "agents" genannten Vermittler abzuwickeln. Das SCI- Protokoll bedingt jedoch einen recht hohen Aufwand.
s Aufgabe der Erfindung ist es daher, eine Zentraleinheit für ein Mehrrechner-System anzugeben, welche die oben ge¬ nannten Nachteile vermeidet.
Darstellung der Erfindung
Die Erfindung kombiniert Direktverbindungen mit Bussyste- 0 men und erlaubt damit, die Anzahl der Bussysteme zu ver¬ vielfachen und somit denselben Effekt wie ein einziges Bussystem entsprechend vervielfachter Bandbreite zu er¬ reichen.
Die bevorzugte Lösung besteht darin, daß Baugruppen mit 5 je zwei Prozessoren und zwei getrennten Speichern verwen¬ det werden. Jeder Prozessor greift auf den Hauptspeicher über einen Koppler zu, an den einer der beiden Speicher unmittelbar angeschlossen ist. Jeder Koppler ist mit dem anderen Koppler auf der Baugruppe direkt verbunden und 0 besitzt ferner einen Anschluß an ein Bussystem, so daß Speicherzugriffe, die weder von dem unmittelbar ange¬ schlossenen Speicher noch von dem an dem direkt ange¬ schlossenen Koppler erfüllt werden, über das Bussystem erfolgen. Damit erlaubt diese Lösung auf einfache Art die 25 Verdopplung der Bandbreite der Verbindung der Baugruppen untereinander, indem zwei Bussysteme verwendet werden. In einer Fortbildung der Erfindung hat jeder Koppler eine Direktverbindung zu einem weiteren Koppler, welche auf zusätzlichen Anschlüssen an der Baugruppe liegt . Damit können jeweils zwei Baugruppen zu einer Zentraleinheits- scheibe verbunden werden, bei der vier Koppler ringförmig verbunden sind. In diesem Fall wird eine Art der Direkt¬ verbindung zwischen den Kopplern gewählt, die auch eine indirekte Verbindung zu dem diagonal gegenüberliegenden Koppler zuläßt.
Es wird also erreicht, daß ein ein Bussystem benötigender Speicherzugriff nur das Bussysstem benutzt, an das der Koppler angeschlossen ist, der den benötigten Speicher direkt angeschlossen hat . Die anderen Datenpfade werden über auf der jeweiligen Zentraleinheit befindliche Ver- bindungen geführt. Gleichzeitig ist durch die Verwendung von Bussystemen flexible Erweiterbarkeit und die Anbin¬ dung von Peripherie in bekannter Art möglich.
Dabei ist eine besonders günstige Lösung durch Adressver- schränkung möglich. Hierzu bestimmen niedrigwertige Bits der Adresse den Koppler, der den Speicherzugriff tätigt. Bei zwei Prozessoren pro Zentraleinheit und einer Block¬ größe von 32 Bytes der Pufferspeicher (Cache) dient damit das sechste (oder siebte oder achte usw.) Bit zur Auswahl des Kopplers. Diese Fortbildung geht von einer Anzahl von Kopplern aus, die eine Potenz von zwei ist. Die Adress¬ auflösung auf dem Bussystem wird in bekannter Art dadurch erreicht, daß die Adresse auf den Bus gelegt wird und der den zugehörigen Speicher besitzende Koppler den Buszyklus vollendet. Damit ist eine Adressierung der den bezogenen Speicher enthaltenden Zentraleinheit nicht notwendig. Da¬ mit braucht, wie bei einem Bussystem üblich, beim Hinzu¬ fügen einer weiteren Zentraleinheit durch das Bussystem keine Änderungen in der Adressierung erfolgen, da die Verteilung auf die Koppler gleich bleibt.
Diese Lösung erscheint zunächst wenig vorteilhaft, weil selbst ein Programm geringer Größe, das auf einem Prozes¬ sor ausgeführt wird, nicht nur den an den Koppler des Prozessors direkt angeschlossenen Speicher, sondern auch den an den oder die anderen Koppler angeschlossenen Spei¬ cher benutzt. Indem jedoch Pufferspeicher (cache) vorhan¬ den sind und die Verbindungen zwischen den Kopplern als Punkt-zu-Punkt-Verbindungen besonderes schnell aufgebaut sein können, wird dieser Nachteil durch die leichte Er- weiterbarkeit aufgehoben.
Es handelt sich also um Zentraleinheiten mit zwei oder mehr Gruppen von je einem Prozessor, einem Speicher und einem Koppler, wobei Prozessor und Speicher mit genau ei¬ nem Koppler und die Koppler untereinander verbunden sind, durch Adressverschränkung jeder Gruppe ein gleichmäßig über den Adressraum verteilter Speicherbereich disjunkt zugeordnet ist und jeder Koppler einen Zugriff auf den seiner Gruppe zugeordneten Speicherbereich selbst erfüllt und andere Zugriffe über die Verbindung zu dem bezogenen Koppler erfüllt. Die Zentraleinheiten erhalten Schnitt¬ stellen, um Vielfachsysteme aufzubauen. Kurzbeschreibunσ der Zeichnungen
Es zeigen
Fig. 1 eine Zentraleinheit gemäß einer bevorzugten Ausführungsform der Erfindung mit zwei Prozes- soren, zwei Speichern und zwei Kopplern, zwei
Direktverbindungen und zwei Busanschlüssen,
Fig. 2 eine Kombination von zwei Zentraleinheiten zu einer virtuellen Vierprozessor-Zentraleinheit, die mit vier Bussystemen als Teil eines große- ren Mehrprozessorsystems dienen kann,
Fig. 3 eine Kombination von vier Doppelprozessor- Zentraleinheiten zu einem mittels zweier Bussy¬ steme verbundenen Achtfach-Mehrprozessor- System.
Fig. 4 eine Kombination von vier Doppelprozessor- Zentraleinheiten zu einer achtfach-Prozessor- scheibe, die mittels der acht Bussysteme mit weiteren achtfach-Prozessorscheiben verbunden werden kann.
Detaillierte Beschreibung der Erfindung
In Fig. 1 ist eine Zentraleinheit 10 schematisch darge¬ stellt, die zwei Prozessoren 11, 21, zwei Speicher 12, 22 und zwei Koppler 13, 23 hat. Die obere Gruppe besteht aus einem Prozessor 11, einem Speicher 12 und einem Koppler 13; die untere Gruppe aus einem anderen Prozessor 21, Speicher 22 und Koppler 23. Beide Prozessoren verwenden denselben Adressraum und können den Speicher des jeweils anderen Prozessors benutzen. Zu diesem Zweck übermittelt ein Prozessor den Zugriffswunsch an den an ihn ange- schlossenen Koppler. Dieser verwendet entweder den direkt angeschlossenen Speicher oder gibt den Zugiffswunsch über die Verbindung 18 an den anderen Koppler weiter, auf daß er durch den dort angeschlossenen Speicher erfüllt werden kann.
Für die Verbindung der Koppler untereinander durch Punkt- zu-Punkt-Verbindungen sind verschiedene Techniken ver¬ wendbar. Die oben angegene SCI-Verbindung nach IEEE STD 1596-1992 ist ein Möglichkeit. In der Regel jedoch genügt eine einfachere Verbindung über uni- oder bidirektional betriebene Daten- und Adressleitungen sowie Übernahme- und Quittungssignale, wie sie allgemein bekannt sind. Für den Fall, daß eine indirekte Erreichbarkeit notwendig ist, werden ein oder zwei zusätzliche Adressleitungen verwendet, die angeben, für welchen Koppler die Signale bestimmt sind. Die Signale werden dabei nicht gespei¬ chert, sondern, sofern möglich, direkt auf die Verbindung zu dem nächsten Koppler weitergeschaltet. Die Ausführung einer solchen Schaltung ist dem Fachmann allgemein zu¬ gänglich und wird im weiteren als bekannt vorausgesetzt.
Dabei muß festgelegt sein, welcher Bereich des Adress¬ raums vom ersten Koppler 13 und dem an ihm angeschlosse¬ nen Speicher 12 und welcher zu Koppler 23 und Speicher 22 gehört. Üblicherweise werden jeweils zusammenhängende Speicherbereiche aus dem gesamten Adressraum der Prozes- soren dem Speicher 12 und dem Speicher 22 zugeordnet und durch Adressvergleicher bestimmt. In diesem Fall könnten die Doppelprozessor-Zentraleinheiten zu Mehrprozessor- Systemen kombiniert werden, indem (nicht in Fig. 1 darge- stellt) die Zentraleinheit eine Schnittstelle für ein ge¬ meinsames Bussystem erhält und eine Speicherverwaltung hinzugefügt wird, welche bestimmt, ob der lokale Speicher betroffen ist oder auf den Bus und damit auf Speicherbe¬ reiche der anderen Zentraleinheiten zuzugegriffen werden soll. Liegt der angesprochene Speicherbereich weder im direkt angeschlossenen Speicher noch in dem an die andere Koppeleinheiten angeschlossenen Speicher, so wird der Speicherzugriff über den Bus abgewickelt . Insbesondere dann, wenn die beiden Speicherbereiche einer Zentralein- heit bündig aneinander passen und die Speicher in jeder Zentraleinheit gleich groß sind, können einfache Tabel¬ lenzugriffe für die Entscheidung verwendet werden, über welche Verbindung ein Koppler den Zugriff durchführt.
In der bevorzugten Ausführungsform der Erfindung wird je- doch eine andere Aufteilung des Speichers verwendet. Da¬ bei werden die Adressbereiche verschränkt und der physi¬ kalische Speicher in kleinen Einheiten über den Adress¬ raum verteilt . Diese Adressierung ist als Interleaving bekannt, wenn von einem oder mehreren Prozessoren auf gleichberechtige, d.h. von allen Prozessoren mit gleicher Effizienz zugreifbare Speichermodule, die eine Erholzeit nach einem Zugriff benötigen, zugegriffen wird. Dies wird beispielsweise in dem Buch "Digital Systems: Hardware Or¬ ganisation and Design", F.J.Hill und G.R. Peterson, New York 1973, ab Abschnitt 14.3 unter dem Stichwort "Interleaving" beschrieben. Indem beispielsweise die ge¬ raden Adressen auf eine Speicherbank und die ungeraden Adressen auf eine zweite Speicherbank gelegt werden, kann bei zwei aufeinanderfolgenden Speicherzugriffen während der Erholzeit des ersten Speichers bereits der Zugriff auf den zweiten Speicher erfolgen. Interleaving wird also bislang dazu benutzt, die Erholungszeit von zwei oder mehr Speicherbänken zu kompensieren.
Die dem Interleaving ähnliche, in der Erfindung verwende¬ te Technik wird im folgenden Adressverschränkung genannt. Hierbei wird der Adressraum in viele gleich große Blöcke, im folgenden als Zeilen bezeichnet, eingeteilt. Jede Zei¬ le muß mindestens so groß wie die zwischen Prozessor bzw. Speicher und Koppler übertragene Datenmenge sein. Insbe¬ sondere bei Verwendung von Pufferspeichern (Cache) wird diese Informationseinheit als "Cache-Line" bezeichnet. Eine Zeile ist meistens ein Vielfaches der Wortbreite des verwendeten Prozessors. Bei der, in der Praxis wohl immer gegebenen, Verwendung von Pufferspeichern ist jedoch die Wortbreite der Befehle des Prozessors ohne Bedeutung; da¬ her wird der besseren Übersichtlichkeit halber die unge¬ teilt zwischen Prozessor bzw. Speicher und Koppler über¬ tragene Datenmenge im folgenden als Speicherwort bezeich- net . Die Adressverschränkung erfolgt nun auf Basis eines Speicherworts oder eines Vielfachen davon. In jedem Fall ist bei zweifacher Verschränkung ein Bit der binären Adresse ausreichend, um die Speicherbank zu bestimmen. Gewöhnlicherweise wird eine Anzahl von Speicherbänken verwendet, welche eine Potenz von Zwei ist, so daß die Speicherbank durch Extraktion eines Bitfeldes bestimmt werden kann. Durch Messungen kann ermittelt werden, ob eine Verschränkung mit den letzten Adressbits oder in größeren Einheiten vorteilhafter ist. Eine Verschränkung beispielsweise auf dem 16-fachen eines Speicherwortes ist problemlos durch Umverdrahtung der Adressleitungen er¬ reichbar, so daß im Folgenden der Einfachheit halber von Adressverschränkung auf dem oder den untersten Bits aus- gegen wird, ohne daß die Erfindung hierauf beschränkt ist . Im Gegensatz hierzu benutzt Interleaving immer die größtmögliche Verteilung, also immer die niedrigstwertig¬ sten Adressbits.
Die Adressverschränkung jedoch bei der vorliegenden Er- findung nicht dazu, Erholzeiten des Speichers zu über¬ brücken. Sie dient vielmehr in Kombination damit, daß zu jeder Speichereinheit auch ein Prozessor gehört, dazu, eine Zentraleinheit bereitzustellen, die auf einfache Art und mit geringem Leistungsverlust zu Mehrprozessorsyste- men zusammengeschlossen werden kann. Es erscheint dabei zunächst ungünstig, die beiden auf der Zentraleinheit be¬ findlichen Speicher zu verschränken anstatt aneinander angrenzen zu lassen. Bei aneinander grenzendem Speicher kann ein Prozess, der sich im wesentlichen auf den Be- reich des Speichers beschränkt, der zu dem Prozessor lo¬ kal ist, besonders effizient ablaufen. Bei verschränktem Speicher jedoch muß praktisch jeder Prozess auch den nicht-lokalen Speicher auf dem Umweg über die Verbindung der beiden Koppler benutzen. Da jedoch, wie genauere Un- tersuchungen mit den heute relevanten Betriebssystemen ergeben haben, in der Praxis kaum ein Prozeß auf einen bestimmten Speicherbereich beschränkt werden kann, ist der genannte Vorteil von aneinander bündig anschließenden Speicherbereichen effektiv nicht realisierbar. Die Ver¬ schränkung der Speicher bedeutet damit praktisch keinen Nachteil. Es hat sich vielmehr als Vorteil herausge¬ stellt, sofern die Betriebssoftware gemeinschaftliche Speicherbereiche, insbesondere für das Betriebssystem, benutzt. Bei der bisherigen Anordnung war der Prozessor benachteiligt, der diese Bereiche nicht im lokalen Spei¬ cher hatte. Die Ausfühszeit eines Prozesses war also auf dem einen Prozessor langsamer als auf dem anderen. Dies wird durch die Erfindung vermieden, ohne daß die Gesamt- leistung des Systems leidet.
Die bislang beschriebene Doppelprozessor-Zentraleinheit wird auf verschiedene, gleichzeitig einfache und effizi¬ ente Art zu Mehrrechnersystemen zusammengeschlossen. Hierzu sind sowohl die Direktschnittstellen 14, 24 zur Punkt-zu-Punkt-Verbindung von Kopplern als auch die Bus- Schnittstellen 15 und 25 geeignet.
Wie aus Fig. 1 hervorgeht, wird pro Koppler eine Direkt¬ verbindungsschnittstelle 14 bzw. 24 vorgesehen. Damit können zwei Zentraleinheiten zu einer Zentraleinheit mit vier Prozessoren und vierfach-Interleaving zusammenge¬ schlossen werden, wie in Fig. 2 dargestellt ist. Eine zweite gleichartige Zentraleinheit besitzt die Koppler X3 und X4 , die Prozessoren CPU3 und CPU4 sowie den Speicher MEM3 und MEM4. Die Koppler XI, X2 , X3 und X4 sind ring- förmig miteinander verbunden. Der Speicher wird jetzt vierfach verschränkt . Dies kann in einfacher Weise durch Hinzunahme eines weiteren Adressbits während der Instal¬ lation z.B. durch einen Schalter (Jumper) auf der Zen- traleinheit erfolgen, so daß eine einzige Art von Zen¬ traleinheiten sowohl als Doppelprozessoren als auch als Vierfachprozessoren benutzt werden können. Aus den beiden Adressbits kann jeder Koppler ermitteln, ob auf den di¬ rekt angeschlossenen, den Speicher eines benachbarten Kopplers oder den Speicher eines gegenüberliegenden Kopp- lers zugegriffen werden soll. Hierfür sind keine Verglei¬ cher notwendig; da nur zwei Bits aus der Adresse in Bezug auf die beiden Bits, die die Nummer des Kopplers angeben, in vier Bits für die Ansteuerung der entsprechenden Da- tenpfade umgesetzt werden müssen, kann dies ohne weiteres durch mitteldichte Integration wie Gatter, Multiplexer und Dekoder erreicht werden. Insbesondere dient ein Bit der Adresse, gegebenenfalls durch ein Exklusiv-Oder in¬ vertiert, zur Entscheidung, ob bei nicht direkt benutzba- rem Speicher der Koppler auf derselben Zentraleinheit oder der auf der anderen über die Schnittstelle 14, 24 angesprochen werden muß. Wie in Fig. 4 dargestellt, kann das Prinzip auch zur Bildung einer Achtfach-Scheibe ver¬ wendet werden, indem die vier Doppelprozessor- Zentraleinheiten an den jeweils beiden Direktschnittstel¬ len ringförmig gekoppelt werden. Der durch die ringförmi¬ ge Struktur bedingte relative Leistungsverlust wird da¬ durch ausgeglichen, daß Direktverbindungen eine größere Geschwindigkeit zulassen als Bussysteme, so daß die Acht- fach-Scheibe relativ bessere Leistungen zeigt als acht durch ein Bussystem verbundene Zentraleinheiten.
Die hierzu benötigten Punkt-zu-Punkt-Verbindungen sind dem Fachmann bekannt. Die dazu benötigten Verbindungslei- tungen übermitteln den relevanten Teil der betroffenen Adresse und die Daten. Es können ohne weiteres beidseitig abgeschlossene Leitungen mit offenem Kollektor benutzt werden. Da keine Mittelanschlüsse wie bei Bussystemen vorhanden sind und auch keine Arbitrierung notwendig ist, erreichen solche Punkt-zu-Punkt-Verbindungen bei einfa¬ chem Aufbau hohe Arbeitsgeschwindigkeiten. Falls mehr als drei Koppler ringförmig verbunden sind, muß eine Möglich- keite vorhanden sein, daß ein Koppler einen anderen indi¬ rekt über einen benachbarten Koppler erreicht . Hierzu sind Gruppenadress- und Quittungsleitungen vorgesehen, die gleichfalls als Punkt-zu-Punkt-Verbindungen ausge¬ führt sind. Erhält ein Koppler eine Anfrage, bei der die Gruppenadressleitung nicht seine Gruppennummer darstellt, dann werden sowohl die Gruppenadressen als auch alle an- deren Leitungen auf die andere Punkt-zu-Punkt-Verbindung gelegt . Quittungssignale werden in bekannter Art mit übertragen, da der angesprochene Koppler ohnehin die über die Punkt-zu-Punkt-Verbindungen eintreffenden Anfragen möglicherweise nicht sofort erledigen kann, weil sein ei- gener Prozessor eine Speicher-Anfrage gestellt hat, die noch nicht erledigt ist .
Unter Verwendung der Busschnittstellen 15, 25 werden Mehrprozessor-Systeme kombiniert, bei denen eine variable Anzahl von Zentraleinheiten kombiniert wird. In Fig. 3 ist eine solche Anordnung mit vier Doppelprozessor- Zentraleinheiten dargestellt. Für diese Anordnung wird bevorzugt zweifach-Interleaving, auf Basis der Prozessor¬ oder Cache-Wortbreite oder eines Vielfachen davon, ver- wendet, um zu bestimmen, ob ein Speicherzugriff des Pro¬ zessors über die Verbindung der beiden Koppler abgewik- kelt wird oder der Koppler den Zugriff lokal bzw. über den an ihn angeschlossenen Bus 15, 25 durchführt. Wie in Fig.3 angedeutet, werden zwei Bussysteme benutzt, die je- weils die Zentraleinheiten miteinander verbinden. Die derart durch den Bus verbundenen Koppler bewirken jeweils den Zugriff auf dieselbe Speicherklasse bezüglich der Verschränkung. Der Koppler benutzt also, nachdem auf Ba¬ sis der Verschränkung festgelegt ist, daß der Zugriff nicht durch einen direkt (oder indirekt in einem Ring) verbundenen Koppler erfolgt, Speicherverwalter als weite¬ re Mittel, um zu entscheiden, ob die Adresse zu dem loka¬ len Speicher führt oder über das Bussystem anzufordern ist . Hierzu können Vergleicher für Speicheradressen oder auch eine weitere, einstellbare Adressverschränkung die¬ nen. Diese hierzu benötigten Adressverwalter sind aus der Herstellung von Mehrprozessorrechnern mit Bussystemen be¬ kannt .
In jedem Fall sind mehrfache Bussysteme vorhanden, um die Speicheranforderungen der Zentraleinheiten untereinander abzuwickeln. Damit ist ein wesentlicher Engpaß der bishe¬ rigen Mehrrechner-Systeme beseitigt, ohne daß für die An¬ steuerung der Bussysteme ein wesentlicher Zusatzaufwand notwendig ist. Werden, wie oben und in Fig. 2 bzw. 4 dar- gestellt, zwei oder vier Zentraleinheiten der bevorzugten Form zu einer Vierfach- oder Achtfach-Scheibe kombiniert, so sind vier bzw. acht Bussysteme vorhanden, um den Da¬ tenverkehr zwischen den Zentraleinheiten des Mehrprozeε- sorsystems abzuwickeln. Falls also beispielsweise die Bussysteme bis zu zehn Steckplätze für Zentraleinheiten zulassen, können mit ein und demselben Doppelprozessor- Zentraleinheiten-Modul Rechnersysteme von zwei bei acht¬ zig Prozessoren aufgebaut werden, wobei die Rechenlei- stung fast linear mit der Anzahl der Prozessoren steigt, ohne daß ein einziges Bussystem einen Engpaß darstellt.
Wie sich aus Fig. 2 und 4 ergibt, erlaubt die Doppelpro¬ zessor-Zentraleinheit der bevorzugten Ausführungsform, wie oben bereits implizit vorausgesetzt, auch die Mög- lichkeit, die Zentraleinheiten so anzuordnen, daß die einzelnen Bussysteme minimale Länge haben und sich nicht überkreuzen. Dazu sind zwar für die maximalen Ausbaustu¬ fen von 20, 40 und 80 Pprozessoren andere Aufnahmen für die Zentraleinheiten-Moduln notwendig; die Zentraleinhei- ten bleiben jedoch dieselben.
In der Anordnung nach Fig. 3 kann zudem, indem die Di¬ rektverbindungen benachbarter Zentraleinheiten jeweils paarweise verbunden werden, auch mit einer linearen An¬ ordnung eine Kombination von bis zu acht Vierfach- Scheiben erreicht werden, indem lediglich die verbindende Rückwand entsprechend gestaltet wird. Dabei kann einer¬ seits, wie in Fig. 3 dargestellt, mit zwei Bussystemen gearbeitet werden, wobei jeweils zwei Koppler einer Vier- fach-Scheibe denselben Bus benutzen. Lediglich ist in dieser Schaltungsart die Anzahl der Prozessoren auf 4, 8, 12 oder 16 eingeschränkt . Dabei kann die Rückwand von vornherein die Stecker und Verbindungen dieser Art auf¬ weisen; die Firmware-Konfigurierung der Zentraleinheiten entscheidet darüber, ob die Direktverbindungen zu den an¬ deren Moduln verwendet werden. Der Kunde kann also zu¬ nächst durch einzelne Zentraleinheiten, also in Zweier¬ schritten bezogen auf Prozessoren, sein System erweitern. Sind eine gerade Anzahl von Prozessoren vorhanden, so können diese in Vierfach-Scheiben von je zwei Prozessoren umkonfiguriert werden.
Durch eine Verbesserung der Rückwand, bei der, wie in Fig. 5 schematisch dargestellt, jeder Busanschluß einer Zentraleinheit mit der übernächsten Zentraleinheit ver- bunden ist, werden vier Bussysteme bereitgestellt. Damit wird die volle Leistung bei Vierfach-Scheiben erreicht. Die Bussysteme werden auf einer Seite durch Abschlüsse 51, 52 abgeschlossen. Verbindungsschalter 53, 53 verbin¬ den im geschlossenen Zustand die vier Bussegmente zu zwei Bussystemen. Im geöffneten Zustand werden die Bussysteme mit (nicht gezeigt) weiteren Abschlüssen verbunden, so daß vier Bussysteme entstehen. Damit kann beim Kunden auf einfache Art die Anzahl der Bussysteme gesteigert und da¬ mit die Leistung des Systems nahezu proportional zur An- zahl der installierten Zentraleinheiten gesteigert wer¬ den.
Mit dieser Rückwand ist auch eine einfache Variante der Zentraleinheit möglich, die durch Verteilung der bislang beschriebenen Doppelprozessor-Zentraleinheit auf zwei Mo- duln erreicht wird. Jeder dieser Einprozessor- Zentraleinheiten hat einen Prozessor, einen Speicher, ei¬ nen Koppler und sowohl einen Bus- als auch einen Di¬ rektanschluß. Als verbindenden Rückwand wird eine Anord- nung nach dem oberen Teil der Fig. 5, jedoch mit festen Abschlüssen anstelle der Schalter, verwendte, so daß phy¬ sisch eine einzige Reihe vorliegt, die aber zwei getrenn¬ te Bussysteme bedient. Die Direktschnittstellen werden paarweise miteinander verbunden. Indem nunmehr je zwei Prozessoren durch die Direktschnittstellen verbunden und zwei Bussysteme vorhanden sind, wird eine mehr als dop¬ pelte so große Transportleistung gegenüber einen bekann¬ ten Bussystem erreicht. Dieselben Einprozessor¬ zentraleinheiten können für eine herkömmliche Rückwand mit einem einzigen Bussystem verwendet werden, indem die Koppler derart konfiguriert werden, daß sie von der Di¬ rektschnittstelle keinen Gebrauch machen, und mit der speziellen Rückwand einen Rechner bilden, der mit jeweils zwei Einprozessorzentraleinheiten erweitert werden kann und dennoch eine hohe, eheblich weniger als bislang durch die maximale Bandbreite des Bussystems begrenzte Band¬ breite erreicht .
Bei Hochleistungsrechnern sind üblicherweise Pufferspei¬ cher (Cache) vorzusehen, um eine gute Verarbeitungslei- stung der Zentraleinheit zu erreichen. Da diese Cache- Speicher auch einen wesentlichen Teil der Lokalität von Datenzugriffen auffangen, stellt sich die Adressver¬ schränkung eher als Vorteil dar. Insbesondere wird dabei die Granularität auf eine Cache-Zeile erhöht. Cache- Speicher gehören zum jeweiligen Prozessor und liegen kon- zeptuell (nicht gezeichnet) in der Verbindung zwischen Prozessor selbst und Koppler. Die Cache-Steuerungen sind häufig auf dem Prozessorchip mit enthalten, so daß der Prozessor eine Direktverbindung zu dem Cache-Speicher hat und der Cache von der Verbindung zum Koppler durch den Prozessor mitbedient wird.
Für Cache-Systeme gibt es zwei bevorzugt benutzte Verfah¬ ren, um bei einem gemeinsamen Adressraum eine virtuelle gleichzeitige Verfügbarkeit aller Speicherinhalte, d.h. einen uniformen Speicher, für alle Prozessoren zu errei¬ chen. Hinweise hierzu finden sich beispielsweise in dem Artikel "A Class of Compatible Cache Consistency Proto- cols and their Support by the IEEE Futurebus" von P. Sweazey and A.J. Smith, Proc. 13th Int. Symp. on Computer Architecture, IEEE 1986.
Das eine dieser Verfahren wird mit "snooping" bezeichnet. Es besteht darin, daß zumindest die Adressen aller den Status des Cache verändernden Operationen auf einem Bus- system gleichzeitig an alle Cacheeinheiten weitergegeben werden, so daß diese den neuen Status notieren können. Dieses Verfahren ist auch bei der Zentraleinheit nach der Erfindung möglich, weil jeder Koppler anhand der Adresse bestimmen kann, ob die Adresse über eine Direktverbindung an einen anderen Koppler gesendet oder auf das Bussystem gelegt wird. In diesem Fall ist auch eine Variante der Erfindung möglich, bei der die beiden Bussysteme 15 und 25 zwar getrennte Adressleitungen haben, aber gemeinsame Datenleitungen benutzen. Da ein Großteil der Buszyklen reine Adresszyklen zum Cache-Abgleich sind, können beide Busse die Datenleitungen teilen. Da die Adressbusse wei¬ terhin überwiegend 32 Bit breit sind, Datenbusse aber mindestens 64, meist 128 oder 256 Bit breit sind, kann so eine erhebliche Anzahl von Anschlüssen eingespart werden, ohne daß eine signifikante Verschlechterung der Leistung erfolgt. Beziehungsweise erreicht die erfindungsgemäße Doppel-Zentraleinheit mit Adressverschränkung eine Ver¬ dopplung der Geschwindigkeit von Cache-Abgleichen mit nur 32 weiteren Anschlüssen an die Rückwand.
Bevorzugt wird mit der Erfindung jedoch ein Verfahren zum Cache-Abgleich verwendet, welches als "tagged" oder "directory based" bezeichnet wird. Hierbei wird im jewei¬ ligen Speicher selbst ein zusätzlicher Indikator geführt, der mit einem Verweis auf den anfordernden Cache gesetzt wird, wenn ein Prozessor ein Speicherwort angefordert und erhalten hat, um es zu verändern. Greift ein zweiter Pro¬ zessor auf dasselbe Speicherwort (Cache-Line) zu, so wird dieser Zugriff auf den Cache-Speicher des ersten Prozes- sors umgelenkt oder aufgeschoben, bis der Cache-Eintrag des ersten Cache-Speichers invalidiert und in den Haupt¬ speicher zurücktransportiert worden ist. Der Aufschub kann durch Abbruch und Wiederholung des Zugriffsversuchs erfolgen. Auch beim "directory based" Cache-Koheränz- Verfahren ist ein erheblicher Datentransfer zu bewälti¬ gen. Die Erfindung erlaubt es auf einfache Art, diesen gleichmäßig über mehrere Bussysteme zu verteilen. Weitere Hinweise für die Verwendung von "directory-based" Cache- Koheränz-Verfahren finden sich z.B in dem Artikel "Torus with slotted rings architecture for a cache-coherent mul- tiprozessor" , Proc. 1994 Int. Conf . on Parallel and Distributed Systems, S. 76-81, IEEE Comp. Soc. Press 1994.
Insbesondere die bevorzugte Variante mit zwei Prozesso¬ ren, Speichern, Kopplern, Kopplerschnittstellen und Bus¬ schnittstellen erlaubt es also, mit einem einzigen Typ von Zentraleinheit Systeme mit von zwei bis achtzig Pro¬ zessoren aufzubauen, ohne daß besonders lange Bussysteme benötigt werden oder die Leistung der Prozessoren durch ein einziges Bussystem begrenzt wird.
Die bislang beschriebene bevorzugte Ausführungsform der Erfindung verwendet eine Aufteilung nach Potenzen von zwei, d.h. zwei, vier oder acht Prozessoren pro Prozes- sorscheibe. Es ist jedoch auch möglich, drei (oder mehr) Prozessoren zu verwenden. Hierbei sind zwei Varianten möglich. Die erste Variante entspricht der Ausführungs- form mit zwei Kopplern und versieht auch den dritten Koppler mit einer Direktschnittstelle und einer Bus- Schnittstelle. Die andere Variante verzichtet für den mittleren Koppler auf eine Direktschnittstelle und eine Busschnittstelle. Alle nicht lokalen Speicherzugriffe werden an einen der benachbarten Koppler weitergegeben.
Sofern die Anzahl der Speicherbänken keine Potenz von Zwei ist, wird man deren Größe für das Interleaving rela¬ tiv groß wählen, so daß eine vergleichsweise geringe An¬ zahl von Blöcken entsteht. Die Auswahl erfolgt durch ei¬ nen Festwertspeicher (PROM) , dessen Adressleitungen mit den oberen Adressbits versorgt werden und dessen Daten¬ byte die Nummer der verschränkten Speicherbank darstellt . Bei drei Gruppen und 5 Adressbits besteht der Inhalt des Festwertspeichers aus den 32 Werten 0, 1, 2, 0, 1, 2 , u.s.w., d.h. die Adresse modulo drei. Festwertspeicher mit 16 Adressleitungen sind in der benötigten Geschwin¬ digkeit verfügbar, so daß bei dreifacher Adressverschrän¬ kung jede Gruppe in 65536 Zeilen aufgeteilt wird. Werden zwei von solchen Zentraleinheiten miteinander verbunden, so wird das unterste Bit für die Auswahl der Zentralein¬ heit verwendet und so eine Adressverschränkung mit 6 Gruppen auf einfache Art erreicht.

Claims

Patentansprüche
1. Zentraleinheit (10) mit mindestens zwei Gruppen von je einem Prozessor (11, 21) , einem Koppler (13, 23) , einem Speicher (12, 22) und einer Busschnittstelle (15, 25) , wobei
- jeder Koppler (13, 23) mit dem Prozessor (11, 21) , dem Speicher (12,22) und der Busschnittstelle
(15,25) seiner Gruppe sowie mit mindestens einem Koppler einer anderen Gruppe direkt sowie mit jedem anderen Koppler zumindest indirekt verbunden ist,
- die Prozessoren (11, 21) einen gemeinsamen Adress¬ raum haben und der Koppler einen Speicherzugriff des direkt angeschlossene Prozessors anhand einer AdressZuordnung, basierend auf der von dem Prozes- sor übergebenen Adresse,
* von dem direkt angeschlossenen Speicher (12, 22) erfüllt,
* an einen anderen Koppler (13, 23) zwecks Zugriff auf den dort zugreifbaren Speicher (12, 22) wei- terleitet,
* oder über die Busschnittstelle (15, 25) durch¬ führt .
2. Zentraleinheit nach Anspruch 1 mit drei oder mehr
Gruppen, wobei mindestens ein Koppler mit zwei ande- ren Kopplern direkt derart verbunden ist, daß die
Koppler eine Reihe oder einen Ring bilden und ein
Koppler einen nicht direkt verbundenen Koppler mit- tels eines direkt verbundenen Koppler adressieren und zur Erfüllung eines Speicherzugriffs in gleicher Art wie einen direkt angeschlossenen Koppler veranlassen kann.
3. Zentraleinheit nach Anspruch 1 oder 2, wobei die Zen¬ traleinheit zusätzlich zwei Direktschnittstellen auf¬ weist, die mit je einem Koppler verbunden sind, und die Koppler derart konfiguriert werden können, daß bei paarweiser Verbindung der Direktschnittstellen zweier gleicher Zentraleinheiten eine virtuelle Zen¬ traleinheit mit mindestens vier Gruppen, ringförmig verbundenen Kopplern und vier Busschnittstellen ent¬ steht.
4. Zentraleinheit (10) mit einem Prozessor (11) , einem Koppler (13), einem Speicher (12) , einer Busschnitt¬ stelle (15) und einer Direktschnittstelle (14) , wobei
- der Koppler (13) mit dem Prozessor (11) , dem Spei¬ cher (12) , der Busschnittstelle (15) und der Di¬ rektschnittstelle (14) verbunden ist,
- die Direktschnittstelle (14) mit genau einer Di¬ rektschnittstelle einer zweiten gleichartigen Zen¬ traleinheit verbindbar ist,
- der Koppler einen Speicherzugriff des Prozessors anhand einer AdressZuordnung, basierend auf der von dem Prozessor übergebenen Adresse,
* von dem Speicher (12, 22) erfüllt, * über die Direktschnittstelle (14, 24) an einen Koppler einer gleichartigen Zentraleinheit zwecks Zugriff auf den dort angeschlossenen Speicher weiterleitet,
* oder über die Busschnittstelle (15, 25) durch¬ führt .
5. Zentraleinheit nach einem der Ansprüche 1 bis 4 , wo¬ bei die AdressZuordnung jeden Speicher als zusammen¬ hängenden Block in den gemeinsamen Adressraum abbil- det .
6. Zentraleinheit nach einem der Ansprüche 1 bis 4, wo¬ bei die Adresszuordnung durch Adressverschränkung er¬ folgt, indem jeder Speicher auf mindestens zwei nicht aneinander grenzende Teile des Adressraums verteilt wird.
7. Zentraleinheit nach einem der Ansprüche 1 bis 5, wo¬ bei die Adresszuordnung für die Koppler durch Adress¬ verschränkung erfolgt und der so adressierte Koppler bestimmt, ob die Adresse zu dem direkt angeschlosse- nen Speicher gehört und andernfalls über die durch das Bussystem vorgegebene Adressauflösung den Spei¬ cherzugriff tätigt.
8. Zentraleinheit nach Anspruch 6 oder 7, wobei die Adressverschränkung durch Extraktion eines Bitfeldes der binär dargestellten Adresse erfolgt.
9. Zentraleinheit nach Anspruch 8, wobei die Zuordnung durch Adressverschränkung über die Adressbits der höchsten Wertigkeit erfolgt, welche einen die Zuord¬ nung enthaltenden Speicher adressieren.
10. Zentraleinheit nach einem der vorhergehenden Ansprü¬ che, wobei j e zwei Bussysteme getrennte Adress- und Steuerleitungen, jedoch gemeinsame Datenleitungen verwenden, welche über Umschalter und Zugriffsteue¬ rungen bei Bedarf von dem jeweiligen Bus benutzt wer¬ den.
11. Zentraleinheit nach einem der vorherigen Ansprüche, wobei die Direktschnittstelle (14) nicht funktionsfä¬ hig ist, jedoch durch Hinzufügen von Bauelementen an dafür vorgesehenen Stellen funktionsfähig machbar ist .
12. Anordnung von mindestens zwei gleichen Zentralemhei- ten nach einem der Ansprüche 3 bis 11, wobei die Di¬ rektschnittstellen unterschiedlicher Zentraleinheiten paarweise miteinander verbunden sind.
13. Anordnung von gleichen Zentraleinheiten nach einem der vorhergehenden Ansprüche, wobei mindestens zwei getrennte Bussysteme die Busschnittstellen der Zen¬ traleinheiten verbinden.
14. Anordnung von gleichen Zentraleinheiten nach Anspruch 13, wobei die Zentraleinheiten m einer Reihe ange¬ ordnet sind und eine Busschnittstelle einer Zen- tralemheit mit der Busschnittstelle der jeweils übernächsten Zentraleinheit verbunden ist.
15. Anordnung nach Anspruch 14, wobei ein Schalter vor¬ handen ist, durch den zwei Bussysteme zu einem einzi¬ gen verbindbar sind.
16. Anordnung nach Anspruch 15, wobei der Schalter die benachbarten Enden der Bussysteme anstelle von Ab¬ schlüssen verbindet .
17. Anordnung nach einem der Ansprüche 13 bis 16, wobei soviele Bussysteme verwendet werden, daß jede Schnittstelle einer Zentraleinheit mit einem Bussy- stem verbunden ist und kein Bussystem zwei Bus- schnittstellen derselben Zentraleinheit verbindet .
18. Rückwand zur Verbindung mehrerer Zentraleinheiten in einer Anordnung nach den Ansprüchen 12 bis 17.
19. Betriebsverfahren für eine Zentraleinheit nach einer der Ansprüche 1 bis 11, wobei die Zentraleinheit ei¬ nen Pufferspeicher (Cache) aufweist, dessen Kohärenz durch Schnüffeln (snooping) erreicht wird, indem je¬ der Koppler die von ihm auf dem direkt angeschlosse¬ nen Speicher durchgeführten Speicherzugriffe auf dem mit ihm direkt verbundenen Bus bekanntgibt und sei¬ nerseits eine auf dem Bus erscheinende Adresse gemäß der Adresszuordnung entweder dem direkt angeschlosse¬ nen Prozessor oder über eine Direktverbindung an ei¬ nen anderen Koppler weiterreicht .
20. Betriebsverfahren für eine Zentraleinheit nach einer der Ansprüche 1 bis 11, wobei die Zentraleinheit ei¬ nen Pufferspeicher (Cache) aufweist, dessen Kohärenz durch Verweise (directories) erreicht wird.
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