WO1991018395A1 - Bidimensional array of counter circuits - Google Patents

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Abstract

In a circuit array with M-rows and N-columns a logical element (10) is arranged at each intersection between a row and a column. The first input of the logical element is connected to a corresponding row (m; element of M) and its second input is connected to a corresponding column (n; element of N). With the output of the first logical element is connected the input of a counter (20) which continues to count or maintains its previous value when a timing signal is generated, depending on the output signal of the first logical element.

Description

ZWEIDIMENSIONALES ZÄHLERSCHALTUNGSARRAY TWO DIMENSIONAL COUNTER ARRAY
Die Erfindung betrifft ein zweidimensionales Schaltungsarray insbesondere zur Verwendung in einer Datenverarbeitungsan¬ lage.The invention relates to a two-dimensional circuit array, in particular for use in a data processing system.
Zweidimensionale Schaltungsarrays sind bekannt. Zum Beispiel werden in Halbleiterspeichern eine Vielzahl von Speicherzel¬ len in einer zweidimensionalen Matrix mit z.B. X-Zeilenlei- tungen und Y-Spaltenleitungen angeordnet. Durch Auswahl einer bestimmten x-Zeilenleitung und einer bestimmten y- Spaltenleitung, d.h. durch Vorgabe einer bestimmten Adresse können Daten in der mit dieser Adresse angesprochenen Speicherzelle abgespeichert und wieder ausgelesen werden. An jedem Kreuzungspunkt einer Zeilen- und einer Spaltenleitung sind die beiden Eingänge eines UND-Gatters angeschlossen, dessen Ausgang mit einer Speicherzelle verbunden ist. Um eine Information in eine bestimmte Speicherzelle zu schrei¬ ben, legt man die entsprechende Adresse an, und es wird wahlweise eine Information z.B. binär 0 oder binär 1 in die Speicherzelle eingeschrieben. Ein derartiger Halbleiter¬ speicher ist z.B. beschrieben in dem Fachbuch "Halbleiter- Schaltungstechnik", Tietze, Schenk, Nachdruck der dritten Auflage, Springer Verlag, 1976, Seiten 525-527 (Kapitel 17.5.1), Wenn unter einer Adresse nicht ein Bit sondern n-Bit gespei¬ chert werden sollen, werden unter jeder Adresse n Speicher¬ zellen untergebracht und- n parallele Schreib- und Leselei- tungen verwendet.Two-dimensional circuit arrays are known. For example, a multiplicity of memory cells are arranged in semiconductor memories in a two-dimensional matrix with, for example, X row lines and Y column lines. By selecting a specific x row line and a specific y column line, ie by specifying a specific address, data can be stored in the memory cell addressed with this address and read out again. At each crossing point of a row and a column line, the two inputs of an AND gate are connected, the output of which is connected to a memory cell. In order to write information into a specific memory cell, the corresponding address is created and information, for example binary 0 or binary 1, is optionally written into the memory cell. Such a semiconductor memory is described, for example, in the specialist book "semiconductor circuit technology", Tietze, Schenk, reprint of the third edition, Springer Verlag, 1976, pages 525-527 (chapter 17.5.1), If, instead of one bit, n-bits are to be stored under an address, n memory cells are accommodated under each address and n parallel write and read lines are used.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein zweidimensionales Schaltungsarray bereitzustellen und ein Verfahren zur Verwendung dieses Schaltungsarrays anzugeben, mit dem an das Schaltungsarray angelegte Datenwörter über¬ prüft werden können.The object of the present invention is to provide a two-dimensional circuit array and to specify a method for using this circuit array with which data words applied to the circuit array can be checked.
Gelöst wird diese Aufgabe mit den Merkmalen der unabhängigen Ansprüche 1 bzw. 15. In den Unteransprüchen sind bevorzugte Ausführungsformen der Erfindung angegeben.This object is achieved with the features of independent claims 1 and 15. Preferred embodiments of the invention are specified in the subclaims.
Der Einsatz von Zählern bei der erfindungsgemäßen Vorrich¬ tung hat den Vorteil, daß unter jeder Adresse im Gegensatz zu einer einzelnen Speicherzelle mehr als 1 Bit abgespei- chert werden kann. Außerdem kann bei Einsatz eines 8-Bitzäh- lers unter jeder Adresse ein Datenwort mit einem Binärwert von 0 bis 255 gespeichert werden.The use of counters in the device according to the invention has the advantage that, in contrast to an individual memory cell, more than 1 bit can be stored under each address. In addition, if an 8-bit counter is used, a data word with a binary value from 0 to 255 can be stored under each address.
Die vorliegende Erfindung hat außerdem den Vorteil, daß ab- hängig von der gewünschten Verwendung ein spezielles Ver¬ knüpfungsglied eingesetzt wird. Bevorzugt ist der Einsatz eines UND-Gliedes oder eines NAND-Gliedes. Jedoch können auch ODER-, NOR-, ÄQUIVALENZ- oder ANTIVALENZ-Glieder einge¬ setzt werden.The present invention also has the advantage that, depending on the desired use, a special link is used. The use of an AND gate or a NAND gate is preferred. However, OR, NOR, EQUIVALENCE or ANTIVALENCE elements can also be used.
Bei Einsatz von z.B. synchronen Zählern wird ein gemeinsames Taktsignal an alle synchronen Zähler angelegt. Abhängig von dem Ausgangssignal des Verknüpfungsglieds, das eine be¬ stimmte Verknüpfung zwischen den an den Zeilenleitungen und Spaltenleitungen liegenden Datenwörtern bildet, wird mit je¬ dem Taktimpuls der Zähler z.B. entweder inkrementiert, de- krementiert oder er behält seinen vorherigen Zählerstand bei.When using, for example, synchronous counters, a common clock signal is applied to all synchronous counters. Depending on the output signal of the logic element, which forms a specific link between the data words located on the row lines and column lines, the counter is either incremented with each clock pulse, for example, increments or maintains its previous counter reading.
Gemäß einer besonders bevorzugten Ausführungsform ist die Schrittweite, mit der der Zähler hoch- bzw. heruntergezählt werden kann, beliebig einstellbar, d.h. die Schrittweite kann auch größer als 1 sein. In dieser Ausführungsform weist der Zähler beispielsweise eine Kombination aus einer Rechen¬ einheit (ALU) und mindestens einem Register auf.According to a particularly preferred embodiment, the step size with which the counter can be counted up or down can be set as desired, i.e. the step size can also be greater than 1. In this embodiment, the counter has, for example, a combination of an arithmetic unit (ALU) and at least one register.
Gemäß einer bevorzugten Ausführungsform der Erfindung ist der Ausgang des Zählers mit einem ersten Eingang eines Ver¬ gleichers verbunden. Abhängig von einem fest eingestellten Vergleichswert oder einem vorzugsweise über einen zweiten Eingang des Vergleichers eingebbaren Vergleichswert liefert der Vergleicher ein entsprechendes Ausgangssignal. Das Aus¬ gangssignal gibt an, ob der Zählerstand größer, gleich oder kleiner als der Vergleichswert ist.According to a preferred embodiment of the invention, the output of the counter is connected to a first input of a comparator. Depending on a fixed comparison value or a comparison value that can preferably be entered via a second input of the comparator, the comparator delivers a corresponding output signal. The output signal indicates whether the counter reading is greater than, equal to or less than the comparison value.
in einer weiteren bevorzugten Ausführungsform der Erfindung wird der Ausgang jedes Zählers und/oder jedes Vergleichers des zweidimensionalen Schaltungsarrays an eine gemeinsame Auswertelogik übergeben. Diese Auswertelogik ist vorzugs¬ weise ein Prioritätencodierer. Besonders bevorzugt ist die Auswertelogik mit einem Speicher verbunden, in dem abhängig von dem Zählerstand zu einem bestimmten Zeitpunkt und einem Vergleichsergebnis, das von dem Vergleicher geliefert wird, eine Information gespeichert wird, z.B. die Adresse des Kreuzungspunkts, an der der Vergleicher ein Ausgangssignal liefert, das anzeigt, daß der Zählerstand größer als der Vergleichswert ist.In a further preferred embodiment of the invention, the output of each counter and / or each comparator of the two-dimensional circuit array is transferred to a common evaluation logic. This evaluation logic is preferably a priority encoder. The evaluation logic is particularly preferably connected to a memory in which, depending on the counter reading at a specific point in time and a comparison result provided by the comparator, information is stored, e.g. the address of the cross point at which the comparator provides an output signal that indicates that the count is greater than the comparison value.
In einer weiteren bevorzugten Ausführungsform sind die Aus¬ gänge des Zählers mit den Eingängen eines Maximalwertdetek- tors verbunden. Durch Überprüfung z.B. der Leitung (Leitun¬ gen) , die dem höchsten Bit, (den höchsten Bits) entspricht, kann auf einf che Weise der oder die. Zähler mit dem oder den größten Zählerständen ermittelt werden.In a further preferred embodiment, the outputs of the counter are connected to the inputs of a maximum value detector. By checking, for example, the line (lines) which corresponds to the highest bit (the highest bits), can in a simple manner. Counters with the largest counter reading (s) can be determined.
Besonders bevorzugt wird ein Array als 4 x 4 Matrix aufge¬ baut.An array is particularly preferably constructed as a 4 × 4 matrix.
Das erfindungsgemäße Verfahren unter Verwendung der erfin¬ dungsgemäßen Vorrichtung hat den Vorteil, daß einzelne Da¬ tenworte einer großen Datenwort enge sehr rasch durch Ver¬ knüpfung mit bestimmten Vergleichskriterien auf ihren Über¬ einstimmungsgrad hin untersucht werden können.The method according to the invention using the device according to the invention has the advantage that individual data words of a large data word can be examined very quickly for their degree of agreement by linking them with certain comparison criteria.
Durch Eingabe eines vorgebbaren Vergleichswertes ist es fer¬ ner möglich, eine Selektion der Datenwortmenge vorzunehmen, wobei nicht nur 100%-ige Übereinstimmung zugelassen, sondern auch eine Übereinstimmung von z.B. 90 % als ausreichend an¬ gesehen wird. Gemäß einer besonders bevorzugten Ausführungs¬ form wird das Verfahren solange mit weiteren Vergleichskri¬ terien wiederholt, bis die Datenwortmenge auf die gewünschte Anzahl reduziert wird.By entering a predefinable comparison value, it is also possible to make a selection of the data word set, not only permitting 100% agreement, but also a match of e.g. 90% is regarded as sufficient. According to a particularly preferred embodiment, the method is repeated with further comparison criteria until the amount of data words is reduced to the desired number.
Die Erfindung wird nachstehend anhand von Beispielen und der Zeichnung näher erläutert. Es zeigen:The invention is explained in more detail below with the aid of examples and the drawing. Show it:
Fig. 1 eine schematische Anordnung des erfindungsgemäßen zweidimensionalen Schaltungsarrays, undFig. 1 is a schematic arrangement of the two-dimensional circuit array according to the invention, and
Fig. 2 eine Einzelheit von Fig. l.Fig. 2 shows a detail of Fig. L.
Das beispielhaft in Fig. 1 dargestellte erfindungsgemäße Schaltungsarray besteht aus einer 4 x 4 Matrix. Es weist also vier Zeilenleitungen 1 bis 4 und vier Spaltenleitungen 1 bis 4 auf. An jedem Kreuzungspunkt einer Zeile mit einer Spalte ist ein Verknüpfungsglied mit zwei Eingängen angeord- net, dessen erster Eingang mit einer entsprechenden Zeile und dessen zweiter Eingang mit einer entsprechenden Spalte verbunden ist. Das Verknüpfungsglied ist in dem Ausführungs- beispiel ein UND-Gatter. Der Ausgang, jedes Verknüpfungsglie¬ des ist mit einem Eingang E eines zugehörigen Zählerbaustei- nes 20 verbunden. Jeder Zählerbaustein 20 weist ferner einenThe circuit array according to the invention shown by way of example in FIG. 1 consists of a 4 × 4 matrix. It therefore has four row lines 1 to 4 and four column lines 1 to 4. At each crossing point of a row with a column there is a logic element with two inputs, the first input of which is connected to a corresponding row and the second input of which is connected to a corresponding column. The link is in the execution example of an AND gate. The output of each logic link is connected to an input E of an associated counter module 20. Each counter module 20 also has one
Takteingang T und einen Ausgang A auf.Clock input T and an output A.
Bei einer Weiterbildung der in Fig. 1 dargestellten Ausfüh¬ rungsform der Erfindung sind am Eingang der Zeilenleitungen und der Spaltenleitungen jeweils Adressendecodierer (nicht dargestellt) angeordnet. Außerdem ist ein eigener Taktgene- rator (nicht dargestellt) vorhanden, oder es wird ein System-Taktsignal den Zählerbausteinen 20 zugeführt. Abhän¬ gig von dem Ausgangssignal des Verknüpfungsglieds, im vor¬ liegenden Fall ein UND-Gatter 10 wird jeder Zählerbaustein 20 jeweils dann inkrementiert, wenn sowohl die zugehörige Zeilenleitung als auch die zugehörige Spaltenleitung mit einem bestimmten elektrischen Signal angesteuert werden. An¬ dernfalls behält der Zählerbaustein seinen vorherigen Zäh¬ lerstand bei.In a development of the embodiment of the invention shown in FIG. 1, address decoders (not shown) are arranged at the input of the row lines and the column lines. There is also a separate clock generator (not shown), or a system clock signal is supplied to the counter modules 20. Depending on the output signal of the logic element, in the present case an AND gate 10, each counter module 20 is incremented when both the associated row line and the associated column line are driven with a specific electrical signal. Otherwise the counter module maintains its previous counter status.
im Betrieb werden zu Beginn sämtliche Zählerbausteine 20 mit einem RESET-Signal z.B. auf 0 zurückgesetzt. Anschließend werden während einer bestimmten Zeitdauer oder abhängig von einer bestimmten Anzahl von Vergleichskriterien die Zeilen¬ leitungen und die Spaltenleitungen nacheinander mit Signalen beaufschlagt und am Ende repräsentiert der Zählerstand in dem jeweiligen Zählerbaustein 20, d.h. BS^, BS12 ... Bs 43 und BS44 die Anzahl der Übereinstimmungen der Signale an den Zeilenleitungs- und Spaltenleitungspaare. Dieser Zählerstand kann über den Ausgang A der Zählerbausteine 20 zur weiteren Verarbeitung ausgegeben werden.During operation, all counter modules 20 are reset to 0, for example, with a RESET signal. Then, for a certain period of time or depending on a certain number of comparison criteria, the row lines and the column lines are subjected to signals one after the other and at the end the counter reading in the respective counter module 20, ie BS ^, BS 12 ... B s 43 and BS 44 the number of matches of the signals on the row line and column line pairs. This counter reading can be output via output A of counter modules 20 for further processing.
Gemäß einer besonders bevorzugten Ausführungsform der Erfin¬ dung weist jeder Zählerbaustein 20 wie in Fig. 2 darge¬ stellt, einen Zähler 22 und einen Vergleicher 24 auf. Der Vergleicher 24 kann wahlweise mit einem festen Vergleichs¬ wert oder einem von außen über einen Eingang V eingebbaren Vergleichswert programmiert werden. Im Betrieb erzeugt der Vergleicher 24 ein Ausgangssignal, das angibt, ob der Zäh¬ lerstand im Zähler 22 kleiner, gleich oder größer als der programmierte Vergleichswert ist.According to a particularly preferred embodiment of the invention, each counter module 20, as shown in FIG. 2, has a counter 22 and a comparator 24. The comparator 24 can be programmed either with a fixed comparison value or with a comparison value that can be input from the outside via an input V. In operation, the Comparator 24 an output signal which indicates whether the counter reading in counter 22 is less than, equal to or greater than the programmed comparison value.
Gemäß einer besonders bevorzugten Ausführungsform der Erfin¬ dung wird der Ausgang des Zählers und/oder jedes Verglei¬ chers an eine gemeinsame Auswertelogik (nicht dargestellt) übergeben. Diese Auswertelogik, z.B. in Form eines Prioritä- tencodierers bestimmt, welcher der Zählerbausteine 20 in dem zweidimensionalen Schaltungsarray ein bestimmtes Kriterium z.B. den Vergleichswert erfüllt. Das Ergebnis dieser Auswer¬ tung kann in einem weiteren Speicher (nicht dargestellt) ab¬ gespeichert werden. According to a particularly preferred embodiment of the invention, the output of the counter and / or each comparator is transferred to a common evaluation logic (not shown). This evaluation logic, e.g. in the form of a priority encoder determines which of the counter modules 20 in the two-dimensional circuit array has a certain criterion, e.g. meets the comparison value. The result of this evaluation can be stored in a further memory (not shown).

Claims

P a t e n t a n s p r ü c h eP a t e n t a n s r u c h e
Schaltungsarray mit M-Zeilen und N-Spalten, wobei an je¬ dem Kreuzungspunkt einer Zeile mit einer Spalte ein Ver¬ knüpfungsglied angeordnet ist, dessen erster Eingang mit einer entsprechenden Zeile (m; Element von M) und dessen zweiter Eingang mit einer entsprechenden Spalte (n; Ele¬ ment von N) verbunden ist, dadurch gekennzeichnet, daß mit dem Ausgang des ersten Verknüpfungsglieds mit einem Eingang eines Zählers verbunden ist, der bei einem Takt¬ signal abhängig von dem Ausgangssignal des ersten Ver¬ knüpfungsglieds weiter zählt oder seinen bisherigen Wert beibehält.Circuit array with M rows and N columns, a link being arranged at each intersection of a row with a column, its first input with a corresponding row (m; element of M) and its second input with a corresponding column (n; element of N), characterized in that the output of the first logic element is connected to an input of a counter which, in the case of a clock signal, continues to count depending on the output signal of the first logic element or its previous one Maintains value.
2. Array nach Anspruch 1, dadurch gekennzeichnet, daß das Verknüpfungsglied ein UND-Glied ist.2. Array according to claim 1, characterized in that the logic element is an AND gate.
3. Array nach Anspruch 1, dadurch gekennzeichnet, daß das Verknüpfungsglied ein NAND-Glied ist.3. Array according to claim 1, characterized in that the logic element is a NAND element.
4. Array nach einem der Ansprüche 1 bis 3, dadurch gekenn¬ zeichnet, daß der Zähler ein 8-Bitzähler ist.4. Array according to one of claims 1 to 3, characterized gekenn¬ characterized in that the counter is an 8-bit counter.
5. Array nach einem der Ansprüche 1 bis 4, dadurch gekenn- zeichnet, daß der Zähler in wahlweise vorgebbaren5. Array according to one of claims 1 to 4, characterized in that the counter in selectable
Schrittweiten hoch- bzw. heruntergezählt wird.Increments are counted up or down.
6. Array nach einem der Ansprüche 1 bis 5, dadurch gekenn¬ zeichnet, daß der Zähler eine Kombination aus einer Re- cheneinheit und mindestens einem Register aufweist.6. Array according to one of claims 1 to 5, characterized gekenn¬ characterized in that the counter has a combination of a computing unit and at least one register.
7. Array nach einem der Ansprüche 1 bis 6, dadurch gekenn¬ zeichnet, daß der Ausgang des Zählers mit einem ersten Eingang eines Vergleichers verbunden ist. 7. Array according to one of claims 1 to 6, characterized gekenn¬ characterized in that the output of the counter is connected to a first input of a comparator.
8. Array nach Anspruch 7, dadurch gekennzeichnet, daß über einen zweiten Eingang des Vergleichers ein Vergleichs¬ wert vorgebbar ist.8. Array according to claim 7, characterized in that a comparison value can be predetermined via a second input of the comparator.
9. Array nach einem der Ansprüche 1 bis 8, dadurch gekenn¬ zeichnet, daß der Ausgang jedes Zählers und oder jedes Vergleichers an eine Auswertelogik ausgegeben wird.9. Array according to one of claims 1 to 8, characterized gekenn¬ characterized in that the output of each counter and or each comparator is output to an evaluation logic.
10. Array nach Anspruch 9,dadurch gekennzeichnet, daß die Auswertelogik ein Prioritätencodierer ist.10. Array according to claim 9, characterized in that the evaluation logic is a priority encoder.
11. Array nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Auswertelogik mit einem Speicher verbunden ist, in dem die Adresse (m, n) des Kreuzungspunkts gespei- chert wird, an der der entsprechende Zähler und/oder Vergleicher ein Ausgangssignal liefert.11. Array according to claim 9 or 10, characterized in that the evaluation logic is connected to a memory in which the address (m, n) of the crossing point is stored, at which the corresponding counter and / or comparator delivers an output signal.
12. Array nach einem der Ansprüche 1 bis 6, dadurch gekenn¬ zeichnet, daß die Ausgänge der Zähler mit den Eingängen eines Maximalwertdetektors verbunden sind.12. Array according to one of claims 1 to 6, characterized gekenn¬ characterized in that the outputs of the counters are connected to the inputs of a maximum value detector.
13. Array nach Anspruch 12, dadurch gekennzeichnet, daß der Maximalwertdetektor mit einem Speicher verbunden ist, in dem die Adresse (m, n) des Kreuzungspunkts gespeichert wird, an der der entsprechende Zähler den Maximalwert aufweist.13. Array according to claim 12, characterized in that the maximum value detector is connected to a memory in which the address (m, n) of the crossing point is stored, at which the corresponding counter has the maximum value.
14. Array nach einem der Ansprüche 1 bis 13, dadurch gekenn¬ zeichnet, daß das Array eine 4 4 Matrix bildet.14. Array according to one of claims 1 to 13, characterized gekenn¬ characterized in that the array forms a 4 4 matrix.
15. Verfahren unter Verwendung des Arrays nach einem der An¬ sprüche 1 bis 14, gekennzeichnet durch die folgenden Schritte:15. Method using the array according to one of claims 1 to 14, characterized by the following steps:
a) Anlegen eines ersten Datenwortes an die M-Zeilen des Schaltungsarrays, b) Anlegen eines ersten Vergleichswortes an die N-Spal- ten des Schaltungsarrays, a ) applying a first data word to the M lines of the circuit array, b) applying a first comparison word to the N columns of the circuit array,
c) Verknüpfen des ersten Datenwortes mit dem ersten Ver¬ gleichswort,c) linking the first data word with the first comparison word,
d) Inkrementieren der Zähler an den jeweiligen Kreu¬ zungspunkten abhängig von dem jeweiligen Verknüp¬ fungsergebnis,d) incrementing the counters at the respective crossing points depending on the respective linking result,
10 e) gegebenenfalls Anlegen eines zweiten Vergleichswortes an die N-Spalten des Schaltungsarrays und Wiederholen der Schritte b) bis d) ,10 e) optionally applying a second comparison word to the N columns of the circuit array and repeating steps b) to d),
I5 f) Feststellen der in den Zählern vorhandenen Anzahl der für das erste Datenwort aufgefundenen Überein¬ stimmungen,I 5 f) determining the number of matches found in the counters for the first data word,
g) gegebenenfalls Anlegen eines weiteren Datenwortes an 0 die M-Zeilen des Schaltungsarrays und Wiederholen der Schritte b) bis f) .g) if necessary, applying a further data word to 0, the M lines of the circuit array and repeating steps b) to f).
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die bei dem Schritt f) festgestellte Anzahl der Überein- Stimmungen mit einem vorgebbaren Vergleichswert für den Übereinstimmungsgrad verglichen wird.16. The method according to claim 15, characterized in that the number of matches determined in step f) is compared with a predeterminable comparison value for the degree of agreement.
17. Verfahren nach Anspruch 15 oder 16, dadurch gekenn¬ zeichnet, daß abhängig von der mit dem Schritt f) fest- gestellten Anzahl der Übereinstimmungen und dem Über¬ einstimmungsgrad ein Datenwort entweder übernommen oder fallengelassen wird, und aus einer großen Datenwortmenge eine kleinere Datenwortmenge gebildet wird, deren Daten¬ worte bestimmte Vergleichskriterien, zumindest teil- 5 weise, erfüllen. 17. The method according to claim 15 or 16, characterized gekenn¬ characterized in that, depending on the number of matches determined with step f) and the degree of agreement, a data word is either taken over or dropped, and a smaller amount of data words from a large amount of data words is formed, the data words of which fulfill certain comparison criteria, at least in part.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die Datenworte der kleineren Datenwortmenge gemäß dem Verfahren nach einem der Ansprüche 15 bis 17 mit weite¬ ren Vergleichskriterien überprüft werden und einzelne Datenworte selektiert werden. 18. The method according to claim 17, characterized in that the data words of the smaller amount of data words are checked according to the method according to one of claims 15 to 17 with further comparison criteria and individual data words are selected.
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