WO1991014282A1 - Semiconductor device having a plurality of chips - Google Patents

Semiconductor device having a plurality of chips Download PDF

Info

Publication number
WO1991014282A1
WO1991014282A1 PCT/JP1991/000348 JP9100348W WO9114282A1 WO 1991014282 A1 WO1991014282 A1 WO 1991014282A1 JP 9100348 W JP9100348 W JP 9100348W WO 9114282 A1 WO9114282 A1 WO 9114282A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
semiconductor
chip
tape
lead
Prior art date
Application number
PCT/JP1991/000348
Other languages
English (en)
French (fr)
Inventor
Masaki Waki
Junichi Kasai
Tsuyoshi Aoki
Toshiyuki Honda
Hirotaka Sato
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to US08/246,567 priority Critical patent/US5463253A/en
Priority to KR1019910701613A priority patent/KR920702024A/ko
Publication of WO1991014282A1 publication Critical patent/WO1991014282A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a high-density mounting semiconductor device using TAB (Tape Automated Bonding).
  • TAB Tunnel Automated Bonding
  • 1A and 1B show a typical example of a conventional implementation.
  • Figure 1A shows a wire-bonded implementation.
  • the bonding pad formed on the chip face of the semiconductor chip 12 and the outer leads 1 and 4 of the lead frame are bonded with bonding wires 13.
  • wire bond is performed by thermocompression bonding the heated wire tip to the other side. According to this wire bonding, the connection between the semiconductor chip 12 and the lead frame 14 can be automatically performed, but the wire bonding process is performed serially for each bonding pad.
  • Figure 1 1 shows the implementation using TAB.
  • a plurality of locations to be bonded are prepared on the chip face of the semiconductor chip 12 and a tape lead 17 having a plurality of corresponding leads is arranged thereon, and a plurality of bonding locations are provided via bumps 16.
  • bumps 16 are connected at a time by thermocompression. After bonding between the semiconductor chip 12 and the tape lead 17, align the tape lead 17 with the outer lead 14 of the lead frame, and Bonding is performed by eutectic between the layer and the plating layer.
  • the bump 16 may be provided on the bonding pad of the semiconductor chip 12 or a tape lead.
  • the tape lead 17 is easy to perform fine processing, so that it can appropriately cope with the recent increase in the number of pins and the density of the IC.
  • Patterns are becoming increasingly finer, but increasing the number of pins and increasing the density while maintaining the current package outline is near the limit.
  • the size of the package that is, the space inside the package, limits the high density.
  • Japanese Patent Application Laid-Open No. 56-170550 proposes a semiconductor device in which semiconductor chips are provided on opposing surfaces of a support substrate and the semiconductor chips and a lead frame are connected by bonding wires. ing. After bonding, the semiconductor chip is molded and sealed.
  • Japanese Patent Application Laid-Open No. 56-136765 discloses that at least two pellets are arranged so as to face each other with a lead frame interposed therebetween, and the electrode portion of each pellet is connected to the lead frame.
  • Semiconductor devices that have been bonded (solder bumps) have been proposed. After bonding, the pellets are molded and sealed.
  • "NIKKEI MICRODEVICES" January 1998, January, 1998 improves the degree of integration per unit area by sequentially laminating four mold-sealed LSI chips on a printed circuit board. The configuration is shown.
  • the semiconductor device disclosed in Japanese Patent Application Laid-Open No. 56-170550 has the following problems. First, since wire bonding is used, the distance (pitch) between adjacent pins cannot be made sufficiently small. Second, it is necessary to bend the bonding wire (see Fig. 1 (A)), and it cannot be made thinner because it uses a supporting substrate.
  • the semiconductor device disclosed in Japanese Patent Application Laid-Open No. 56-136765 has the following problems. In other words, it is difficult in the process to bond the semiconductor chip directly to the lead frame with the solder bump. In particular, it is extremely difficult to mount one semiconductor chip with high accuracy while another semiconductor chip is mounted on a lead frame. In addition, when the misalignment occurs, a part of the semiconductor chip may be exposed from the mold resin.
  • NIKKEI MICR0DEVICES has, firstly, a problem that it cannot be made thinner because four molded LSI chips are stacked, and the second is a bonding process of four LSI chips. There is also a problem that is complicated. Disclosure of the invention
  • An object of the present invention is to provide a semiconductor device which solves the above-mentioned problems.
  • an object of the present invention is to provide a semiconductor device in which a plurality of semiconductor chips are bonded to the same lead frame via a tape lead.
  • the object is to provide a plurality of lead frames having a first main surface and a second main surface facing each other and capable of being bonded to the first main surface and the second main surface; A first semiconductor chip disposed on a first main surface side of a lead frame; and a first tape for electrically connecting the first main surface of the lead frame to the first semiconductor chip.
  • a second semiconductor chip disposed on the second main surface side of the lead frame; a second semiconductor chip electrically connecting the second main surface of the lead frame and the second semiconductor chip This is achieved by a semiconductor device having a tape lead.
  • the object of the present invention is to provide first and second semiconductor chips forming a first pair; third and fourth semiconductor chips forming a second pair opposed to the first pair. Having a first portion and a second portion intersecting, each of the first portion and the second portion having opposing first and second main surfaces, A plurality of lead frames bondable with one main surface and a second main surface; a first pair is provided on a first portion side of the lead frame, and a second pair is provided on the second portion.
  • a first tape lead for electrically connecting a first main surface of a first portion of the lead frame to the first semiconductor chip; and a first tape lead of the first portion of the lead frame.
  • a second tape lead for electrically connecting the second main surface to the second semiconductor chip; and a second tape lead for electrically connecting the second semiconductor chip to the second semiconductor chip.
  • a third tape lead for electrically connecting the first main surface to the third semiconductor chip; electrically connecting the second main surface of the second portion of the lead frame to the fourth semiconductor chip.
  • a fourth tape lead connected to the semiconductor device.
  • the object is also to provide a first pair of first and second semiconductor chips; a second pair of third and fourth semiconductor chips; opposing first main surface and second main surface. And bonding on the first main surface and the second main surface is possible.
  • a first tape lead electrically connecting the first and second semiconductor chips to the first main surface of the lead frame; a third and fourth semiconductor chip and the lead. This is achieved by a semiconductor device having a second tape lead for electrically connecting the second main surface of the frame to the second main surface.
  • Figure 1A is a cross-sectional view of a conventional semiconductor device
  • FIG. 1B is a cross-sectional view of another conventional semiconductor device
  • FIG. 2 is a cross-sectional view schematically showing the present invention
  • FIG. 3A is a sectional view of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 3B is a sectional view of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 3C is a sectional view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 3D is a drawing showing a modification of the semiconductor device of FIG. 3A;
  • FIG. 4A is a sectional view of the tape reader used in the embodiment of the present invention
  • FIG. 4B is a plan view of the tape reader shown in FIG. 4A;
  • FIG. 5 is a cross-sectional view of a lead frame used in the embodiment of the present invention.
  • FIG. 7 is a block diagram showing a chip selection circuit provided in each semiconductor chip ⁇ of the first, second and third embodiments of the present invention.
  • FIG. 8 is a cross-sectional view of a first embodiment of the present invention in which resin molding is performed;
  • FIGS. 9A, 9B, 9C, 9D, and 9E are manufacturing steps of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 10 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention:
  • FIG. 11A is a sectional view showing a modification of the fourth embodiment of FIG. 10;
  • FIG. 11B is a partial plan view of a modification of the semiconductor device shown in FIG. 11A;
  • FIGS. 12A and 12B are views of the semiconductor device shown in FIG. 10 or the semiconductor device shown in FIGS. 11A and 11B.
  • FIG. 13 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention.
  • FIGS. 14A and 14B are cross-sectional views of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 15 is a sectional view of a semiconductor device according to a seventh embodiment of the present invention.
  • BEST MODE FOR CARRYING OUT THE INVENTION is a sectional view of a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 2 is a diagram showing an outline of the present invention.
  • the semiconductor chips are mounted on both sides of the lead frame using the TAB.
  • the lead frame 21 has a first main surface (for example, upper surface) and a second main surface (for example, lower surface) facing each other, and can be bonded to a tape lead on both surfaces.
  • the first semiconductor chip 22 is disposed above the lead frame 21, and the first main surface of the lead frame 21 is electrically connected to the first semiconductor chip 22 and the first tape lead 23. I do.
  • the second semiconductor chip 24 is disposed on the second main surface of the lead frame 21, and the second main surfaces of the plurality of leads of the lead frame 21 are connected to the second semiconductor chip.
  • the first main surface and the second main surface of the lead frame 21 can be bonded together, and the first main surface of the lead frame 21 is connected to the first main surface of the lead frame 21).
  • the first semiconductor chip 22 is arranged and connected by the first tape lead 23, and the second semiconductor chip 24 is arranged on the second principal surface side. Connect with As a result, it became possible to mount a plurality of semiconductor chips on both sides of the lead frame 21.
  • the semiconductor chips 22 and 24 can be selectively used by a chip select signal.
  • a chip select signal there is no problem even if the first tape lead 23 and the second tape lead 25 are connected to both sides of the same lead. Since multiple semiconductor chips can be accommodated in the same area, mounting efficiency can be improved by more than twice. Also, by repeating TAB mounting on the same lead frame, the structure shown in Fig. 2 can be manufactured, so that no major change in manufacturing equipment is required.
  • FIG. 3A is a diagram showing a first embodiment of the present invention.
  • a first semiconductor chip 22 is disposed above a lead frame 21, and a second semiconductor chip 24 is disposed below a lead frame 21.
  • First and second semiconductor chips 22 and 24 are electrically connected to the front and back surfaces of the lead portion of lead frame 21.
  • the connection between the semiconductor chips 22 and 24 and the tape leads 29 and 30 is made by, for example, a bump 2 made of gold (Au) or the like formed on the A1 wiring layer of the semiconductor chips 22 and 24. Do through 7.
  • the tape lead 29 has a structure as shown in FIGS. 4A and 4B, for example.
  • a copper foil pattern 35 having a thickness of, for example, about 30 zm is adhered on a polyimide tape 33 having a thickness of about 125 m by an insulating adhesive 34. Both ends of the copper foil pattern 35 project from the polyimide tape 33 to facilitate bonding.
  • a three-layer structure of 33, 34, and 35 is made on the entire surface, copper foil 35 is put on, and polyimide tape 33 is patterned so that the tip of each lead is exposed.
  • Battered tape 3 3 supports tape leads 2 9 Port to prevent deformation.
  • the copper foil pattern 35 has, for example, a tin (Sn) plating layer with a thickness of about 0.5 m on the surface.
  • the copper foil pattern 35 includes a plurality of leads, each of which has a shape as shown in FIG. 4B, for example. That is, both ends to be bonded are expanded to, for example, about 70 m in width on the side connected to the semiconductor chip, and about 100 zm in width on the side connected to the lead frame 21.
  • the middle part is composed of more solid wiring parts.
  • the lead (copper foil pattern) 35 on the side connected to the semiconductor chip is particularly called an inner lead
  • the lead 35 on the side connected to the lead frame 21 is called an outer lead.
  • tape lead having the three-layer structure has been described, a tape lead having a two-layer structure not including the insulating adhesive 34 or a single-layer structure having only a conductive pattern may be used. Instead of providing bumps on a semiconductor chip, bumps may be provided on tape leads.
  • the lead frame has, for example, a cross-sectional structure as shown in FIG.
  • a lead frame 21 is formed on both surfaces of a lead frame base 36 made of, for example, an iron alloy or the like, and at least a base end of a lead 36 for bonding. It has a plating layer 37 of gold (Au), silver (Ag) or the like.
  • Au gold
  • Ag silver
  • the lead frame 21 can perform bonding on both sides.
  • the surface of the lead portion 35 of the table bleed is plated with Sn, and the surface of the lead frame 21 is provided with a plated layer 37 of Au, for example. If this is the case, the tape lead 29 and the lead frame 21 can be eutectic-bonded by thermocompression bonding the tape lead 29 onto the lead frame 21 to perform bonding.
  • tape lead 29 and lead frame 21 It is not necessary to provide a plating layer in a portion where the ding is not performed.
  • the back surfaces of the semiconductor chips 22 and 24 are fixed to each other by an adhesive layer 28 such as a silver paste in order to stably hold the two semiconductor chips 22 and 24.
  • an adhesive layer 28 such as a silver paste in order to stably hold the two semiconductor chips 22 and 24.
  • the adhesive layer 28 serves as a temporary fixing. Without the adhesive layer 28, the two semiconductor chips 22 and 24 may be displaced during the mold sealing step and may be partially exposed from the mold resin. Also, this displacement causes stress concentration on some of the bumps 27, and the tape leads 29 may be separated from the semiconductor chips 22 and 24.
  • the adhesive layer 28 may be an insulating adhesive such as an epoxy-based adhesive in addition to a conductive adhesive such as a silver paste.
  • the first tape lead 29 and the second tape lead 30 are simultaneously bent in a cutting step using a die as described later, and the semiconductor chip is connected to a lead frame.
  • the legs are bent so that they can be held above.
  • the semiconductor chips 22 and 24 will collide with each other and the tape leads 29 and 30 will bend, and the tape leads 2 will be bent. There is a possibility of causing an ⁇ short circuit, in which the corners of 9, 30 and the semiconductor chips 22 and 24 are short-circuited. Also, in the contact portion between the lead frame 21 and the tape leads 29 and 30, stress is applied to the tape leads 29 and 30 in a direction of moving away from the lead frame 21, so that in a long-term use, There is a possibility that the tape leads 29 and 30 are separated from the lead frame 21 and the like, which lowers the reliability of the semiconductor device.
  • Fig. 3A shows the upper and lower sides of the center plane of the lead frame 21. Have a substantially symmetric structure.
  • the terminal (pad) patterns on both chips should be mirror-symmetrical.
  • FIG. 6 is a diagram showing terminal patterns on the semiconductor chips 22 and 24.
  • 22 A indicates an internal circuit of the semiconductor chip
  • 24 A indicates an internal circuit of the semiconductor chip 24. That is, FIG. 6 in FIG. 3 A, the semiconductor chip 2 2 and c semiconductor chip 2 2 showing the semiconductor chip 2 4 viewed from below as viewed top to, 2 4 of the terminal "1" tape lead 2 They are connected to the same lead frame 21 via 9, 30.
  • the same terminal number of each semiconductor chip 22 and 24 has the same function and transmits the same signal.
  • the terminal pattern is determined so that when the two semiconductor chips 22 and 24 are superimposed, the terminals having the same function are connected to the same lead frame (mirror symmetry).
  • the internal circuits 22A and 24A are also formed so as to be mirror-symmetrical from the viewpoint of the manufacturing process. In this case, different masks with mirror symmetry are used. However, the internal circuits 22A and 24A may be asymmetric. Also, some are mirror-symmetrical and the rest are asymmetrical internal circuits 2 2 A and 24.
  • the mirror-symmetrical terminal pattern is suitable when the semiconductor chips 22 and 24 have the same function (for example, memory).
  • the signal is commonly supplied to the semiconductor chips 22 and 24 via the terminals, so that it is necessary to select one of the semiconductor chips. Therefore, each semiconductor chip 22 and 24 is provided with a chip selection circuit 39 shown in FIG.
  • the input of the chip select circuit 39 is connected to any one terminal (chip select terminal), and the output is connected to the internal circuit 22A or 24A.
  • Semiconductor chip 22 The chip selection circuit 39 provided in the semiconductor chip 24 and the chip selection circuit 39 provided in the semiconductor chip 24 operate with different logics.
  • the chip selection circuit 39 of the semiconductor chip 22 when the chip selection circuit 39 of the semiconductor chip 22 receives a high-level signal (chip selection signal) from the outside via the chip selection terminal, it supplies a high-level output signal to the internal circuit 22A, Activate circuit 22A '.
  • the chip select signal is at a low level
  • the chip select circuit 39 of the semiconductor chip 22 outputs a low level and deactivates the internal circuit 22A.
  • the chip selection circuit 39 of the semiconductor chip 24 receives a high-level chip selection signal from the outside via the chip selection terminal, it supplies a low-level output signal to the internal circuit 24 A, and the internal circuit 24. Deactivate A.
  • the chip select circuit 39 of the semiconductor chip 24 When the chip select signal is at a low level, the chip select circuit 39 of the semiconductor chip 24 outputs a high level to activate the internal circuit 24A. In this manner, one of the semiconductor chips 22 and 24 can be selected.
  • FIG. 6 shows a DIP arrangement
  • only the chip select terminal may be connected to the same lead frame, and the other terminals may not be mirror symmetric.
  • the peripheral circuits of the semiconductor chips 22 and 24 become complicated.
  • the structure shown in FIG. 3A is resin-molded as shown in FIG.
  • a first semiconductor chip 22 and a second semiconductor chip 24 each having bumps 27 are arranged on both sides of a lead frame 21 and connected to tape leads 29 and 30 that are bent with feet, respectively. ing.
  • the other ends of the tape leads 29 and 30 are connected to the upper and lower surfaces of the lead portion of the lead frame 21 in the same manner as in FIG. 3A.
  • the bonded structure is transfer-molded into a mold resin 38 such as an epoxy resin, thereby forming a resin-molded semiconductor device.
  • 2 It is preferable to provide an adhesive layer 28 as shown in FIG. 3A between the two semiconductor chips 22 and 24.
  • FIG. 9A the inner leads of the tape leads 41 pulled out from the two tapes 40 are respectively connected to the semiconductor chip.
  • the tape 41 is attached to the polyimide tape 33 of FIG. 9A using a mold (not shown) (omitted in FIG. 9B and thereafter to simplify the drawing). ) And bend the tape lead 41. As a result, the tape leads 30 are formed by being connected to the bumps 27 of the semiconductor chips 24.
  • the lead frame 21 is brought close to the corresponding tape lead 30, and the tape lead 30 and the lead frame 21 are heated at a temperature of about 450 using a bonding tool 43. And join.
  • FIG. 9D Next, another semiconductor chip 22 obtained in the steps of FIGS. 9A and 9B is positioned so as to face the semiconductor chip 24 as shown in FIG. 9D, and the bonding tool 43 is set.
  • the tape lead 29 and the lead frame 21 are joined at a temperature of about 450 ° C. in the same manner as in FIG. 9C.
  • FIG. 9E the structure is sealed with a mold resin 38.
  • FIG. 3D shows a modification of the first embodiment shown in FIG. 3A. As shown in the figure, the back surface of the first semiconductor chip 22 and the back surface of the second semiconductor chip 24 are in close contact with each other without interposing the adhesive layer 28. If there is no problem with electrical insulation
  • FIG. 3B A 3D configuration may be used.
  • the semiconductor device shown in FIG. 3B has an asymmetric configuration with respect to the upper side and the lower side of the lead frame 21.
  • the upper side of the lead frame 21 is the same as that shown in FIG. 3A.
  • the tape leads 29 are bent so that the bottom surface of the upper semiconductor chip 22 is located above the center plane of the lead frame 21.
  • the tape lead 31 connected to the lower surface of the lead frame 21 is not bent and has a straight form.
  • C When the semiconductor chip 24 is bonded on the upper side of the tape lead 31, 2 In the configuration of FIG. 3B, the lower semiconductor chip 24 is bonded to the lower surface of the straight tape lead 31. That is, FIG.
  • FIG. 3A shows that the first semiconductor chip 22 is arranged above the center plane of the lead frame 21 and the second semiconductor chip 24 is arranged below the same.
  • the structure is the same as that described above, and no physical interference occurs between the two semiconductor chips.
  • the chip faces of the semiconductor chips 22 and 24 are oriented in the same direction, so that semiconductor chips of exactly the same design can be used. .
  • FIG. 3C shows a third embodiment of the present invention in which two straight tape leads 31 and 32 are used to mount two semiconductor chips 22 and 24 on both sides of a lead frame 21. That is, the two semiconductor chips 22 and 24 are arranged so as to be connected to the upper sides of the tape leads 32 and 31 respectively.
  • the two tape leads 31 and 32 are laid on each other by the thickness of the lead frame 21. In the case of Figure 3C, no bending of the tape leads is required.
  • the semiconductor chips 22 and 24 should preferably have mirror-symmetrical terminal patterns as in the case of FIG. 3A.
  • the fourth embodiment is a semiconductor device in which three or more semiconductor chips are stacked in one package.
  • the semiconductor device in FIG. 10 has four semiconductor chips 52 a, 52 b, 54 a, and 54 b.
  • the semiconductor chips 52a and 52b are supported by the bent upper lead frame 60, and the semiconductor chips 54a and 54b are supported by the bent lower leadframe 62.
  • the bent tape lead 56 a to be bonded to the bump 57 of the semiconductor chip 52 a is bonded to the upper end of the upper lead frame 60.
  • the bent tape leads 5 6 b to be joined to the bumps 5 7 of the semiconductor chip 5 2 b are joined to the lower part of the upper lead frame 60. are doing.
  • the chip surface of the semiconductor chip 54a (the surface where the internal circuits are exposed) faces the surface of the semiconductor chip 52b.
  • the bent tape leads 58 a to be bonded to the bumps 57 of the semiconductor chip 54 a are bonded to the upper end of the lower lead frame 62.
  • the bent tape leads 58 b to be joined to the bumps 57 of the semiconductor chip 54 b are joined to the lower end of the lower lead frame 62.
  • the back surface of the semiconductor chip 54a faces the back surface of the semiconductor chip 54b.
  • FIG. 3A is a cross-sectional view showing a modification of the fourth embodiment of the present invention shown in FIG. 10, and FIG. 11B is a partial plan view of this modification.
  • the back surfaces of the semiconductor chips 52a and 52b are in close contact, and the back surfaces of the semiconductor chips 54a and 54b are also in close contact.
  • bumps 67 arranged in a line are provided on the surface of each semiconductor chip 52a, 52b, 54a, 54b.
  • the tape lead 66a joined to the upper end of the upper lead frame 60 is connected to one of the bumps 67 of the semiconductor chip.
  • the right tape tape 66 a and the left tape tape 66 a are connected to the bumps 67 alternately.
  • the tape leads 66b, 68a and 68b are connected to the bumps 67 of the semiconductor chips 52b, 54a and 54b, respectively.
  • Each semiconductor chip 52a, 52b, 54a, 5413 is, for example, a 16 ⁇ 1 DRAM, and the semiconductor device of FIG. 11A functions as a 64MD RAM.
  • each of the semiconductor chips 62a, 62b, 64a, 64b has two lead frames (chips) common to them. (Selection terminal).
  • the chip select circuit 89 receives a 2-bit chip select signal from an external circuit and outputs a signal indicating whether to activate the internal circuit to the internal circuit. For example, the semiconductor chip 52a is selected when all two bits are at a high level.
  • the chip select signal is composed of a 2-bit serial signal
  • the chip select signal received via one chip select read frame is converted into a serial / parallel converter ( (SZP) 90 to convert to 2-bit parallel signal and output to chip select circuit 89.
  • SZP serial / parallel converter
  • Each semiconductor chip 52a, 52b, 54a, 54b has the same function. In this case, it is preferable that the semiconductor chips 52a and 52b and the semiconductor chips 52a and 54b have a mirror-symmetrical relationship. However, these internal circuits do not necessarily have to be mirror-symmetrical patterns.
  • FIG. 10 there is a semiconductor device in which five or more semiconductor chips are provided in one package.
  • FIG. 13 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention.
  • the surface of the semiconductor chip 52a having the internal circuit (chip face surface) and the surface of the semiconductor chip 52b having the internal circuit face each other.
  • the surface of the semiconductor chip 54a having the internal circuit and the surface of the semiconductor chip 54b having the internal circuit face each other.
  • the back surface of the semiconductor chip 52b and the back surface of the semiconductor chip 54a are in close contact. These back surfaces may be fixed with an adhesive layer.
  • the tape lead 92 comprises a first tape bleed 92a and a second tape lead 92b.
  • the first and second tape leads 92a and 92b are stacked and electrically connected.
  • the first tape lead 92a connects the terminal (bump) 57 of the semiconductor chip 92a to the lead frame 91
  • the second tape lead 92b is the terminal 57 of the semiconductor chip 92b.
  • the lead frame 91 are connected.
  • the tape lead 94 has a first tape lead 94a and a second tape lead 94b electrically connected thereto.
  • the first tape lead 94a connects the terminal 57 of the semiconductor chip 54b to the lead frame 91
  • the second tape lead 94b connects the terminal 57 of the semiconductor chip 54a to the lead frame 91.
  • 9 Connect to 1.
  • the selection of the semiconductor chips 52a, 52b, 54a, and 54b is performed by the above-described configuration shown in FIG. 12A or FIG. 12B.
  • Semiconductor chips 5 2a and 5 2 The terminals b, 54a and 54b are preferably in a mirror-symmetrical relationship.
  • FIG. 14A is a sectional view of a semiconductor device according to a sixth embodiment of the present invention.
  • the semiconductor chips 52a, 52b, 54a, and 54b are arranged in the same direction as the configuration in FIG.
  • two lead frames are used for selecting a semiconductor chip, and at least these lead frames are connected to the semiconductor chips 52a, 52b, 54a, 54b by tape lead.
  • the tape lead 96 has a first tape lead 96a, a second tape lead 96b, and an insulating film 96c having a contact hole 96d.
  • the insulating film 96c is provided between the first and second tape leads 96a and 96b.
  • the first and second tape leads 96a and 96b are electrically connected via the contact hole 96d.
  • the tape lead 98 also has the first and second tape leads 98a. , 98 b.
  • An insulating film 98 c having a contact hole 98 d is provided.
  • the first and second tape leads 96a and 96b can be urged to expose the edge of the connection hole using a laser beam as shown in FIG. 14B. 4B shows a case where the second tape lead 98b is laser-cut. As a result, the second tape lead 98b is electrically disconnected from the first tape lead 98a.
  • tape leads 98b connecting the lead frame 91a (chip selection terminal) and the semiconductor chip 54a, the semiconductor chip 52a and the lead frame 91b (chip selection terminal) )
  • Table 1 shows the relationship between the semiconductor chips 52a, 52b, 54a, 54b and the 2-bit chip select signal.
  • Tape leads 92 and 94 shown in FIG. 13 can be used as tape leads connected to frames other than the two lead frames 91a and 91b that function as chip selection terminals. Of course, all the tape leads may be composed of 96 and 98.
  • FIG. 15 is a sectional view of a semiconductor device according to a seventh embodiment of the present invention.
  • the semiconductor device shown is different from the semiconductor device shown in FIG. 13 in that the tape leads are joined to the corresponding lead frames at different positions.
  • Tape leads 98a and 98b are connected one at a time, as do leads 97A and 97b, with one end stacked and joined at the other end, and the lead frames 91 joined individually at the other end. At the end, the ends are stacked and joined, while the other end is individually joined to the lead frame 91 (in the configuration of FIG.
  • the tape leads 9 2 b, 9 4 b After joining to the lead frame 91, further join the tape leads 92 a and 94 a to the joined tape leads 92 b and 94 b. It is not very desirable.- The step between the tape leads 9 2 b and 94 b is Sometimes it becomes problem. Arrangement of Figure 1 5 is to solve the above problems. In each of the embodiments shown in FIGS. 13, 14A, 14B, and 15, the mold is sealed in the final manufacturing process. Note that, for convenience, the mold sealing is omitted. Industrial applicability
  • a plurality of semiconductor chips can be housed in the same plane area, so that a higher density and higher capacity of a semiconductor device can be realized.
  • the present invention can be used for, for example, a memory of an IC card.

Description

明 細 書 複数のチップを有する半導体装置 技術分野
本発明は半導体装置に関し、 特に T A B (Tape Automated Bondi ng) を利用した高密度実装の半導体装置に関する。 背景技術
図 1 A , 1 Bは、 従来の技術による実装の代表例を示す。
図 1 Aは、 ワイヤボンディ ングによる実装を示す。 リードフレームの ダイステージ 1 1上に半導体チップ 1 2をダイボンディ ングした後、 半 導体チップ 1 2のチップフェース上に形成したボンディ ングパッ ドと リードフレームのァウタリード 1 ·4とをボンディ ングワイヤ 1 3によつ てワイヤボンディ ングする。 ボンディ ングは加熱したワイヤ先端を相手 側に熱圧着することによって行う。 このワイヤボンディ ングによれば、 半導体チッブ 1 2とリードフレーム 1 4 との間の結線を自動的に行える が、 ワイヤボンディング工程は、 各ボンディ ングパッ ドに対してシリア ルに行われる。
図 1 Βは、 T A Bによる実装を示す。 半導体チップ 1 2のチップフ エース上にボンディ ングすべき複数の箇所を準備し、 対応する複数の リードを備えたテープリード 1 7をその上に配置し、 バンプ 1 6を介し て複数のボンディ ング箇所を一度に熱圧着して接続する。 半導体チップ 1 2とテープリード 1 7との間のボンディ ングを行った後、 テープリー ド 1 7とリードフレームのァウタリード 1 4 とを位置合わせし、 メツキ 層とメツキ層との共晶等によりボンディ ングを行う。 バンプ 1 6は半導 体チッブ 1 2のボンディ ングパッ ド上に設けてもよいし、 テープリード
1 7のリード部先端に設けてもよい。
T A Bによれば、 複数のボンディングを一度に行うことができる。 ま た、 ボンディ ングワイヤ 1 3と比較して、 テープリ一ド 1 7は微細加工 が容易なため、 近年の I Cの多ピン化、 高密度化により適切に対応する ことができる。
このようにボンディ ングを行った構造体を、 その後モールド樹脂に モールドすれば、 樹脂モールド半導体装置となる。
パターンは益々微細化されているが、 現状のパッケ一ジ外形を維持し た多ピン化、 高密度化は限界に近い。 現状の組み立て形態では、 パッ ケージサイズ、 すなわちパッケージ内部スペースにより、 高密度化の制 約はよぎなくされる。
これらの技術において、 配線パターンを微細化し、 電極のピッチを縮 小することにより、 多ピン化、 高密度化を行うことは、 いずれも平面内 での密度向上を目的とするものである。
近年、 パッケージ内部に複数の半導体チップを設けた半導体装置が提 案されている。 例えば、 特開昭 5 6 - 1 7 0 5 0号公報には、 支持基板 の相対向する面に半導体チップを設け、 半導体チップとリ一ドフレーム とをボンディ ングワイヤで接続する半導体装置が提案されている。 ボン デイング後、 半導体チップはモールド封止される。
また、 特開昭 5 6 - 1 3 7 6 6 5号公報には、 少なく とも 2個のぺ レツ トをリードフレームをはさんで対向させて配置し、 各ペレッ トの電 極部をリードフレームにボンディ ング （半田バンプ） した半導体装置が 提案されている。 ボンディ ング後、 ペレツ トはモールド封止される。 更に、 "NIKKEI MICRODEVICES" , 1 9 8 9年 1 1月号には、 モールド 封止された 4つの L S Iチッブをプリ ント基板上に順次積層することで、 単一面積当りの集積度を向上させる構成が示されている。
しかしながら、 特開昭 5 6 - 1 7 0 5 0号公報に開示の半導体装置は 以下の問題点を有する。 第 1に、 ワイヤボンディ ングを用いているので、 隣接ピン間の距離 （ピッチ） を十分小さくすることができない。 第 2に、 ボンディ ングワイヤを曲げる必要があり （図 1 ( A ) 参照） 、 また支持 基板を用いているので、 薄型化できない。
また、 特開昭 5 6 - 1 3 7 6 6 5号公報に開示の半導体装置は以下の 問題点を有する。 すなわち、 リードフレーム上に半導体チップを直接半 田バンプで接着するのは工程上困難である。 特に、 1つの半導体チップ をリードフレームに取付けた状態で、 もう 1つの半導体チップを精度良 く取付けるのは極めて困難である。 また、 位置ずれを起こした場合には、 モールド樹脂から半導体チップが一部露出する可能性がある。
更に、 上記" NIKKEI MICR0DEVICES"に開示の構造は、 第 1に、 4つの モールド封止済 L S Iチップを積層するため薄型.化できないという問題 点があり、'第 2に 4つの L S Iチッブの接着工程が複雑であるという問 題点もあ 。 発明の開示
本発明の目的は、 上記問題点を解決した半導体装置を提供することに める。
本発明の目的は、 より詳細には、 同一のリードフレームに複数の半導 体チップをテープリ一ドを介してボンディングした半導体装置を提供す と る。 上記目的は、 対向する第 1の主面と第 2の主面とを有し、 第 1の主面 と第 2の主面とでボンディ ング可能な複数のリ一ドフレームと ；前記 リ一ドフレームの第 1の主面側に配置された第 1の半導体チッブと ；前 記リ一ドフレームの第 1の主面と前記第 1の半導体チップとを電気的に 接続する第 1のテープリードと ；前記リードフレームの第 2の主面側に 配置された第 2の半導体チップと ；前記リードフレームの第 2の主面と 前記第 2の半導体チップとを電気的に接続する第 2のテープリ一ドとを 有する半導体装置で達成される。
また、 上記本発明の目的は、 第 1のペアを形成する第 1及び第 2の半 導体チップと ；第 1のペアに対向する第 2のペアを形成する第 3及び第 4の半導体チップと ；雜間する第 1の部分及.び第 2の部分を有し、 各第 1 の部分と第 2の部分とは対向する第 1 の主面と第 2の主面とを有し、 第 1の主面と第 2の主面とでボンディ ング可能な複数のリードフレーム と ；第 1のペアは前記リードフレームの第 1の部分側に設けられ、 第 2 のペアは前記第 2の部分側に設けられる ；前記リードフレームの第 1の 部分の第 1の主面と前記第 1の半導体チップとを電気的に接続する第 1 のテープリードと ；前記リードフレームの第 1の部分の第 2の主面と前 記第 2の半導体チップとを電気的に接続する第 2のテープリードと ；前 記リ一ドフレームの第 2の部分の第 1の主面と前記第 3の半導体チッブ とを電気的に接続する第 3のテープリードと ；前記リードフレームの第 2の部分の第 2の主面と前記第 4の半導体チッブとを電気的に接続する 第 4のテープリ一ドとを有する半導体装置で達成される。
前記目的はまた、 第 1 のペアとなる第 1及び第 2の半導体チップと ； 第 2のペアとなる第 3及び第 4の半導体チップと ；対向する第 1 の主面 と第 2の主面とを有し、 第 1の主面及び第 2の主面上でボンディ ング可 能なリードフレームと ；第 1及び第 2の半導体チップと前記リードフ レームの第 1の主面とを電気的に接鐃する第 1のテープリードと ；第 3 及び第 4の半導体チップと前記リー ドフレームの第 2の主面とを電気的 に接続する第 2のテープリードとを有する半導体装置で達成される。 図面の簡単な説明
他の目的、 特徵及び効果は図面を参照して以下に述べる説明からより 明らかになるであろう ：
図 1 Aは従来の半導体装置の断面図 ； '
図 1 Bは従来の別の半導体装置の断面図；
図 2は本発明の概略を示す断面図 ；
図 3 Aは本発明の第 1の実施例による半導体装置の断面図
図 3 Bは本発明の第 2の実施例による半導体装置の断面図
図 3 Cは本発明の第 3の実施例による半導体装置の断面図
図 3 Dは図 3 Aの半導体装置の変形例を示す図面；
図 4 Aは本発明の実施例で用いられるテープリ一ドの断面図 ； 図 4 Bは図 4 Aに示すテープリ一ドの平面図 ；
図 5は本発明の実施例で用いられるリ一ドフレームの断面図 ； 図 6は本発明の第 1及び第 3の実施例における端子の鏡面対称関係を 示す図 ；
図 7は本発明の第 1， 第 2及び第 3の実施例の各半導体チップ內に設 けられるチップ選択回路を示すプロック図；
図 8は樹脂モールドされた本発明の第 1の実施例の断面図 ； 図 9 A , 9 B , 9 C , 9 D及び 9 Eは本発明の第 1の実施例による半 導体装置の製造工程を示す図 ； 図 1 0は本発明の第 4の実施例による半導体装置の断面図 ：
図 1 1 Aは図 1 0の第 4実施例の変形例を示す断面図 ；
図 1 1 Bは図 1 1 Aに示す半導体装置の変形例の一部平面図 ； 図 1 2 A及び 1 2 Bは図 1 0又は図 1 1 A及び 1 1 Bに示す半導体装 置中の各半導体チッブ内に設けられるチップ選択回路を示す図 ；
図 1 3は本発明の第 5実施例による半導体装置の断面図 ；
図 1 4 A及び 1 4 Bは本発明の第 6の実施例による半導体装置の断面 図 ；及び
図 1 5は本発明の第 7の実施例による半導体装置の断面図である。 発明を実施するための最良の形態
図 2は本発明の概要を示す図である。 本発明では、 T A Bを用いて リ一ドフレームの両面に半導体チップを搭載する。
図 2において、 リードフレーム 2 1は、 対向する第 1の主面 （たとえ ば上面） と第 2の主面 （たとえば下面） とを有し、 その両面でテープ リ一ドとボンディ ング可能である。 このリードフレーム 2 1の上側に第 1の半導体チッブ 2 2を配置し、 リードフレーム 2 1 の第 1の主面を第 1の半導体チップ 2 2と第 1のテープリード 2 3によって電気的に接続 する。 さらに、 第 2の半導体チップ 2 4をリードフレーム 2 1の第 2の 主面上に配置し、 リ一ドフレーム 2 1の複数のリ一ドの第 2の主面を第 2の半導体チップと第 2のテープリード 2 5によって電気的に接続する ( リードフレーム 2 1の第 1の主面と第 2の主面とを共にボンディ ング 可能とし、 リードフレーム 2 1の第 1の主面側に第 1の半導体チップ 2 2を配置し、 第 1のテープリード 2 3で接鐃すると共に、 第 2の主面側 に第 2の半導体チップ 2 4を配置し、 第 2のテープリー ド 2 5で接続す ることによって、 リードフレーム 2 1の両面上に複数の半導体チップを 搭載することが可能となった。
たとえば半導体チップ 2 2 , 2 4は、 チップセレク ト信号によって選 択的に用いることができる。 この場合は、 同一のリードの両面に第 1の テープリード 2 3 と第 2のテープリード 2 5 とが接続されてもなんら問 題を生じない。 同一の領域上に複数の半導体チップを収容できるため、 実装効率を 2倍以上に向上することが可能となる。 また、 同一リードフ レームに T A B実装を繰り返すことによって、 図 2に示すような構造を 製造できるため、 製造設備の大幅な変更も必要としない。
図 3 Aは本発明の第 1の実施例を示す図である。 図 3 Aにおいて、 リードフレーム 2 1 の上側に第 1の半導体チップ 2 2が配置され、 下側 に第 2の半導体チップ 2 4が配置され、 それぞれ足曲げ加工したテープ リード 2 9 , 3 0によってリードフレーム 2 1のリ一ド部の表面及び裏 面に第 1および第 2の半導体チップ 2 2 , 2 4を電気的に接続する。 な お、 半導体チップ 2 2 , 2 4 とテープリード 2 9 , 3 0の間の接続は、 たとえば半導体チップ 2 2 , 2 4の A 1配線層上に形成した金 （A u ) 等のバンプ 2 7を介して行う。
テープリード 2 9は、 たとえば図 4 A及び 4 Bに示すような構造を有 する。 たとえば、 厚さ 1 2 5 m程度のボリィミ ドテープ 3 3上に、 た とえば厚さ 3 0 z m程度の銅箔パターン 3 5が絶縁性接着剤 3 4により 接着されている。 銅箔パターン 3 5の両端は、 ボリイミ ドテープ 3 3か ら突出し、 ボンディ ングを容易にしている。 たとえば、 先ず 3 3， 3 4 , 3 5の 3層構造を全面的に作り、 銅箔 3 5をパターユングし、 各リード 部の先端が露出するようにボリイミ ドテープ 3 3をパターニングして作 る。 バターニングされたボリイミ ドテープ 3 3はテープリード 2 9をサ ポートして変形を防止する。 銅箔バタ一ン 3 5は、 たとえば表面に厚さ 約 0 . 5 m程度の錫 （S n ) メツキ層を備えている。 銅箔パターン 3 5は、 複数のリードを含むが、 各リード部は、 たとえば図 4 Bに示すよ うな形状をしている。 すなわち、 ボンディ ングを行うべき両端部が、 た とえば半導体チップに接続される側で約幅 7 0 m程度、 リードフレー ム 2 1に接続される側で幅 1 0 0 z m程度に拡大され、 中間部はより紬 い配線部によって構成されている。 以下、 半導体チップに接続される側 のリード部 （銅箔パターン） 3 5を特にインナーリードといい、 リード フレーム 2 1に接続される側のリード部 3 5をアウターリードという。 なお、 3層構造のテープリードを説明したが、 絶縁性接着剤 3 4を含 まない 2層構造、 または導電パターンのみの 1層構造のテープリ一ドを 用いてもよい。 半導体チップ上にバンプを設ける代りに、 テープリード 上にバンプを設けてもよい。
リードフレームは、 たとえば図 5に示すような断面構造を有する。 図 5において、 リ―ドフレーム 2 1はたとえば鉄系合金等で形成される リ一ドフレーム基体 3 6 と、 少なく ともボンディ ングを行う リ一ド先端 部においては基体 3 6の両面に形成された金 （A u ) 、 銀 （A g ) 等の メツキ層 3 7を有する。 リ一ドの両面にメツキ層を備えることによって、 リ一ドフレーム 2 1はその両面においてボンディングを行うことができ る。 図 4 A及び 4 Bに示すような、 テ一ブリードのリード部 3 5の表面 が、 たとえば S nメツキされ、 リ一ドフレーム 2 1の表面に、 たとえば A uのメツキ層 3 7が設けられていれば、 テープリード 2 9をリ一ドフ レーム 2 1上に熱圧着することにより、 テープリード 2 9 とリードフ レーム 2 1 とを共晶化させ、 ボンディ ングを行うことができる。
なお、 テープリード 2 9およびリ一ドフレーム 2 1において、 ボン ディ ングを行わない部分は特にメツキ層を設ける必要はない。
図 3 Aの構成においては、 2つの半導体チップ 2 2 , 2 4を安定に保 持するために、 半導体チップ 2 2 , 2 4の裏面を銀ペースト等の接着剤 層 2 8によって相互に固定することが好ましい。 図示の構造をモールド 樹脂中にトランスファモールドする場合には、 接着剤層 2 8は仮止めの 役割を果たす。 接着剤層 2 8が無いと、 モールド封止工程中に 2つの半 導体チップ 2 2 , 2 4が変位してモールド樹脂から一部露出してしまう おそれがある。 またこの変位は、 一部のバンプ 2 7に応力集中を引き起 こし、 テープリード 2 9が半導体チップ 2 2 , 2 4から剝離するおそれ がある。 接着剤層 2 8は銀ペースト等の導電性接着剤の他、 エポキシ系 などの絶縁性接着剤であっても良い。
図 3 Aの構成において、 第 1のテープリード 2 9および第 2のテープ リード 3 0は、 後述するように、 共に金型による切断工程において同時 に曲げ加工を受け、 半導体チップをリ一ドフレーム上に浮いた状態で保 持するように足曲げ加工されている。
テープリードの足曲げ加工を行わず、 図 3 Aに示すような形態で T A B実装を行った場合、 半導体チップ 2 2 , 2 4同士がぶっかってテープ リード 2 9， 3 0が曲がり、 テープリード 2 9 , 3 0 と半導体チップ 2 2 , 2 4の角が短絡するエツヂショートを起こす可能性がある。 また、 リードフレーム 2 1 とテープリード 2 9 , 3 0 との接触部においても、 テープリード 2 9 , 3 0にリードフレーム 2 1から離れようとする方向 の応力がかかるため、 長期の使用において、 テープリード 2 9 , 3 0が リードフレーム 2 1から剝離する等の可能性があり、 半導体装置の信頼 性を低下する。
図 3 Aの構造は、 リ一ドフレーム 2 1の中心面に関して、 上側と下側 とがほぼ対称な構造を有している。 半導体チップ 2 2 , 2 4に同一機能 を持たせる時は、 両チップ上の端子 （パッ ド） パターンを鏡面対称にす るのがよい。
図 6は半導体チップ 2 2 , 2 4のチップ上の端子パターンを示す図で ある。 2 2 Aは半導体チップ 2 2の内部回路を示し、 2 4 Aは半導体 チップ 2 4の内部回路を示す。 すなわち、 図 6は図 3 Aにおいて、 上か ら見た半導体チップ 2 2と下から見た半導体チップ 2 4 とを示している c 半導体チップ 2 2 , 2 4の端子 " 1 " はテープリード 2 9 , 3 0を介し て同一のリードフレーム 2 1に接続される。 各半導体チップ 2 2， 2 4 の同一の端子番号は、 同一機能を有し、 同一の信号を伝達する。 図示す るように、 2つの半導体チップ 2 2 , 2 4を重ね合せたときに、 同一機 能の端子が同一のリードフレームに接続される （鏡面対称） ように端子 パターンを決めている。 このような鏡面対称の端子パターンとする場合 には、 内部回路 2 2 A , 2 4 Aも鏡面対称となるように形成することが、 製造プロセスの観点から好ましい。 この場合、 鏡面対称な異なるマスク を用いる。 しかしながら， 内部回路 2 2 A , 2 4 Aは非対称であっても 良い。 また、 一部鏡面対称で、 残りは非対称な内部回路 2 2 A , 2 4で めっ し ¾>良レゝ o
鏡面対称の端子パターンは、 半導体チップ 2 2 , 2 4が同一機能 （例 えばメモリ） を有する場合に好適である。 図 6の場合、 信号は端子を介 して半導体チップ 2 2 , 2 4に共通に供給されるので、 いずれか一方の 半導体チップを選択する必要がある。 このため、 各半導体チップ 2 2， 2 4には図 7に示すチップ選択回路 3 9が設けられている。 チップ選択 回路 3 9の入力はいずれか 1つの端子 （チップ選択端子） と接続され、 出力は内部回路 2 2 A又は 2 4 Aに接続される。 半導体チップ 2 2に設 けられるチップ選択回路 3 9 と半導体チップ 2 4に設けられるチップ選 択回路 3 9 とは、 異なる論理で動作する。 例えば、 半導体チップ 2 2の チップ選択回路 3 9は外部からチップ選択端子を介してハイレベルの信 号 （チップ選択信号） を受信すると、 ハイレベルの出力信号を内部回路 2 2 Aに与え、 内部回路 2 2 Aを活性化する'。 チップ選択信号がローレ ベルのときは、 半導体チップ 2 2のチップ選択回路 3 9はローレベルを 出力し、 内部回路 2 2 Aを非活性化する。 これに対し、 半導体チップ 2 4のチップ選択回路 3 9は外部からチップ選択端子を介してハイレベル のチップ選択信号を受信するとローレベルの出力信号を内部回路 2 4 A に与え、 内部回路 2 4 Aを非活性化する。 チップ選択信号がローレベル のときは、 半導体チップ 2 4のチップ選択回路 3 9はハイレベルを出し、 内部回路 2 4 Aを活性化する。 このようにして、 半導体チップ 2 2 , 2 4のいずれか一方を選択することができる。
尚、 図 6は D I P配列を示すが、 その他の端子配列タイプでも同様で ある。 また、 チップ選択端子のみを同一のリードフレームに接続し、 そ の他の端子は鏡面対称でなく とも良い。 ただし、 この場合、 半導体チッ ブ 2 2 , 2 4の周辺回路は複雑になる。
図 3 Aに示す構造体は図 8に示すように樹脂乇ールドされる。 リード フレーム 2 1 の両面上に各々バンプ 2 7を備えた第 1 の半導体チップ 2 2、 第 2の半導体チップ 2 4が配置され、 それぞれ足曲げ加工された テープリード 2 9 , 3 0に接続されている。 テープリード 2 9 , 3 0の 他端は、 リードフレーム 2 1のリード部の上面および下面に接続される ことは、 図 3 Aの形態と同様である。 これらのボンディ ングを行った構 造体をエポキシ樹脂等のモールド樹脂 3 8中にトランスファモールドし. 樹脂モールド半導体装置が構成されている。 なお、 前述したように、 2 つの半導体チップ 2 2 , 2 4の間に、 図 3 Aに示したような接着剤層 2 8を設けておいた方が好ましい。
次に、 図 9 Aないし 9 Eを参照して、 図 8に示す半導体装置の製造方 法について説明する。 図中、 先に示した構成要素と同一のものには同一 の参照番号を付している。 図 9 Aに示すように、 2つのテープ 4 0から それぞれ引出されたテープリード 4 1のインナーリードを半導体チップ
2 4のバンプ 2 7上に位置決めし、 約 5 0 0ての温度でツール （thermo de) 4 2を用いてボンディ ングする。
次に、 図 9 Bに示すように、 図示しない金型を用いてテ一プリ一ド 4 1を図 9 Aのポリイミ ドテープ 3 3 (図を簡略化するために図 9 B以降 では省略している） の外側で切断するとともにテープリード 4 1 の足曲 げを行う。 これにより、 半導体チッブ 2 4のバンプ 2 7に接続されて テープリード 3 0が形成される。
次に、 図 9 Cに示すように、 リードフレーム 2 1を対応するテープ リード 3 0に近接させ、 ボンディ ングツール 4 3を用いて約 4 5 0 の 温度でテープリード 3 0 とリードフレーム 2 1 とを接合する。
次に、 図 9 A及び図 9 Bの工程で得られた別の半導体チップ 2 2を、 図 9 Dに示すように、 半導体チップ 2 4 と向い合うように位置決めし、 ボンディ ングツール 4 3を用いて図 9 Cと同様に、 約 4 5 0 °Cの温度で テープリード 2 9 とリードフレーム 2 1 とを接合する。
最後に、 図 9 Eに示すように、 モールド樹脂 3 8で構造体を封止する < 図 3 Dは図 3 Aに示す第 1の実施例の変形例を示す。 図示するように- 第 1の半導体チップ 2 2の裏面と第 2の半導体チップ 2 4の裏面とは接 着剤層 2 8を介さずに密着している。 電気的絶縁性に問題がなければ図
3 Dの構成でも良い。 次に、 図 3 Bを参照して、 本発明の第 2の実施例を説明する。 図 3 B の半導体装置は、 リードフレーム 2 1の上側と下側に関し非対称な構成 を有する形態を示す。 リードフレーム 2 1の上側に関しては、 図 3 Aに 示したものと同等である。 上側の半導体チッブ 2 2の底面はリードフ レーム 2 1の中心面よりも上に配置されるように、 テープリード 2 9は 足曲げ加工されている。 一方、 リードフレーム 2 1の下面に接続された テープリード 3 1は、 足曲げ加工されておらず、 真直ぐな形態を有する c このテープリード 3 1の上側に半導体チッブ 2 4をボンディ ングすると、 2つの半導体チッブがぶっかることになるが、 図 3 Bの構成においては、 下側の半導体チップ 2 4は真直ぐなテープリード 3 1の下面にボンディ ングされている。 すなわち、 リ一ドフレーム 2 1の中心面を境にして、 その上側に第 1の半導体チッブ 2 2が配置され、 下側に第 2の半導体 チップ 2 4が配置されることは、 図 3 Aの構造と同様であり、 2つの半 導体チップ間に物理的干渉は生じない。 図 3 Bの形態の場合、 半導体 チップ 2 2 , 2 4のチップフエースは同一方向を向いているので、 全く 同一設計の半導体チップを用いることができる。 .
図 3 Cは、 2つの真直ぐなテープリード 3 1 , 3 2を用いて、 リード フレーム 2 1の両面に 2つの半導体チッブ 2 2 , 2 4を実装する本発明 の第 3の実施例を示す。 すなわち、 2つの半導体チップ 2 2 , 2 4はそ れぞれテープリード 3 2， 3 1の上側に接続されるように配置されてい る。 2つのテープリード 3 1 , 3 2は、 リードフレーム 2 1 の厚さ分だ け互いに雜されている。 図 3 Cの場合、 テープリードの曲げ加工は一切 行わなくてよい。 半導体チップ 2 2 , 2 4は、 図 3 Aの場合と同様鏡面 対称の端子パターンとするのが良い。
以上説明した 3つの基本形態は、 それぞれ使用に応じて適宜選択する ことができる。
次に、 図 1 0を参照して本発明の第 4の実施例を説明する。 第 4の実 施例は、 1つパッケージ中に 3個以上の半導体チップを積み重ねた半導 体装置である。 図 1 0の半導体装置は 4つの半導体チップ 5 2 a , 5 2 b , 5 4 a , 5 4 bを有する。 半導体チップ 5 2 a , 5 2 bは足曲げさ れた上側リ一ドフレーム 6 0に支持され、 半導体チップ 5 4 a , 5 4 b は足曲げされた下側リードフレーム 6 2に支持されている。 半導体チッ ブ 5 2 aのバンプ 5 7に接合する足曲げされたテープリード 5 6 aは、 上側リードフレーム 6 0の先端上部に接合している。 半導体チップ 5 2 b (その裏面は半導体チップ 5 2 aの裏面と対向している） のバンプ 5 7に接合する足曲げされたテープリード 5 6 bは、 上側リードフレーム 6 0の先端下部に接合している。 半導体チップ 5 4 aのチップフヱ一ス 面 （内部回路が露出している面） は、 半導体チップ 5 2 bの表面と向い 合っている。 半導体チップ 5 4 aのバンプ 5 7に接合する足曲げされた テープリード 5 8 aは、 下側リードフレーム 6 2の先端上部に接合して いる。 半導体チップ 5 4 bのバンプ 5 7に接合する足曲げされたテープ リード 5 8 bは、 下側リ一ドフレーム 6 2の先端下部に接合しいてる。 半導体チップ 5 4 aの裏面は、 半導体チップ 5 4 bの裏面と対向してい る。 半導体チップ 5 2 aと 5 2 bとの間、 及び半導体チップ 5 4 aと 5 4 bとの間には、 前述した接着剤層 2 8 (図 3 A ) を設けることが好ま しい。 更に、 半導体チップ 5 4 bと 5 6 aとの間にも接着剤層 2 8を設 けても良い。 上側リ一ドフレーム 6 0と下側リ―ドフレーム 6 2は貼り 合わされ、 単一のリードフレームを構成する。 このリードフレーム 6 0 , 6 2の貼り合せ （積み重ね） は、 上記構成体をモールド樹脂 6 4でモー ルドする際に行うことができる。 図 1 1 八は図 1 0に示した本発明の第 4の実施例の変形例を示す断面 図で、 図 1 1 Bはこの変形例の部分的な平面図である。 半導体チップ 5 2 aと 5 2 bの裏面は密着し、 半導体チップ 5 4 aと 5 4 bの裏面も密 着している。 各半導体チップ 5 2 a， 5 2 b, 5 4 a, 5 4 bの表面に は一列配列されたバンプ 6 7が設けられている。 上側リ一ドフレーム 6 0の先端上部に接合するテープリード 6 6 aは、 半導体チップのバンプ 6 7のいずれか 1つに接統されている。 図 1 1 Bの例では、 右側のテー プリ一ド 6 6 aと左側のテープリ一ド 6 6 aとは、 交互にバンプ 6 7に 接続されている。 同様に、 テープリード 6 6 b， 6 8 a, 6 8 bはそれ ぞれ半導体チップ 5 2 b, 5 4 a, 5 4 bのバンプ 6 7に接続されてい る。 一体化されたリードフレーム 6 0 , 6 2の先端は内側に曲げられて いる。 各半導体チップ 5 2 a， 5 2 b, 5 4 a, 5 413は例ぇば 1 6 ^1 DRAMで、 図 1 1 Aの半導体装置は 6 4 MD R A Mとして機能する。 いずれか 1つの半導体チップを選択するために、 図 1 2 Aに示すよう に、 各半導体チップ 6 2 a , 6 2 b, 6 4 a, 6 4 bはこれらに共通の 2つのリードフレーム （チップ選択端子） に接鐃されたチップ選択回路 8 9を有する。 チップ選択回路 8 9は 2 ビッ トのチップ選択信号を外部 回路から受取り、 内部回路を活性化するかどうかを指示する信号を内部 回路に出力する。 例えば、 半導体チップ 5 2 aは 2 ビッ トがいずれもハ ィレベルのとき、 選択される。
図 1 2 Bに示すように、 チップ選択信号を 2 ビッ トのシリアル信号で 構成する場合には、 1つのチップ選択用リ一ドフレームを介して受信し たチップ選択信号を直並列変換回路 （SZP) 9 0で 2 ビッ トの並列信 号に変換した後、 チップ選択回路 8 9に出力する。
尚、 各半導体チップ 5 2 a, 5 2 b, 5 4 a, 5 4 bが同一機能を有 する場合には、 半導体チップ 5 2 aと 5 2 b、 及び 5 4 aと 5 4 bはそ れぞれ鏡面対称な関係にあることが好ましい。 ただし、 これらの内部回 路は必ずしも鏡面対称なパターンでなくても良い。
尚、 図 1 0の更に別な変形例としては、 5つ以上の半導体チップを 1 つのパッケージ内に設けた半導体装置がある。 このように、 図示した実 施例を変更、 改良、 組み合わせて種々の構成が可能であることは当業者 に自明であろう。
図 1 3は本発明の第 5の実施例による半導体装置の断面図である。 半 導体チップ 5 2 aの内部回路を有する面 （チップフェース面） と、 半導 体チップ 5 2 bの内部回路を有する面とは向い合つている。 同様に、 半 導体チップ 5 4 aの内部回路を有する面と、 半導体チップ 5 4 bの内部 回路を有する面とは向い合つている。 半導体チップ 5 2 bの裏面と半導 体チップ 5 4 aの裏面とは密着している。 これらの裏面を接着剤層で固 定しても良い。 テープリード 9 2は第 1のテ一ブリード 9 2 aと第 2の テープリード 9 2 bとから成る。 第 1及び第 2のテープリード 9 2 aと 9 2 bは積み重ねられ、 電気的に接続されている。 第 1のテープリ一ド 9 2 aは半導体チッブ 9 2 aの端子 （バンプ） 5 7とリードフレーム 9 1 とを接続し、 第 2のテープリード 9 2 bは半導体チップ 9 2 bの端子 5 7とリードフレーム 9 1 とを接続する。 同様に、 テープリード 9 4は 第 1のテープリード 9 4 aとこれに電気的に接続する第 2のテープリ一 ド 9 4 bを有する。 第 1のテープリー ド 9 4 aは半導体チップ 5 4 bの 端子 5 7とリードフレーム 9 1 とを接続し、 第 2のテープリード 9 4 b は半導体チップ 5 4 aの端子 5 7とリードフレーム 9 1 とを接続する。 半導体チップ 5 2 a, 5 2 b, 5 4 a， 5 4 bの選択は、 前述した図 1 2 A又は図 1 2 Bに示す構成で行なわれる。 半導体チップ 5 2 aと 5 2 b、 及び 5 4 aと 5 4 bの端子はそれぞれ鏡面対称な関係にあることが 好ましい。
図 1 4 Aは本発明の第 6実施例による半導体装置の断面図である。 半 導体チップ 5 2 a， 5 2 b , 5 4 a , 5 4 bは図 1 3の構成と同一の向 きに配列されている。 第 6の実施例では半導体チッブ選択のために 2つ のリードフレームを用い、 少なく ともこれらのリードフレームと半導体 チップ 5 2 a , 5 2 b , 5 4 a , 5 4 bとの接続をテープリード 9 6及 び 9 8を用いて行う。 テープリード 9 6は第 1のテープリード 9 6 a、 第 2のテープリード 9 6 b、 コンタク トホール 9 6 dを有する絶縁膜 9 6 c とを有する。 この絶縁膜 9 6 cは第 1及び第 2のテープリード 9 6 aと 9 6 bとの間に設けられている。 第 1及び第 2のテープリード 9 6 a , 9 6 bはコンタク トホール 9 6 dを介して電気的に接続されている < テープリード 9 8 も同様に第 1及び第 2のテープリード 9 8 a， 9 8 b . コンタク トホール 9 8 dを有する絶縁膜 9 8 cを有する。 第 1及び第 2 のテープリード 9 6 a， 9 6 bは、 図 1 4 Bに示すようにレーザビーム を用いてコン夕ク トホールのェッジが露出するように力ッ ト可能である, 図 1 4 Bは、 第 2のテープリード 9 8 bがレーザーカツ 卜された場合を 示す。 これにより、 第 2のテープリード 9 8 bは電気的に第 1 のテープ リード 9 8 aから切り離される。
図 1 4 Aではリ一ドフレーム 9 1 a (チップ選択端子） と半導体チッ ブ 5 4 aとを接続するテープリード 9 8 bと、 半導体チップ 5 2 aと リードフレーム 9 1 b (チップ選択端子） とを接続するテープリードと がレーザーカッ トされている。 半導体チップ 5 2 a， 5 2 b , 5 4 a , 5 4 bと 2ビッ トのチップ選択信号との関係は表 1のとおりである。 表 1
Figure imgf000020_0001
チップ選択端子どして機能する 2つのリードフレーム 9 1 a , 9 1 b 以外のフレームに接続されるテープリードは、 図 1 3に示すテープリー ド 9 2 , 9 4を用いることができる。 勿論、 すべてのテープリードを 9 6 , 9 8で構成しても良い。
図 1 5は、 本発明の第 7実施例による半導体装置の断面図である。 図 示する半導体装置は図 1 3の半導体装置と異なり、 テープリードが個々 に対応するリ一ドフレームに異なる位置で接合している点を特徵とする < 図 1 3の構成では、 テ一プリ一ド 9 7 Aと 9 7 bは一方において端部が 積み重って接合し、 他方において個々にリードフレーム 9 1を接合して いる同様に、 テ一プリード 9 8 aと 9 8 bは一方において端部が積み 重って接合し、 他方において個々にリードフレーム 9 1 と接合している ( 図 1 3の構成では、 図 9 Dのボンディ ングツール 4 3を用いてテープ リード 9 2 b , 9 4 b リードフレーム 9 1に接合した後、 更にテープ リード 9 2 a， 9 4 aを接合済のテープリード 9 2 b， 9 4 bに接合す る。 接合済が再度加圧されることはあまり好ましいことではない。 また- 2度目の加圧時にテープリード 9 2 b , 9 4 bの段差が問題になる場合 がある。 図 1 5の構成はこのような問題点を解消するものである。 尚、 図 1 3， 1 4 A , 1 4 B及び 1 5に示す各実施例においては、 最 終製造工程において、 モールド封止される。 尚、 便宜上、 モールド封止 は省略してある。 産業上の利用可能性
以上説明したように、 本発明によれば、 複数の半導体チップを同一平 面領域上に収納することができるので、 半導体装置の高密度化、 高容量 化が実現できる。
本発明は例えば I Cカードのメモリなどに用いることができる。

Claims

2 ひ 請求の範囲
1. 対向する第 1の主面と第 2の主面とを有し、 第 1の主面及び第 2 の主面とでボンディ ング可能なリ一ドフレームと ；
前記リ一ドフレームの第 1の主面側に配置きれた第 1の半導体チップ と ；
前記リードフレームの第 1の主面と前記第 1の半導体チップとを電気 的に接続する第 1のテープリードと ；
前記リ一ドフレームの第 2の主面側に配置された第 2の半導体チップ と ；
前記リ一ドフレームの第 2の主面と前記第 2の半導体チップとを電気 的に接続する第 2のテープリードと
を有する半導体装置。
2. 前記第 1の半導体チッブと前記第 2の半導体チップとは離間配置 され；
前記半導体装置は更に、 前記第 1の半導体チップと前記第 2の半導 体チップとの間に設けられ、 これらを固定する接着剤層を有する請求項 1記載の半導体装置。
3. 前記第 1の半導体チップは内部回路を含む第 1の面とこれに対向 する第 2の面を有し；
前記第 2の半導体チッブは内部回路を含む第 1の面とこれに対向する 第 2の面を有し；
前記第 1の半導体チッブの第 2の面と前記第 2の半導体チップの第 2 の面とは対向している請求項 1の半導体装置。
4. 前記第 1の半導体チッブは第 1の面上に複数の端子を有し ； 前記第 2の半導体チップは第 1の面上に複数の端子を有し ；
前記第 1のテープリ一ドは前記第 1の半導体チップの第 1の面上に設 けられた複数の端子に接続し ；
前記第 2のテープリ一ドは前記第 2の半導体チップの第 1の面上に設 けられた複数の端子に接続する請求項 3記載の半導体装置。
5. 前記第 1のテープリ一ド及び前記第 2のテ一プリ一ドはそれぞれ、 前記第 1 の半導体チップと前記第 2の半導体チップとが離間配置するよ うに足曲げされた部分を有する請求項 4記載の半導体装置。
6. 前記第 1 の半導体チップは内部回路が露出する第 1 の面とこれに 対向する第 2の面を有し ；
前記第 2の半導体チップは内部回路が露出する第 1の面とこれに対向 する第 2の面を有し；
前記第 1の半導体チップの第 2の面と前記第 2の半導体チップの第 1 の面とは対向している請求項 1の半導体装置。
7. 前記第 1の半導体チップは第 1の面上に複数の端子を有し ； 前記第 2の半導体チップは第 1の面上に複数の端子を有し ；
前記第 1のテープリ一ドは前記第 1の半導体チップの第 1の面上に設 けられた複数の端子に接続し ；
前記第 2のテープリ一ドは前記第 2の半導体チッブの第 1の面上に設 けられた複数の端子に接続する請求項 6記載の半導体装置。
8. 前記第 1のテープリードは足曲げされた部分を有し ：
前記第 2のテープリードは直線状に延びており ；
この結果、 前記第 1の半導体チップと前記第 2の半導体チップとが離 間配置するように足曲げされている請求項 7記載の半導体装置。
9. 前記第 1 の半導体チップは内部回路が露出する第 1 の面とこれに 対向する第 2の面を有し ；
前記第 2の半導体チッブは内部回路が露出する第 1 の面とこれに対向 する第 2の面を有し ；
前記第 1の半導体チップの第 1の面と前記第 2の半導体チップの第 1 の面とは対向している請求項 1の半導体装置。
10. 前記第 1の半導体チップは第 1の面上に複数の端子を有し ； 前記第 2の半導体チップは第 1の面上に複数の端子を有し ；
前記第 1のテープリードは前記第 1の半導体チップの第 1の面上に設 けられた複数の端子に接続し ；
前記第 2のテープリードは前記第 2の半導体チップの第 1の面上に設 けられた複数の端子に接続する請求項 3記載の半導体装置。
11. 前記第 1のテープリ一ド及び前記第 2のテープリ一ドはほぼ平行 に延びている請求項 1 0記載の半導体装置。
12. 前記第 1の半導体チップは複数の端子を有し ；
前記第 2の半導体チップは複数の端子を有し ；
前記第 1の半導体チップの複数の端子と前記第 2の半導体チップの複 数の端子ほ鏡面対称な関係に配列されている請求項 1記載の半導体装置
13. 前記複数のリードフレームは外部回路から出力されるチップ選択 信号を受信するチップ選択リ一ドフレームを有し；
前記第 1 の半導体チップは該チップ選択リードフレームに接続され、 前記チップ選択信号が第 1の値のときに第 1の半導体チ'ップを活性化す る第 1 のチップ選択手段を有し；
前記第 2の半導体チッブは前記チッブ選択リードフレームに接続され、 前記チッブ選択信号が第 2の値のときに第 2の半導体チッブを活性化す る第 2のチッブ選択手段を有する請求項 1記載の半導体装置。
14. 前記第 1の半導体チップは内部回路を有し ；
前記第 2の半導体チップは内部回路を有し ：
前記第 1の半導体チップの内部回路のパターンと前記第 2の半導体 チップの内部回路のパターンとは鏡面対称な関係にある請求項 1の半導 体装置。
15. 前記第 1の半導体チップは内部回路を有し ；
前記第 2の半導体チップは内部回路を有し ；
前記第 1の半導体チップの内部回路のパターンと前記第 2の半導体 チップの内部回路のバターンとは鏡面非対称な関係にある請求項 1の半 導体装置。
16. 前記半導体装置は更に、 前記第 1の半導体チップと前記第 2の半 導体チップとをパッケージするモールド樹脂層を有する請求項 1記載の 半導体装置。
17. 前記第 1の半導体チップは半導体メモリ装置であり ；
前記第 2の半導体チッブは半導体メモリ装置である請求項 1の半導体
18. 前記リードフレームは、 第 1の主面及び第 2の主面上に形成され たメツキ層を有する請求項 1記載の半導体装置。
19. 前記第 1の半導体チップの第 2の面と前記半導体チップの第 2の 面とは密着している請求項 3記載の半導体装置。
20. 第 1のペアとなる第 1及び第 2の半導体チップと ；
第 1のペアに対向する位置にある第 2のペアとなる第 3及び第 4の半 導体チップと ；
離間する第 1の部分及び第 2の部分を有し、 各第 1の部分と第 2の部 分とは対向する第 1の主面と第 2の主面とを有し、 第 1の主面及び第 2 の主面上でボンディ ング可能な複数のリ一ドフレームと、 前記第 1 のべ ァは前記リードフレームの第 1の部分側に設けられ、 前記第 2のペアは 前記第 2の部分側に設けられる ；
前記リードフレームの第 1の部分の第 1の主面と前記第 1の半導体 チップとを電気的に接続する第 1のテープリ一ドと ；
前記リードフレームの第 1の部分の第 2の主面と前記第 2の半導体 チップとを電気的に接続する第 2のテ一プリードと ；
前記リードフレームの第 2の部分の第 1の主面と前記第 3の半導体 チップとを電気的に接続する第 3のテープリードと ；
前記リードフレームの第 2の部分の第 2の主面と前記第 4の半導体 チップとを電気的に接鐃する第 4のテープリードと
を有する半導体装置。
21. 前記第 1の半導体チップは内部回路を含む第 1の面とこれに対向 する第 2の面を有し；
前記第 2の半導体チップは内部回路を含む第 1の面とこれに対向する第 2の面を有し ；
前記第 1の半導体チップの第 2の面と前記第 2の半導体チップの第 2 の面とは対向し ；
前記第 3の半導体チッブは内部回路を含む第 1の面とこれに対向する 第 2の面を有し ；
前記第 4の半導体チップは内部回路を含む第 1の面とこれに対向する る第 2の面を有し ；
前記第 3の半導体チップの第 2の面と前記第 4の半導体チップの第 2 の面とは対向し；
前記第 2の半導体チップの第 1の面と前記第 3の半導体チップの第 1 の面とは対向している請求項 2 0の半導体装置。
22. 前記第 1 , 第 2， 第 3及び第 4の半導体チップはそれぞれチップ の一面のほぼ中央に一列配列された端子を有し ；
第 1 , 第 2 , 第 3及び第 4のテープリー ドはそれぞれ第 1， 第 2 , 第 3及び第 4の半導体チップの端子に接続されている請求項 2 0の半導体
23. 前記半導体装置は更に、 前記第 1， 第 2 , 第 3及び第 4の半導体 チップをパッケージするモールド樹脂層を有する請求項 1の半導体装置 c
24. 前記複数のリードフレームは外部回路から出力されるチップ選択 信号を受信する少なく とも 1つのチッブ選択リ一ドフレームを有し ； 前記第 1の半導体チップは該チップ選択リ一ドフレームに接続され、 前記チップ選択信号が第 1の値のときに第 1の半導体チッブを活性化す る第 1 のチップ選択手段を有し ；
前記第 2の半導体チップは前記チップ選択リードフレームに接続され、 前記チップ選択信号が第 2の値のときに第 2の半導体チップを活性化す る第 2のチップ選択手段を有し ；
前記第 3の半導体チップは前記チッブ選択リードフレームに接続され、 前記チッブ選択信号が第 3の値のときに、 第 3の半導体チップを活性化 する第 3のチップ選択手段を有し ；
前記第 4の半導体チップは前記チップ選択リ一ドフレームに接続され, 前記チッブ選択信号が第 4の値のときに第 4の半導体チップを活性化す る第 4のチップ選択手段を有する請求項 2 0記載の半導体装置。
25. 前記第 1 の半導体チップは半導体メモリ装置であり ；
前記第 2の半導体チップは半導体メモリ装置であり ；
前記第 3の半導体チップは半導体メモリ装置であり ； 前記第 4の半導体チッブは半導体メモリ装置である請求項 2 0の半導 体装置。
26. 前記半導体装置は更に ；
前記第 1及び第 2の半導体チップ間に設けられ、 これらを相互に固定 する第 1の接着剤層と ；
前記第 3及び第 4の半導体チッブ間に設けられ、 これらを相互に固定 する第 2の接着剤層とを有する請求項 2 0記載の半導体装置。
27. 第 1のペアとなる第 1及び第 2の半導体チップと ；
第 2のペアとなる第 3及び第 4の半導体チップと ；
対向する第 1の主面と第 2の主面とを有し、 第 1の主面及び第 2の主 面上でボンディ ング可能なリードフレームと ；
第 1及び第 2の半導体チップと前記リードフレームの第 1の主面とを 電気的に接続する第 1のテ一プリードと ；
第 3及び第 4の半導体チッブと前記リードフレームの第 2の主面とを 電気的に接続する第 2のテープリード
とを有する半導体装置。
28. 前記第 1の半導体チップは内部回路を含む第 1の面とこれに対向 する第 2の面を有し ；
前記第 2の半導体チップは内部回路を含む第 1の面とこれに対向する 第 2の面とを有し ；
前記第 1の半導体チップの第 1の面と前記第 2の半導体チップの第 1 の面とは対向し ；
前記第 3の半導体チップは内部回路を含む第 1の面とこれに対向する 第 2の面を有し ；
前記第 4の半導体チップは内部回路を含む第 1の面とこれに対向する 第 2の面を有し ；
前記第 3の半導体チップの第 1の面と前記第 4の半導体チップの第 1 の面と対向する請求項 2 7の半導体装置。
29. 前記第 2の半導体チッブの第 2の面と前記第 3の半導体チップの 第 2の面とは密着している請求項 2 8記載の半導体装置。
30. 前記第 2の半導体チップの第 2の面と前記第 3の半導体チッブの 第 2の面とは離間対向している請求項 2 8記載の半導体装置。
31. 前記第 1のテープリードは重なり合う第 1及び第 2のテープ部分 を有し ；
第 1のテープ部分は前記第 1の半導体チップと接鐃し、 第 2のテープ 部分は前記第 2の半導体チップと前記リードフレームの第 1の.主面とを し ；
前記第 2のテープリードは重なり合う第 1及び第 2のテープ部分を有 し ；
前記第 2のテ一プリ一ドの第 1のテープ部分は前記第 3の半導体チッ プと前記リードフレームの第 2の主面とを接続し ；
前記第 2のテープリードの第 2のテープ部分は前記第 4の半導体チッ プと接続する請求項 2 7記載の半導体装置。
32. 前記第 1及び第 2のテープリードの各々の第 1及び第 2のテープ 部分は密着して重なり合い、 電気的に接続されている請求項 3 1記載の 半導体装置。
33. 前記第 1及び第 2のテープリードは少なく とも 1つのチップ選択 用テープリ一ドを含み；
該チッブ選択用テープリ一ドは、 前記第 1及び第 2のテープ部分間に 設けられた絶縁膜を有し ； 前記絶縁膜はコンタク トホールを有し ；
前記チップ選択用テ一プリ一ドの第 1及び第 2のテープ部分はコン夕 ク トホールを介して電気的に接続している請求項 2 7記載の半導体装置 (
34. 前記第 1及び第 2のテープリ一ドは少なく とも 1つのチップ選択 用テ一プリ一ドを含み；
該チップ選択用テープリ一ドは、 前記第 1及び第 2のテープ部分間に 設けられた絶縁膜を有し：
前記絶縁膜はコンタク トホールを有し ；
前記チッブ選択用テ一プリ一ドの第 1及び第 2のテープ部分のいずれ か一方は前記コンタク トホールを露出するカツ トァゥ ト部を有し ； 前記チップ選択用テープリ一ドの第 1及び第 2のテープ部分は前記絶 縁膜により電気的に絶縁されている請求項 2 7記載の半導体装置。
35. 前記半導体装置は更に ：
チップ選択用の第 5 , 第 6 , 第.7及び第 8テープリードと ；
第 1及び第 2のチップ選択リードフレームとを有し ；
前記第 5のテープリードは前記第 1及び第 2の半導体チップと前記第
1のチップ選択リ一ドフレームとを電気的に接続し ；
前記第 6のテープリ一ドは前記第 1及び第 2の半導体チップのいずれ か一方と前記第 2のチッブ選択リードフレームとを電気的に接続し ： 前記第 7のテ一ブリードは前記第 3及び第 4の半導体チップと前記第
1のチッブ選択リ一ドフレームとを電気的に接続し ；
前記第 8のテープリ一ドは前記第 3及び第 4の半導体チップのいずれ か一方と前記第 2のチップ選択リードフレームを接続する請求項 2 7記 載の半導体装置。
36. 前記第 1のチップ選択リ一ドフレームは、 前記第 5のテープリ― ドを接合する第 1の主面と、 該第 1の主面に対向し、 前記第 7のテープ リードを接合する第 2の主面を有し ；
前記第 2のチップ選択リー ドフレームは前記第 6のテープリードを接 合する第 3の主面と、 該第 3の主面に対向し、 前記第 8のテープリード を接合する第 4の主面を有する請求項 3 5記載の半導体装置。
37. 前記第 1のテープリ一ドの第 1及び第 2のテープ部分はそれぞれ 前記リ一ドフレームの第 1の主面上の第 1及び第 2の位置で接合し ； 前記第 2のテープリードの第 1及び第 2のテープ部分はそれぞれリ一 ドフレームの第 2の主面上の第 1及び第 2の位置で接合する請求項 3 1 記載の半導体装置。
38. 前記第 1の主面上の第 1及び第 2の位置は、 それぞれ前記第 2の 主面上の第 1及び第 2の位置と対向する請求項 3 7記載の半導体装置。
39. 前記第 1 , 第 2 , 第 3 , 第 4の半導体チップはそれぞれ半導体メ モリである請求項 2 7記載の半導^装置。
40. 前記半導体装置は更に、 前記第 1 , 第 2 , 第 3及び第 4の半導体 チップをパッケージするモールド樹脂層を有する請求項 2 7記載の半導 体装置。
補正された請求の範囲
[1991年 8月 6日 (06.08.91)国 事務局受理;出願当初の請求の範囲 3, 6-9は取り下げられた;出顚当初の 請求の範囲 1,2，4，10および 19は補正された;他の講求の範囲は変更なし。 （4頁)]
1. 対向する第 1 の主面と第 2の主面とを有し、 第 1 の主面及び第 2 の主面とでボンディ ング可能なリードフレームと ；
前記リ一ドフレームの第 1の主面側に配置された第 1の半導体チップ と ；
前記リー ドフレームの第 1 の主面と前記第 1 の半導体チップとを電気 的に接続する第 1のテープリードと ；
前記リ一ドフレームの第 2の主面側に配置された第 2の半導体チップ と ；
前記リードフレームの第 2の主面と前記第 2の半導体チップとを電気 的に接続する第 2のテープリードとを有し、
前記第 1 の半導体チップは内部回路を含む第 1の面とこれに対向する 第 2の面を有し、
前記第 2の半導体チップは内部回路を含む第 1の面とこれに対向する 第 2の面を有し、
前記第 1の半導体チップの第 2の面と前記第 2の半導体チップの第 2 の面とは対向している半導体装置。
2. 前記第 1 の半導体チップと前記第 2の半導体チップとは離間配置 され；
前記半導体装置は更に、 前記第 1の半導体チップと前記第 2の半導 体チップとの間に設けられ、 これらを固定する導電性接着剤層を有する 請求項 1記載の半導体装置。
4. 前記第 1の半導体チップは第 1の面上に複数の端子を有し ； 前記第 2の半導体チップは第 1の面上に複数の端子を有し ；
前記第 1のテープリ一ドは前記第 1の半導体チップの第 1の面上に設 けられた複数の端子に接続し ；
前記第 2のテープリ一ドは前記第 2の半導体チップの第 1の面上に設 けられた複数の端子に接続する請求項 1記載の半導体装置。
5. 前記第 1のテープリ一ド及び前記第 2のテ一プリ一ドはそれぞれ、 前記第 1の半導体チップと前記第 2の半導体チップとが離間配置するよ うに足曲げされた部分を有する請求項 4記載の半導体装置。
10. 前記第 1の半導体チップは第 1の面上に複数の端子を有し ； 前記第 2の半導体チップは第 1の面上に複数の端子を有し ；
前記第 1のテープリ一ドは前記第 1の半導体チップの第 1の面上に設 けられた複数の端子に接続し ； '
前記第 2のテープリ一ドは前記第 2の半導体チップの第 1の面上に設 けられた複数の端子に接続する請求項 1記載の半導体装置。
11. 前記第 1のテープリ一ド及び前記第 2のテ一プリ一ドはほぼ平行 に延びている請求項 1 0記載の半導体装置。
12. 前記第 1の半導体チップは複数の端子を有し；
前記第 2の半導体チップは複数の端子を有し ；
前記第 1の半導体チップの複数の端子と前記第 2の半導体チップの複 数の端子は鏡面対称な関係に配列されている請求項 1記載の半導体装置
13. 前記複数のリードフレームは外部回路から出力されるチップ選択 信号を受信するチップ選択リードフレームを有し ；
前記第 1 の半導体チップは該チップ選択リ一ドフレームに接続され、 前記チップ選択信号が第 1の値のときに第 1の半導体チップを活性化す る第 1のチップ選択手段を有し ；
前記第 2の半導体チップは前記チップ選択リードフレームに接続され, 前記チップ選択信号が第 2の値のときに第 2の半導体チップを活性化す る第 2のチップ選択手段を有する請求項 1記載の半導体装置。
14. 前記第 1 の半導体チッ'プは内部回路を有し ；
前記第 2の半導体チッブは内部回路を有し ；
前記第 1の半導体チップの内部回路のパターンと前記第 2の半導体 チップの内部回路のパターンとは鏡面対称な関係にある請求項 1の半導 体装置。
15. 前記第 1 の半導体チップは内部回路を有し ；
前記第 2の半導体チッブは内部回路を有し ；
前記第 1の半導体チップの内部回路のパターンと前記第 2の半導体 チップの内部回路のパターンとは鏡面非対称な関係に'ある請求項 1の半 導体装置。
16. 前記半導体装置は更に、 前記第 1の半導体チップと前記第 2の半 導体チップとをパッケージするモールド樹脂層を有する請求項 1記載の 半導体装置。
17. 前記第 1の半導体チップは半導体メモリ装置であり ；
前記第 2の半導体チップは半導体メモリ装置である請求項 1 の半導体
18. 前記リードフレームは、 第 1の主面及び第 2の主面上に形成され たメツキ層を有する請求項 1記載の半導体装置。
19. 前記第 1の半導体チップの第 2の面と前記半導体チップの第 2の 面とは密着している請求項 1記載の半導体装置。
20. 第 1のペアとなる第 1及び第 2の半導体チップと ；
第 1のペアに対向する位置にある第 2のペアとなる第 3及び第 4の半 導体チップと ；
離間する第 1の部分及び第 2の部分を有し、 各第 1 の部分と第 2の部 分とは対向する第 1の主面と第 2の主面とを有し、 第 1 の主面及び第 2
PCT/JP1991/000348 1990-03-15 1991-03-14 Semiconductor device having a plurality of chips WO1991014282A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US08/246,567 US5463253A (en) 1990-03-15 1991-03-14 Semiconductor device having a plurality of chips
KR1019910701613A KR920702024A (ko) 1990-03-15 1991-03-14 다수의 칩을 갖는 반도체 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2/65123 1990-03-15
JP6512390 1990-03-15

Publications (1)

Publication Number Publication Date
WO1991014282A1 true WO1991014282A1 (en) 1991-09-19

Family

ID=13277785

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1991/000348 WO1991014282A1 (en) 1990-03-15 1991-03-14 Semiconductor device having a plurality of chips

Country Status (4)

Country Link
US (1) US5463253A (ja)
EP (1) EP0473796A4 (ja)
KR (1) KR920702024A (ja)
WO (1) WO1991014282A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227251B2 (en) 1997-09-29 2007-06-05 Elpida Memory, Inc. Semiconductor device and a memory system including a plurality of IC chips in a common package

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
TW338180B (en) * 1996-03-29 1998-08-11 Mitsubishi Electric Corp Semiconductor and its manufacturing method
US5814881A (en) * 1996-12-20 1998-09-29 Lsi Logic Corporation Stacked integrated chip package and method of making same
KR100226737B1 (ko) * 1996-12-27 1999-10-15 구본준 반도체소자 적층형 반도체 패키지
JP3937265B2 (ja) 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
US6175149B1 (en) * 1998-02-13 2001-01-16 Micron Technology, Inc. Mounting multiple semiconductor dies in a package
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
EP1041633B1 (en) * 1998-09-09 2008-04-23 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
KR100319608B1 (ko) * 1999-03-09 2002-01-05 김영환 적층형 반도체 패키지 및 그 제조방법
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
USRE40112E1 (en) 1999-05-20 2008-02-26 Amkor Technology, Inc. Semiconductor package and method for fabricating the same
JP2001077301A (ja) 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
US6586836B1 (en) * 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
KR100559664B1 (ko) 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
US6552416B1 (en) 2000-09-08 2003-04-22 Amkor Technology, Inc. Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
SG95637A1 (en) * 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
KR100411811B1 (ko) * 2001-04-02 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US7334326B1 (en) 2001-06-19 2008-02-26 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded passive components
US6967124B1 (en) 2001-06-19 2005-11-22 Amkor Technology, Inc. Imprinted integrated circuit substrate and method for imprinting an integrated circuit substrate
US20030006494A1 (en) * 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
US20050156322A1 (en) * 2001-08-31 2005-07-21 Smith Lee J. Thin semiconductor package including stacked dies
US6555917B1 (en) 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US6784534B1 (en) 2002-02-06 2004-08-31 Amkor Technology, Inc. Thin integrated circuit package having an optically transparent window
US6982485B1 (en) 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US7154171B1 (en) 2002-02-22 2006-12-26 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US6683795B1 (en) 2002-04-10 2004-01-27 Amkor Technology, Inc. Shield cap and semiconductor package including shield cap
US7670962B2 (en) 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US7399661B2 (en) 2002-05-01 2008-07-15 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded back-side access conductors and vias
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US6930257B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laminated laser-embedded circuit layers
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
KR100470897B1 (ko) * 2002-07-19 2005-03-10 삼성전자주식회사 듀얼 다이 패키지 제조 방법
US7042072B1 (en) 2002-08-02 2006-05-09 Amkor Technology, Inc. Semiconductor package and method of manufacturing the same which reduces warpage
US6747352B1 (en) 2002-08-19 2004-06-08 Amkor Technology, Inc. Integrated circuit having multiple power/ground connections to a single external terminal
JP3918794B2 (ja) * 2002-12-10 2007-05-23 セイコーエプソン株式会社 圧電発振器およびその製造方法並びに電子機器
US6879047B1 (en) 2003-02-19 2005-04-12 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US6991961B2 (en) * 2003-06-18 2006-01-31 Medtronic, Inc. Method of forming a high-voltage/high-power die package
US20050195629A1 (en) * 2004-03-02 2005-09-08 Leddige Michael W. Interchangeable connection arrays for double-sided memory module placement
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US6933223B1 (en) 2004-04-15 2005-08-23 National Semiconductor Corporation Ultra-low loop wire bonding
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
US7323968B2 (en) * 2005-12-09 2008-01-29 Sony Corporation Cross-phase adapter for powerline communications (PLC) network
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US7659608B2 (en) * 2006-09-15 2010-02-09 Stats Chippac Ltd. Stacked die semiconductor device having circuit tape
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US7750250B1 (en) 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
US8252615B2 (en) * 2006-12-22 2012-08-28 Stats Chippac Ltd. Integrated circuit package system employing mold flash prevention technology
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US8852986B2 (en) * 2007-05-16 2014-10-07 Stats Chippac Ltd. Integrated circuit package system employing resilient member mold system technology
US8323771B1 (en) 2007-08-15 2012-12-04 Amkor Technology, Inc. Straight conductor blind via capture pad structure and fabrication method
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
JP5647014B2 (ja) * 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
KR101140113B1 (ko) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
KR101297781B1 (ko) * 2011-09-30 2013-08-20 에스티에스반도체통신 주식회사 반도체 패키지
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5483768A (en) * 1977-12-16 1979-07-04 Nec Corp Semiconductor device
JPS54128269A (en) * 1978-03-29 1979-10-04 Hitachi Ltd Hybrid package type integrated circuit device
JPS55101062U (ja) * 1979-01-07 1980-07-14
JPS5662351A (en) * 1979-10-26 1981-05-28 Hitachi Ltd Semiconductor device for memory
JPS5663288A (en) * 1979-10-30 1981-05-29 Citizen Watch Co Ltd Circuit substrate for electronic timepiece
JPS56137665A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device
JPS5810839A (ja) * 1981-07-14 1983-01-21 Mitsubishi Electric Corp 半導体装置
JPS5867057A (ja) * 1981-10-16 1983-04-21 Nec Corp 半導体装置
JPS604245A (ja) * 1983-06-22 1985-01-10 Nec Corp 半導体装置
JPS6028255A (ja) * 1983-07-26 1985-02-13 Oki Electric Ind Co Ltd 半導体装置
JPS6098653A (ja) * 1983-11-02 1985-06-01 Mitsubishi Electric Corp 高密度実装形半導体装置
JPS6132560A (ja) * 1984-07-25 1986-02-15 Matsushita Electric Ind Co Ltd 半導体装置
JPS6150355A (ja) * 1984-08-20 1986-03-12 Toshiba Corp 半導体装置
JPS63211663A (ja) * 1987-02-26 1988-09-02 Mitsubishi Electric Corp 回路基板
JPS641269A (en) * 1987-06-24 1989-01-05 Hitachi Ltd Semiconductor device
JPS6422050U (ja) * 1987-07-29 1989-02-03
JPH01184860A (ja) * 1988-01-13 1989-07-24 Hitachi Maxell Ltd 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4079511A (en) * 1976-07-30 1978-03-21 Amp Incorporated Method for packaging hermetically sealed integrated circuit chips on lead frames
JPS5617050A (en) * 1979-07-20 1981-02-18 Nec Corp Semiconductor device
JPS6095958A (ja) * 1983-10-31 1985-05-29 Toshiba Corp 半導体装置
JPS634636A (ja) * 1986-06-25 1988-01-09 Hitachi Vlsi Eng Corp 半導体装置
JPS6318654A (ja) * 1986-07-11 1988-01-26 Hitachi Micro Comput Eng Ltd 電子装置
JPS6477135A (en) * 1987-09-18 1989-03-23 Hitachi Maxell Semiconductor device
JP2513724B2 (ja) * 1987-09-18 1996-07-03 日立マクセル株式会社 半導体装置用キヤリアテ―プ
JPH01191462A (ja) * 1988-01-27 1989-08-01 Toshiba Corp 半導体装置
JP2559461B2 (ja) * 1988-05-23 1996-12-04 株式会社日立製作所 半導体装置の製造方法
JPH01303730A (ja) * 1988-06-01 1989-12-07 Hitachi Ltd 半導体素子の実装構造とその製造方法
JPH02246128A (ja) * 1989-03-20 1990-10-01 Seiko Epson Corp フィルムキャリアを用いた重ね型半導体装置

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5483768A (en) * 1977-12-16 1979-07-04 Nec Corp Semiconductor device
JPS54128269A (en) * 1978-03-29 1979-10-04 Hitachi Ltd Hybrid package type integrated circuit device
JPS55101062U (ja) * 1979-01-07 1980-07-14
JPS5662351A (en) * 1979-10-26 1981-05-28 Hitachi Ltd Semiconductor device for memory
JPS5663288A (en) * 1979-10-30 1981-05-29 Citizen Watch Co Ltd Circuit substrate for electronic timepiece
JPS56137665A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device
JPS5810839A (ja) * 1981-07-14 1983-01-21 Mitsubishi Electric Corp 半導体装置
JPS5867057A (ja) * 1981-10-16 1983-04-21 Nec Corp 半導体装置
JPS604245A (ja) * 1983-06-22 1985-01-10 Nec Corp 半導体装置
JPS6028255A (ja) * 1983-07-26 1985-02-13 Oki Electric Ind Co Ltd 半導体装置
JPS6098653A (ja) * 1983-11-02 1985-06-01 Mitsubishi Electric Corp 高密度実装形半導体装置
JPS6132560A (ja) * 1984-07-25 1986-02-15 Matsushita Electric Ind Co Ltd 半導体装置
JPS6150355A (ja) * 1984-08-20 1986-03-12 Toshiba Corp 半導体装置
JPS63211663A (ja) * 1987-02-26 1988-09-02 Mitsubishi Electric Corp 回路基板
JPS641269A (en) * 1987-06-24 1989-01-05 Hitachi Ltd Semiconductor device
JPS6422050U (ja) * 1987-07-29 1989-02-03
JPH01184860A (ja) * 1988-01-13 1989-07-24 Hitachi Maxell Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227251B2 (en) 1997-09-29 2007-06-05 Elpida Memory, Inc. Semiconductor device and a memory system including a plurality of IC chips in a common package

Also Published As

Publication number Publication date
KR920702024A (ko) 1992-08-12
EP0473796A1 (en) 1992-03-11
US5463253A (en) 1995-10-31
EP0473796A4 (en) 1994-05-25

Similar Documents

Publication Publication Date Title
WO1991014282A1 (en) Semiconductor device having a plurality of chips
US5530292A (en) Semiconductor device having a plurality of chips
KR100445073B1 (ko) 듀얼 다이 패키지
US8030135B2 (en) Methods for a multiple die integrated circuit package
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US7514297B2 (en) Methods for a multiple die integrated circuit package
US7772686B2 (en) Memory card fabricated using SiP/SMT hybrid technology
US8653653B2 (en) High density three dimensional semiconductor die package
JP2002016182A (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
JPH077121A (ja) 多層リードフレームアセンブリを有する半導体デバイスおよびそのパッケージ方法
US20090004776A1 (en) Method of fabricating a memory card using sip/smt hybrid technology
US6380624B1 (en) Stacked integrated circuit structure
US20070187805A1 (en) COL-TSOP with nonconductive material for reducing package capacitance
US20090179318A1 (en) Multi-channel stackable semiconductor device and method for fabricating the same, and stacking substrate applied to the semiconductor device
JPH11288977A (ja) 複数チップ混載型半導体装置
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
JP3850712B2 (ja) 積層型半導体装置
JPH02134859A (ja) マルチチップ半導体装置とその製造方法
JP4398225B2 (ja) 半導体装置
JP2001291821A (ja) 半導体装置およびその製造方法
KR0134646B1 (ko) 역적층 초박형 패키지 및 그 제조방법
KR0156332B1 (ko) 적층형 반도체 리드 프레임 및 그를 이용한 반도체 패키지
JP2009200519A (ja) 半導体装置
JPH0547999A (ja) 半導体装置およびその製造方法
WO2007053606A2 (en) Multiple die integrated circuit package

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): DE FR GB

WWE Wipo information: entry into national phase

Ref document number: 1991906268

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1991906268

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 1991906268

Country of ref document: EP