WO1991011811A1 - Source sonore numerique et cartouche de memoire externe utilisee - Google Patents

Source sonore numerique et cartouche de memoire externe utilisee Download PDF

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WO1991011811A1
WO1991011811A1 PCT/JP1991/000085 JP9100085W WO9111811A1 WO 1991011811 A1 WO1991011811 A1 WO 1991011811A1 JP 9100085 W JP9100085 W JP 9100085W WO 9111811 A1 WO9111811 A1 WO 9111811A1
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WO
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data
address
quantized data
bus
quantized
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PCT/JP1991/000085
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Katsuya Nakagawa
Satoshi Yamato
Hideki Tanaka
Original Assignee
Nintendo Co., Ltd.
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/16—Solid state audio

Definitions

  • the present invention relates to a digital tone generator and an external memory cartridge used for the digital tone generator. More specifically, the present invention provides an analog log for storing, in a memory, quantized data relating to sounds such as music and sound effects, such as a television game machine, and outputting a sound based on the quantized data.
  • the present invention relates to a digital tone generator for generating a signal and an external memory cartridge used for the digital tone generator.
  • a device having a circuit configuration shown in FIG. 7 As a conventional digital sound source device, a device having a circuit configuration shown in FIG. 7 is known.
  • a central processing unit (hereinafter, “CPU”) 1 has a semiconductor memory that stores quantized data as a sound source via an address bus 2 and a data bus 3 (hereinafter, simply referred to as “memory”). 4 is connected.
  • CPU central processing unit
  • an analog signal for outputting a sound is generated by reading out the quantized data stored in the memory 4 and performing digital / analog conversion, the following processing is executed.
  • the CPU 1 supplies address data at an address storing the first quantized data of a certain sound to the memory 4 and simultaneously sets the read signal R to a high level, thereby causing the first Read the data and load it into accumulator 1a.
  • the CPU 1 generates address data designating the data register 6 and supplies the address data to the address decoder 5, then outputs the write signal W and transmits the quantized data loaded in the accumulator 1a to the data bus 3.
  • address decoder 5 decodes the address data, detects that writing to data register 6 has been designated, and provides write pulse WP to data register 6.
  • the data register 6 reads the quantized data, and temporarily stores the quantized data until the next write pulse and the quantized data are given.
  • the quantized data stored in the data register 6 is supplied to a digital / analog (hereinafter, referred to as “D / A”) conversion circuit 7, and is converted into an analog signal by the D / A conversion circuit 7. It is output to an amplifier circuit (not shown) that is connected separately. Such an operation is performed every time the quantized data stored in each address of the quantized data storage area of the memory 4 is read.
  • the CPU 1 for generating music or sound effects is used for image display or processing.
  • analog Since it is also used for sound sources, if the processing for generating sound takes time, other capabilities such as image display will be reduced by that much.
  • this method cannot be applied when it is desired to ensure compatibility with information processing devices already sold.
  • a main object of the present invention is to provide a digital sound source device capable of performing processing for generating a sound with a small number of steps and reducing the load on a central processing unit.
  • Another object of the present invention is to provide an external memory cartridge used in such a digital tone generator and detachable from a central processing unit.
  • a digital tone generator includes a central processing unit for digitally processing information, an address bus connected to the central processing unit, a data bus, an address bus, a semiconductor memory connected to the data bus, and a data bus. It has a temporary storage unit and a write control unit connected thereto, a detection unit connected to the address bus, and a digital / analog conversion unit.
  • the semiconductor memory includes a quantized data storage area for storing the quantized data in a predetermined address space, and program data for reading and controlling at least the quantized data according to access from the central processing unit. And a program data storage area storing the program data.
  • the quantified data storage area contains multiple quanta to generate a series of sounds.
  • the quantized data is stored as a quantized data sequence, and a stop code is stored in the last address of the quantized data sequence.
  • a certain address in the program data storage area stores start address data for designating a start address of the quantized data string.
  • the temporary storage means temporarily stores the respective quantized data provided from the data path each time the write signal is provided.
  • the detecting means detects that the address data given from the central processing unit to the semiconductor memory designates a quantization data storage area.
  • the write control means generates a write signal each time there is an output of the detection means and supplies the write signal to the temporary storage means, and stops the generation of the write signal when the stop code is detected.
  • the digital-to-analog conversion means sequentially converts the quantized data temporarily stored in the temporary storage means into an analog signal.
  • the external memory cartridge is a central processing unit for processing information digitally, a first address bus and a first data bus respectively connected to the central processing unit, and a first address bus and a first data.
  • a semiconductor memory, a board, a temporary storage means, a detection means, a write control means, and a digital / analog conversion means are configured to be detachably attached to an information processing device comprising a connector connected to a bus. Prepare.
  • the semiconductor memory includes a quantized data storage error for storing the quantized data in a predetermined address space, and a program for controlling at least the read of the quantized data in accordance with an access from the central processing unit.
  • a program data storage area storing data is provided.
  • a plurality of quantized data for generating a series of sounds is stored as a quantized data sequence, and the quantized data is stored in the quantized data storage area.
  • the stop code is stored in the last address of the column.
  • start address data for designating a start address of the quantized data string is stored.
  • the board is configured to be detachable from the connector on the information processing device side, and a plurality of terminal sections connected to the first address bus and the first data bus when the board is inserted into the connector, and each terminal section A second address bus and a second data bus for connecting the first address bus and the first data bus to the semiconductor memory are formed via the first address bus and the second data bus.
  • the temporary storage means is mounted on the board and connected to the second data bus, and temporarily stores each quantized data sequentially supplied from the second data bus each time a write signal is supplied.
  • the detecting means is connected to the second address bus, and detects that the address data supplied from the central processing unit to the semiconductor memory designates the quantization data storage area.
  • the write control means is connected to the second data bus, applies a write signal to the temporary storage means every time there is an output of the detection means, and stops generating the write signal when the stop code is detected.
  • the digital / analog conversion means sequentially converts the quantized data temporarily stored in the temporary storage means into an analog signal, and outputs an analog signal via a terminal portion of the substrate.
  • the digital tone generator of the present invention since a digital sound can be generated with a small number of steps, the load on the central processing unit can be reduced.
  • FIG. 1 is a block diagram showing a digital tone generator according to an embodiment of the present invention.
  • FIG. 2 is an illustrative view showing a memory space of the CPU.
  • FIG. 3 is a detailed block diagram showing the read Z write control west route and its related circuits.
  • FIG. 4 is a timing chart showing the operation of the embodiment.
  • FIG. 5 is a timing chart showing the operation of the prior art.
  • FIG. 6 is a block diagram showing another embodiment of the present invention, particularly showing a television game machine main body and an external memory cartridge to which the present invention is applied when applied to a television game machine.
  • FIG. 7 is a circuit diagram showing an example of a conventional digital tone generator. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of an embodiment of the digital sound source device of the present invention.
  • Fig. 1 shows the principle of the sound source system.
  • a semiconductor memory 14 is connected to a CPU 11 via an address bus 12 and a data bus 13.
  • the memory 14 is, for example, a program data storage area 14a as shown in the memory map of 8000H (where H of the last digit represents hexadecimal notation) to FFFFH of the memory map viewed from the CPU in FIG.
  • the quantized data storage area 14b No.
  • a plurality of quantized data (Xl-Xn-1, Yl-Ym-1, ...) for generating a series of sounds are stored in a quantized data sequence (X, Y, ..),
  • an end (stop) code is stored at the last address of the quantized data string (X, Y,).
  • the quantized data is not limited to data played by a musical instrument or data obtained by quantizing pulse-code modulation (PCM) of a human voice, but may be data generated by a program method using an input device such as a keyboard.
  • PCM pulse-code modulation
  • the quantized data By storing the quantized data in this way, a plurality of quantized data strings become data for generating a united sound.
  • the program data storage area 14a stores a certain quantized data sequence (X or Y, etc.) at a certain address corresponding to a timing at which a sound corresponding to a desired quantized data sequence is to be generated.
  • Start address data for designating the start address is stored in advance.
  • the stop code for example, a code in which all bits indicating silence are “0” is used.
  • an address decoder 12 is connected to the address bus 12.
  • the data bus 13 is connected to a data register 16, a control register 18, and a read / write control circuit 20.
  • the address decoder 15 includes a decoder capable of detecting an address designating the quantized data storage area 14b. Further, the address decoder 15 supplies a detection signal to the read Z write control circuit 20 every time the address data designating the range of the storage area 14b changes, and when a write signal W is supplied, a write pulse WP is applied. This is given to the control register 18.
  • Data register 16 It is composed of 8-bit D-type flip-flops (hereinafter referred to as “D-FF”).
  • the control register 18 is composed of 1-bit D-FF corresponding to the DO bit.
  • the read / write control circuit 20 applies a write pulse (WP) to the data register 16 every time a detection signal indicating the range of the quantized data storage area 14b is supplied from the address decoder 15, and at that time, the data bus 13
  • WP write pulse
  • the supplied quantized data is loaded into the data register 16, and when the stop bit is detected, the generation of the write pulse WP is stopped and the writing to the data register 16 is prohibited.
  • a digital / analog (hereinafter abbreviated as “D / A j”) conversion circuit 17 is connected to the data register 16.
  • the D / A conversion circuit 17 stores the contents (quantized data) stored in the data register 16.
  • DZA conversion is performed, and an analog signal is output.When this analog signal is output for one set of quantized data strings, one sound is output.
  • the control register 18 has a first mode (enable; E) for automatically writing the quantized data to the data register 16 as in this embodiment, and the CPU 11 has a write mode for each image as in the conventional case. It is used to temporarily store data (1 bit of DO) for switching to the second mode (disable; D) to be written by specifying. However, it is not necessary for applications that do not require such mode switching.
  • the converter 17, the control register 18 and the read-out Z write control circuit 20 may of course be constituted by a one-chip integrated circuit (IC) for improving production efficiency and facilitating assembly.
  • FIG. 3 is a detailed diagram of a read / write control circuit and related circuits.
  • the read / write control circuit 20 includes selectors 21 and 22, a stop code detecting circuit 23, and an interrupt signal (IRQ) generating circuit 24.
  • the stop code detection circuit 23 is constituted by a decoder capable of detecting a code of all bits "0" indicating silence as a stop code.
  • the interrupt signal generation circuit 24 is composed of, for example, D-FF.
  • the CPU 11 executes operations other than sound generation based on a program preliminarily stored in the program data storage area 14a of the memory 14, but when digital sound is generated, the following operations are performed. It is.
  • the CPU 11 sets the mode specification data (for example, the DO bit of the address of 5010H) to specify the operation mode of the read / write control circuit 20 as the first mode. Data) to the control register 18 via the data bus 13 and output the control register designation address data (for example, 50 10 H) to the address bus 12 to load the mode designation data into the control register 18. .
  • mode specification data for example, the DO bit of the address of 5010H
  • control register designation address data for example, 50 10 H
  • the CPU 11 stores address data (AD1) designating a start address of the quantized data sequence X to be output to an address counter (not shown).
  • AD1 address data designating a start address of the quantized data sequence X to be output to an address counter (not shown).
  • the address decoder 15 decodes the address data, detects that the quantization data storage area Ub (for example, any address in the range of 8000H to BFFFH) is specified, and outputs the system clock. Generates one pulse in synchronization with SCK. This pulse is applied to the B input terminal of the selector 22.
  • the selector 22 supplies the signal to the A input terminal to the data register 16 as the write pulse WP because the signal (high level) indicating the first mode is given from the control register 18 at that time.
  • the memory 14 reads out the quantized data XI in response to the designation of the start address of the quantized data string X, and supplies it to the B input terminal of the selector 21 via the data bus 13.
  • the selector 21 since the stop code detection output (high level) is not given to the selector 21 from the stop code detection area 23, the selector 21 selects the quantized data XI from the B input terminal and stores it in the data register 16. give. Therefore, the data register 16 loads (temporarily stores) the quantized data XI.
  • the quantized data XI is DZA-converted by the D / A converter 17 and output as an analog signal.
  • the CPU 11 increments an address counter (not shown), generates address data for designating the next quantized data X2, and outputs it to the address bus 12.
  • the address decoder 15 detects that the quantized data storage area 14b has been designated, and outputs one pulse in synchronization with the system clock SCK. This one pulse is supplied to the data register 16 via the selector 22 as a write pulse WP.
  • the quantized data X2 is read from the external memory U, and The signal is supplied to the B input terminal of the selector 21 via the tabus 13 and becomes the input of the data register 16. Therefore, the data register 16 loads the quantized data X2.
  • the CPU 11 sequentially specifies each address of the quantized data string X, so that the write pulse WP is applied to the data register 16 every time the address data specifying the quantized data storage area 14b changes.
  • the address-specified quantized data is read out, so that the quantized data is sequentially stored in the data register 16.
  • the quantized data XI-Xn sequentially stored in the data register 16 is DZA-converted by the D / A converter 17 and output as an analog signal. By outputting (that is, the data of the quantized data sequence X) as an analog signal, a certain sound or music is generated.
  • the stop code is read from the memory 14.
  • the stop code is supplied to the selector 21 and the stop code detection circuit 23 via the data bus 13.
  • the data register 16 loads the stop code.
  • the stop code detection circuit 23 detects the stop code and gives a high level to the selector 21. Therefore, the selector 21 gives the data from the A input terminal to the data register 21 thereafter. Therefore, the stop code (data in which all bits are “0”) continues to be loaded into the data register 16 while circulating through the data register 16 and the selector 21.
  • the conversion circuit 17 Since a zero-level analog signal is output continuously, there is no sound.
  • the interrupt signal generation area 24 generates an interrupt signal (IRQ) in response to the high level from the stop code detection circuit 23 and the input of a pulse signal from the selector 22 to stop.
  • the code detection circuit 23 detects data other than the stop code, and continues until the output becomes a single level.
  • the CPU 11 generates an address (for example, 5010H-R) for designating the reading of the interrupt signal at a timing at which the presence or absence of the interrupt signal should be detected based on the program processing.
  • the address decoder 15 generates a signal indicating the reading of the interrupt signal to open the gate circuit 25, so that the gate surface 25 outputs the IRa signal to the data bus 13.
  • the gate image path 25 becomes unnecessary.
  • the CPU 11 When generating a sound based on the quantized data Yl to Ym of the quantized data string Y, the CPU 11 specifies the start address (An + 1) and then sequentially steps the address from An + 2 to Am. A similar operation is performed by proceeding. However, it is not necessary to set the mode in which the CPU 11 writes each quantized data to the data register 16 in one step unless the mode needs to be changed once set.
  • the CPU 11 writes each quantized data into the data register 16 in one step so that the sound can be generated by the conventional method shown in FIG.
  • the mode (second mode) in which each quantized data is written to the data register 16 can be switched in two steps. Therefore, the operation in the second mode in which writing is performed in two steps will be described next.
  • data (for example, logic “0”) specifying the second mode is set in the DO bit of the address (for example, 5010H) corresponding to the control register 18. Then, the CPU 11 specifies the address 5010H before reading the quantized data, and loads the second mode specification data into the control register 18 in advance.
  • the control register 18 since the control register 18 does not output the enable signal (that is, outputs a low-level disable signal), the selector 22 is disabled. Therefore, even if data of which all bits indicating silence are "0" (corresponding to a stop code) is output from the memory 14, the interrupt signal generation circuit 24 is configured not to generate the I signal. I have.
  • each quantized data to the data register 16 When using the second mode of writing each quantized data to the data register 16 in two steps, specify the read address data of the quantized data and write to the data register 16 in the program data storage area 14a.
  • the write address data to be programmed is programmed in two steps, and no stop code is programmed at the end of each quantized data string in the quantized data storage area 14b.
  • the CPU 11 reads the quantized data from the address by designating the address where the read address data of one quantized data is stored, and stores the accumulator (not shown). Load to.
  • the CPU 11 outputs address data (5011H-W) designating writing to the data register 16.
  • address data 5011H-W
  • the selector 22 generates a write pulse WP every time there is an input signal to the A input terminal to To 16 Therefore, the quantized data is read from the memory U and supplied to the selector 21 via the data bus 13.
  • the selector 21 selects the quantized data supplied to the B input terminal and supplies it to the data register 16, so that the data register 16 loads the quantized data.
  • the operation of writing the quantized data to the data register 16 in two steps as described above is executed for each quantized data. Note that the operation of the D / A conversion circuit 17 is the same as that of the first mode in which writing is performed in one step, and a description thereof is omitted.
  • quantized data Q to X5 are sequentially stored as operands at addresses AD1 to AD5.
  • the stop code (STPC) is stored at the address /) 6 immediately after.
  • the quantized data X1 to X5 and the data R-AD designating writing to the data register are alternately stored in the addresses AD1 to AD10 in turn as operands.
  • the instruction word "RDA” indicates a data read instruction
  • "STA” indicates a load instruction to a data register.
  • one step is executed in four machine clock cycles.
  • the read address is specified in the first half of the one-step (four cycle) period, and in the second half, the quantized data is read and written to the data register 6 at the same time. Has been done.
  • the read address is specified in the first half of the odd-numbered step period, and the quantized data written to the accumulator is written in the second half of the odd-numbered step period.
  • the write address is specified, and in the second half, the quantized data loaded in the accumulator is read out, and at the same time, writing to the data register 6 is performed.
  • the number of program steps is approximately one-two compared with the conventional method, that is, the second mode, and the processing time for generating a sound can be reduced to approximately one-two.
  • the burden on the CPU 11 can be greatly reduced. If the load on the CPU 11 is selected to be the same, the CPU 11 can be used for other processing by reducing the processing time involved in generating sound.
  • the number of program steps can be reduced, there is an advantage that the time required for program development can be reduced and labor can be reduced. Such an effect or advantage is extremely effective in an information processing apparatus that simultaneously performs control for image display and sound generation processing, for example, a television game machine. Therefore, a case where the present invention is applied to a video game machine will be described below.
  • FIG. 6 is a block diagram showing another embodiment of the present invention.
  • FIG. 6 shows a block diagram of a TV game machine body 30 and an external memory cartridge 40 which is a feature of this embodiment when applied to a TV game machine.
  • the video game machine main body 30 houses a CP 11 ′
  • the CPU 11 ′ houses an analog sound source circuit 11a.
  • the analog sound source circuit 11a includes four types of sound generators, for example, two types of square wave, triangular wave, and sine wave.
  • the output of the analog sound source circuit 11a is output as a first analog signal, and is guided to an external memory cartridge 40 described later via the edge connector 31.
  • an edge connector 41 is connected to the CPU 11 ′ via the first address bus 12 and the first data bus 13.
  • Edge connector An image processing device (hereinafter abbreviated as “PPU”) 34 is connected to 31 via an image address bus 32 and a data bus 33.
  • the PPU 34 generates, under the control of the CPU 11 ′, dot data synchronized with scanning of the scanning display based on character data provided from a character memory 46 described later, and outputs it as a video signal.
  • the technology of Japanese Patent Application Laid-Open No. 59-11814 (corresponding to US Pat. No. 4,842,106) is used.
  • the external memory cartridge 40 is configured to be detachable from the edge connector 31 and includes a substrate 41 on which a plurality of terminals to be electrically connected when the edge connector 31 is mounted are formed.
  • the board 41 has a second address bus 42 connected to the first address bus 12, a second data bus 43 connected to the first data bus 13, and an address bus 44 connected to the PPU address bus 32. , And a data bus 45 connected to the PPU data bus 33 are formed, respectively.
  • the second address bus 42 and Z or the second data bus 43 have a memory 14 ′, an address decoder 15, a data register 16, a control register 18, and The read / write control circuits 20 are respectively connected.
  • a character memory 46 is connected to the address bus 44 and the data bus 45.
  • the memory 14 includes a program data storage area 14a' and a quantized data storage area 14b. Quantized data to be used as a digital sound source is stored in the quantized data storage area 14b as in the embodiment of FIG.
  • the program data storage area 14a stores, in addition to the program data for controlling the PPU 46 to display an image, data for generating an analog sound in the analog sound source circuit 11a.
  • sound type data for specifying which type of sound generator or single or combination of sound generators to select, and data such as frequency and waveform for specifying a pitch or tone are stored. You.
  • analog sound source data are not only stored independently, but also programmed so that they can be output in synchronization with the quantized data, the two types of sound, analog sound source and digital sound source, are synthesized and generated. This makes it possible to generate a variety of sounds, which is also effective as a sound effect. Also, in the program data storage area Ua ′, program data for returning to the operation for displaying the original image when an IRQ signal is received is set and stored.
  • a conductive pattern from the output terminal of the A / D conversion circuit 17 is output. Is formed so as to extend to the terminal 48a of the edge portion of the substrate 41 via the resistor 47a.
  • the terminal 48a is connected to a conductive pattern formed via the terminal 48b and the resistor 47b at a position corresponding to the output line of the first analog signal from the analog sound source circuit 11a.
  • a digital sound source can be added to the external memory cartridge 40 without changing the circuit configuration of the existing video game machine 30.
  • This has the advantage of realizing a sound source with a variety of tones and types of sounds while maintaining the sound quality. Therefore, words by digital voice synthesis, complicated music, and sounds like a synthesizer, which cannot be generated by the conventional video game machine 30, can be generated.

Description

明 細 書 ディジタル音源装置および それに用いられる外部メモリカートリッジ 技術分野
この発明はディジタル音源装置およびそれに用いられる外部メモ リカートリ ッジに閬する。 より特定的には、 この発明はテレビゲー ム機のように音楽や効果音等の音に関する量子化データをメモリに 記憶しておきその量子化データに基づいて音を出力するためのァチ ログ信号を発生するディジタル音源装置と、 それに用いられる外部 メモリカートリッジに関する。
従来技術
従来のディジタル音源装置としては、 第 7図に示す回路構成を有 するものが知られている。 第 7図において、 中央処理装置 （以下、 「C P U」 ） 1には、 アドレスバス 2およびデータバス 3を介して 音源となる量子化データを記憶した半導体メモリ 「以下、 単に 「メ モリ」 という） 4が接続される。 そして、 メモリ 4に記憶されてい る量子化データを読出してディジタル/ アナログ変換することによ り音を出力するためのアナログ信号を発生する場合は、 次のような 処理が実行される。
まず、 第 1ステップにおいて、 C P U 1は、 或る音の最初の量子 化データを記憶している番地のァドレスデータをメモリ 4に与える と同時に読出信号 Rをハイレベルとすることにより、 最初の量子化 データを読出し、 これをアキュムレータ 1 aにロードする。 第 2ス テップにおいて、 C P U 1はデータレジスタ 6を指定するァドレス データを発生してァドレスデコーダ 5に与えた後、 書込信号 Wを出 力するとともにアキュムレータ 1 aにロードしている量子化データ をデータバス 3へ出力する。 応じて、 ア ドレスデコーダ 5は、 アド レスデータをデコードすることにより、 データレジスタ 6への書込 が指定されたことを検出して、 書込パルス WPをデータレジスタ 6に 与える。 その結果、 データレジスタ 6が量子化データを読込み、 次 の書込パルスおよび量子化データが与えられるまで当該量子化デー タを一時記憶する。 データ—レジスタ 6に記憶されている量子化デ一 タは、 ディジタルノアナログ （以下、 「D /A」 という） 変換回路 7に与えられ、 この D /A変換画路 7によってアナログ信号に変換 されて、 別途接続される増幅回路 （図示せず） 等へ出力される。 このような動作がメモリ 4の量子化データ記憶ヱリァの各番地に 記憶されている量子化データを読出す毎に行われる。
従来技術によれば、 C P U 1が或る 1つ番地の量子化データを読 出してアナログ信号に変換させるために、 （1)外部メモリ 4のァドレ ス指定、 （2)読出信号の出力、 （3)データレジスタ 6のア ドレス指定、 および (4)書込信号の出力の各動作を順次実行しなければならず、 音 を発生するための処理時間が長くなる。 そのため、 C P U 1の負担 が大きい。 また、 音の発生のためのプログラムステップ数も增える ので、 プログラム開発に時間がかかるばかりでなく、 必要なメモリ 容量も大きくなる。
特に、 ディジタル音源装置がテレビゲーム機等のように画像表示 又は画像処理と音の発生を伴う情報処理装置に適用される場合は、 音楽又は効果音等の発生のための C P U 1が画像表示又はアナログ 音源のためにも用いられるので、 音の発生のための処理に時間がか かると、 その分だけ画像表示等の他の能力が低下する。 なお、 画像 表示能力の低下を防止するためには、 高速の C P Uを使用するか、 音発生回路専用の C P Uを使用することが考えられるが、 その場合 は高価となる。 また、 この方法は、 既に販売されている情報処理装 置との互換性を確保したい場合は適用できない。 発明の概要
それゆえに、 この発明の主たる目的は、 少ないステップ数で音の 発生のための処理が可能で、 中央処理装置の負担を軽減できる、 デ ィジタル音源装置を提供することである。
この発明の他の目的は、 このようなディジタル音源装置に用いら れるかつ中央処理装置に着脱自在な、 外部メモリカートリ ッジを提 供することである。
この発明のディジタル音源装置は、 ディジタル的に情報を処理す るための中央処理装置、 中央処理装置に接続されるァドレスバスな らびにデータバス、 ァドレスバスならびにデータバスに接続される 半導体メモリ、 データバスに接続される一時記憶手段ならびに書込 制御手段、 アドレスバスに接続される検出手段、 およびディジタル ノアナログ変換手段とを備える。
そして、 半導体メモリは、 所定のアドレス空間に量子化データを 記億するための量子化データ記憶ェリアと、 中央処理装置からのァ クセスに応じて少なくとも量子化データを読出制御するためのプロ グラムデータを記憶したプログラムデータ記憶エリアとを舍む。 量 子化データ記憶エリァには、 一連の音を発生するための複数の量子 化データが量子化データ列として記憶され、 かつ当該量子化データ 列の最後のァドレスにストップコードが記憶される。 プログラムデ ータ記憶エリァ内の或るァドレスには、 量子化データ列のスタート ァドレスを指定するためのスタートァドレスデータが記憶される。 一時記億手段は、 書込信号が与えられる毎にデータパスから与えら れる各量子化データを順次一時記憶する。 検出手段は、 中央処理装 置から半導体メモリに与えられるァドレスデータが量子化データ記 憶エリアを指定するものであることを検出する。 書込制御手段は、 検出手段の出力がある毎に書込信号を発生して一時記憶手段に与え かつストップコードを検出したとき書込信号の発生を停止する。 デ ィジタルノアナログ変換手段は、 一時記憶手段に一時記憶されてい る量子化データを順次アナログ信号に変換する。
外部メモリ力一トリッジは、 ディジタル的に情報を処理するため の中央処理装置、 中央処理装置にそれぞれ接続される第 1のァドレ スバスおよび第 1のデータバス、 および第 1のァドレスバスおよび 第 1のデータバスに接続されるコネクタから構成される情報処理装 置に対して着脱自在に構成され、 半導体メモリ、 基板、 一時記憶手 段、 検出手段、 書込制御手段、 およびディジタル/アナログ変換手 段とを備える。
そして、 半導体メモリは、 所定のア ドレス空間に量子化データを 記億するための量子化データ記憶ェリァと、 中央処理装置からのァ クセスに応じて少なくとも量子化データを読出制御するためのプロ グラムデータを記憶したプログラムデータ記憶エリアとを舍む。 量 子化データ記憶エリァには、 一連の音を発生するための複数の量子 化データが量子化データ列として記憶され、 かつ当該量子化データ 列の最後のァドレスにストップコードが記憶される。 プログラムデ ータ記憶ェリァ内の或るアドレスには、 量子化データ列のスタート ァドレスを指定するためのスタートァドレスデータが記憶される。 基板は情報処理装置側のコネクタに着脱自在に構成され、 基板上に はコネクタに差込まれた際に第 1のァドレスバスならびに第 1のデ ータバスに接続される複数の端子部、 および各端子部を介して第 1 のァドレスバスならびに第 1のデータバスを半導体メモリに接続す るための第 2のァドレスバスならびに第 2のデータバスが形成され る。 一時記憶手段は、 基板上に装着されかつ第 2のデータバスに接 続され、 書込信号が与えられる毎に第 2のデータバスから順次与え られる各量子化データを順次一時記憶する。 検出手段は、 第 2のァ ドレスバスに接続され、 中央処理装置から半導体メモリに与えられ るァドレスデータが量子化データ記憶エリァを指定するものである ことを検出する。 書込制御手段は、 第 2のデータバスに接続され、 検出手段の出力がある毎に一時記憶手段に書込信号を与えかつスト ップコードを検出したとき書込信号の発生を停止する。 ディジタル ノアナログ変換手段は、 一時記憶手段に一時記憶される量子化デー タを順次ァナ口グ信号に変換して、 基板の端子部を介してァナログ 信号を出力する。
この発明のディジタル音源装置によれば、 少ないステップ数でデ ィジタル的に音を発生することができるので、 中央処理装置の負担 を軽減できる。
この発明の外部メモリカートリ ッジによれば、 情報処理装置の構 成を変更する必要がないので、 既に販売されている機種との互換性 を保つことができる。 この発明の上述の目的およびその他の目的， 特徴， 局面および利 点は、 添付図面に閬連して行われる以下の実施例の詳細な説明から 一層明らかとなろう。 図面の簡単な説明
第 1図はこの発明の一実施例のディジタル音源装置を示すプロッ ク図である。
第 2図は C P Uのメモリ空間を示す図解図である。
第 3図は読出 Z書込制御西路およびその関連回路を示す詳細プロ ック図である。
第 4図は実施例の動作を示すタイミングチヤ一トである。
第 5図は従来技術の動作を示すタイミングチャートである。 第 6図はこの発明の他の実施例を示すプロック図であり、 特にテ レビゲーム機に適用した場合のテレビゲーム機本体とこの発明が適 用される外部メモリカートリッジを示す。
第 7図は従来のディジタル音源装置の一例を示す回路図を示す。 発明を実施するための最良の形態
第 1図はこの発明のディジタル音源装置の一実施例のブロック図 である。 特に、 第 1図は音源システムの原理を示す。
第 1図において、 C P U 11には、 アドレスバス 12およびデータバ ス 13を介して半導体メモリ 14が接続される。 メモリ 14は、 例えば第 2図の C P Uから見たメモリマップの 8000H (但し、 最後の桁の H は 1 6進表示を表す） 〜FFFFHのメモリ空簡で示すように、 プログ ラムデータ記憶ェリァ 14aと、 量子化データ記憶ェリァ 14bとを舍 む。 量子化データ記憶エリア 14bには、 一連の音を発生するための 複数の量子化データ (Xl - Xn- 1 , Yl - Ym-1, ··· ) が量子化データ列 ( X , Y , ··· ) として記憶され、 当該量子化データ列 （X , Y , … ) の最後のアドレスには終了 （ストップ） コードが記憶される。 こ こで、 量子化データは、 楽器で演奏した音楽や人の声を量子化して パルス符号変調 (PCM) したものに限らず、 キーボード等の入力装置 でプログラム的手法によって作成したものでもよい。
このように量子化データを記憶させることによって、 複数の量子 化データ列がまとまりの る音を発生させるためのデータとなる。 所望の量子化データ列の最初のァドレス （すなわちスタートァドレ ス） を指定すれば、 ストップコードを検出するまで連続的に量子化 データが順次読出される。 その目的で、 プログラムデータ記憶エリ ァ 14a には、 所望の量子化データ列に対応する音を発生すべきタイ ミングに相当する或るアドレスに、 或る量子化データ列 （X又は Y 等） のスタートァドレスを指定するためのスタートァドレスデータ が予め記憶されている。 また、 ストップコードとしては、 例えば無 音を示すオールビッ トが " 0 " のコードが用いられる。
一方、 アドレスバス 12には、 アドレスデコーダ 15が接続される。 データバス 13には、 データレジスタ 16, 制御レジスタ 18および読出 ノ書込制御回路 20が接続される。 アドレスデコーダ 15は、 量子化デ ータ記憶エリァ 14bを指定するァドレスを検出可能なデコーダを舍 んで構成される。 また、 アドレスデコーダ 15は記憶エリア 14b の範 囲を指定するァドレスデータが変化する毎にその検出信号を読出 Z 書込制御回路 20に与え、 書込信号 Wが与えられたとき書込パルス WP を制御レジスタ 18に与えるものである。 データレジスタ 16は例えば 8ビッ トの D形フリップフロッブ （以下、 「D— F F」 と赂称する ) で構成される。 制御レジスタ 18は DOビッ トに対応する 1ビッ トの D— F Fで構成される。
読出ノ書込制御回路 20は、 ァドレスデコーダ 15から量子化データ 記憶ェリァ 14b の範囲を示す検出信号が与えられる毎に書込パルス (WP)をデータレジスタ 16に与え、 そのときデータバス 13を介して与 えられる量子化データをデータレジスタ 1 6にロードさせるととも に、 ストツプビットを検出したとき書込パルス WPの発生を停止して 、 データレジスタ 16への書込を禁止するものである。 この読出/書 込制御回路 20の詳細は、 後に第 3図を参照して説明する。
データレジスタ 16には、 ディジタルノアナ αグ （以下 「D /A j と略称する） 変換回路 17が接続される。 D /A変換回路 17は、 デー タレジスタ 16の記憶内容 （量子化データ） を D ZA変換し、 アナ口 グ信号を出力するものである。 このアナログ信号が 1つのまとまつ た量子化データ列分だけ出力されると、 1つの音が出力されること になる。
そして、 アナログ信号は、 別途接銃される増幅器 （図示せず） を 介してスピーカ （図示せず） に与えられ、 音として出力される。 なお、 制御レジスタ 18は、 この実施例のように自動的に量子化デ ータをデータレジスタ 16へ書込む第 1モード （エネーブル； E ) と 従来のように C P U 11が毎画書込ァドレスを指定することにより書 込む第 2モード （デイスエーブル； D ) とを切換えるためのデータ (DOの 1ビッ ト） を一時記憶するのに用いられる。 しかし、 そのよ うなモード切換えを必要としない用途には不要である。
なお、 前述のアドレスデコータ 15, データレジスタ 16, D /A変 換器 17, 制御レジスタ 18及び読出 Z書込制御回路 20は、 生産効率の 向上及び組立容易化のため、 ワンチップ集積回路 （ I C ) で構成し ても良いことは勿論である。
第 3図は読出 書込制御回路と関連回路の詳細図である。 読出ノ 書込制御回路 20は、 セレクタ 21， 22, ス ト ップコード検出回路 23お よび割込信号 （ I R Q ) 発生回路 24を舍む。 このストップコード検 出回路 23は、 ス ト ップコードとして無音を示すオールビッ ト " 0 " のコードが用いられる場合、 それを検出可能なデコーダで構成され る。 割込信号発生回路 24は例えば D— F Fで構成される。
次に、 第 1図一第 3図を参照してこの実施例の動作を説明する。 通常、 C P U 11はメモリ 14のプログラムデータ記憶エリア 14a に予 め設定記憶されているプログラムに基づいて音発生以外の動作を実 行しているが、 ディジタル音を発生する場合は以下の動作が行われ る。
まず、 1ステップで量子化データをデータレジスタ 16へ書込むモ ード （第 1モード） の動作を述べる。 音を発生すべきタイミングに なると、 C P U 11は、 読出ノ書込制御回路 20の動作モードを第 1モ ードに指定するために、 モード指定データ （例えば、 5010H のアド レスの DOビッ トのデータ）をデータバス 13を介して制御レジスタ 18 に与えるとともに、 制御レジスタ指定ア ドレスデータ （例えば、 50 10 H ) をア ドレスバス 12へ出力することにより、 モード指定データ を制御レジスタ 18にロードさせる。
その後、 或る量子化データ列 （例えば X ) の音を発生させるため に、 C P U 11は出力すべき量子化データ列 Xのスタートァドレスを 指定するアドレスデータ（AD1)をアドレスカウンタ （図示せず） に プリセッ トしてアドレスバス 12へ出力すると同時に、 読出信号 Rを 出力する。 このとき、 アドレスデコータ 15は、 アドレスデータをデ コードして、 量子化データ記憶エリア Ub (例えば、 8000H 〜BFFF H の範囲のいずれかのアドレス）が指定されたことを検出し、 シス テムクロック SCKに同期して 1パルスを発生する。 このパルスがセ レクタ 22の B入力端子に与えられる。 応じて、 セレクタ 22は、 その とき制御レジスタ 18から第 1モードを示す信号 （ハイレベル） が与 えられているので、 A入力端子への信号を書込パルス WPとしてデー タレジスタ 16に与える。 ―
一方、 メモリ 14は、 量子化データ列 Xのスタートアドレスが指定 されたことに応じて、 量子化データ XIを読出し、 データバス 13を介 してセレクタ 21の B入力端子に与える。 このとき、 セレクタ 21には ストップコード検出面路 23からストップコード検出出力 （ハイレべ ル） が与えられていないので、 セレクタ 21は B入力端子からの量子 化データ XIを選択してデータレジスタ 16に与える。 従って、 データ レジスタ 16は、 量子化データ XIをロード （一時記憶） する。 この量 子化データ XIが Dノ A変換器 17で D ZA変換されてアナログ信号と して出力される。
続いて、 C P U11は、 アドレスカウンタ （図示せず） を歩進させ て次の量子化データ X2を指定するためのァドレスデータを発生し、 アドレスバス 12へ出力する。 応じて、 アドレスデコーダ 15は、 量子 化データ記憶エリア 14b が指定されたことを検出し、 システムクロ ック SCKに同期して 1パルスを出力する。 この 1バルスが、 セレク タ 22を介して書込パルス WPとしてデータレジスタ 16に与えられる。 これと同時に、 外部メモリ Uから量子化データ X2が読出され、 デー タバス 13を介してセレクタ 21の B入力端子に与えられ、 それがデー タレジスタ 16の入力となる。 そのため、 データレジスタ 16は量子化 データ X2をロードする。
以後、 同様にして、 C P U 11が量子化データ列 Xの各番地を順次 指定することにより、 量子化デタ記憶エリア 14b を指定するァドレ スデータが変化する毎に書込パルス WPがデータレジスタ 16に与えら れるとともに、 ァドレス指定された量子化データが読出されるので 、 データレジスタ 16には各量子化データが順次記億されることにな る。 このようにして、 デ タレジスタ 16に順次記憶された量子化デ ータ XI— Xnは、 D /A変換器 17で D ZA変換されてアナログ信号と して出力されるが、 一連の量子化データ （すなわち量子化データ列 Xのデータ） がアナログ信号として出力されることにより、 ある 1 つの音又は音楽が発生されることになる。
そして、 C P U 11が量子化データ列 Xの最後のァドレス（ADn+1) を指定すると、 メモリ 14からストップコードが読出される。 このス トップコード力、 データバス 13を介して、 セレクタ 21およびストツ プコード検出回路 23に与えられる。 このとき、 上述の動作と同様に して、 ァドレスデコーダ 15が 1パルスを発生しかつセレクタ 22が書 込パルス WPを出力するので、 データレジスタ 16はストッブコードを ロードする。 このストップコードの読出に応じて、 ストップコード 検出回路 23がそれを検出し、 セレクタ 21にハイレベルを与える。 そ のため、 セレクタ 21は以後 A入力端子からのデータをデータレジス タ 21に与える。 従って、 ストップコード （オールビッ トが " 0 " の データ） がデータレジスタ 16及びセレクタ 21を循環しながらデータ レジスタ 16にロードされ続ける。 その結果、 0ノ 変換回路17が連 続的に零レベルのアナログ信号を出力するので、 無音状態となる。 これと同時に、 割込信号発生面路 24は、 ストップコード検出回路 23からハイレベルがありかつセレクタ 22からク口ックバルスが与え られていることに応じて割込信号（IRQ)を発生し、 ストップコード 検出画路 23がストップコード以外のデータを検出してその出力を口 一レベルとするまで持続する。
一方、 C P U 11は、 プログラム処理に基づいて割込信号の有無を 検出すべきタイミングで割込信号の読込みを指定するァドレス （例 えば 5010H-R)を発生する。 —これに応じて、 アドレスデコーダ 15が割 込信号の読込みを示す信号を発生してゲート回路 25を開成させるの で、 ゲート面路 25は IRa信号をデータバス 13へ出力する。 なお、 第 1図実施例に示すように、 データバス 13を介さずに Ιβ&信号を C P U11に直接与える場合は、 ゲート画路 25が不要となる。
また、 量子化データ列 Yの量子化データ Yl〜Ymに基づいて音を発 生する場合は、 C P U 11がスタートァドレス（An+1)を指定した後、 順次アドレスを An+2〜Amまで歩進することにより、 同様の動作が 行われる。 但し、 C P U11が 1ステップで各量子化データをデータ レジスタ 16へ書込むモードの設定は、 一旦設定するとモード変更す る必要のない限り、 不要となる。
ところで、 第 3図の実施例は、 第 7図に示す従来方式による音の 発生も可能なように、 C P U 11が 1ステップで各量子化データをデ ータレジスタ 16へ書込む第 1モードと、 第 7図に示す従来技術と同 様に 2ステップで各量子化データをデータレジスタ 16へ書込むモー ド （第 2モード） を切換え可能に構成されている。 そこで、 次に 2 ステツプで書込む第 2モードの動作を説明する。 第 2モードの場合は、 制御レジスタ 18に対応するアドレス （例え ば 5010H)の DOビッ トに第 2モードを指定するデータ （例えば、 論理 「 0」 ） が設定されている。 そして、 C P U 11は、 量子化データの 読出に先立ちアドレス 5010H を指定して、 第 2モード指定データを 制御レジスタ 18に予めロードさせておく。 この場合は、 制御レジス タ 18が能動化信号を出力しない （すなわちローレベルの不能動化信 号を出力する） ので、 セレクタ 22が不能動化される。 従って、 たと え無音を示すオールビッ トが " 0 " のデータ （ストップコードに相 当する） がメモリ 14から^されたとしても、 割込信号発生回路 24 は I 信号を発生しないように構成されている。
そして、 2ステップで各量子化データをデータレジスタ 16へ書込 む第 2モードを使用する場合は、 プログラムデータ記憶ェリァ 14a には量子化データの読出ァドレスデータとデータレジスタ 16に書込 みを指定する書込ァドレスデータが 2ステップでプログラム設定さ れ、 量子化データ記憶エリア 14b の各量子化データ列の最後にはス トップコードはプログラムされていない。 そして、 C P U 11は、 第 1ステップにおいて、 或る 1つの量子化データの読出ァドレスデー タの記憶されているァドレスを指定することにより、 当該ァドレス から量子化データを読込んで、 アキュムレータ （図示せず） にロー ドする。
その後、 C P U 11は、 第 2ステップにおいて、 データレジスタ 16 への書込を指定するアドレスデータ（5011H-W) を出力する。 これが ァドレスデコータ 15によって検出され、 ァドレスデコータ 15がデコ 一ド出力をセレクタ 22の A入力端子に与える。 セレクタ 22は A入力 端子への入力信号がある毎に書込パルス WPを発生してデータレジス タ 16に与える。 そのため、 メモリ Uから量子化データが読出され、 データバス 13を介してセレクタ 21に与えられる。 セレクタ 21は B入 力端子に与えられる量子化データを選択して、 データレジスタ 16に 与えるため、 データレジスタ 16はこの量子化データをロードする。 上述のような 2ステップで量子化データをデータレジスタ 16へ書 込む動作が各量子化データ毎に実行される。 なお、 Dノ A変換回路 17の動作は 1ステップで書込を行う第 1モードと同様であるので省 略する。
なお、 プログラムの設計上、 従来技術と同様の第 2モードを全く 必要としない用途に適用する場合は、 制御レジスタ 18によるモード 切換回路とモード切換えのためのプログラムデータの設定が不要と なる。
次に、 次表 1および 2ならびに第 4図および第 5図を参照して、 第 1モードが第 2モードよりも C P U 11の負担を軽減できる理由を 説明する。
表 1 ァドレス 命令 オペランド サイクル
AD 1 LDA X 1 4
AD 2 LDA X 2 4
AD 3 LDA X 3 4
AD 4 LDA X 4 4
AD 5 LDA X 5 4
AD 6 LDA STPC 4
AD 7
AD 8
AD 9
画 表 2 ア ドレス 命令 才へフノ ト サイ クノレ
AD 1 LDA X 1 4
AD 2 STA β-AD 4
AD 3 LDA X 2 4
AD 4 STA R-AD 4
AD 5 LDA X 3 4
AD 6 STA R-AD 4
AD 7 LDA X 4 4
AD 8 STA R-AD 4
AD 9 LDA X 5 4
AD10 STA R-AD 4 表 1および第 4図は第 1モードの動作を示し、 表 2および第 5図 は第 2モードの動作を示す。
表 1に示すように 1つの音が 5つの量子化データで表現される場 合を考えれば、 第 1モードの場合、 量子化データ) Q〜X5がオペラン ドとしてアドレス AD1〜AD5に順次記憶され、 ストップコード （S TPC)がその直後のアドレス/ )6に記憶される。 第 2モードでは、 量 子化データ X1〜X5とデータレジスタへの書込を指定するデータ R-AD がオペランドとして交互にァドレス AD1〜AD10に順次記憶される。 ここで、 命令語の 「R D A」 はデータの読出命令を示し、 「S T A 」 はデータレジスタへのロード命令を示す。 なお、 図示の例では、 マシンクロックの 4サイクルで 1ステップを実行する場合を示して いる。
そこで、 第 4図および第 5図を比較すると、 第 1モードでは、 1 ステップ （ 4サイクル） 期間の前半で読出アドレス指定が行われ、 後半で量子化データの読出しと同時にデータレジスタ 6への書込み が行われている。 これに対して、 第 2モードでは、 奇数ステップ期 間の前半で読出ァドレス指定が行われかつ後半でアキュムレータに 口一ドされている量子化データの書込が行われ、 偶数ステップ期間 の前半で書込ァドレス指定が行われかつ後半でアキュムレ一タにロ 一ドされている量子化データを読出すと同時にデータレジスタ 6へ の書込が行われる。
従って、 この実施例の第 1モードによれば、 従来方式すなわち第 2モードに比べて約 1ノ 2のプログラムステツプ数で済み、 音の発 生のための処理時間が約 1ノ2に短縮でき、 C P U 11の食担を大幅 に軽減できる。 また、 C P U 11の負担を同程度に選ぶならば、 C P U 11が音の発生に関与する処理時間を短縮することによりその他の 処理に利用できる。 さらに、 プログラムステップ数を低減できるこ とにより、 プログラム開発に要する時間の短縮と労力の軽減を図れ る利点もある。 このような効果ないし利点は、 画像表示のための制 御と音の発生処理を同時的に行うような情報処理装置、 例えばテレ ビゲーム機において極めて有効となる。 そこで、 以下にはこの発明 をテレビゲーム機に適用した場合について説明する。
第 6図はこの発明の他の実施例を示すプロック図であり、 特にテ レビゲーム機に適用した場合のテレビゲーム機本体 30とこの実施例 の特徴となる外部メモリカートリ ツジ 40のブロック図を示す。 第 6図において、 テレビゲーム機本体 30は C P U 11 'を舍み、 C P U 11 'はアナログ音源回路 11a を舍む。 アナログ音源回路 11a は 例えば 2種類の方形波と三角波と正弦波の 4種類のサウンドジ ネ レータを舍む。 アナログ音源回路 11a の出力は、 第 1アナログ信号 として出力され、 ェッジコネクタ 31を介して後述の外部メモリカー トリッジ 40へ導かれる。
一方、 C P U 11 'には、 第 1のァドレスバス 12および第 1のデー タバス 13を介してェツジコネクタ 41が接続される。 エッジコネクタ 31には、 画像用ァドレスバス 32およびデータバス 33を介して画像処 理装置 （以下 「P P U」 と略称する） 34が接続される。 この P P U 34は、 C P U 11 'の制御の下で、 後述のキャラクタメモリ 46から与 えられるキャラクタデータに基づいて走查形ディスプレイの走査に 同期したドッドデータを発生し、 映像信号として出力するものであ り、 例えば特開昭 5 9— 1 1 8 1 4号 （対応 U S P . 4 8 2 4 1 0 6 ) の技術が用いられる。
外部メモリカートリツジ 40は、 エッジコネクタ 31に着脱自在に構 成され、 ェッジコネクタ 31に装着した際に電気的に接続される複数 の端子が形成された基板 41を舍む。 基板 41には、 第 1のアドレスバ ス 12に接続される第 2のァドレスバス 42、 第 1のデータバス 13に接 続される第 2のデータバス 43、 P P U用ァドレスバス 32に接続され るァドレスバス 44、 および P P U用データバス 33に接続されるデー タバス 45がそれぞれ形成される。 そして、 第 2のアドレスバス 42お よび Zまたは第 2のデータバス 43には、 第 1図実施例と同様に、 メ モリ 14 '、 アドレスデコーダ 15、 データレジスタ 16、 制御レジスタ 18、 およびノまたは読出ノ書込制御回路 20がそれぞれ接続される。 ァドレスバス 44およびデータバス 45には、 キャラクタメモリ 46が接 続される。
メモリ 14 ' はプログラムデータ記憶エリア 14a ' と量子化データ 記憶ヱリア 14b を含む。 量子化データ記憶エリア 14b には、 第 1図 実施例と同様にディジタル音源として用いるための量子化データが 記億される。 プログラムデータ記憶エリア 14a 'には、 P P U46を 制御して画像表示するためのプログラムデータに加えて、 アナログ 音源回路 11a でアナログ的に音を発生するためのデータが記憶され る。 例えば、 サウンドジヱネレータのどの種類の単一又は組合せの サゥンドジェネレータを選ぶかを指定するためのサウンド種類デー タゃ、 音程又は音色を指定するための周波数や波形等のデータ等が 記憶される。 これらのアナログ音源用データは単独で記憶するのみ ならず、 量子化データと同期して出力できるようにプログラム設定 しておけば、 アナログ音源とディジタル音源の 2系統の音を合成し て発生することが可能となり、 変化に富んだ音を発生でき、 効果音 としても有効となる。 また、 プログラムデータ記憶エリア Ua 'に は、 I R Q信号があつたときに元の画像表示のための動作に復帰す るためのプログラムデータも設定記憶される。
そして、 A/ D変換回路 17の出力である第 2アナログ信号を音源 回路 11a 出力の第 1アナログ信号と合成して出力するために、 A / D変換回路 17の出力端からの導電バタ一ンが抵抗 47aを介して基 板 41のェッジ部分の端子 48aまで延びるように形成される。 また、 端子 48a には、 アナログ音源回路 11a からの第 1アナログ信号の出 力ラインに対応する位置の端子 48b および抵抗 47b を介して形成さ れた導電バタ一ンが接続される。 これによつて、 第 1アナログ信号 と第 2アナ口グ信号とが基板 41上で合成された後、 エッジコネクタ 31を介してテレビゲーム機 30から導出されることになる。
なお、 この実施例のアドレスデコーダ 15, データレジスタ 16, A / D変換面路 17, 制御レジスタ 18および読出/書込制御回路 20の動 作は、 第 1図実施例と同様のため、 その説明を省赂する。
第 6図実施例のように構成すれば、 既存のテレビゲーム機 30の回 路構成を変更することなく、 外部メモリカートリツジ 40側にデイジ タル音源を追加することができ、 既存のテレビゲーム機 30と互換性 を保ちつつ音色や音の種類に変化に富んだ音源を実現できる利点が ある。 そのため、 従来テレビゲーム機 30ではできなかったディジタ ル音声合成による言葉や複雑な音楽やシンセサイザのような音も発 生できる。
この発明が詳細に説明され図示されたが、 それは単なる図解およ び一例として用いたものであり、 限定であると解されるべきではな いことは明らかであり、 この発明の精神および範囲は添付されたク レームの文言によってのみ限定される。

Claims

請求の範西
1 . 次のものを備える、 ディジタル音源装置：
ディジタル的に情報を処理するための中央処理装置；
前記中央処理装置に接続されるァドレスバス ；
前記中央処理装置に接続されるデータバス、
前記ァドレスバスおよび前記データバスに接続され、 所定のァド レス空間に量子化データを記憶するための量子化データ記憶エリア と、 前記中央処理装置からのアクセスに応じて少なくとも量子化デ 一タを読出制御するためのプログラムデータを記憶したプログラム データ記憶ェリァとを舍む半導体メモリ， 前記半導体メモリは、 前 記量子化データ記憶ェリァには一連の音を発生するための複数の量 子化データを量子化データ列として記憶しかつ当該量子化データ列 の最後のァドレスにストップコードを記憶しておき、 前記プロダラ ムデータ記憶エリァ内の或るァドレスには量子化データ列のスター トァドレスを指定するためのスタートァドレスデータを記憶してお § ；
前記データバスに接続され、 書込信号が与えられる毎に前記デー タバスから与えられる各量子化データを順次一時記憶するための一 時記憶手段；
前記ァドレスバスに接続され、 前記中央処理装置から前記半導体 メモリに与えられるァドレスデータが前記量子化データ記憶エリァ を指定するものであることを検出する検出手段；
前記データバスに接続され、 前記検出手段の出力に応答して書込 信号を発生して前記一時記憶手段に与えかつ前記ストップコードの 検出に応答して書込信号の発生を停止する書込制御手段；および 前記一時記憶手段に一時記憶されている量子化データを順次アナ 口グ信号に変換するディジタルノアナ口グ変換手段。
2 . 請求の範囲 1に従属するディジタル音源装置であって、 前記 書込制御手段は、 前記ストップコードを検出するストップコ一ド検 出手段を含み、 さらに前記ストップコード検出手段の出力に応答し て前記中央処理装置に割込信号を与えて前記量子化データ記憶エリ ァをァドレス指定するのを禁止させる禁止手段を備える。
3 . 請求の範囲 2に従属するディジタル音源装置であって、 前記 半導体メモリは前記中央処理装置に画像表示のための演算処理を実 行させるための画像処理データをさらに記憶し、 前記中央処理装置 は前記書込制御手段の禁止手段から割込信号が与えられたことに応 答して画像処理データに基づく画像表示のための演算処理の実行に 切り換える。
4 . ディジタル的に情報を処理するための中央処理装置， 前記中 央処理装置にそれぞれ接続される第 1のァドレスバスおよび第 1の データバス， 前記第 1のァドレスバスおよび前記第 1のデータバス に接続されるコネクタを含む情報処理装置に対して着脱自在に装着 される外部メモリカートリ ッジであって、 次のものを備える ： 所定のアドレス空間に量子化データを記憶するための量子化デ一 タ記憶ェリアと、 前記中央処理装置からのアクセスに応じて少なく とも量子化デ一タを読出制御するためのプログラムデータを記憶し たプログラムデータ記憶ェリアとを含む半導体メモリ， 前記半導体 メモリは、 前記量子化データ記憶ェリァには一連の音を発生するた めの複数の量子化データを量子化データ列として記憶しかつ当該量 子化データ列の最後のァドレスにストップコードを記憶しておき、 前記プログラムデータ記憶エリァ内の或るァドレスには量子化デ一 タ列のスタートァドレスを指定するためのスタートァドレスデータ を記憶しておき ；
前記コネクタに着脱自在に装着され得る基板， 前記基板にはコネ クタに差し込まれた際に前記第 1のァドレスバスおよび前記第 1の データバスに接続さ.れる複数の端子部および各端子部を介して前記 第 1のァドレスバスおよび前記第 1のデータバスを前記半導体メモ リに接続するための第 2の： 7ドレスバスおよび第 2のデータバスが 形成され；
前記基板上に装着されかつ前記第 2のデータバスに接続され、 書 込信号が与えられる毎に前記第 2のデータバスから順次与えられる 各量子化データを順次一時記憶するための一時記憶手段；
前記第 2のァドレスバスに接続され、 前記中央処理装置から前記 半導体メモリに与えられるァドレスデータが前記量子化データ記憶 ェリアを指定するものであることを検出する検出手段；
前記第 2のデータバスに接続され、 前記検出手段の出力に応答し て前記一時記憶手段に書込信号を与えかつ前記ストッブコードの検 出に応答して書込信号の発生を停止する書込制御手段；および 前記一時記憶手段に一時記憶される量子化データを順次ァナログ 信号に変換して、 前記基板の前記端子部を介してアナログ信号を出 力するディジタルノアナログ変換手段。
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