WO1990015444A1 - Semiconductor device - Google Patents

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WO1990015444A1
WO1990015444A1 PCT/JP1990/000714 JP9000714W WO9015444A1 WO 1990015444 A1 WO1990015444 A1 WO 1990015444A1 JP 9000714 W JP9000714 W JP 9000714W WO 9015444 A1 WO9015444 A1 WO 9015444A1
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gate electrode
semiconductor device
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Inventor
Tadashi Shibata
Tadahiro Ohmi
Original Assignee
Tadashi Shibata
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a high-performance semiconductor integrated circuit device such as a neural circuit computer or a multi-valued logic integrated circuit.
  • these logic circuits employ a method of performing operations using digital signals, that is, binary signals of "1" and "0".
  • a computer is used.
  • the Neumann method and the method in which instructions are executed one by one according to a predetermined program With such a method, a very high-speed operation is possible for simple numerical calculations, but an enormous amount of time is required for operations such as processing of pattern recognition images.
  • associative, memory, and learning are the so-called information that human beings are best at. He is very weak in information processing, and various software technologies are currently being researched and developed, but tremendous results have not yet been obtained. .
  • the current semiconductor LSI technology still has significant barriers, and there is almost no way to put it to practical use.
  • a circuit is formed by combining a large number of semiconductor elements. This is because it is very difficult to accumulate a practical number of neurons on the semiconductor chip '. Therefore, the main point of the present invention is to provide a semiconductor device which can realize the function of one neuron by using only one MOS semiconductor element.
  • Fig. 19 is a drawing explaining the function of one neuron, that is, one neuron.
  • V! V 2, V 3,..., V
  • V renderare, for example, n input signals defined as voltage magnitudes, and are equivalent to signals transmitted from other neurons.
  • W 2, W 3,..., W n are coefficients representing the strength of the connection between neurons, and are biologically called synaptic connections. The function of this neuron is simple.
  • FIG. 20 shows an example of a circuit in which such a function is realized by conventional semiconductor technology.
  • 102-1, 102-1, and 102-3 are operational amplifiers (op amps).
  • V a -R ⁇ (V i R i)
  • the circuit of FIG. 20 (a) is a circuit that generates a voltage obtained by linearly adding an input signal by adding currents.
  • Fig. 20 (b) shows that the value of Z is V. This is an example of a circuit for converting to u t , and is connected to the non-inverting input terminal of the op-amp 102-3.
  • the op amp is a very large voltage gain (gain), so Z> E0 and V.
  • V + and V- are the maximum and minimum values of the output, respectively, which are determined by the power supply voltage supplied to the op amp. Voltage E applied to the inverting input. It is possible to change V TH * by changing the value of V TH *.
  • One of the problems with the circuits in FIGS. 20 (a) and (b) is that a large number of semiconductor elements are required to form one neuron. Although the circuit shown uses three amplifiers, a single operational amplifier usually requires at least about 10 transistors. This is necessary, and the circuit shown uses 30 transistors in total.
  • An object of the present invention is to provide a semiconductor device capable of realizing a neuron computer chip. Disclosure of the invention
  • the semiconductor device of the present invention is a MOS type semiconductor element having a gate electrode in a floating state, comprising a plurality of input gate electrodes capacitively coupled to the gate electrode. Only when the absolute value of the value obtained by multiplying the input voltage applied to the input gate electrode by a predetermined weight becomes larger than a predetermined threshold value, the gate electrode in the floating state described above. It is characterized in that it is configured so that a channel is formed below. Action
  • the neuron circuit can be realized at a practical level for the first time.
  • FIG. 1 is a diagram for explaining the first embodiment.
  • FIG. 1 (a) is a sectional view of the device
  • FIG. 1 (b) is an equivalent circuit diagram
  • FIG. 1 (c) is a circuit diagram.
  • Fig. 1 (d) is a circuit configuration diagram of a modified example
  • Fig. 1 (e) is a graph showing characteristics
  • Fig. 1 (f) is a plan view
  • Fig. 1 (g) almost Fig. 1 It is a Y-Y 'sectional view of (f).
  • FIG. 2 is a diagram for explaining the second embodiment.
  • FIG. 2 (a) is a plan view of the device, and
  • FIG. 2 (b) is a cross section taken along the line X-X 'of FIG. 2 (a).
  • FIG. 2 (c) is a sectional view taken along the line YY ′ of FIG. 2 (a).
  • FIG. 3 is a block diagram for explaining a third embodiment.
  • FIG. 4 is a sectional view of an apparatus for explaining a fourth embodiment.
  • FIG. 5 is a view for explaining the fifth embodiment.
  • FIG. 5 (a) is a plan view of the apparatus, and
  • FIG. 5 (b) is a cross-sectional view taken along the line X-X 'of FIG. 5 (a).
  • FIG. 5 (a) is a plan view of the apparatus, and
  • FIG. 5 (b) is a cross-sectional view taken along the line X-X 'of FIG. 5 (a).
  • FIG. 6 is a sectional view of an apparatus for explaining a sixth embodiment. You.
  • FIG. 7 is a circuit diagram for explaining a modification.
  • FIG. 8 is a view for explaining the seventh embodiment, and FIG. 8 (a) is a plan view of the device, and FIG. 8 (b) is an X-axis of FIG. 8 (a).
  • Fig. 8 (c) is a graph showing the characteristics.
  • FIG. 9 is a circuit diagram for explaining the eighth embodiment.
  • FIG. 10 and FIG. 11 are circuit diagrams for explaining a modified example.
  • FIG. 12 is a circuit diagram for explaining the ninth embodiment.
  • FIG. 13 is a diagram for explaining the ninth embodiment.
  • FIG. 13 (a) is a circuit diagram
  • FIG. 13 (b) is a graph showing characteristics.
  • FIG. 14 is a circuit diagram for explaining the tenth embodiment.
  • FIG. 1 is a circuit diagram for explaining the eleventh embodiment.
  • FIG. 16 is a circuit diagram for explaining the 12th embodiment.
  • FIG. 17 is a conceptual diagram of a circuit configuration for explaining the 13th embodiment.
  • FIG. 18 is a conceptual diagram of a circuit configuration for explaining the 14th embodiment.
  • FIG. 19 is a diagram for explaining a conventional example.
  • FIG. 19 (a) is a circuit conceptual diagram
  • FIG. 19 (b) is a graph showing characteristics.
  • FIG. 20 is a circuit diagram for explaining a conventional example.
  • 10 1 is P-type Si substrate
  • 10 2 is gate oxide film
  • 10 3 Is the gate electrode
  • 104 membrane 105- :! ⁇ 105-4 is a gate electrode
  • 106 is an insulating film
  • AJ2 wiring 107 is a source
  • 108 is a drain
  • 109 is the AJ2 wiring
  • 111 is the surface of the Si substrate
  • 201 is the floating gate
  • 202 is the gate oxide film
  • 203 is the floating gate
  • 204 is insulating film
  • 205-1 to 205-4 is connected to input gate
  • 206 is insulating film
  • 206-1 to 206-4 is connected to input gate
  • a J2 wiring 207 is a source
  • 208 is drain
  • 209 210 is AJ2 wiring
  • 301 is a neuron element
  • 303 is a signal voltage input terminal
  • 304 is an output terminal
  • 305 is an input terminal for the control signal X 1, 401
  • N-channel MOS 802 is a P-channel vMOS
  • 803 is a P-type substrate
  • 804 is an N-type substrate
  • 805 is a floating gate
  • 806, 807 Is the gate Membrane, 8 0 8 — :! -8 08 — 4 is the input gate
  • 809 is the source
  • 810 is the drain
  • 811 is the source
  • 812 is the drain
  • 813 8 1 4
  • 901 is C-v MOS
  • 902 is CMOS noise
  • -8 08 — 4 is an input gate
  • 1001 is an NMOS
  • 1201 and 1222 are input gates
  • 1203 is a floating gate
  • 1401 is a C M0S
  • 1442 Approximate source
  • 1443 is CMOS inverter
  • 1444 is source
  • 1445 is PM0 SFET
  • 1446 is NM 0 SFET
  • 1501 is vMOS, 1602, 1603 "inverter.
  • FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
  • a gate electrode 103 formed of, for example, N + polysilicon is provided on a P-type Si substrate 101 via a gate oxide film 102. Since the gate electrode is completely covered with an insulating film 104 such as SiO 2 , the gate electrode is electrically floating.
  • 107 and 108 are a source and a drain, for example, formed by injecting As ion, respectively, and 109 and 110 are respectively a source and a drain.
  • the voltage V! Applied to the gate electrodes 105-1 to 105-4 is applied.
  • V 2 , V a, and V 4 when the linearly added value exceeds a certain ⁇ value, an inversion layer, that is, a channel, is formed on the Si substrate surface 111. It has a function to make the source and drain conductive. The fact that this device has the function of linearly adding voltages as described above will be described in detail below.
  • Reference numeral 201 denotes a floating gate, which is equivalent to 103 in FIG. 1 (a).
  • 2 0 2 — 1, 2 0 2 — 2, 2 0 2 — 3, “ ⁇ , 2 0 2 — n are the four control gates 1 0 5 — 1, 1 0 in Fig. 1 (a).
  • n is 5 — 2, 1 0 5 — 3, 1 0 5 — 4.
  • C 2 , C a,..., C n This represents the capacitance coupling coefficient (capacitance) between the floating gate 201 and C.
  • V TH the threshold voltage when the device shown in FIG. 1 (a) is regarded as a MOSFET using the floating gate 103 as a gate electrode. That is, the can and gate 1 0 3 is Tsu Do and V TH bolts shall be the channel to is formed on the surface of the substrate 1 1 1.
  • V F > V TH
  • Equation (2) is obtained by assigning weights W 2, " ⁇ , W flesh to the input voltages to gates 202-1, 220-220-1, 3, ⁇ , and 202-n, respectively. Multiply and add the value, and this value is
  • the semiconductor device performs the linear addition by weighting the input, compares the result with the threshold value V TH, and turns the MOS transistor on and off. It can be seen that it has the function of controlling In other words, it is a completely new transistor that has advanced arithmetic functions at the level of a single element, and as shown here, it has a dual-core ⁇ computer configuration. Since it is a very suitable device, it is called a neuro MOS transistor, or (new) MOS for short.
  • FIG. 1 (c) is an abbreviation for vMOS, where S is a source, D is a drain,, G2, G3, and G4 are input gates, respectively.
  • Fig. 1 (d) shows the configuration of the neuro element represented by the symbols in Fig. 1 (c). This is a modification of the present embodiment.
  • the MOS drain 122 is connected to the power supply line (V DD ) via the load element 122 and is laid out.
  • V DD power supply line
  • Z W! V 1 + W 2 V 2 + W 3 V 3 + W 4 V 4
  • the relationship with ⁇ is shown by the broken line in Fig. 1 (e). become.
  • V. When ut i is passed through a general inverter 12 3, the output V out2 becomes as shown by a solid line in FIG. That is, the function of one neuron shown in Fig. 19 (a) is realized by such a simple circuit. Comparing the circuit of FIG. 1 (d) with FIGS. 20 (a) and (b) showing the conventional example, the tremendous effect of the present invention is clear.
  • M 0 S is essentially a voltage-controlled device, and its power consumption is low because its on / off state can be controlled by a small amount of charge.
  • a vMOS which has the function of adding the voltage input as it is, as shown in Fig. 20 (a)
  • the voltage once It is a circuit configuration that does not require any conversion and addition at all, and is essentially a neuron that can operate with low power consumption.
  • FIG. 1 (f) is a plan view of the vMOS according to the first embodiment of the present invention shown in FIG. 1 (a), and the numbers in the figure correspond to the numbers in FIG. 1 (a). ing. 107 and 108 are the source and drain, 105-1 to 105 — 4 are the four input gates, 103 is the floating gate, and X — The cross section at X 'is almost equivalent to Fig. 1 (a). However, in this case, the insulating film 104, aluminum wiring 110, 110, 110, 106--! ⁇ 106-4 mag is omitted. These may be provided where necessary.
  • FIG. 1 (g) is a view showing a section taken along the line Y—Y ′ of FIG. 1 (f), and the numbers assigned to the drawings are common.
  • reference numeral 112 denotes a field oxide film for element isolation.
  • a P-type substrate having a resistance value of 0.5 ⁇ .cm on the (100) plane is used for gate oxidation.
  • FIG. 2 (a) is a plan view, and schematically shows the cross-sectional structures at X—X ′ and Y—Y ′, respectively, in FIGS. 2 (b) and (c).
  • FIG. 2 (a) is a plan view, and schematically shows the cross-sectional structures at X—X ′ and Y—Y ′, respectively, in FIGS. 2 (b) and (c).
  • reference numeral 201 denotes a P-type Si substrate
  • reference numerals 207 and 208 denote source and drain
  • reference numeral 202 denotes a gate oxide film
  • reference numeral 203 denotes a floating film.
  • Gate, 205-:! 2205 to 4 are input gates
  • 206 to 1 to 206 to 4 are AJ2 wiring connected to input gates
  • 209 and 210 are sources and drains, respectively.
  • the A wiring connected to the gate, 206 is the insulating film between the floating gate and the input gate
  • 204 is the insulating film under the A wiring.
  • the area of the overlapping part of the floating gate and the channel formation region is limx 4 im
  • the floating gate and the input gate 205-5 , 205-2, 205-3, and 205-4 have the area of the overlap with 1 mx O .75 «m, 1 m1 ⁇ mv 1 mx 0.5 ⁇ m, 1 ⁇ mx 0.75 ⁇ m and the other parameters are the same as in Fig. 1 (a).
  • V 2, V 3, and V 4 are added to input gates 205 — 1, 205 — 2, 205 — 3, and 205 — 4, respectively.
  • the weight can be freely changed by changing the overlapping area of the input gate and the floating gate.
  • the type of insulator between the input gate and the floating gate may be changed, and the capacitance may be changed depending on the difference in the dielectric constant. For example, as a unique product, S i 0 2 S i 3 N 4
  • the ratio of the size of the capacitance is about 1: 2: 2.3.
  • a larger ratio can be realized by simultaneously changing the area of the overlapping portion.
  • the weighting factor (W i ⁇ W 4) applied to the input is determined by the structure of the vMOS and can be changed after the device is formed. Absent.
  • a neuron in which these weighting factors can be freely changed is shown in a block diagram in FIG. 3, and this is the third embodiment of the present invention. is there.
  • Reference numeral 301 denotes one neuron element, which is constituted by, for example, a circuit using a configuration as shown in FIG. 1 (d).
  • the neuron element of the present invention is a neuron element realized in another embodiment of the present invention described later with reference to FIG. 4, FIG. 5, FIG. 6, FIG. An element may be used.
  • this circuit has at least three terminals 303, 304, and 305, and 303 has Input terminal for signal voltage.
  • 304 is an output terminal, and the input voltage is weighted by W! Multiplied by V! Is output.
  • the third terminal 305 is an input terminal for the control signal X, and the magnitude of the weight can be changed according to the magnitude of the control signal X.
  • the weight applied to the input signal to the neuron element 301 can be freely changed by this circuit configuration. This is very important in realizing a neuron computer. This is because the information processing performed in actual living organisms The calculation is performed by changing the weighting factor every moment. In other words, by sequentially changing the weights based on the operation results, the living body realizes advanced information processing such as recognition, association, and learning. That is, the configuration shown in FIG. 3 is the most basic configuration of the neuron converter. The specific configuration of the weight multiplication circuit such as 302-2, 302-2,..., 302-n will be described in detail later.
  • the input signal is weighted by a weight multiplication circuit. Therefore, in the 301 device, for example, as shown in FIGS. 1 and 2, the input gate and the floating gate are used. There is no need to change the weight by changing the overlapping area of the wing gate. That is, it is possible to design devices with the same overlapping area, and the versatility of the device is increased.
  • the weighting factor applied to the signal may be determined by both the weight multiplication circuit and the weight, by changing the type, thickness, etc. of the insulating film interposed between the area and the insulating film.
  • FIG. 4 to FIG. 6 are drawings for explaining fourth to sixth embodiments of the present invention, showing various vMOS structures having a constant overlapping area.
  • FIG. 4 The embodiment shown in FIG. 4 is the same as that of the second embodiment (FIG. 2) except that the input gate 205— :!
  • the gates are placed on top of each other and The spacing is equal to the thickness of the insulating film 402.
  • an insulating thin film such as a thermal oxide film 404 is formed on the surface thereof, and then the input gate 404 is formed thereon.
  • reference numerals 405, 406, and 407 denote a P-type Si substrate, a field oxide film, and AJ wiring, respectively.
  • FIG. 5 is a view showing a fifth embodiment of the present invention, in which (a) is a plan view thereof and (b) is a cross-sectional view taken along line X—X.
  • Reference numeral 501 denotes a field oxide film region
  • reference numerals 502 and 503 denote source and drain regions, which are omitted in this figure for simplification of AJ2 wiring.
  • the feature of this embodiment is that the coupling between the floating gate 504 and the input gate 505 is performed on the field oxide film.
  • the overlap and jib area between each input gate and the floating gate can be determined regardless of the overlapping area between the floating gate and the silicon board.
  • the M0S transistor portion and the coupling portion of the floating gate and the input gate can be designed independently of each other, the degree of freedom in element design becomes very large. .
  • Wi + W2 + W3 + W4 are 0.529 and 0.428, respectively, and are smaller than 1. That is, in the present embodiment, the value of each weight coefficient can be increased.
  • V in equation (3) does not take a constant value, but varies with the operating conditions of the device. It is possible value. That is, it changes according to the threshold value V ⁇ 'given by the equation (3). Normally, this change is very small because of the magnitude of V TH ', but it is not so much a problem. However, if higher accuracy is required for device operation, V TH ' Should not fluctuate.
  • C 0 ⁇ C ⁇ Since ⁇ can be used, the second term of equation (3) can be set to a sufficiently small value, and this problem of fluctuation of V ⁇ can be solved.
  • FIG. 6 is a cross-sectional view showing a sixth embodiment of the present invention.
  • reference numeral 61 designates, for example, a rectangular S substrate
  • reference numeral 62 designates a field oxide film
  • reference numeral 603 designates a floating gate.
  • 604 are four input gates.
  • the feature of this embodiment is that another control gate, 605, is provided, and the control gate is insulated at the lower part of the floating gate. It is installed via a membrane 606.
  • V TH " V TH -— V c ⁇ ⁇ ⁇ (8)
  • V is applied to the input.
  • the threshold value V ⁇ when ut 2 changes from 0 V to V DD becomes variable depending on the input voltage to the control gate. That is, the threshold value of the neuron operation can be changed, and the neuron computer configuration can be more flexibly performed.
  • such a variable value function is not limited to the structure shown in FIG. In any of the cases of Fig. 1, Fig. 2, Fig. 4 and Fig. 5, the same function can be realized if one of the input gates is regarded as a control gate. is there.
  • equation (3) if Q F ⁇ 0, equation (8) becomes
  • V ⁇ H VH — -V (9)
  • V ⁇ H ' V ⁇ H .
  • V c 0
  • V F 1 6 V
  • C c 4.
  • the thickness of the gate oxide film 607 in the channel portion is, for example, 100 A
  • a voltage of 16 V is applied to the gate oxide film, and this voltage is applied.
  • electrons flow through the oxide film and Electrons are injected into the rotating gate.
  • V TH * V TH + I Q F I / C T OT according to equation (10), and I Q F I / C ⁇ before electron injection. only ⁇
  • V ⁇ 3 ⁇ 4 increases.
  • the amount of change in V TH ' can be controlled by controlling the voltage applied to each input gate.
  • V ⁇ ⁇ ⁇ ⁇ ⁇ — ⁇
  • the potential of the floating gate 603 is controlled to inject and release electrons through the insulating film.
  • the threshold value of the neuron element according to equation (10). If V TH 'is controlled by this method, its value will not change until the next injection and discharge. In other words, the value of V TH 'is stored even when the circuit is turned off.
  • a floating gate and a control gate 6 0 5 This may be performed on the oxide film 606 between the floating gate and the oxide film 608 between the floating gate and the input gate 604.
  • a thin portion may be formed only in a part of these oxidation films 607, 606, and 608, and injection and release may be performed in that portion.
  • injection and emission were controlled by applying different values of voltage to the control electrode 605 and the input gate 604, respectively.
  • a different voltage may be applied. That is, a special control gate such as 605 ⁇ is not required.
  • the neuron element using VMSO of the present invention can be realized by a circuit configuration as shown in FIG. 1 (d), for example.
  • the resistor 1'22 is used as the load element connected to the vMOS 124, but an element other than the resistor may be used. Examples are shown in Fig. 7 (a) and (b).
  • FIG. 7 (a) shows the use of an N-channel breakdown mode MOS transistor 701
  • FIG. 7 (b) shows the N-channel change mode.
  • This is an example in which a non-current and a transient mode transistor 702 are used as loads, respectively. 1, 2, 4, 5, 6, 7, etc. described the case of forming an N-channel vMOS on a P-type substrate. Yes, exactly the same function can be realized when the P-channel VM 0 S is formed on the mold substrate. Not bad.
  • FIGS. 1 (d) and 7 (a) and (b) have been described as a method for forming a neuron device using the vMOS of the present invention.
  • One problem with these configurations is that when VM 0 S 124, 703, and 704 become conductive, DC current flows from V DD to ground . It is.
  • an NMOS inverter as shown in FIG. Regardless of the HIGH or L0W state of ut2 , a through current always flows in either path , which is undesirable from the viewpoint of power consumption reduction. .
  • FIG. 18 is a plan view showing a seventh embodiment of the present invention, and is a cross-sectional view taken along line X—X ′ in FIG. 8 (b) and FIG.
  • 801 is an N-channel MO formed on a P-type substrate 803
  • reference numeral 802 denotes a P-channel type vMOS formed on the N-type substrate 804.
  • Reference numeral 805 denotes a floating gate, which is provided on each of the P-type substrate 803 and the N-type substrate via gate insulating films 806 and 807.
  • 808-1, 808-2, 808-3, 808-4 are each four input gates.
  • 809 and 8110 are N + source and drain, respectively, and 811 and 812 are P + source and drain, respectively.
  • 8 13, 8 14, and 8 15 are AJ2 wiring, 8 13 is connected to V ss (ground) potential, and 8 14 is connected to V DD (positive power supply voltage, for example, 5 V). ing.
  • 815 is a field oxide film
  • 816 is an insulating film under the A wiring, 817, 817 ', 817''', 817 '"This is a contact hole opened in the membrane 8 16.
  • the gate length of NM0S and PM0S is 1 ⁇ m
  • the gate width is 3 ⁇ m
  • the gate oxide film 200A is formed.
  • the overlapping area of the input gate and the floating gate is all the same, 4.5 (m) 2
  • the insulating film 181 between the two is Si 0 0 At 2, the thickness is 100 A.
  • Z 0 2 1 4 (V i + V 2 + V 3 + V 4) -.
  • V i, V 2 , and V 3> V 4 are the input voltages to the four input gates.
  • the seventh embodiment of the present invention relates to a vMOS having an excellent characteristic of low power consumption, in which the N-channel VM 0 S and the P-channel MOS have a single floating gate.
  • Complementary vU0S which is abbreviated as C-MOS because they share ON and OFF with each other.
  • the device of the present invention is provided in the S 0 I substrate, that is, in the Si layer formed on the insulating film. May be used.
  • FIG. 9 shows a configuration example of a neuron element using C1 / M0S, and shows an eighth embodiment of the present invention.
  • Reference numeral 901 denotes a symbol representing C— / MOS having four input gates
  • reference numeral 9002 denotes a CMOS inverter.
  • 9 0 3, 9 0 4, 9 0 5, 9 0 6, four input voltage, the V 2, V 3, V 4, respectively are, as determined by the control voltage of X 2, X 3, X 4 Weighting factor W! , W 2, W 3, and W 4, and outputs a signal to supply a signal to the C-MOS input gate.
  • V. ut2 is LOW, V when V outl is high. Outputs high level when utl is low level.
  • . 111 In the case of 2 11 1 & 11 or LOW, C-TMOS 901 and CMOS Neither of the 90 2 has a passing current.
  • 8 0 8 —:! 8808--4 are all input gates, but at least one of them may be used like the control gate 605 described in FIG.
  • a fixed potential may be applied to 808-1 so that V Tn and V TP may be controlled.
  • a control gate such as 605 may be separately provided.
  • charge injection into the floating gate may be used.
  • FIG. 1G is a circuit diagram showing an example of the weight multiplication circuit.
  • 1001 is an NMOS, and its threshold V TH is set to approximately 0 V.
  • R 0 is a resistor, and R x is a variable resistor controlled by the input voltage X. 1 0 0 2 potential
  • Fig. 12 shows ⁇ 105 with two input gates, 1201 and 122, and the drain when the source is at ground potential. Voltage to V. The voltage of the input gate is denoted by V 2 , and the voltage of the floating gate 123 is denoted by Z. If the channel length and channel width of this vMOS are respectively set and W and the threshold value from the floating gate are V TH , then the drain is The current I D is expressed by the following equation. That is,
  • FIG. Oite A ninth embodiment of the present invention is shown in FIG. Oite
  • the first input gate 1 2 0 1 is the connection de Rei down
  • the second input gate 1 2 0 2 et given constant voltage V 2 Have been. If V-VD is obtained from equation (13), and substituted into equation (12 '),
  • ID — nCo [( 2 V 2 -V TH ) V D ] .. (14) As shown in Fig. 13 (b), ID is proportional to V D , and v MOS becomes a linear resistance element It is.
  • the DC resistance R seen from the outside of this VM 0 S is
  • V 2 only needs to be applied with a voltage when charge is injected, and may be kept at a constant value in normal operation.
  • FIG. 14 (a) is a circuit diagram for explaining a tenth embodiment of the present invention which can freely handle positive and negative signals.
  • 1401 is a C-VMOS as described in FIG. 8, but the source of the N-channel vMOS is connected to the negative power supply voltage (1 VDD ) .
  • Reference numeral 1443 denotes a CMOS inverter, and the NMOS source 1444 is connected to (1 V DD ).
  • Reference numerals 1405 and 1406 denote a P-channel MOSFET and an N-channel MOSFET, respectively, and their thresholds are set to approximately 0 V, respectively. ,
  • V n is an input having any positive or negative value.
  • Vout 2 is Z>
  • VTH take the value of + V DD
  • Z ⁇ V TH ' take the value of 1 V DD .
  • V. ut 2 is positive
  • the PMOS 1405 is turned off and the output 1408 becomes as shown in Fig. 14 (b).
  • V ut 3 outputs a positive value.
  • a negative value is output this time.
  • the weight coefficient can be multiplied in consideration of the sign.
  • a neuron circuit that can handle positive and negative signals can be constructed. It is. Te.
  • the large vMOS circuit of the ninth embodiment of the present invention may be used as the variable resistance element in the present circuit.
  • v MOS can be applied to many other useful applications in addition to the various useful applications as the neuron computer circuit element described above.
  • FIG. 15 is a circuit diagram showing a eleventh embodiment of the present invention.
  • V out Z-V TH.
  • V TH is set to approximately 0 V
  • V out W 1 V 1 + W 2 V 2 + W 3 V 3 + W 4 V 4
  • the circuit outputs a linear addition value of the input voltage.
  • a function is very useful, for example, in a multi-valued logic circuit. Becomes very small.
  • the degree of integration can be significantly improved.
  • FIG. 16 shows a configuration example of a neuron circuit to which the circuit shown in FIG. 15 is applied, and shows a 12th embodiment of the present invention.
  • V. ut output is 2 V through the stage inverters 1602 and 1603.
  • ut2 is output. Assuming that the threshold value of the inverter 1 602 is V ⁇ H,
  • FIG. 17 is a structural diagram of a MOS showing a thirteenth embodiment of the present invention.
  • V ⁇ ' ⁇ (V ⁇ - W 2 V c)-(21)

Description

明 細 書
半 導 体 装 置
技術分野
本発明は、 半導体装置に係わ り 、 特に神経回路コ ン ピ ュータ や多値論理集積回路等の高機能半導体集積回路装置を提供する も のであ る 。
背景技術
半導体集積回路技術の進展は実に驚く べき速度で進んでお り 、 例えばダイ ナ ミ ッ ク ♦ メ モ リ を例に と る なら、 1 メ ガビッ 卜 か ら 4 メ ガビ ッ ト がすで に量産体制にあ り 、 1 6 メ ガビ ト 、 6 4 メ ガ ビ ッ ト と レヽ つ た超々高密度メ モ リ も研究レ ベルで は実現されつつある。 6 4 メ ガビ ッ ト メ モ リ は、 せいぜい 1 c m四方のシ リ コ ン チ ッ プ上に実に約 1 億 2 0 0 0 万個もの M O S ト ラ ン ジス タ が集積されて い る。 こ の よ う な超高集積化 技術はメ モ リ 回路ばか り でな く 論理回路に も応用され、 3 2 ビッ ト から 6 4 ビ ヅ 卜 の C P U をはじめ とする、 様々 な高機能 論理集積回路が開発されている。
しか し、 こ れ ら の論理回路ほデ ジ タ ル信号、 即ち 「 1 」 と 「 0 」 という 2値の信号を用いて演算を行う方式を採用 してお り 、 例えばコ ン ピ ュ ー タ を構成する場合は、 ノ イ マ ン方式と レ、 つ て、 あ ら か じ め決め ら れた プロ グ ラ ム に従 っ て 1 つ 1 つ命 令を実行していく 方式である。 このよ う な方式でほ、 単純な数 値計算に対しては非常に高速な演算が可能であるが、 パ タ ン認 識ゃ画像の処理と い っ た演算に は膨大な時間を要する。 さ ら に、 連想、 記憶、 学習 といっ たいわば人間が最も得意とする情 報処理に対して は非常に不得手であ り 、 現在様々 なソ フ ト ゥ ュ ァ技術の研究開発が行われているが、 はかばか しい成果は得ら れていないのが現状である。
そ こ で、 こ れ ら の困難を一挙に解決する ため、 生物の脳の機 能を研究し、 その機能を模倣した演算処理の行える コ ン ビユー タ、 即ち神経回路コ ン ピ ュータ （ニ ュー ロ コ ン ピ ュータ ） を開 発 し よ う と い う ま た別の流れの研究があ る。 こ の 'よ う な研究 は、 1 9 4 0 年代よ り 始ま っ ているが、 こ こ数年非常に活発に 研究が展開される よ う に なっ た。 それは L S I 技術の進歩に と も ない、 こ の よ う なニ ューロ コ ン ビ ュ一タ のノ、一 ド ウ ヱ アイ匕が 可能と なっ た こ と に よ る。
しか し なが ら 、 現状の半導体 L S I 技術で は ま だ ま だ大き な壁があ り 、 実用化のメ ド は ほ と ん ど た っ ていない状況であ る 。 も う 少 し具体的 に説明す る な ら、 例え ば人間の神経細胞 (ニューロ ン ） 1 個の機能をハー ド ウ エ ア化する ため に は、 多 数の半導体素子を組合わせて回路を構成する必要があ り 、 半導 体チ ツ ブ '上に実用的な数のニ ューロ ンを集積する こ とが非常に 困難だか ら で あ る 。 そ こ で本発明の主眼点は、 た っ た 1 つの M O S型半導体素子に よ っ て、 1 個のニューロ ン の機能を実現 する こ と のでき る半導体装置を提供する ものである。 本発明の 詳細な説明に移る前に、 まず 1 つのニ ュー ロ ン に要求される機 能は何であるかを、 ま た、 こ れを現状技術で実現しょ う と すれ ばどのよ う な困難が生じるかについて次に説明する。
第 1 9 図は、 1 つの神経細胞、 即ち 1 個のニ ュ ー ロ ン の機 能を説明す る 図面で あ り 、 1 9 4 3 年に ¾1 11 1 1 0。1{ と P i t t s ( Bul l . Math . B iophys . Vol .5 , p .115 ( 1943 ) ) に よ り数学的 モデル と して提案されたものである。 現在も こ のモデルを半導 体回路で実現し、 ニューロ コ ン ピュータ を構成する研究が盛ん に進め られている。 V ！ 、 V 2 、 V 3 、 … 、 V„ は、 例えば 電圧の大 き さ と し て定義さ れる n 個の入力信号であ り 、 他の ニューロ ンか ら伝達された信号に相等している。 、 W 2 、 W 3 、 … 、 W n はニ ューロ ン同士の結合の強さ を表す係数 で、 生物学的 に は シナ プス結合 と 呼ばれる も のであ る。 こ の ニューロ ンの機能は単純であ り 、 各入力 V i に重み W i ( i = 1〜 n ) をかけて線形加算した値 Z が、 ある所定の閾値 V ΤΗ' よ り 大 と な っ た と き に 「 1 」 を 出力 し、 ま た閾値よ り 小の と き に 「 0 」 を出力す る と い う 動作で あ る。 こ れを数式で表せ ば、
Z ≡ ∑ W V ( 1 )
i = 1
と して .
1 ( Z > V TH" ) ( 2 )
V = {
0 ( Z < V THX ) ( 3 ) と なる
9 図 （ b ) は、 Z と V 。ut の関係を表した ものであ り 、
Z が V TH¾ よ り 十分大き い と き ほ 1 、 +分小さい と き は 0 を出 力 している。
さて 、 こ のよ う な機能を従来の半導体技術で実現した場合の 回路の—例を第 2 0 図に示す。 図に おいて 1 0 2 — 1 、 1 0 2 一 2、 1 0 2 — 3 は演算増幅器 （オペア ン プ） である。 第 2 0 図 （ a ) ほ、 久カ信号 V i ( i - :！ 〜 n ) に重み W i をかけて 加算し Z を求める回路である。 R i に流れる電流を I i と する と 、 I i = V t / R ^ と なるか ら、
I a = ∑ ( V i / R i )
i = 1
と な り 、 オペア ン プ 1 0 2 — 1 の出力電圧 V a は、
n
V a = - R ∑ ( V i R i )
i = 1
と なる。 I b は、 一 V a Z llで与え られるか ら、 I a と I b は 大き さが等し く （ I a = I b ) 、 流れの方向が逆と なる。 従つ て、
Z = R ∑ ∑ ( ^ ~ ) V i ··· ( 4 )
i = 1 i i = 1 ί¾ i こ こ で、 式 （ 1 ) 、 （ 4 ) を比較する と、 重み 数 W i は W i = R / R i と な り 、 抵抗の大き さ に よ っ て決め られる こ と に な る。 つ ま り 、 第 2 0 図 （ a ) の回路は、 電流の加算に よ り 、 入 力信号の線形加算 し た電圧を発生す る 回路であ る。 次に、 第 2 0 図 （ b ) は、 Z の値を V。 u t に変換する ための回路の一例 であ り 、 オペア ン プ 1 0 2 — 3 の非反転入力端子に接続されて いる。 オペア ンプは、 電圧増幅率 （ゲイ ン ） の非常に大き なァ ン ブだか ら、 Z 〉 E 0 で、 V 。 u t = V + 、 Z < E 0 では V 0 u t = V - と な り 、 第 2 0 図 （ c ) のよ う な特性を示す。 こ こ で、 V + 、 V - ほそれぞれオペア ン プに供給されている電源電圧に よ っ て決ま る出力の最大値及び最小値である。 反転入力端に印 加する電圧 E 。 の値を変化させる こ と に よ り 、 V TH* を変化さ せる こ とが可能である。 第 2 0 図 （ a ) 、 （ b ) の回路の問題点の 1 つ は、 1 つの ニューロ ンを構成する の に数多 く の半導体素子を必要と する こ と で あ る 。 図の回路で は 3 個の才べ ア ン プが使用 さ れている が、 通常 1 個のオペ ア ン プを構成する に は、 ト ラ ン ジスタ が少 な く と も 1 0 個程度が必要であ り 、 図の回路では全部で 3 0 個 も ト ラ ン ジスタ を使用する こ と に なる。 ま た、 電流を基本と し て加算演算を行う ため、 常に大量の電流が流れ消費電力が大き く なる。 つま り 、 1 つの二ユ ーロ ン はチ ッ ブ上に大き な面積を 占める ばか り でな く 、 大き なパ ワーを消費するのである。 従つ て、 高積化が困難なばか り でな く 、 た と え ト ラ ン ジスタ 1 個 1 個を微細化して高集化で き た と しても、 消費電力密度が大き く な り 、 実用的な集積回路を構成する こ と ほ、 ほ と ん ど不可能で ある。
そ こ で *発明は、 こ のよ う な問題点を解決する ため に なされ た も のであ り 、 单一の素子でニ ューロ ン 1 個の機能が実現で き 、 高集積度、 低消費電力のニューロ ン · コ ン ピ ュータ チ ッ プ を実現する こ と ので き る半導体装置を提供する ものである。 発明の開示
本発明の半導体装置は、 フ ローテ ィ ング状態に ある ゲー ト 電 極を有する M O S 型半導体素子において、 前記ゲー ト 電極と容 量結合する複数個の入力ゲー ト 電極を有し、 こ れ らの入力ゲー 卜電極に印加された入力電圧に所定の重みをかけて加算し た値 の絶対値が所定の閾値よ り 大 と なっ た場合にのみ、 前記フ ロー テ ィ ング状態に ある ゲー ト 電極下にチ ャ ネ ルが形成される よ う 構成されている こ と を特徵 と する。 作用
本半導体装置ほ、 1 個の素子によっ てニ ュ ー ロ ン の機能を実 現する こ とができるため、 ニューロ ン素子の超高集積化が可能 である。
さ ら に、 消費電力を従来技術に比較 して大幅に減少可能と なつ たため、 初めてニューロ ン回路が実用的な レベルで実現で き る よ う に なつ たのである。
図面の簡単な説明
第 1 図ほ第 1 実施例を説明す る ための図であ り 、 第 1 図 ( a ) は装置の断面図、 第 1 図 （ b ) は等価回路図、 第 1 図 ( c ) は回路概念図、 第 1 図 （ d ) は変形例の回路構成図、 第 1 図 （ e ) は特性を示すグラ フ 、 第 1 図 （ f ) は平面図、 第 1 図 （ g ) ほ第 1 図 （ f ) の Y — Y ' 断面図である。
第 2 図ほ、 第 2 実施例を説明する ための図であ り 、 第 2図 ( a ) ほ装置の平面図、 第 2図 （ b ) は第 2 図 （ a ) の X - X ' 断面図、 第 2図 （ c ) は第 2図 （ a ) の Y Y ' 断面図であ る。
第 3 図は、 第 3 実施例を説明す る ための ブロ ッ ク 図であ る。
第 4図は、 第 4実施例を説明する ための装置の断面図であ る。
第 5 図、 は第 5実施例を説明する ための図であ り 、 第 5図 ( a ) は装置の平面図、 第 5 図 （ b ) は第 5 図 （ a ) の X - X ' 断面図である。
第 6 図は、 第 6 実施例を説明する ための装置の断面図であ る。
第 7 図ほ、 変形例を説明するための回路図である。
第 8 図は、 第 7 実施例を説明す る ための図であ り 、 第 8 図 ( a ) ほ装置の平面図、 第 8 図 （ b ) は第 8 図 （ a ) の X —
X ' 断面図、 第 8 図 （ c ) は特性を示すグラ フである。
第 9 図ほ、 第 8実施例を説明する ための回路図である。
第 1 0 図および第 1 1 図は、 変形例を説明するための回路図 である。
第 1 2図は、 第 9実施例を説明するための回路図である。 第 1 3 図は、 第 9実施例を説明する ための図であ り 、 第 1 3 図 （ a ) は回路図、 第 1 3 図 （ b ) は特性を示すグラ フ であ る。
第 1 4図は、 第 1 0実施例を説明するための回路図である。 第 1 - 図は、 第 1 1 実施例を説明するための回路図である。 第 1 6 図は、 第 1 2実施例を説明する ための回路図である 第 1 7 図は、 第 1 3 実施例を説明する ための回路構成概念図 である。
第 1 8 図ほ、 第 1 4実施例を説明する ための回路構成概念図 である。
第 1 9 図は、 従来例を説明す る ための図であ り 、 第 1 9 図 ( a ) は回路概念図であ り 、 第 1 9 図 （ b ) は特性を示すグラ フ である。 第 2 0 図は、 従来例を説明するための回路図である。
1 0 2 - 1 , 1 0 2 - 2 , 1 0 2 - 3 ほ演算増幅器 （ォべ ア ン プ） 、 1 0 1 は P型 S i 基板、 1 0 2 ほゲー ト酸化膜、 1 0 3 はゲー ト電極、 1 0 4 ほ絶緣膜、 1 0 5 - ：！ 〜 1 0 5 - 4 はゲー ト電極、 1 0 6 は絶緣膜、 1 0 6 - 1 〜 ： 1 0 6 — 4 ほ A J2配線、 1 0 7 ほソース、 1 0 8 は ド レ イ ン、 1 0 9 は A J2 配線、 1 1 1 ほ S i 基板表面、 2 0 1 は フ ロ ーテ ィ ン グゲー ト 、 2 0 2 はゲー ト酸化膜、 2 0 3 ほ フ ローテ ィ ン グゲー ト、 2 0 4 は絶緣膜、 2 0 5 — 1 〜 2 0 5 - 4 は入力ゲー ト 、 2 0 6 は絶縁膜、 2 0 6 — 1 ~ 2 0 6 — 4 は入力ゲ一 卜 に 接続された A J2配線、 2 0 7 は ソ ース 、 2 0 8 ほ ド レ イ ン 、 2 0 9 , 2 1 0 は A J2配線、 3 0 1 はニューロ ン素子、 3 0 3 は信号電圧の入力端子、 3 0 4 は出力端子、 3 0 5 は制御信号 X 1 の入力端子、 4 0 1 - 1 , 4 0 1 - 3 , 4 0 1 — 5 は入力 ゲー ト 、 4 0 2 は絶縁膜、 4 0 3 は フ ロ ーテ ィ ン グ ゲー ト 、 4 0 4 は熱酸化膜、 4 0 5 は P型 S i 基板、 4 0 6 はフ ィ 一ル ド酸化膜、 4 0 7 は A 配線、 5 0 1 は フ ィ ール ド酸化膜、 5 0 2 は ソ ース、 5 0 3 は ド レ イ ン、 5 0 4 は フ ロ ーテ ィ ン グ ゲー ト 、 5 0 5 は入力ゲー ト 、 6 0 3 は フ ロ ーテ ィ ン グゲー 卜 、 6 0 4 は入力ゲー ト 、 6 0 5 ほ制御ゲー ト 、 6 0 6 は酸ィ匕 膜、 6 0 7 はゲー ト酸化膜、 6 0 8 は酸化膜、 7 0 1 はモー ド M O S ト ラ ン ジ ス タ 、 7 0 2 は N チ ャ ネ ルェ ン ノヽ ン ス メ ン ト モー ド ト ラ ン ジス タ 、 8 0 1 は N チ ャ ネ ル v M O S 、 8 0 2 は P チ ャ ネ ル v M O S、 8 0 3 は P型基板、 8 0 4 ほ N型基板、 8 0 5 はフローテ ィ ン グゲー ト 、 8 0 6 , 8 0 7 はゲー ト絶緣 膜、 8 0 8 — ：！ 〜 8 0 8 — 4 は入力ゲー ト 、 8 0 9 は ソ ース、 8 1 0 は ド レ イ ン 、 8 1 1 は ソ ー ス 、 8 1 2 ほ ド レ イ ン 、 8 1 3 , 8 1 4 , 8 1 5 ほ A J2配線、 8 1 6 は A 配線下の絶 緣膜、 8 1 7 , 8 1 7 ' , 8 1 7 ' ' , 8 1 7 ' '， は コ ン タ ク ト ホール、 8 1 8 は絶緣膜、 9 0 1 は C 一 v M O S 、 9 0 2 は C M O S の イ ン ノ 一 夕 、 8 0 8 — ：！ 〜 8 0 8 — 4 は入力ゲー 卜 、 1 0 0 1 は N M O S 、 1 2 0 1 , 1 2 0 2 は入力ゲー ト 、 1 2 0 3 はフ ローテ ィ ングゲー ト 、 1 4 0 1 は C一 M 0 S 、 1 4 0 2 ほ ソ ー ス 、 1 4 0 3 は C M O S の イ ン ノ ー タ 、 1 4 0 4 は ソ ー ス 、 1 4 0 5 は P M 0 S F E T 、 1 4 0 6 は N M 0 S F E T、 1 5 0 1 は v M O S 、 1 6 0 2 , 1 6 0 3 "· ィ ン バータ。
発明を実施する ため の最良の形態 .
(第 1 実施例）
m 1 図は、 本発明の第 1 実施例を示す半導体装置の断面図で ある。
P型 S i 基板 1 0 1 上にゲー ト 酸化膜 1 0 2 を介 して、 例え ば N + のポ リ シ リ コ ン で形成されたゲー ト 電極 1 0 3 が設け ら れている。 こ のゲー ト 電極は ま わ り を完全に S i 0 2 等の絶緣 膜 1 0 4 で覆われている ため、 電気的に はフ ローテ ィ ング状態 に あ
1 0 5 — ：！ 〜 1 0 5 — 4 は、 例えば N + ポ リ シ リ コ ン で形成 された入力ゲー ト！;極であ り 、 フ ローテ ィ ングゲー ト 1 0 3 と は、 例えば、 S i 0 2 等の絶緣膜 1 0 6 で隔て られている。 こ れらの入力ゲー ト 電極の雷位は A 配線 1 0 6 — ：！ 〜 1 0 6 - 4 に よ っ て供給さ れる電圧に よ り 決定される よ う に な っ てレヽ る。
1 0 7 、 1 0 8 はそれぞれ、 例え ば A s イ オ ン を注入する こ と に よ り 形成さ れた ソース及び ド レ イ ン であ り 、 1 0 9 、 1 1 0 は、 それぞれソ ース及び ド レ イ ン に接続された A J2配線 である。 こ の本発明に よ る半導体装置は、 ゲー ト 電極 1 0 5 - 1 〜 1 0 5 — 4 に加え られた電圧 V ！ 、 V 2 、 V a 、 V 4 に所 定の重みをかけた線形加算値がある閎値を越えた時に、 S i 基 板表面 1 1 1 に反転層、 即ちチ ャ ネ ルが形成され、 ソース と ド レイ ンが導通状態に なる機能を有している。 こ のデパイ スが以 上に述べたよ う な電圧の線形加算機能を有する こ と を次に詳し く 説明する。
今、 第 1 図 （ a ) のデバイ スを第 1 図 （ b ) のよ う に一般化 したモデルで考える。 2 0 1 はフ ローテ ィ ングゲー ト を表し、 第 1 図 （ a ) の 1 0 3 に相等する。 2 0 2 — 1 、 2 0 2 — 2 、 2 0 2 — 3 、 "·、 2 0 2 — n は第 1 図 （ a ) の 4個の コ ン ト ロールゲー ト 1 0 5 — 1 、 1 0 5 — 2 、 1 0 5 — 3 、 1 0 5 — 4 が n個ある場合に一般化して表したも の であ り 、 、 C 2、 C a 、 ···、 C n ほ各ゲー ト と フ ローテ ィ ン グゲー ト 2 0 1 の間 の容量結合係数 （ キ ャ パ シタ ン ス ） を表した ものである。 C 。 は フ ロ ーテ ィ ン グゲー ト と 基板 1 0 1 と の間の容量であ る。 今、 フ ローテ ィ ングゲー ト の電位を V F 、 入力ゲー ト に印加さ れる電圧を V i 、 V 2 、 V 3 、 ·"、 V n 、 基板の電位を V。 と する。 ま た、 C 0 、 C ！ C 2 、 ···、 C n 等のキ ャ パ シタ ンス に蓄え られる電荷をそれぞれ Q。 、 Q ！ 、 Q a 、 ♦·♦、 Q n とす る と、 Q 0 = C o ( V o - V F ) 、 Q x = C i ( V ！ - V F ) v Q 2 = C 2 ( V 2 - V F ) , ··♦、 Q„ = C „ ( V n - V F ) と な る で フ ロ ーテ ィ ン グゲー ト 内の全電荷量を Q F と する と 、
Q F = ∑ ( - Q i )
i = 0
= 一 ∑ C i (V i - V F )
i = 0
∑ C i V i + V F ∑ c
i = 0 i = 0 と なる。 従っ て V F は次式で求め られる
∑ c V + Q
i = 0
V Ρ = ( 1 )
C TOT
こ で、
C TOT ョ ∑ C i
i = 0
で あ る 。 こ こ で第 1 図 （ a ) のデバイ ス を、 フ ローテ ィ ング ゲー ト 1 0 3 をゲー ト電極と する M O S F E T と みな した と き の閾電圧を V THと する。 つま り 、 ゲー ト 1 0 3 が V THボル ト と な っ た と き に 、 基板表面 1 1 1 に チ ャ ネ ルが形成さ れる と す る。 （ 1 ) 式に おいて V F 〉 V THと お く と、
Z ≡ ∑ W i V
C Q
> V H - ■V 0
C 一 ( 2
T OT C T OT が得られる で、
C
W i ≡
C TOT である。 （ 2 ) 式は、 ゲー ト 2 0 2 — 1 、 2 0 2 - 2 2 0 2 一 3 、 ·♦·、 2 0 2 — n への入力電圧に各々重み W 2 、 "·、 W„ を掛けて加算した値を意眛し、 こ の値が、
C Q
V T H ョ V τ H一 -V 0 一 ( 3 )
^ OT C OT で与え られる V TH X よ り 大と なっ た と き に第 1 図 （ a ) のデバ イ ス はオ ン し て ソース ' ド レ イ ン が導通する のである。 通常基 板は アースするので V。 = 0 であ り 、 フ ローテ ィ ングゲー ト 中 に存在す る電荷の総和は 0 であるか ら、
V THx = V TH ― ( 4 ) である。 以上のよ う に、 本発明に よ る半導体装置は、 入力に重みをか けて線形加算を行い、 その結果を閾値 V THと比較 して、 M O S 卜 ラ ン ジスタ のオ ン、 オ フ状態を制御する機能を有している こ と が分る。 つ ま り 、 单体素子の レベルで高度な演算機能を持つ 全く 新しい ト ラ ン ジスタ であ り 、 こ れは こ れか ら示すよ う に二 ュ一ロ ン ♦ コ ン ビュ一タ構成に非常に適した素子である ため、 ニューロ M O S ト ラ ン ジスタ、 略して (ニュー） M O S と呼 んでいる。 第 1 図 （ c ) は、 v M O S を表す略記号であ り 、 S は ソー ス、 D は ド レ イ ン 、 、 G 2 、 G 3 、 G 4 はそれぞれ入力 ゲー ト を表している。 今、 第 1 図 （ c ) の記号を用いて表 し た ニ ュ ー ロ素子の構 成を第 1 図 （ d ) に示す。 こ れ は本実施例の変形例であ る。
M O S の ド レ イ ン 1 2 1 が負荷素子 1 2 2 を介して電源ライ ン （ V DD) に接続されて レヽる。 こ の回路では、 Z = W ! V 1 + W 2 V 2 + W 3 V 3 + W 4 V 4 と した と き、 ^^と の関係 ほ第 1 図 （ e ) に破線で示した よ う に なる。 ま た、 V 。 u t iを一 般のイ ン バータ 1 2 3 を通す と 、 出力 V out2は同図に実線で示 した よ う に なる。 つ ま り 、 ごの簡単な回路に よ っ て、 第 1 9 図 ( a ) に示したニ ュー ロ ン 1 個の機能が実現されている のであ る 。 第 1 図 （ d ) の回路を、 従来例を示す第 2 0 図 （ a ) 、 ( b ) と 比較すれば本発明の絶大な効果は明 ら かであ る。 即 ち、 従来例では、 1 個のニ ューロ ンを構成する の に少な く と も 3 0 個程度のバイ ポーラ ト ラ ン ジスタ を必要と し たの に対し、 本発明ではた っ た 2個の M O S ト ラ ン ジスタ で実現されている こ と である。 チ ヅ ブ上に占める面積を 1 ケタ以上小さ く する こ と が可能で あ り 、 超高集積化が は じめ て可能 と な っ たの であ る。 さ ら に従来例では、 電流の加算性を利用 して電圧の加算を 行っ てお り 、 電流の大量に流れるバイ ポーラ ト ラ ン ジス タ を用 いて回路を構成していたため消費電力が非常に大き か っ た。 し かる に本発明では、 た っ た 2 個の M 0 S ト ラ ン ジスタ で構成さ れている ため、 ほ と ん ど電力を消費しない。 M 0 S ほ、 そ もそ も電圧制御型デバイ スであ り 、 わずかな電荷量に よ っ て、 その オ ン · オ フ状態の制御がで き る ため消費電力が少ない。 加え て、 電圧入力をその ま ま加算で き る機能を有し た v M O S を用 いている ため、 第 2 0 図 （ a ) で行っ たよ う に電圧を一度雷流 に変換して加算する必要が全く ない回路構成になっ てお り 、 本 質的に低消費電力動作が可能なニューロ ンである。 以上に述べ た高集積性、 低消費電力 と い う 2 つの特徴に よ り 、 はじめて ニュー ロ コ ン ビ ュータ 用回路が実用的な レ ベ ルで実現可能と なっ たのである。
第 1 図 （ f ) は、 第 1 図 （ a ) に示した术発明の第 1 実施例 である v M O S の平面図であり 、 図中の番号は第 1 図 （ a ) の 番号と対応している。 1 0 7 、 1 0 8 はソース及び ド レ イ ン、 1 0 5 - 1 ~ 1 0 5 — 4 は 4個の入力ゲー ト 、 1 0 3 はフロー テ ィ ン グゲー ト であ り 、 X — X ' での断面ほ第 1 図 （ a ) に相 当 し て い る 。 た だ し こ こ で は、 図面を見易 く す る ため絶縁 膜 1 0 4 、 ，ア ル ミ ニ ウ ム配線 1 0 9 、 1 1 0 、 1 0 6 — ：！ 〜 1 0 6 — 4等は省略してある。 これらは適宜必要な場所に設け ればよい。
第 1 図 （ g ) は、 第 1 図 （ f ) の Y — Y ' 断面を示す図で、 やは り図面に付した番号は共通である。 こ こ で 1 1 2 は素子間 分離のフ ィ ール ド酸化膜である。
さて、 こ こ で具体的な素子の設け方の例について述べてお く 。 例えば、 第 1 図 （ a ) 、 （ f ) 、 （ g ) の実施例では、 P 型基板と して （ 1 0 0 ) 面で抵抗値 0 . 5 Ω . c mのものを 用い、 ゲー ト酸化膜 （ S i 0 2 ：) の厚さを 5 0 0 人、 フ ロ ー テ ィ ン グゲー ト と入力ゲー ト間の絶縁膜 （ S i 0 2 ) の厚さを 5 0 0 A、 フ ローテ ィ ングゲー ト とチ ャ ネ ル形成量領域の重な り部分を 3 i m X 3 . 5 フ ロ ーテ ィ ン グゲー ト 1 0 3 と 入力ゲー ト · 1 0 5 — 1 、 1 0 5 - 2 、 1 0 5 — 3 、 1 0 5 - 4 と の それぞれの重な り 部分の大 き さ を、 4 μ ιη Χ 0 . 7 5 t m 、 4 m X l . 0 μ ^ 4 m x 0 . 5 // m 、 4 μ. x 0 . 7 5 μ πι と して設計されている。 フ ィ ール ド酸化膜 1 1 2 は約 1 μ m と厚いので、 フ ィ ール ド酸化膜を間に はさんだ部分 でのフ ローテ ィ ングゲー ト 1 0 3 と基板 1 0 1 、 あるいはコ ン ト ロ一ルゲー ト 1 0 5 と基板 1 0 1 の間の容量は小さ く 無視す る こ と ができ る。 以上のデータ をも と に計算する と C 。 ： C ！
： C 2 ： C 3 ： C 4 = 1 0 . ' 5 : 3 : 4 : 2 : 3 と な り 、
Z = 0 . 1 3 V 1 + 0 . 1 8 V 2
+ 0 . 0 8 9 V 3 + 0 . 1 3 V 4 "' ( 5 ) と表される。
V s = 0 で、 且つ、 フ ロ ーテ ィ ン グゲー ト 内に電荷の注入はな レヽ と する と （ 4 ) 式よ り V τ H x は約 1 . 0 V と な り 、 例えば入 力が = 0 V 、 V 2 = 5 V、 V a = 5 V、 V 4 = 5 V の場合 は、 Z = 2 . 0 V と な り 、 第 1 図 （ d ) の V 。u t2は 5 V と な る。 ま た、 = 0 V、 V 2 = 0 V、 V a = 5 V、 V 4 = 0 V の と き ほ Z = 0 . 4 5 V と な り 、 V 。ut2は、 約 0 V (低レベ ル） と なる。 こ こ では例と して、 入力 と して 0 V又は 5 V の場 合のみについて説明 したが、 入力が 0 V と 5 V の中間の値、 あ る いは負の値であ っ ても よレヽ こ と はも ち ろん言う ま でも ない。 ま た、 V 。ut2を こ のニューロ ン の出力 と して用いる場合につい て説明 したが、 例えばその反転出力 V 。ut！をその ま ま出力 と し て用いて も よい。
(第 2 ん 施例）
第 1 図 （ a ) 、 · ( f ) 、 ( g ) に示 した本発明の第 1 実施例 は、 第 1 図 （ f ) よ り 明 らかなよ う に入力ゲー ト をチ ャ ネ ル方 向 （ X — X ' の方向） に並べている ため、 必然的に M O S の チ ャ ネ ル長が長く なつ て し ま う 。 こ の こ と は、 高速動作を実現 する上では、 不利である。 そ こ で第 2 図に基づき、 V M 0 S の シ ョ ー ト チ ャ ネ ル化を可能に した本発日月の第 2実施例を説明す る。 第 2 図 （ a ) は平面図であ り 第 2 図 （ b ) 、 （ c ) ほそれ ぞれ X — X ' 及び Y — Y ' における断面構造を模式的に表した ものである。 第 2 図 （ a ) では簡単のため、 A J£配線及び A J2 配線下の層間絶縁膜ほ省略されている。 図において 2 0 1 ほ、 例えば P型 S i 基板、 2 0 7 、 2 0 8 はそれぞれソ ース及び ド レ イ ン、 2 0 2 ほゲー ト酸化膜、 2 0 3 は フ ローテ ィ ン グゲ一 ト 、 2 0 5 — ：！ 〜 2 0 5 — 4 ほそれぞれ入力ゲー ト 、 2 0 6 — 1 〜 2 0 6 — 4 は入力ゲー ト に接続された A J2配線、 2 0 9 、 2 1 0 ほそれぞれソ ース及び ド レ イ ン に接続された A 配線、 2 0 6 は フ ロ ー テ ィ ン グ ゲー ト と 入力 ゲー ト 間 の絶縁膜、 2 0 4 は A 配線下の絶縁膜である。 さて、 こ の v M O S で、 例えばフ ローテ ィ ングゲー ト と チ ャ ネ ル形成領域の重な り 部分 の面積を l i m x 4 i m、 フ ロ ーテ ィ ン グゲー ト と入力ゲー ト 2 0 5 — 1 、 2 0 5 — 2 、 2 0 5 — 3 、 2 0 5 — 4 と の重な り 部分の面積をそれぞれ 1 m x O . 7 5 « m , 1 m 1 β m v 1 m x 0 . 5 β m , 1 ^ m x 0 . 7 5 ^ m と設計し、 その他のパ ラ メ ータ ほ第 1 図 （ a ) と同様と する と、
Z = 0.107 V 1 + 0.143 V 2
+ 0.071 V 3 + 0.107 V 4 - ( 6 ) .
と なる。 こ こ で 、 V 2 、 V 3 、 V 4 はそれぞれ入力ゲー ト 2 0 5 — 1 、 2 0 5 — 2、 2 0 5 — 3 、 2 0 5 — 4 に加え られ る入力電圧を表している。 例えば、 こ の ト ラ ン ジス タ を用いて 第 1 図 （ d ) のよ う な回路を構成した とする と、 V ！ = 5 V 、 V a = 5 、 V 3 = 0 V V 4 = 5 V の場合は、 Z = l . 7 8 と な り 、 V 。ut 2は、 5 V が出力 さ れ、 ま た、 V ！ = 0 V 2 = 0 V 3 = 5 V 、 V 4 = 5 の と き に は、 Z = 0 . 9 9 V と な り 、 V 。 u t 2に ほ約 0 V が出力され、 ニ ューロ ン動作を行い得る こ と は明らかである。
上記第 1 及び第 2 実施例では、 入力電圧に乗じ る重みが、 入 力ゲー ト と フ ロ ーテ ィ ン グゲー ト の重な り 部分の容量 C i ( i = ：！ 〜 4 ) と全容量、
4
T O T = i
i = 0 と の比で決め られている。 つ ま り 入力ゲー ト と フ ローテ ィ ング ゲー ト の重な り 面積を変化する こ と で重みを自 由 にかえる こ と が可能である。 あるいは、 入力ゲー ト 、 フ ロ ーテ ィ ン グゲー ト 間の絶縁物の種類をかえ、 その誘電率の違いに よ っ て容量をか え て も よ い。 例え ば絶緣物 と し て、 S i 0 2 S i 3 N 4
A JL 2 0 3 等を用いる と、 重な り 部分の面積を同一と しても、 その容量の大き さの比は、 約 1 ： 2 ： 2 . 3 と なる。 も ち ろん 重な り 部分の面積を同時に変化させる こ と に よ り 、 さ ら に大き な比を実現する こ と ができ る。 特に小さ な重な り 面積で大き な 容量結合係数を得たい場合、 即ち、 入力ゲー ト と の結合を表す 重み係数 W i ( i = l 〜 4 ) を特に大き く したい場合は、 高誘電 率材料、 例えば T a 2 0 s 等を用いればよい。 こ の場合、 S i 0 2 を用いた場合に比較 して、 同じ面積で約 5 倍の大き さの重. みが実現でき る。 さ ら に、 こ れら絶縁膜の膜厚を変える こ と に よ っ て も容量、 すなわち重み係数を変える こ と ができ る。
(第 3 実施例）
以上述べた本癸明の第 1 、 第 2 実施例では、 入力にかける重 み係数 （ W i ^ W 4 ) は、 v M O S の構造で決ま り 、 素子形成 後に は変更する こ と がで き ない。 こ れらの重み係数を自由に変 更でき る よ う に したニ ュー ロ ン が、 第 3 図に ブロ ッ ク図で示さ れてお り 、 こ れが本発明の第' 3 実施例である。 3 0 1 は 1 つの ニューロ ン素子であ り 、 例えば第 1 図 （ d ) のよ う な構成を用 いた回路で構成されている。 も ち ろんこ のニ ュー ロ ン素子は、 後の第 4図、 第 5 図、 第 6 図、 第 8 図等で説明する本発明のそ の他の実施例で実現さ れる ニ ューロ ン素子を用いて も よい。
3 0 2 — 1 、 3 0 2 - 2 , ···、 3 0 2 — n はそれぞれ入力信号 電圧 V ！ 、 V 2 、 ♦··、 V n に、 重み W ！ 、 W 2 、 W 3 、 ♦·♦、 W n を掛け算した値を出力する回路である。 例えば、 3 0 2 — 1 を例に と っ て説明する と、 こ の回路は少な く と も 3 つの端子 3 0 3 、 3 0 4 、 3 0 5 を有してお り 、 3 0 3 は信号電圧の入 力端子である。 3 0 4 は出力端子であ り 、 入力電圧 に重み W！ を掛け算し た結果 V ！ を出力する。 第 3 の端子 3 0 5 は、 制御信号 X の入力端子であ り 、 こ の の大き さ に よ つ て重み の大 き さ を変化で き る よ う に な つ てい る。 す なわ ち、 こ の回路構成に よ っ てニューロ ン素子 3 0 1 への入力信号 にかかる重みは、 自由 に変化させる こ と がで き るのである。 こ れは、 ニ ューロ ン コ ン ピ ュータ を実現する上で非常に重要であ る。 なぜな ら、 実際の生体で行われている情報処理では、 こ の 重み係数を刻々変化させる こ と に よ り 演算を行っ ているのであ る。 つま り 演算結果に基づいて、 こ の重みを順次変化させる こ と に よ り 、 認識、 連想、 学習 と いっ た高度な情報処理を生体は 実現しているのである。 即ち、 第 3 図の構成は、 ニューロ ン コ ン ビュータ構成の最も基本と なる ものである。 なお、 3 0 2 — 1 、 3 0 2 - 2 , ···、 3 0 2 - n等の重み掛け算回路の具体的 な構成について ほ後程詳し く 説明する。
第 3 図の構成では、 入力信号への重みづけは重み掛け算回路 で行われる ため、 3 0 1 のデバイ スでは、 例えば第 1 図、 第 2 図に示した よ う に入力ゲー ト と フ ローテ ィ ングゲー ト の重な り 面積を変化させて重みをかえる必要がない。 つ ま り 、 すべて同 じ重な り 面積でデバイ スを設計する こ と が可能であ り 、 デバイ スの汎用性が大き く なる。 も ち ろん、 面積、 あるいは間に はさ む絶緣膜の種類や膜厚等をかえて、 重み掛け算回路と両方で信 号にかかる重み係数を決定しても よい。
第 4図〜第 6 図は、 重な り 面積を一定 と した様々 な v M O S の構造を示し た本発明の第 4〜第 6 実施例を説明する図面であ る。
(第 4実施例、 第 5実施例）
第 4 図の実施例は、 第 2 実施例 （第 2 図） に お い て 、 入力 ゲー ト 2 0 5 — ：！ 〜 2 0 5 - 4相互の間隔を小さ く 、 よ り 素子 の微細化を可能 と し た例で あ る 。 即ち 、 第 2 図 （ c ) に おい て、 各入力ゲー ト 間の間隔は、 リ ソグラ フ ィ 一工程の解像力の 限界に よ つ て規定されるが、 第 4図の実施例では各入力ゲー ト は互い に重ね合わせて設置されてお り 、 隣接する入力ゲー ト の 間隔は絶縁膜 4 0 2 の厚さ に等 し い。 こ の構造を実現する に は、 例えばフ ローテ ィ ン グゲー ト 4 0 3 形成後、 その表面に熱 酸化膜 4 0 4等の絶縁薄膜を形成し、 そ の上に まず入力ゲー ト 4 0 1 — 1 、 4 0 1 — 3 、 4 0 1 — 5 を形成する。 次いで、 こ れ ら の入力ゲー ト表面に絶緣膜を形成した後、 再び入力ゲー ト 4 0 1 — 2 、 4 0 1 — 4 を形成するのである。 なお、 図におい て 4 0 5 、 4 0 6 、 4 0 7 ほそれぞれ P型 S i 基板、 フ ィ ール ド酸化膜及び A J£配線である'。
第 5 図は本発明の第 5実施例を示す図であ り 、 （ a ) はその 平面図、 （ b ) ほ X — X ， に お け る断面図である。 5 0 1 は フ ィ ール ド酸化膜の領域、 5 0 2 、 5 0 3 は ソース及び ド レイ ン領域であ り 、 こ の図において A J2配線の簡単化のため省略さ れて い る 。 本実施例の特徴ほ、 フ ロ ー テ ィ ン グゲー ト 5 0 4 と 、 入力ゲー ト 5 0 5 の結合がフ ィ ール ド酸化膜上で行われて いる点である。 こ の構成では、 フ ローテ ィ ングゲー ト と シ リ コ ン基板 と の重な り 面積 と は関係な く 、 各入力ゲー ト と フ ロー テ ィ ングゲー ト 間のオーバラ 、ジ ブ面積が決定でき る。 つ ま り 、 M 0 S ト ラ ン ジスタ部分と フ ロ ーテ ィ ン グゲー ト と入力ゲー ト の結合部分を分離独立して設計で き る ため素子設計の自 由度が 非常に大き く なる。 例えば、
C ！ + C 2 + C 3 + C 4 > C 0
と設計してやれば、
C T O T ^ C 1 + レ 2 + し 3 + C 4
と な り 、
W i + W 2 + W 3 + W 4 = 1 ··· ( 7 ) と でき る。 第 1 、 第 2 の実施例では、 W i + W 2 + W 3 + W 4 の値は、 それぞれ 0 . 5 2 9 及び 0 . 4 2 8 であ り 、 1 よ り は 小さい。 つ ま り 、 本実施例では、 各重み係数の値を大き く する こ と ができ るのである。
ま た、 式 （ 3 ) よ り 式 （ 4 ) を導く 際し、 基板の電位 V S を 0 V と仮定した。 こ れは、 近似的に は正しいが厳密な意味で は正し く ない。 そ の理由は、 例えば第 1 図 （ a ) で半導体基板 表面 1 1 1 に チ ャ ネ ルが形成される と、 チ ャ ネ ルの電位は ソ ー ス端で 0 V と な り 、 ド レ イ ン 1 0 8 に向う に従っ て ド レ イ ン電 位に徐々 に近づいて行く 。 も ち ろん、 大き な電位変化は ド レイ ン近傍でのみ生じ るのでチ ャ ネ ル電位を全体と して略々 0 V と 仮定しても よかっ たのである。 しか し、 ト ラ ン ジスタ がシ ョ ー 卜 チ ャ ネ ル化されれば、 やは り 誤差が生じる。 ま た、 シ リ コ ン 表面 1 1 1 に チ ャ ネ ルが形成されている場合に は、 C 。 （フ ロ ー テ ィ ン グゲー ト と基板 S i 間の容量結合係数） は C 。 X (ゲー ト 酸化膜の容量で C 。x= e 。 e r S Z t 。xと なる。 こ こ で、 ら 。 は真空の誘電率、 e r は S i 0 2 の比誘電率、 S はチ ャ ネ ルの 面積である ） と ほぼ等しい。 しか し、 チ ャ ネ ルが消失してレヽる 場合 に は シ リ コ ン表面 に は空乏層が形成さ れてお り 、 C 。 は C 。xと空乏層容量 C D の値よ り 接続したも の、 即ち C 。 = ( 1 Z C OX + I / C D) - 1に等しレヽ。 こ こ で、 C D = e。 e R ' S Z W であ り 、 e r 'は S i の比誘電率、 Wは空乏層の厚さである。 W は フ ローテ ィ ングゲー ト と基板間の電位差に よ り 変化する ため C 0 も変化する こ と に なる。 従っ て '（ 3 ) 式における （： 。 V 。 は一定値を と るのではな く 、 デバイ スの動作条件に よ っ て変化 し得る値である。 つま り 、 （ 3 ) 式で与え られる閾値 V ΤΗ' ほ こ れに従っ て変化するのである。 通常こ の変化は、 V TH' の大 き さ に く らベて小さいため、 余 り 大き な問題と ほな ら ないが、 デバイ ス動作に よ り 高い精度を要求する な ら ば、 V TH' は変動 し ない こ と が望ま しい。 しか る に、 本発明第 5 実施例では、 C 0 《 C τ。τ と でき る ため、 （ 3 ) 式の第 2 項は、 十分小さな 値 とする こ と が可能であ り 、 こ の V ΤΗの変動の問題は解決する こ と がで き るのである。
(第 6 実施例）
第 6 図は本発明の第 6実施例を示す断面図であ り 、 6 0 1 ほ 例えば Ρ型 S ί 基板、 6 0 2 はフ ィ ール ド酸化膜、 6 0 3 はフ ローテ イ ングゲー ト 、 6 0 4 は 4 つの入力ゲー ト である。 こ の 実施例の特徵は、 さ ら に も う 1 つの制御ゲー ト ，6 0 5 を設けた と こ ろ に あ り、、 制御ゲー ト は フ ロ ーテ ィ ン グゲー ト の下部に 絶縁'膜 6 0 6 を介 し て設置さ れてい る 。 今、 フ ローテ ィ ング ゲー ト と制御ゲー ト 6 0 5 の間の容量結合係数を C c と表し、 C T OT = C 1 + C a + C 3 + C 4 + C c ( C 1 〜 C 4 は 4 つの 入力ゲー ト と フ ロ ーテ ィ ングゲー ト 間の容量結合係数） は、 C o に く らべて十分大き く 、 C 。 ノ τοτ = 0 と みなせる とす る。 そ う する と （ 3 ) 式は
C c
V TH" = V TH -— V c ♦·♦ ( 8 )
し T 0 T
と な る。 こ こ で、 V c は コ ン ト ロ ールゲー ト の電位であ り 、 Q F = 0 と仮定 した。 （ 8 ) 式は、 V TH' の値を V c の値でコ ン ト ロールでき る こ と を示している。 即ち、 本発明の第 6 実施 例である、 第 6 図の v M O S を用いて第 1 図 （ d ) のよ う な回 路を構成する と 、 その入力に対して V 。ut 2が 0 V か ら V DDに変 化する際の閾値の値 V τ が制御ゲー ト への入力電圧に よ っ て 可変と なる のである。 即ち、 ニ ュー ロ ン動作の閾値を可変と で き、 ニュー ロ ン · コ ン ピ ュータ構成がよ り フ レ キ シ ブル に行え る よ う に なる のである。 しか し こ の よ う な閎値可変の機能は、 第 6 図の構造 に 限っ た こ と で は ない。 第 1 図、 第 2 図、 第 4 図、 第 5 図の いずれの場合 に おいて も 、 入力ゲー ト の 1 つを 制御ゲー ト と み な し てやれば同様の機能が実現で き る のであ る。
( 3 ) 式において、 Q F ≠ 0 の場合は （ 8 ) 式は、
C Q
V Τ H = V H — -V ( 9 )
C TOT C TOT
な る V = 0 し て 、 のデバ イ ス を働かせ る と す る
Q T H - V T H — ( 10)
T 0 T と なる。 今、 Q F = 0 の状態にある と仮定し ょ う 。 そ う すれば 当然 V τ H ' = V τ Hである。 次に、 例えば V c = 0 の状態で、 入 力ゲー ト 6 0 4 のすべて に + 2 0 V を印加した と する （ V i = V a = V a = V 4 = 2 0 V ) 。 こ こ で例えば、 （ C + C 2 + C 3 + C 4 ) ： C c = 4 : 1 と設計されていた と する と 、 V F = 1 6 V と なる。 チ ャ ネ ル部のゲー ト 酸化膜 6 0 7 の膜厚を、 例えば 1 0 0 A と する と、 ゲー ト酸化膜に は 1 6 Vの電圧がか かる こ と に な り 、 こ の電圧に よ っ て酸化膜中を電子が流れて フ ローテ イ ングゲー ト 中への電子の注入がおこ る。 その結果、
Q F < 0 と な り 、 （ 10) 式に よ り V TH * = V TH + I Q F I / C T OT と な り 、 電子注入前に く らベて I Q F I / C τ。τ だけ
V ΤΗ¾ が大き く なる。 こ の時、 各入力ゲー ト に加える電圧をコ ン ト ロールする こ と に よ り V TH' の変化量をコ ン ト ロールでき る。 例えば、 V i = V 2 = V 3 = V 4 に して 2 0 Vから変ィ匕さ せても よいし、 各々違う値をと つ ても よい。 ま た逆に、 V =
V 2 = V 3 = V.4 = — 2 0 V 'と してやれば、 電子が放出され、 Q F > 0 と な る 。 こ の と き は、
Q F
V Τ Η = ^ Τ Η— ~
し Τ 0 Τ となっ て注入前よ り も、 閻値が低く なる。 電子の放出は、 例え ば = V 2 = V 3 = V 4 - O V と して V c = — 2 0 V と して も同様に行う こ と ができ る。
以上述べたよ う に、 v M O S に おいてはフ ローテ ィ ングゲ一 ト 6 0 3 の電位をコ ン ト ロールし、 絶縁膜を通しての電子の注 入 ♦ 放出等を行う こ と に よ り 、 フ ローテ ィ ングゲー ト 内の電荷 量を制御し、 （ 10) 式に従っ て、 ニューロ ン素子の閾値を変化 させる こ とができ るのである。 こ の方式によ り V TH' を制御し てやれば、 その値は次の注入 ， 放出を行う までは不変である。 つま り 、 回路の電源を切っ ても V TH' の値は記憶されるのであ る。
第 6 図で説明した例では、 ゲー ト酸化膜を通して電子の注入 ' 放出を行う場合について述べたが、 こ れは他の部分で行わせ てもよい。 例えば、 フ ローテ ィ ングゲー ト と制御ゲー ト 6 0 5 の間の酸化膜 6 0 6 、 あ る い は フ ローテ ィ ングゲー ト と入力 ゲー ト 6 0 4 の間の酸化膜 6 0 8 のいずれかで行わせて も よ い。 あ る い は、 こ れ ら の酸ィ匕膜 6 0 7 、 6 0 6 、 6 0 8 の一部 のみに膜厚の薄い部分を形成 し、 その部分で注入 . 放出を行わ せて も よ い。 ま た、 第 6 図で は制御電極 6 0 5 と入力ゲー ト 6 0 4 に、 それぞれ異る値の電圧を加えて る こ と で注入 ♦ 放出 を制御 したが、 こ れは入力ゲー ト 同士に異る値の電圧を加えて 行っ ても よい。 即ち、 6 0 5 ·の如き特別な制御ゲー ト は不要で あ り 、 例えば第 1 図、 第 2 図、 第 4図、 第 5 図に示した例で、 各々 の入力ゲー ト に加える電圧を制御して行っ て も よレヽ こ と は 明白である。 いずれにせよ、 通常のスイ ッ チング動作では注入 ' 放出が生じてはな ら ないので、 注入 ♦ 放出動作時に はスイ ツ チ ング動作時よ り 高い電圧が必要と なる。
本発明の V M 0 S を用い たニ ュ ー ロ ン素子は、 例えば第 1 図 （ d ) の よ う な回路構成で実現で き る。 こ こ で は v M O S 1 2 4 に接続す る負荷素子 と し て、 抵抗 1' 2 2 を用いてい る が、 こ れほ抵抗以外の素子でも よい。 その例を第 7 図 （ a ) 、 ( b ) に示す。
第 7 図 （ a ) は、 N チ ャ ネ ルデ ィ ブ レ シ ヨ ン モ一 ド M O S ト ラ ン ジスタ 7 0 1 を用いた ものであ り 、 同図 （ b ) は、 N チ ヤ ネ ルェ ン ノ、 ン ス メ ン ト モー ド ト ラ ン ジス タ 7 0 2 を そ れぞれ負 荷と して用いた例である。 第 1 図、 第 2 図、 第 4 図、 第 5 図、 第 6 図、 第 7 図等は、 P型基板上に N チ ャ ネ ルの v M O S を形 成する場合について説明 したが、 N型基板上に P チ ャ ネ ルの V M 0 S を形成する場合も全く 同様の機能が実現される こ と はい う ま でも ない。
(第 7 実施例）'
以上、 本発明の v M O S を用いたニ ュ ー ロ ン素子の形成方法 と し て、 第 1 図 （ d ) 及び第 7 図 （ a ) 、 （ b ) 等の構成に ついて説明 し たが、 こ れ ら の構成の 1 つの問題は、 V M 0 S 1 2 4 、 7 0 3 、 7 0 4 が導通状態 と な っ た と き 、 V D Dか ら ア ー ス に 直流電流が流れ る こ と で あ る 。 特 に 、 同図の よ う に N M O S のィ ン ノ ータ と 組合わせた場合に は、 V 。ut2の H I G H , L 0 Wのいずれの状態に対しても、 必ず どち らかの パ ス に貫通電流が流れる こ と と な り 、 消費電力低減の観点か ら は望ま し く ない結果 と な る 。 ま た、 Z > V TH X の と き は、 V o u t に は、 low level がでる訳であるが、 こ れは完全な 0 V で は な く 、 V D D ^ R O / ( 0 N + t L ノ d な る 。 で、 R ON は v M O S の Q N 抵抗、 R L は負荷素子の抵抗値であ る。 通 常、 R。N《 R L と設計するため、 ほぼ出力電圧ほ 0 に近く なる が、 望ま し く は完全に 0 Vの出力されるのがよい。 以上の要請 に答え られる よ う に したのが本発明の第 7 実施例である。 第 8 図 （ a ) ほ、 本発明の第 7 実施例を示す平面図であ り 、 第 8 図 （ b ) ほ第 8 図 （ a ) の X — X ' における断面図である。
8 0 1 は P型基板 8 0 3 上に形成した N チ ャ ネ ル型の M O
S であ り 、 8 0 2 は N型基板 8 0 4上に形成した P チ ャ ネ ル型 の v M O S である。 8 0 5 ほ、 フ ローテ ィ ングゲー ト であ り 、 P型基板 8 0 3 及び N型基板各々 の上にゲー ト絶緣膜 8 0 6 、 8 0 7 を介 して設け ら れてい る 。 8 0 8 — 1 、 8 0 8 — 2 、 8 0 8 - 3 , 8 0 8 — 4 は各々 4 つの入力ゲー ト で あ る 。 8 0 9 、 8 1 0 ほ そ れ ぞ れ N + の ソ ー ス 及 び ド レ イ ン 、 8 1 1 、 8 1 2 はそれぞれ P + の ソース及び ド レ イ ンである。
8 1 3 、 8 1 4 、 8 1 5 は A J2 配線で あ り 、 8 1 3 は V s s ( アース ） 電位に、 8 1 4 は V D D (正の電源電圧、 例えば 5 V ) に接続されている。 なお、 8 1 5 ほ フ ィ ール ド酸化膜であ り 、 8 1 6 は A 配線下の絶緣膜であ り 、 8 1 7 、 8 1 7 ' 、 8 1 7 ' '、 8 1 7 ' " ほ絶緣膜 8 1 6 に開口 された'コ ンタ ク ト ホールである。
さ て こ こ で、 例え ば、 N M 0 S 、 P M 0 S のゲー ト 長は 1 μ m、 ゲー ト 幅は 3 μ m、 ゲー ト 酸ィ匕膜 2 0 0 A と な っ てレ、 る。 ま た、 入力ゲー ト と フ ローテ ィ ングゲー ト の重な り 面積は すべて同一で、 4 . 5 ( m ) 2 と なっ てお り 、 ま た両者の間 の絶縁膜 8 1 8 は S i 0 2 で、 厚さ は 1 0 0 A と な っ ている。 こ の と き フ ローテ ィ ングゲー ト 8 0 5 の電位を Z と する と、 Z = 0 . 2 1 4 ( V i + V 2 + V 3 + V 4 ) - ( 11 ) と なる。 こ こ で、 V i 、 V 2 、 V 3 > V 4 は、 4 つの入力ゲー ト への入力電圧で あ る 。 今、 フ ロ ー テ ィ ン グゲー ト か ら みた N チ ャ ネ ル M O S 8 0 1 の閾値 V T n * を I V 、 P チ ャ ネ ル V M 0 S 8 0 2 の閾値 V T P' を — 1 V と設計した と する。 に 対する 8 1 5 の電位 V 。ut lを求める と、 第 8 図 （ c ) の実線の よ う に なる。 Z く I V の と き は、 N チ ャ ネ ル V M O S 8 1 0 が O F F , P チ ャ ネル V M O S 8 0 2 が O N と な っ て、 V 。ut lは 5 V と な る 。 Z > 4 の と き は、 P チ ャ ネ ル V M O S 8 0 2 が O N と な り 、 N チ ャ ネ ル V M O S 8 0 1 が O F F と な り 、 V 。ut lは 0 V と なる。 こ のよ う に、 低レベルが正確に出力され る だけでな く 、 低レベル出力時に も篁通電流の流れる こ と がな く 、 極めて低消費電力のニューロ ン素子が形成でき る。 第 8 図 ( c ) の破線で示したのは、 V T N = 2 V、 V T P = — 2 Vの場合 の V 。 u t iと Z の関係であ り 、 5 V か ら 0 Vへの特性変化が急峻 である。 こ のよ う に閾値 V Tn、 V TPの組合わせ に よ り 、 特性を コ ン ト ロールする こ と ができ る。 本発明の第 7 実施例は、 低消 費電力 と い う優れた特性をも っ た v M O S であ り 、 N チ ャ ネル V M 0 S と P チ ャ ネ ル M O S が 1 つのフ ローテ ィ ングゲー ト を共有し、 お互いに相補的に O N、 O F F を行っ ている ため、 Complementary v U 0 S , 略して C 一 M O S と呼ぶ。
以上バルク S i ウェハー上で V M 0 S をつ く る場合について のみ述べたが、 た と えば S 0 I 基板、 つま り 絶縁膜上に形成さ れた S i 層内に本発明のデ ィ バイ スをつ く っ ても よい。
(第 8 実施例）
第 9 図は、 C 一 / M 0 S を用いたニューロ ン素子の構成例で あ り 、 本発明の第 8 実施例を示している。 9 0 1 は、 4 つの入 力ゲー ト を持っ た C — / M O S を表す記号であ り 、 9 0 2 は C M O S の イ ン ノ ー タ で あ る 。 9 0 3 、 9 0 4 、 9 0 5 、 9 0 6 は、 4 つの入力電圧 、 V 2 、 V 3 、 V 4 に、 それぞ れ 、 X 2 、 X 3 、 X 4 の制御電圧で決定される重み係数 W ！ 、 W 2 、 W 3 、 W 4 をか け て 出力 し、 C 一 M O S の入 力ゲー ト に信号を供給す る回路で あ る 。 V 。ut2は、 V o u t lが H I G H レベルの と き に L O W、 V。ut lが L O W レベルの と き に H I G H レベルを出力する。 。111：2の 11 1 & 11、 L O Wのい ずれの場合に も 、 C 一 T M O S 9 0 1 、 C M O S イ ン ノ 一々 9 0 2 に は、 どち ら も貰通電流が流れていない。
第 8 図、 第 9 図の例でほ、 8 0 8 — ：！ 〜 8 0 8 — 4 はすべて 入力ゲー ト と したが、 この う ちの少な く と も 1 本を第 6 図で述 ベた制御ゲー ト 6 0 5 の如 く 用いて も よい。 例えば、 8 0 8 — 1 に固定電位を与え、 こ れ に よ り 、 V Tn、 V TPを コ ン ト ロ ール して も よい。 ま た、 6 0 5 の如き制御ゲー ト を別途設けて も も ち ろんよい。 更に、 フ ロ ーテ ィ ン グゲー ト への電荷の注入等を 利用 して も よい こ と は言う ま でも ない。
次 に 、 第 3 図及び第 9 図 に 用 い た重み を掛 け算す る 回路 ( 3 0 2 - ：！ 〜 3 0 2 - n 、 及び 9 0 3 、 9 0 4 、 9 0 5 、 9 0 6 ) に つ い て の実施例 に つ い て説明する 。 第 1 G図は重み 掛け算回路の 1 例を示す回路図で あ る 。 例え ば、 1 0 0 1 は N M O S で、 そ の閾値 V THは略々 0 V に設定されてい る 。 R 0 は抵抗であ り 、 R x は入力電圧 X に よ っ て コ ン ト ロールさ れる 可変抵抗である。 1 0 0 2 の電位を V m と する と V m = V i n- V THで与え ら れ る た め、 V TH= 0 と す る と 、 V m = V i nと な る。 従っ て、 出力電圧 V out ほ、
V o u t V ( 12) で与え られる。
従っ て こ の回路は、 V i nと レヽ う 入力に対し、 R x / ( R。 +
R χ ) なる重み係数を掛けて出力する機能をも っ ている。 こ の と き、 入力電圧 X に よ っ て可変抵抗の値 R x を コ ン ト ロ ールで き れば、 重み係数を自在に変化させる こ と がで き る 。 可変抵抗 の実現方法と しては、 例えば第 1 1 図に示したよ う に、 1 つの M O S F E T を使用 しても よい。 ゲー ト に一定の電圧 V G を印 加しておく と、 'その電流電圧特性は同図に示したよ う に な り 、 V G の値に よ っ て変化する。 従っ て、 こ れを可変抵抗と して用 いる こ と ができ る。 しか し、 図か ら明らかなよ う に I 一 V特性 の非線形性が大き く 、 回路設計に は注意が必要である。 (第 9 実施例）
次に本発明の M 0 S を用いれば、 非常に線形性め優れた可 変抵抗の実現でき る こ と を次に示す。 こ の こ と を説明する ため に 、 M O S の特性を少 し一般的 に解析してみる。 第 1 2 図 は、 2 つの入力ゲー ト 1 2 0 1 、 1 2 0 2 をもっ ^1 0 5 を記 号で表したものであ り 、 ソースを アース電位と した と きの ド レ イ ン電圧を V。 、 入力ゲー ト の電圧を 、 V 2 、 フ ロ一テ ィ ングゲー ト 1 2 0 3 の電圧を Z と表す。 ま た、 こ の v M O S の チ ャ ネ ル長、 チ ャ ネ ル幅を そ れぞれ し 、 W、 フ ロ ーテ ィ ング ゲー ト か らみた閎値を V THと する と、 ド レイ ン電流 I D は次式 で表される。 即ち、
W 1
I D =—β n C ο [ ( Ζ - V ΤΗ) V D -—V D 2] ( 12 * ) i ム こ こ で、 μ n は電子の表面移動度、 （： 。 ほ フ ロ テ ィ ング ゲー ト下のゲー ト 酸化膜容量である。 ま た、
Z = W J V 1 + W a V a ." ( 13) と表される。 こ で、 C 1
W 1 =
C 0 + C ！ + C C 2―
W 2 =
C 0 + C 1 + C である。
本発明 の第 9 実施例 を第 1 3 図 に示す。 こ こ に示さ れ る v M O S に おいては、 第 1 入力ゲー ト 1 2 0 1 は ド レイ ン と接 続され、 第 2 入力ゲー ト 1 2 0 2 に は、 一定電圧 V 2 が与え ら れている。 （ 13 ) 式にぉレ、て V - V D と し、 （ 12 ' )式に代入 する と、
W 1
I D = ~ nC0 [ (W 1VD + W2V2 - VTH) VD - — VD 2]
し ム
W 1
=— nC0 [ (Wi -— ) D 2 + (W2V2-VT H) VD] と なる。 こ こ で 、 w i = と す る と 、 v D 2の項が消 え て次式 と な る。
W
I D =— nCo [ ( 2V2 - VTH) VD] ·.· ( 14) 第 1 3 図 （ b ) に示すよ う に I D ほ V D に比例し、 v M O S は線形抵抗素子と なるのである。 こ の V M 0 S の外部か らみた 直流抵抗値 R は、
1 W
-= —IX n C 0 (W 2 V 2 - V T H ) ··♦ ( 15 )
R X L で与え られる こ と に なる。 つ ま り 、 V 2 の値に よ っ て抵抗値が 制御で き る こ と に なる。 （ 15 ) 式において、 R X > 0 と なる た めに は、
W 2 V 2 - V TH> 0 - ( 16) と なる よ う に、 W 2 、 V THを設定しな く て はな ら ない。 v M O S をデブレ シ ヨ ン形 と すれば、 V τ Hく 0 であ り 、 （ 16 ) は常に 満足される。 ま た、 == ½ と する ため に は、 C 1 1
C o + C 1 + C 2 2 すなわち、
C 0 2 = C 1 と する必要がある。 こ れ に は、 c 。 の効果を小さ く で き る本発 明の第 5 実施例であ る第 5 図の如 き構造を と る のが有利であ る。 第 1 3 図 （ a ) の回路を第 1 0 図の R x と して用いれぼ、 V 2 の値に よ っ てその抵抗値を制御でき 、 理想的な重み掛け算 回路が実現で き る。 こ の よ う に y M O S は、 極めて有効な応用 が可能であ り 、 本発明に よ る新しい ト ラ ン ジスタ の幅広い応用 性を示している。
上の解析はフ ローテ ィ ングゲー ト 内の電荷を 0 と して行っ た が、 例えば Q F なるチ ャージが存在する とする と （ 15 ) 式の抵 抗値は、 次のよ う に修正される。 即ち、
1 W O F
- ~~ = —β n C0 (W2V2-VTH+ r^1-) ·♦· ( 15 ' )
K x L υ τ o τ と な る 。 第 6 図 に おいて第 6 実施例 と して述べた よ う に、 フ ローテ ィ ングゲー ト 内への電子の注入、 あるいはフ U—テ ィ ン グゲ一 卜 か らの電子の放出を利用 して抵抗値を記億させる こ と ができ る。 こ の場合、 V 2 は電荷の注入を行う場合のみ電圧を 印加すればよ く 、 通常動作では一.定値に保っ ておけばよい。
(第 1 0 実施例）
こ れ ま で述べて き たニューロ ン回路は、 すべて正の電源電圧
V D Dを 1 つ用いて構成されていた。 従っ て、 信号はすべて正の 値のみで あ り 、 負の値は扱 う こ と がで き なか っ た。 第 1 4 図 ( a ) は、 正負の信号を自在に扱える本発明第 1 0 実施例で説 明する回路図である。 1 4 0 1 は、 第 8 図で述べた如き C一 V M O S であるが、 N チ ャ ネ ル v M O S のソース 1 4 0 2 は負の 電源電圧 （ 一 V D D) に接続さ れて い る 。 1 4 0 3 は C M O S の イ ン ノ 一タ で あ り 、 や は り N M O S の ソ ース 1 4 0 4 は ( 一 V D D) に接続されている。 1 4 0 5 、 1 4 0 6 はそれぞれ P チ ャ ネ ル M O S F E T及び N チ ャ ネ ル M O S F E T であ り 、 その閾値は、 それぞれ略々 0 V に設定されている。 、
V n は、 正負の任意の値をも っ た入力である。 V o u t 2は、 Z 〉
V T H" な ら ば + V D D、 Z < V T H' な ら ば一 V D Dの値を と る。 さ て こ こ で、 1 4 0 8 の回路動作について考えてみる。 V 。ut 2が 正の場合に は、 P M O S 1 4 0 5 は O F F と な り 、 1 4 0 8 は 第 1 4 図 （ b ) のよ う に なる。 即ち、
R
V V t 2 ( 17 )
R + R X
と な り 、 V 。 u t 3は正の値が出力さ れる。
ま た一方、 V 。 u t 2が負の場合 に は 、 N M 0 S 1 4 0 6 が O F F と な り 、 1 4 0 8 ほ第 1 4図 （ C ) と なる。 即ち、
R
V U t 3 — V ( 18 )
R + R X
と なっ て.、 今度は負の値が出力される こ と に なる。 つ ま り 、 正 負も考慮して重み係数の掛け算ができ るの である。 4 0 8 の 如き回路を、 例えば第 8 図 （ c ) の 9 0 3 〜 9 0 6 に用レヽる こ と に よ り 、 正負の信号を扱え るニューロ ン回路が構成で き るの である。 ま ； te、 本回路における可変抵抗素子と して、 本発明の 第 9 実施例の ¾き v M O S 回路も用いればよい こ と は、 言う ま で も なレヽ。
(第 1 1 実施例）
v M O S は、 以上に述べたニューロ ン コ ン ピ ュータ回路用素 子と して様々 な有用な応用以外に も、 ま だ多 く の特徴ある応用 が可能である。
第 1 5 図 は本発明 の第 1 1 実施例を示す回路図で あ る 。
1 5 0 1 は、 4入力の M O S であ り 、 それぞれに V l V 2、 V 3 、 V 4 の入力電圧が入力されてい る。 フ ロ ーテ ィ ン グ電極 の電圧を Z と す る と 、 Z = W i V ！ + W 2 V 2 + W 3 V 3 + W 4 V 4 と 表さ れ、 今、 フ ローテ ィ ン グゲー ト か ら みた こ の M O S の閾値を V THとする と、
V out = Z - V T H と な る。
V THを略々 0 V に設定する と、
V out = W 1 V 1 + W 2 V 2 + W 3 V 3 + W 4 V 4
と な り 、 入力電圧の、 線形加算値を出力する回路 と なる。 こ の 様な機能ほ、 例え ば多値論理回路 に ほ非常に有用 な回路であ り 、 こ れ ま で電流の加算性を応用 して電圧の加算演算を行っ て いたの に較べる と消費電力が非常に小さ く なる。 ま た、 单一の 素子で実現でき る ため、 集積度の著しい向上がはかれるの であ る 。
(第 1 2実施例）
第 1 6 図は、 第 1 5 図の回路を応用 したニ ューロ ン回路の構 成例であ り 、 末発明の第 1 2 実施例を示す。 V 。ut の出力が 2 段のイ ンバータ 1 6 0 2 、 1 6 0 3 を経て V 。ut2が出力されて いる。 イ ン ノ ータ 1 6 0 2 の閾値を V τ Hと すれば、
W 1 V ！ + W 2 V 2 + W 3 V 3 + W 4 V 4 > V TH で、 V。ut に は H I G H の信号が出て く る。 即ち、 ニューロ ン の機能を果す こ と は明 らかである。 1 6 0 2 、 1 6 0 3 のイ ン バータ は、 N M O S の E — R型、 E — E型、 E — D型、 あるレ、 は C M O S 型のいずれであっ ても よい。 (第 1 3 実施例） 第 1 7 図は、 本発明の第 1 3 実施例を示す M O S の構造図 である。 4 つの入力ゲー ト と フ ロ ーテ ィ ン グゲー ト と の容量結 合係数を、 0^ 、 C 2 、 C 3 、 C 4 と し、 C 2 = 2 C ！ , C 3 = 4 C J 、 C 4 = 8 C J と する と、 フ ローテ ィ ングゲー ト の電 位 Z ほ、 し 1 2 C 3 C a
z = i + ^-^— v 2 + r-2— 3 + V
T O T T O T T O T c T O T
1 - { Vi + 2 V2+ 4 V3+ 8 V4} ··♦ ( 19 )
C o と表される。 今、 、 V 2 、 V 3 、 V 4 を 1 、 あるいは 0 と する と、 （ 19) 式の { V ! + 2 V 2 + 4 V 3 + 8 V 4 } 内の数 ほ 2進数 （ V 4 、 V a 、 V 2 、 V ： ) を 1 0 進数で表した値に 等しい。 つ ま り 、 Z は 2進数を 1 0 進数に変換し た数に比例し た電圧値と な っ ている。 従っ て、 第 1 7 図の v M O S を第 1 5 図の M O S と して ¾いる と、 V 。ut は 2 進数 （ V 4 、 V 3 、 V 2 、 V ！ ) を D - A変換した出力が得られるの である。 こ の よ う に、 た っ た 1 個の v M O S を用いて D — A変換を行う こ と ができ る。 こ れも v M O S の非常に重要な応用である。
(第 1 4実施例）
第 1 8 図は、 术発明の第 1 4実施例を示す図面で、 2 つの入 力ゲー ト 、 V G 、 V c をもつ ： y M O S である。 フ ローテ ィ ング ゲー ト の電位を Z と し、 フ ローテ ィ ングゲー ト か らみた閎値を V THと する と、
Z = W！ V G + W 2 V c と表され、 Z > V THで ト ラ ンジスタ が O N する。 つま り W X V G + W 2 V C > V TH よ り 、
V G >- ~~ ( V τΗ- W 2 V c ) - ( 20)
W i の と き、 こ の M O S ほ O Nする。 即ち、 こ の v M O S を V G をゲー ト と する单一の M O S F E T である と考える と、
V ΤΗ' = ~ ( V ΤΗ- W 2 V c ) - ( 21)
W 1 なる新たな閎値をも っ た ト ラ ン ジスタ と みなすこ と ができ る。 しかも、 （ 21 ) 式よ り 明らかなよ う に、 こ の閎値は外部か ら加 える電圧 V c に よ っ て変化させ られるのである。 こ のよ う に、 外部信号に よ っ て可変な閎値を有する ト ラ ン ジスタ は、 こ れま で存在しなか っ た。 のよ う な ト ラ ン ジスタ は、 例えば多値論 理集積回路構成上、 非常に重要な回路素子であ り 、 様々 なェ 夫、 ア イ デアが出されて きたが、 M 0 S を用いれば、 こ のよ う に簡単に実現でき るのである。 産業状の利用可能性 以上述べたよ う に、 *発明の V M 0 S ほ従来困難と されてい たニューロ ン · コ ン ピュータ を低消費電力で、 且つ、 高集積度 で実現する こ と ができ る ばか り でな く 、 D — A変換器や、 線形 加算器、 閾値可変 ト ラ ン ジスタ などアナログ回路、 多値論理集 積回路等、 様々 な応用分野に適用可能な優れた半導体装置であ る。

Claims

. 90/15444 PCT/JP90/00714 3 8 言青 求 の 範 固
( 1 ) 基板上に一導電型の第 1 の半導体領域を有し、 こ の領域 内に設けられた反対導電型の第 1 のソース及び ド レイ ン領域を 有し、 前記ソース、 ド レ イ ン領域を隔てる領域に絶縁膜を介し て設けられた電位的にフローテ ィ ング状態にある第 1 のゲート 電極を有し、 前記ゲー ト電極と容量結合する少な く と も 2個以 上の第 2 のゲー ト電極を有し、 前記第 2 のゲー ト電極の各々 に 印加した電圧に所定の重みをかけて線形加算した値の絶対値が 所定の閎値よ り大と なっ た場合にのみ前記第 1 のゲー ト電極下 に反転層が形成され、 前記第 1 の ソース及び ド レ イ ン領域間が 電気的に接続されるよ う構成された こ と を特徴とする半導体装
( 2 ) 前記基板上に、 前記第 1 の半導体領域と反対導電型の第 2 の半導体領域を有し、 こ の第 2 の半導体領域内に設けられた 前記第 1 の半導体領域と同じ導電型を有する第 2 のソース及び ド レ イ ン領域を有し、 前記第 1 のゲー ト電極の少なく と も一部 が前記第 2 のソース及び ド レ イ ン領域を隔てる領域に絶縁膜を 介して設け られた こ と を特徴 と する請求項 1 記載の半導体装 置。
( 3 ) 前記第 1 の ド レ イ ン領域が、 負荷素子を介して電源ライ ン に接続きれている こ と を特徴とする請求項 1 記載の半導体装 置。
( 4 ) 前記第 1 の ド レ イ ン領域が電源ラ イ ン に接続され、 前記 第 1 のソース領域が負荷素子を介して接地ライ ン に接続されて いる こ とを特徴とする請求項 1 記載の半導体装置。
( 5 ) 前記第 1 のゲー ト電極と、 前記第 1 のソース領域間の電 位差の絶対値が、 略々 0 V と なっ た と き に、 前記反転層が消失 するよ う構成された こ と を特徵とする請求項 4記載の半導体装 置。
( 6 ) 前記第 2 のゲー ト に印加された電圧の重みをかけた線形 加算を行う際の重みの大き さを、 前記第 2 のゲー ト電極と前記 第 1 のゲー ト電極のオーバーラ ッ プする面積の大き さ によ り決 定したこ と を特徴とする請求項 1 ないし請求項 5記載の半導体
( 7 ) 前記第 2 のゲー ト電極が n個 （ n ≥ 2 ) 設けられ、 第 i 番目 （ i = l 〜 n ) の第 2 のゲー ト電極と前記第 1 のゲー ト電 極 と の間の容量結合係数を C i と した と き、 C i = 2
C i ( i = l 〜 n ) の関係が略々満足されるよ う構成された こ とを特徴とする請求項 1 ない し請求項 6記載の半導体装置。
( 8 ) 入力電圧に対し、 所定の係数を乗じた電圧を出力する回 路を複数個有し、 前記回路の出力が前記第 2 のゲー ト電極に接 続された こ と を特徴とする請求項 1 ない し請求項 5記載の半導 体装置。
( 9 ) 前記第 2 のゲー ト電極と前記第 1 のゲー ト電極との間の 容量結合係数が、 すべての第 2 のゲー ト電極に対し、 略々等し い値に設定さ れた こ と を特徴 と する請求項 8記載の半導体装 置。
( 10) 前記第 2 のゲー ト電極の少なく と も 1 つの電極に所定の 電位を与える こ と に よ り 、 前記反転層を形成するため前記所定 の閾値を所望の値に随時変更できるよ う構成したこ と を特徴と する請泶項 1 ないし請求項 5 , 請求項 8 ま たは請求項 9記載の 半導体装置。
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DE (2) DE69031870T2 (ja)
WO (1) WO1990015444A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0657934A1 (en) * 1992-08-26 1995-06-14 SHIBATA, Tadashi Semiconductor integrated circuit
US5594372A (en) * 1989-06-02 1997-01-14 Shibata; Tadashi Source follower using NMOS and PMOS transistors
US5739568A (en) * 1994-11-28 1998-04-14 Motorola, Inc. Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming method for the same

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2662559B2 (ja) * 1989-06-02 1997-10-15 直 柴田 半導体装置
US5621336A (en) * 1989-06-02 1997-04-15 Shibata; Tadashi Neuron circuit
EP0570584A1 (en) * 1991-01-12 1993-11-24 SHIBATA, Tadashi Semiconductor device
TW208086B (ja) * 1991-03-21 1993-06-21 Shibata Naoru
JP3269659B2 (ja) * 1992-05-27 2002-03-25 直 柴田 半導体装置
KR950007353B1 (ko) * 1992-05-30 1995-07-10 정호선 시냅스 모스 트랜지스터
JP3119392B2 (ja) * 1992-06-03 2000-12-18 直 柴田 半導体装置
JP3421365B2 (ja) * 1992-07-29 2003-06-30 直 柴田 半導体装置
JP3438241B2 (ja) * 1992-10-29 2003-08-18 直 柴田 半導体神経回路装置
JP3459017B2 (ja) * 1993-02-22 2003-10-20 直 柴田 半導体装置
JP3278080B2 (ja) * 1993-02-22 2002-04-30 直 柴田 半導体集積回路
JP2942088B2 (ja) * 1993-03-19 1999-08-30 ローム株式会社 半導体装置の動作方法、および半導体装置
US6072528A (en) * 1993-09-13 2000-06-06 Olympus Optical Co., Ltd. Solid state image sensor
JP3289748B2 (ja) * 1993-11-30 2002-06-10 直 柴田 半導体装置
JP3289749B2 (ja) * 1993-12-02 2002-06-10 直 柴田 半導体集積回路
JP3611340B2 (ja) * 1993-12-28 2005-01-19 直 柴田 半導体回路
US5719520A (en) * 1994-02-15 1998-02-17 Tadashi Shibata Multi-valued ROM circuit #7
JP3501416B2 (ja) * 1994-04-28 2004-03-02 忠弘 大見 半導体装置
JP3406949B2 (ja) * 1995-01-31 2003-05-19 キヤノン株式会社 半導体集積回路装置
WO1996030855A1 (fr) * 1995-03-24 1996-10-03 Tadashi Shibata Circuit arithmetique a semiconducteurs
US5644253A (en) * 1995-03-30 1997-07-01 Fujitsu Limited Multiple-valued logic circuit
JP2937805B2 (ja) * 1995-05-19 1999-08-23 モトローラ株式会社 ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法
EP0768610B1 (en) 1995-10-13 2000-08-09 STMicroelectronics S.r.l. Low-voltage, very-low-power neural network
EP0876681B1 (de) * 1996-01-25 2000-06-28 Siemens Aktiengesellschaft Halbleiterneuron mit variablen eingangsgewichten
DE19609078C1 (de) * 1996-03-08 1997-06-05 Siemens Ag Schwellwertlogik mit verbessertem Signal-Rausch-Abstand
JP3402909B2 (ja) * 1996-03-12 2003-05-06 アルプス電気株式会社 薄膜トランジスタ装置及び液晶表示装置
US5753954A (en) * 1996-07-19 1998-05-19 National Semiconductor Corporation Single-poly neuron MOS transistor
DE19630111C1 (de) * 1996-07-25 1997-08-14 Siemens Ag Vorrichtungen zur selbstjustierenden Arbeitspunkteinstellung in Verstärkerschaltungen mit Neuron-MOS-Transistoren
DE19630112C1 (de) * 1996-07-25 1997-08-14 Siemens Ag Verstärker mit Neuron-MOS-Transistoren
JPH1051007A (ja) * 1996-08-02 1998-02-20 Semiconductor Energy Lab Co Ltd 半導体装置
DE19700983C2 (de) * 1997-01-14 1998-12-03 Siemens Ag Digital/Analog-Umsetzer
JP3628136B2 (ja) * 1997-01-30 2005-03-09 富士通株式会社 容量結合を利用した論理回路、ａｄ変換回路及びｄａ変換回路
JPH10224224A (ja) * 1997-02-03 1998-08-21 Sunao Shibata 半導体演算装置
JPH10283793A (ja) * 1997-02-06 1998-10-23 Sunao Shibata 半導体回路
US5806054A (en) * 1997-02-14 1998-09-08 National Semiconductor Corporation Neuron MOSFET module structure for binary logic circuits
JPH10260817A (ja) 1997-03-15 1998-09-29 Sunao Shibata 半導体演算回路及びデ−タ処理装置
JPH10257352A (ja) 1997-03-15 1998-09-25 Sunao Shibata 半導体演算回路
US5864835A (en) * 1997-03-24 1999-01-26 Gorelik; Vladimir A. Apparatus for simulating a biological neuron
JP4066211B2 (ja) * 1997-06-06 2008-03-26 財団法人国際科学振興財団 電荷転送増幅回路、電圧比較器及びセンスアンプ
JPH1196276A (ja) 1997-09-22 1999-04-09 Sunao Shibata 半導体演算回路
TW409253B (en) * 1997-09-29 2000-10-21 Siemens Ag Associative memory and its operation method
JP3760614B2 (ja) * 1997-12-26 2006-03-29 ソニー株式会社 半導体装置及びその制御方法
JP3305267B2 (ja) 1998-08-07 2002-07-22 株式会社モノリス シナプス素子、しきい値回路およびニューロン装置
US6470328B1 (en) 1998-08-07 2002-10-22 Monolith Company, Ltd. Artificial neuron on the base of B-driven threshold element
US6430585B1 (en) * 1998-09-21 2002-08-06 Rn2R, L.L.C. Noise tolerant conductance-based logic gate and methods of operation and manufacturing thereof
JP3226513B2 (ja) 1999-08-09 2001-11-05 株式会社半導体理工学研究センター 演算回路、演算装置、及び半導体演算回路
JP3199707B2 (ja) 1999-08-09 2001-08-20 株式会社半導体理工学研究センター 半導体演算回路及び演算装置
TW446192U (en) * 2000-05-04 2001-07-11 United Microelectronics Corp Electrostatic discharge protection circuit
US6407425B1 (en) * 2000-09-21 2002-06-18 Texas Instruments Incorporated Programmable neuron MOSFET on SOI
US6501294B2 (en) 2001-04-26 2002-12-31 International Business Machines Corporation Neuron circuit
TW516037B (en) * 2001-07-13 2003-01-01 Macronix Int Co Ltd Buffer and method for compensating adjacent bit threshold voltage
JP3877597B2 (ja) * 2002-01-21 2007-02-07 シャープ株式会社 マルチ端子型ｍｏｓバラクタ
KR100598049B1 (ko) * 2004-10-28 2006-07-07 삼성전자주식회사 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법
US7989094B2 (en) 2006-04-19 2011-08-02 Cardinal Cg Company Opposed functional coatings having comparable single surface reflectances
JP2007335648A (ja) * 2006-06-15 2007-12-27 Toppan Printing Co Ltd デジタル−アナログ変換器
KR100823450B1 (ko) * 2006-12-27 2008-04-17 동부일렉트로닉스 주식회사 반도체 소자와 이의 제조 방법
US7535758B2 (en) * 2007-02-06 2009-05-19 Maxim Integrated Products, Inc. One or multiple-times programmable device
US7719359B1 (en) 2007-07-31 2010-05-18 Maxim Integrated Products, Inc. Low noise variable gain amplifier
US10410117B2 (en) 2008-09-21 2019-09-10 Brainchip, Inc. Method and a system for creating dynamic neural function libraries
JP5858020B2 (ja) 2013-10-03 2016-02-10 株式会社デンソー 群情報記憶認識装置
CN106910773B (zh) * 2017-02-21 2019-08-20 南京大学 多栅极神经元晶体管及其制备方法和构成的神经网络

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5676559A (en) * 1979-11-29 1981-06-24 Toshiba Corp Semiconductor integrated circuit
JPS59175770A (ja) * 1983-03-25 1984-10-04 Toshiba Corp 半導体論理素子

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2900531A (en) * 1957-02-28 1959-08-18 Rca Corp Field-effect transistor
US3010033A (en) * 1958-01-02 1961-11-21 Clevite Corp Field effect transistor
NL274830A (ja) * 1961-04-12
KR890004211B1 (ko) * 1983-07-08 1989-10-27 후지쓰가부시끼가이샤 콤프리멘타리 로직회로
JPS60117783A (ja) * 1983-11-30 1985-06-25 Toshiba Corp 不揮発性半導体メモリ装置
US5070256A (en) * 1987-06-29 1991-12-03 Digital Equipment Corporation Bus transmitter having controlled trapezoidal slew rate
US5055897A (en) * 1988-07-27 1991-10-08 Intel Corporation Semiconductor cell for neural network and the like
US4951239A (en) * 1988-10-27 1990-08-21 The United States Of America As Represented By The Secretary Of The Navy Artificial neural network implementation
US4999525A (en) * 1989-02-10 1991-03-12 Intel Corporation Exclusive-or cell for pattern matching employing floating gate devices
JP2823229B2 (ja) * 1989-04-05 1998-11-11 株式会社東芝 電子回路、差動増幅回路、及びアナログ乗算回路
JP2662559B2 (ja) * 1989-06-02 1997-10-15 直 柴田 半導体装置
US5028810A (en) * 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
US4961002A (en) * 1989-07-13 1990-10-02 Intel Corporation Synapse cell employing dual gate transistor structure
JPH0435224A (ja) * 1990-05-28 1992-02-06 Nec Corp 半導体装置
JPH04192716A (ja) * 1990-11-26 1992-07-10 Mitsubishi Electric Corp Ｍｏｓトランジスタ出力回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5676559A (en) * 1979-11-29 1981-06-24 Toshiba Corp Semiconductor integrated circuit
JPS59175770A (ja) * 1983-03-25 1984-10-04 Toshiba Corp 半導体論理素子

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594372A (en) * 1989-06-02 1997-01-14 Shibata; Tadashi Source follower using NMOS and PMOS transistors
EP0657934A1 (en) * 1992-08-26 1995-06-14 SHIBATA, Tadashi Semiconductor integrated circuit
EP0657934A4 (en) * 1992-08-26 1997-09-03 Tadashi Shibata INTEGRATED SEMICONDUCTOR CIRCUIT.
US5739568A (en) * 1994-11-28 1998-04-14 Motorola, Inc. Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming method for the same

Also Published As

Publication number Publication date
ATE161657T1 (de) 1998-01-15
EP0516847A1 (en) 1992-12-09
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ATE251343T1 (de) 2003-10-15
JPH036679A (ja) 1991-01-14
EP0739041B1 (en) 2003-10-01
JP2662559B2 (ja) 1997-10-15
DE69031870T2 (de) 1998-04-16
DE69034105T2 (de) 2004-04-22
US5608340A (en) 1997-03-04
DE69034105D1 (de) 2003-11-06
EP0516847A4 (en) 1992-03-05
DE69031870D1 (de) 1998-02-05
EP0739041A2 (en) 1996-10-23
EP0739041A3 (en) 1996-11-06
US5258657A (en) 1993-11-02

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