EP0362017A1 - Device such as diode, triode or flat and integrated cathodoluminescent display device, and manufacturing process - Google Patents

Device such as diode, triode or flat and integrated cathodoluminescent display device, and manufacturing process Download PDF

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EP0362017A1
EP0362017A1 EP89402538A EP89402538A EP0362017A1 EP 0362017 A1 EP0362017 A1 EP 0362017A1 EP 89402538 A EP89402538 A EP 89402538A EP 89402538 A EP89402538 A EP 89402538A EP 0362017 A1 EP0362017 A1 EP 0362017A1
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EP
European Patent Office
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layer
silicon
substrate
type
deposition
Prior art date
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Withdrawn
Application number
EP89402538A
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German (de)
French (fr)
Inventor
Jean Olivier
Didier Pribat
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Thales SA
Original Assignee
Thomson CSF SA
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Publication date
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Withdrawn legal-status Critical Current

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    • H01J31/10—Image or pattern display tubes, i.e. having electrical input and optical output; Flying-spot tubes for scanning purposes
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    • H01J2201/308—Semiconductor cathodes, e.g. having PN junction layers
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/143—Shadow masking

Definitions

  • the present invention relates to a component such as a diode, a triode, or a flat and integrated cathodoluminescent display device, and to a method of manufacturing such a device.
  • the p-type silicon layer thus treated is placed on an n-type substrate, and if the junction thus obtained is directly polarized, electrons are injected which are emitted in a vacuum after crossing the layer of type p.
  • E.S. Kohn used this type of cathode to reproduce on a screen supporting a phosphor and placed 0.5 mm from the cathode plane, characters etched in silicon and treated according to the preceding description in negative electronic affinity.
  • the subject of the present invention is a component such as a diode or a display device of the cold cathode type in p-type semiconductor treated so as to have a negative affinity, not requiring the creation of a vacuum. grown in a relatively large volume which can be produced automatically in series, and at a reasonable cost price.
  • the present invention also relates to a method of manufacturing such a component.
  • the component according to the invention comprises at least one microvolume containing a microcathode and autoscealed under vacuum by the anode material.
  • the process for manufacturing a component in accordance with the invention, a component of the cold cathode type formed on a substrate made of semiconductor material capable of being brought into a state of negative electronic affinity this process consists, when this semiconductor material is silicon, at : oxidizing one face of an n-type silicon substrate, this substrate being at least partially monocrystalline, - etch in the silica of this face at least one opening, depositing p-type silicon on the silica and on the parts of the substrate exposed so as to have a very flat surface after deposition, this silicon being monocrystalline in the openings and polycrystalline on the silica, - deposit a layer of dielectric material, - etch in this last layer openings substantially in the axis of the aforementioned openings until reaching the p-type silicon layer, - carry out "in situ" cleaning of the surfaces of the p-type silicon layer exposed, - carry out a treatment bringing the cleaned surfaces, in a state of negative electronic affinity, - Evaporate under high vacuum and in grazing incidence
  • the invention is described below with reference to the production of a light micropoint and display panels comprising a very large number of such light micropoints, but it is understood that it is not limited to such a component, and that it can be implemented for the production of other cold cathode components such as diodes or triodes (the triodes being taken in the sense of "components with three electrodes").
  • FIG. 1 shows a light micropoint 1 according to the invention.
  • This component 1 comprises a substrate 2 which is in this case made of n-type silicon, the underside of which has a coating 3 of material which is a good electrical conductor (ohmic contact), making it possible to connect the substrate 2 constituting the to an output conductor.
  • the substrate is made of AsGa.
  • the upper face of the substrate 2 is covered with a layer 4 of silica (Si02) or any other dielectric (Si3N4, Al203 ...), with the exception of an opening 5.
  • the substrate 2 must be at least monocrystalline at the opening 5.
  • the layer 4 and the surface of the substrate 2 constituting the opening 5 are covered with a p-type silicon layer 6.
  • the layer 6 In the zone of the opening 5, the layer 6 has, in a volume 7, a monocrystalline structure. This volume 7 has roughly the shape of a micro-fungus, the base of which corresponds to the opening 5.
  • the rest of the layer 6 deposited on the dielectric layer 4 has a polycrystalline structure. The reason for this difference in structure of layer 6 will appear below in the description of the method for manufacturing the light micropoint.
  • Layer 6 is coated with a layer 8 of silica or another dielectric, with the exception of an opening 9 coaxial with the opening 5 and of the same diameter as the latter.
  • the surface 10 of the layer 6 not covered by the layer 8 is treated so as to have a negative electronic affinity, for example by caesiation.
  • a layer 11 of anode material largely covers the opening 9 by sealing it, a high vacuum (of the order of 10 ⁇ 10 Torr) prevailing in the microvolume determined by the opening 9 sealed at one end by the layer 6 , and to the other by the layer 11.
  • the layer 11 is made of a phosphor material, such as zinc oxide.
  • the layer 11 is simply an electrically conductive material.
  • the layers 3, 6 and 11 are connected to suitably polarized voltage sources 12, 13.
  • Component 1 can operate in the ambient atmosphere since the vacuum is maintained in the microvolume thanks to the sealing effected by the anode material.
  • a wafer 14 of standard n-type semiconductor material Preferably, this material is for example silicon (100) or (110) or (111), because this material exists in the form of large substrates.
  • the surface of the wafer 14 is oxidized until an insulating layer 15 of silica having for example a thickness of approximately 1000 to 1500 ⁇ .
  • Openings 16 are etched in the silica using an appropriate lithographic technique, for example optical or electronic. In top view, these openings 16 can be of any shape: circular, square, rectangular, oblong ... The dimensions of this shape seen from above are of the order of a micrometer. If the shape seen from above is circular, its diameter will be of the order of a micrometer.
  • cathodoluminescent components one or more such components arranged side by side are used to define a light pixel.
  • the surfaces of the wafer 14 previously exposed by making the openings 16 in the silica are covered with p-type monocrystalline silicon (crystal plane 100), by vapor phase epitaxy (in English: “Chemical Vapor Deposition”). It is important that the surface of the silicon deposit is flat. It is this surface which will be brought into the state of negative electronic affinity in a subsequent step (step 5).
  • the invention provides two embodiments characterized by different deposition conditions.
  • the first mode consists in cracking the molecules of the SiH4 + H2 + B2H6 mixture at a temperature of around 900 to 1060 ° C and at atmospheric pressure (method called "APCVD” with AP “atmospheric pressure ", and CVD already explained above).
  • the B2H6 gas makes it possible to obtain p-type doping of the silicon deposit.
  • the growth of the deposit 17 on the substrate 14 left free by the openings 16 is monocrystalline, of the same orientation (plane 100) as the substrate 14, therefore making the deposit 17 suitable for being brought into the state of negative electronic affinity.
  • the deposit 17A of silicon is polycrystalline on the silica.
  • the growth rate of the deposit in one direction perpendicular to the surface plane of the substrate being greater on the monocrystalline areas 16 than on the silica 15, one arrives after a certain time, which depends on the thickness of the starting silica layer 15, at a thickness deposit practically uniform over the entire wafer.
  • the silicon deposit (17 + 17A) can then be described as "planarized".
  • the deposits (17 + 17A) can be given the shape of parallel bands on the 'axis of which the deposits 17 are aligned and, preferably, regularly spaced. These strips can be obtained by etching from layer 17A to layer 15. This etching forms in the layer 17A grooves parallel to the axes 17B on which are deposited columns 17, these grooves being each time equidistant from two consecutive axes of deposition columns 17.
  • These grooves are then filled with silica 17C using a conventional deposition method such as LTO or HTO (LTO: Low Temperature Oxide; HTO; High Temperature Oxide) in combination with a "lift-off” technique "allowing the silica deposit to be easily removed on pads 17 and 17A.
  • LTO Low Temperature Oxide
  • HTO High Temperature Oxide
  • Another method consists in depositing a uniform layer of silicon nitride (Si3N4), in etching in this layer bands such as 17C and then practicing a localized oxidation of the underlying silicon. The silicon nitride is then removed by selective chemical attack (LOCOS type process).
  • the second embodiment, illustrated in FIG. 3B, is based on the technique of selective epitaxy, and is carried out at atmospheric pressure (APCVD) or else under reduced pressure (RP CVD, with RP for "reduced pressure") at a temperature between 900 and 1060 ° C. approximately. It uses a gas mixture SiH4 + HCl + H2 + B2H6 which makes it possible to work near thermodynamic equilibrium.
  • APCVD atmospheric pressure
  • RP CVD reduced pressure
  • the selectivity of the deposit is governed by a mechanism of selective nucleation by which the growth of silicon is possible on surfaces with a low nucleation barrier, such as silicon (100), and prohibited on a foreign surface such as silica.
  • a mechanism of selective nucleation by which the growth of silicon is possible on surfaces with a low nucleation barrier, such as silicon (100), and prohibited on a foreign surface such as silica For more details, refer to the article by JO BORLAND and CI DROWLEY published in "Solid State Technology" of August 1985, page 141, as well as to the article by L. KARAPIPERIS and collaborators published in "Proceedings of the 18 th Conference on Solid State Devices and Materials ", Tokyo 1986, page 713.
  • the epitaxy is performed on the substrate 14 covered with the layer 15 and comprising the holes 16, as shown in FIG. 2.
  • the holes 16 are filled with monocrystalline p-type silicon 18, the arrival of the HCl gas is cut off, which removes the selectivity and allows the deposition of silicon also on the layer 15 but polycrystalline, the deposit then being uniform in thickness over the entire surface of the wafer (surfaces 18 and 15).
  • the total thickness of the deposit is of the order of 1 micrometer.
  • the deposit 19 on the surfaces 18 is monocrystalline p silicon, and slightly protrudes from these surfaces, while the deposit 20 on the remaining surfaces 15 is polycrystalline p silicon.
  • the thickness of the layers 17, 18 and 19 of monocrystalline silicon p is minimized. Components are obtained which operate more quickly because their response time is mainly a function of the transfer time of the minority carriers in the p-type silicon zone (layers 17, 18 and 19).
  • the method for producing this variant according to the second embodiment is as follows.
  • the openings made in the silica 15 are selectively filled with n-type monocrystalline silicon, without depositing it on the silica.
  • gas streams comprising for example SiH4 + HCl + H2 + PH3 are used.
  • the PH3 component is used for doping type n.
  • the deposition of silicon p is then carried out, non-selectively this time, this silicon being monocrystalline on the layer of silicon n and polycrystalline on the layer of silica, using a gaseous mixture SiH4 + B6H6.
  • the silicon layer p thus obtained can have a thickness of between 1,000 and 5,000 ⁇ approximately.
  • This method also makes it possible to produce, by localized oxidation (for example by using the method known under the name of "LOCOS"), silicon bands p (forming columns of a matrix display device similar to that shown in Figure 9) isolated from each other.
  • LOC localized oxidation
  • FIG. 4A shows the structure of FIG. 3A with the substrate 14 and the layers 15, 17 and 17A, but it is understood that the structure of the figure could also have been represented there. 3B with the substrate 14 and the layers 15,18,19 and 20.
  • Figures 5 to 8 described below also include the structure of Figure 3A, only Figure 9 includes the structure of Figure 38.
  • the silica layer (HTO) 21 is preferably carried out by a high temperature process (HTO), for example by pyrolysis of a gaseous mixture SiH2Cl2 + N20 at a temperature of at least 250 ° C, and advantageously between 850 and 900 ° C approx.
  • HTO high temperature process
  • the silica layer thus obtained has good mechanical and electrical properties.
  • the layer 21 can be formed from dielectric materials such as Si3N4, Al203, Zr02, etc., using appropriate deposition techniques.
  • step 4 Is carried out "in situ" a prior cleaning of the surface of the p-type silicon pads exposed during the etching of the openings 22 (step 4).
  • This cleaning essentially consists in the elimination of the native silicon oxide on this surface of the studs, by heating to approximately 1000 ° C. of the wafer in an enclosure under ultra-vacuum (approximately 10 ⁇ 10 Torr), in which then performs the activation of said surface of the pads by caesiation.
  • the caesiation technique can be one of the techniques known per se from the articles cited in the preamble.
  • a layer 23 of phosphor material for example Zn0, is evaporated in grazing incidence (angle of incidence ⁇ less than 15 °), the substrate 14 being rotated around an axis 24 perpendicular to the upper surface of the substrate 14. Evaporation is stopped when the thickness of the layer 23 is sufficient to seal the openings 22.
  • the cathodes (cesized surfaces of layers 17 or 19) are thus trapped in micro-cavities.
  • the component thus produced can be annealed "in situ" in order to improve the mechanical properties of the layer 23.
  • This step is implemented when it is desired to produce a matrix display panel, that is to say a panel comprising a large number of display elements. cathodoluminescent arranged in rows and columns. These elements being of very small dimensions, one can group several of them to form a single luminous point (called "pixel").
  • the layers 17A are produced in strips parallel to each other (see also FIG. 3A) to form, for example, the columns of the matrix device.
  • Step 7 then consists in making strips 25 parallel to each other of phosphor material by etching the layer 23 produced during step 6. These strips 25 of phosphor material are perpendicular to the strips 17A and form, for the above example , the rows of the matrix device.
  • the upper surface of these strips 25 can be coated with a thin transparent layer 26 made of material which is a good electrical conductor, advantageously of indium tin oxide (ITO).
  • ITO indium tin oxide
  • a light point is obtained by applying on the one hand a voltage between a column and the substrate 14, and on the other hand a voltage between a line and the substrate 14.
  • this light point can be defined by several elementary cathodoluminescent devices: it then suffices that several of these elementary devices are formed over the width of a row and / or of a column. We can thus give any desired shape to this light point.
  • the matrix display device shown in FIG. 9 is produced, after step 2 (embodiment of FIG. 3B), according to steps 3 to 6 described above for the embodiment of FIG. 3A. These steps result in the formation of the silica layer 27, in which cavities are etched 28. The exposed surfaces of monocrystalline silicon p, cleaned and cesium-coated are referenced 29. The layer of phosphor material is referenced 30.
  • the step 7, for this device of FIG. 9, also consists in forming strips of phosphors. These strips can, as described above, be formed by etching the layer 30 of phosphor material. However, if this phosphor material is sufficiently resistive, the etching of the strips, in order to isolate them from each other, is not necessary.
  • the determination of the lines is then made by depositing a thin and transparent layer, for example of indium tin oxide, in the form of strips 31 parallel to each other (and perpendicular to the columns).
  • a layer 32 (covering at least its upper face) of translucent passivating material (for example phosphosilicate glass) so as to isolate this device from external aggressions.
  • This layer 32 has only been shown for the embodiment of FIG. 9, but it is understood that it can also be deposited on the device of FIG. 8.
  • the component whose manufacturing process has been described above is a display device.
  • the invention is not however limited to such a type of component. If the layer of phosphor material is replaced by a layer of material that is a good electrical conductor, such as molybdenum, and that each individual anode is obtained, microtubes of the triode type are obtained, which can be used to produce integrated circuits, each microtube behaving like a bipolar transistor.
  • the "getter” material can by example be one of the following elements: Ti, Ta, Zr, Ca.
  • the silica layer is then deposited in two steps separated by a step of depositing this "getter” material. This applies to both the visualization components and the microtubes.

Abstract

The microcomponent of the invention comprises a (lacuna)-type Si substrate (2) oxidised at its surface (4), at least one cathode with a caesium-treated surface made from n-type monocrystalline Si (7) being formed on this substrate. The cathode is surrounded by monocrystalline p-type Si (6). An SiO2 layer (8) formed on the p-type Si comprises an aperture (9) facing the cathode. This aperture is auto-sealed under vacuum by the anode material (11). <IMAGE>

Description

La présente invention se rapporte à un composant tel qu'une diode, une triode, ou un dispositif d'affichage cathodoluminescent plat et intégré, et à un procédé de fabrication d'un tel dispositif.The present invention relates to a component such as a diode, a triode, or a flat and integrated cathodoluminescent display device, and to a method of manufacturing such a device.

On trouve dans la littérature récente un certain nombre de publications relatives à des dispositifs d'affichage cathodoluminescents. En dehors du canon à électrons classique excitant un luminophore dans un tube à vide du type "tube de télévision", de nouvelles approches voient le jour. Ainsi, une tendance actuellement observée consiste en l'utilisation d'arrangements matriciels de microcanons dont le fonctionnement est multiplexé à l'aide d'une électronique adaptée. Un exemple de réalisation d'un tel dispositif est donné dans un article de R. Meyer et coll. intitulé "Microtips fluorescent display" et présenté au cours de la conférence "Japan Display 1986". Les microcanons sont formés de pointes en molybdène, et l'extraction des électrons s'effectue par effet de champ entre la pointe et une grille située à hauteur du sommet de la pointe. Une anode constituée du matériau luminophore est positionnée à une distance d'environ 100 µm plan de la grille.There are a number of publications in the recent literature relating to cathodoluminescent display devices. Apart from the conventional electron gun exciting a phosphor in a vacuum tube of the "television tube" type, new approaches are emerging. Thus, a trend currently observed consists in the use of matrix arrangements of microchannels whose operation is multiplexed using suitable electronics. An exemplary embodiment of such a device is given in an article by R. Meyer et al. entitled "Microtips fluorescent display" and presented during the conference "Japan Display 1986". The microchannels are formed from molybdenum tips, and the electrons are extracted by field effect between the tip and a grid located at the top of the tip. An anode made of the phosphor material is positioned at a distance of approximately 100 μm from the grid plane.

On peut envisager une structure similaire, mais utilisant pour la réalisation des microcanons, non plus une matrice de micropointes à effet de champ, mais une matrice de microcathodes froides réalisées sur semiconducteur (Si par exemple). Ce type de cathode utilise une surface semiconductrice traitée de façon à présenter une affinité électronique négative. En ce qui concerne le Si, le traitement superficiel permettant d'obtenir cette propriété, consiste à adsorber successivement sur une surface (100) reconstruite par traitement thermique, une monocouche de césium et une monocouche d'oxygène. On trouvera plus de détails sur cette technique de césiation dans les articles de B. Goldstein (Surf. Sci. 47, 1975, p 143) et de J.D. Lévine (Surf. Sci 34, 1973, p 90).We can consider a similar structure, but using for the realization of the microchannels, no longer a matrix of microtips with field effect, but a matrix of cold microcathodes produced on semiconductor (Si for example). This type of cathode uses a semiconductor surface treated so as to have a negative electronic affinity. With regard to Si, the surface treatment making it possible to obtain this property consists in successively adsorbing on a surface (100) reconstructed by heat treatment, a cesium monolayer and oxygen monolayer. More details on this caesiation technique can be found in the articles by B. Goldstein (Surf. Sci. 47, 1975, p 143) and JD Lévine (Surf. Sci 34, 1973, p 90).

Dans les conditions de césiation du Si de type p ci-dessus décrites, et du fait :

  • a) de l'abaissement considérable du niveau du vide,
  • b) de la courbure des bandes de conduction à la surface,
les électrons situés au minimum de la bande de conduction en volume ont une énergie supérieure à celle du niveau du vide : on obtient la situation dite d'affinité électronique "négative".Under the conditions for ceasing the p-type Si described above, and because:
  • a) considerable lowering of the vacuum level,
  • b) the curvature of the conduction bands on the surface,
the electrons located at the minimum of the volume conduction band have an energy higher than that of the vacuum level: we obtain the situation called "negative" electronic affinity.

Si l'on dispose la couche de Silicium de type p ainsi traitée sur un substrat de type n, et si l'on polarise en direct la jonction ainsi obtenue, on injecte des électrons qui sont émis dans le vide après traversée de la couche de type p.If the p-type silicon layer thus treated is placed on an n-type substrate, and if the junction thus obtained is directly polarized, electrons are injected which are emitted in a vacuum after crossing the layer of type p.

La réalisation d'une telle cathode froide à été décrite par E.S. Kohn (IEEE Transactions on Electron Devices, ED-20, N°3, 1973, p 321).The making of such a cold cathode has been described by E.S. Kohn (IEEE Transactions on Electron Devices, ED-20, N ° 3, 1973, p 321).

E.S. Kohn a utilisé ce type de cathode pour reproduire sur un écran supportant un luminophore et disposé à 0.5 mm du plan de cathode, des caractères gravés dans du silicium et traités selon la description précédente en affinité électronique négative.E.S. Kohn used this type of cathode to reproduce on a screen supporting a phosphor and placed 0.5 mm from the cathode plane, characters etched in silicon and treated according to the preceding description in negative electronic affinity.

L'inconvénient de tous ces dispositifs (dispositifs à émission par effet de champ ou par cathode froide silicium) est qu'ils ne peuvent fonctionner que sous ultra-vide. Ceci est particulièrement vrai pour les surfaces de silicium césiées, où la moindre adsorption d'atomes étrangers est susceptible d'élever la position énergétique du niveau du vide, affectant ainsi de façon dramatique les propriétés d'émission de la surface.The disadvantage of all these devices (devices with field effect emission or cold silicon cathode) is that they can only operate under ultra-vacuum. This is particularly true for cesium-coated silicon surfaces, where the slightest adsorption of foreign atoms is likely to raise the energy position of the vacuum level, thus dramatically affecting the emission properties of the surface.

La présente invention a pour objet un composant tel qu'une diode ou un dispositif d'affichage du type à cathode froide en semiconducteur de type p traité de façon à présenter une affinité négative, ne nécessitant pas de créer un vide poussé dans un volume relativement grand et qui soit fabricable automatiquement en série, et d'un prix de revient raisonnable.The subject of the present invention is a component such as a diode or a display device of the cold cathode type in p-type semiconductor treated so as to have a negative affinity, not requiring the creation of a vacuum. grown in a relatively large volume which can be produced automatically in series, and at a reasonable cost price.

La présente invention a également pour objet un procédé de fabrication d'un tel composant.The present invention also relates to a method of manufacturing such a component.

Le composant conforme à l'invention comporte au moins un microvolume renfermant une microcathode et autoscellé sous vide par le matériau d'anode.The component according to the invention comprises at least one microvolume containing a microcathode and autoscealed under vacuum by the anode material.

Le procédé de fabrication de composant conforme à l'invention, composant du type à cathode froide formée sur un substrat en matériau semiconducteur susceptible d'être amené en état d'affinité électronique négative, ce procédé consiste, lorsque ce matériau semiconducteur est du silicium, à :
- oxyder une face d'un substrat de silicium de type n, ce substrat étant au moins partiellement monocristallin,
- graver dans la silice de cette face au moins une ouverture,
- déposer du silicium de type p sur la silice et sur les parties du substrat mises à nu de façon à avoir une surface bien plane après dépôt, ce silicium étant monocristallin dans les ouvertures et polycristallin sur la silice,
- déposer une couche de matériau diélectrique,
- graver dans cette dernière couche des ouvertures sensiblement dans l'axe des ouvertures précitées jusqu'à atteindre la couche de silicium de type p,
- effectuer "in situ" un nettoyage des surfaces de la couche de silicium de type p mises à nu,
- effectuer un traitement amenant les surfaces nettoyées, en état d'affinité électronique négative,
- évaporer sous vide poussé et en incidence rasante une couche de matériau d'anode, le substrat étant animé d'un mouvement de rotation autour d'un axe perpendiculaire à la surface de ce substrat, jusqu'au scellement de la microcavité ainsi réalisée.The process for manufacturing a component in accordance with the invention, a component of the cold cathode type formed on a substrate made of semiconductor material capable of being brought into a state of negative electronic affinity, this process consists, when this semiconductor material is silicon, at :
oxidizing one face of an n-type silicon substrate, this substrate being at least partially monocrystalline,
- etch in the silica of this face at least one opening,
depositing p-type silicon on the silica and on the parts of the substrate exposed so as to have a very flat surface after deposition, this silicon being monocrystalline in the openings and polycrystalline on the silica,
- deposit a layer of dielectric material,
- etch in this last layer openings substantially in the axis of the aforementioned openings until reaching the p-type silicon layer,
- carry out "in situ" cleaning of the surfaces of the p-type silicon layer exposed,
- carry out a treatment bringing the cleaned surfaces, in a state of negative electronic affinity,
- Evaporate under high vacuum and in grazing incidence a layer of anode material, the substrate being driven in a rotational movement about an axis perpendicular to the surface of this substrate, until the sealing of the microcavity thus produced.

La présente invention sera mieux comprise à la lecture de la description détaillée de deux modes de réalisation, pris comme exemples non limitatifs et illustrés par le dessin annexé, sur lequel :

  • - la figure 1 est une vue schématique en coupe d'un microcomposant conforme à l'invention,
  • - les figures 2,3A et 4 à 8 sont des vues schématiques en coupe illustrant les différentes étapes successives d'un premier mode de réalisation de l'invention, et
  • - les figures 3B et 9 sont des vues schématiques en coupe montrant des étapes particulières d'un second mode de réalisation de l'invention.
The present invention will be better understood on reading the detailed description of two embodiments, taken as nonlimiting examples and illustrated by the appended drawing, in which:
  • FIG. 1 is a schematic sectional view of a microcomponent according to the invention,
  • FIGS. 2,3A and 4 to 8 are schematic sectional views illustrating the different successive stages of a first embodiment of the invention, and
  • - Figures 3B and 9 are schematic sectional views showing specific steps of a second embodiment of the invention.

L'invention est décrite ci-dessous en référence à la réalisation d'un micropoint lumineux et de panneaux d'affichage comportant un très grand nombre de tels micropoints lumineux, mais il est bien entendu qu'elle n'est pas limitée à un tel composant, et qu'elle peut être mise en oeuvre pour la réalisation d'autres composants à cathode froide tels que des diodes ou des triodes (les triodes étant prises au sens de "composants à trois électrodes").The invention is described below with reference to the production of a light micropoint and display panels comprising a very large number of such light micropoints, but it is understood that it is not limited to such a component, and that it can be implemented for the production of other cold cathode components such as diodes or triodes (the triodes being taken in the sense of "components with three electrodes").

On a représenté en figure 1 un micropoint lumineux 1 conforme à l'invention. Ce composant 1 comporte un substrat 2 qui est dans le cas présent en silicium de type n dont la face inférieure comporte un revêtement 3 en matériau bon conducteur électrique (contact ohmique), permettant de relier à un conducteur de sortie le substrat 2 constituant l'une des électrodes du composant 1. Selon un autre mode de réalisation, non décrit en détail ici, le substrat est en AsGa. L'homme de l'art pourra facilement adapter les étapes du procédé décrit ci-dessous à ce matériau AsGa, en se reportant à la Demande de Brevet français 88 04437.FIG. 1 shows a light micropoint 1 according to the invention. This component 1 comprises a substrate 2 which is in this case made of n-type silicon, the underside of which has a coating 3 of material which is a good electrical conductor (ohmic contact), making it possible to connect the substrate 2 constituting the to an output conductor. one of the electrodes of component 1. According to another embodiment, not described in detail here, the substrate is made of AsGa. Those skilled in the art can easily adapt the steps of the method described below to this AsGa material, by referring to French Patent Application 88 04437.

La face supérieure du substrat 2 est recouverte d'une couche 4 de silice (Si0₂) ou de tout autre diélectrique (Si₃N₄, Al₂0₃...), à l'exception d'une ouverture 5. Le substrat 2 doit être monocristallin au moins au niveau de l'ouverture 5. La couche 4 et la surface du substrat 2 constituant l'ouverture 5 sont recouvertes d'une couche de silicium 6 de type p. Dans la zone de l'ouverture 5, la couche 6 a, dans un volume 7, une structure monocristalline. Ce volume 7 a à peu près la forme d'un micro-champignon dont le pied correspondrait à l'ouverture 5. Le reste de la couche 6 déposée sur la couche 4 de diélectrique a une structure polycristalline. La raison de cette différence de structure de la couche 6 apparaitra ci-dessous dans la description du procédé de fabrication du micropoint lumineux.The upper face of the substrate 2 is covered with a layer 4 of silica (Si0₂) or any other dielectric (Si₃N₄, Al₂0₃ ...), with the exception of an opening 5. The substrate 2 must be at least monocrystalline at the opening 5. The layer 4 and the surface of the substrate 2 constituting the opening 5 are covered with a p-type silicon layer 6. In the zone of the opening 5, the layer 6 has, in a volume 7, a monocrystalline structure. This volume 7 has roughly the shape of a micro-fungus, the base of which corresponds to the opening 5. The rest of the layer 6 deposited on the dielectric layer 4 has a polycrystalline structure. The reason for this difference in structure of layer 6 will appear below in the description of the method for manufacturing the light micropoint.

La couche 6 est revêtue d'une couche 8 de silice ou d'un autre diélectrique, à l'exception d'une ouverture 9 coaxiale à l'ouverture 5 et de même diamètre que cette dernière. La surface 10 de la couche 6 non recouverte par la couche 8 est traitée de façon à présenter une affinité électronique négative, par exemple par césiation. Une couche 11 de matériau d'anode recouvre largement l'ouverture 9 en la scellant, un vide poussé (de l'ordre de 10⁻¹⁰ Torr) régnant dans le microvolume déterminé par l'ouverture 9 scellée à une extrémité par la couche 6, et à l'autre par la couche 11. Dans le cas où le composant est, comme précisé ci-dessus, un micropoint lumineux, la couche 11 est en matériau luminophore, tel que de l'oxyde de zinc. Dans le cas où le composant est une diode ou une triode, la couche 11 est simplement un matériau électriquement conducteur. Les couches 3,6 et 11 sont reliées à des sources de tension 12,13 convenablement polarisées.Layer 6 is coated with a layer 8 of silica or another dielectric, with the exception of an opening 9 coaxial with the opening 5 and of the same diameter as the latter. The surface 10 of the layer 6 not covered by the layer 8 is treated so as to have a negative electronic affinity, for example by caesiation. A layer 11 of anode material largely covers the opening 9 by sealing it, a high vacuum (of the order of 10⁻¹⁰ Torr) prevailing in the microvolume determined by the opening 9 sealed at one end by the layer 6 , and to the other by the layer 11. In the case where the component is, as specified above, a light micropoint, the layer 11 is made of a phosphor material, such as zinc oxide. In the case where the component is a diode or a triode, the layer 11 is simply an electrically conductive material. The layers 3, 6 and 11 are connected to suitably polarized voltage sources 12, 13.

Le composant 1 peut fonctionner à l'atmosphère ambiante puisque le vide est maintenu dans le microvolume grâce au scellement effectué par le matériau d'anode.Component 1 can operate in the ambient atmosphere since the vacuum is maintained in the microvolume thanks to the sealing effected by the anode material.

On va décrire maintenant un procédé de réalisation d'un composant conforme à l'invention.We will now describe a process for producing a component according to the invention.

Etape 1 (figure 2) Step 1 (Figure 2)

On part d'une plaquette 14 de matériau semiconducteur standard de type n. De préférence, ce matériau est par exemple du silicium (100) ou (110) ou (111), car ce matériau existe sous forme de substrats de grandes dimensions. On oxyde la surface de la plaquette 14 jusqu'à obtention d'une couche isolante 15 de silice ayant par exemple une épaisseur d'environ 1 000 à 1 500 Å. On grave des ouvertures 16 dans la silice à l'aide d'une technique lithographique appropriée, par exemple optique ou électronique. En vue de dessus, ces ouvertures 16 peuvent être de forme quelconque : circulaire, carrée, rectangulaire, oblongue... Les dimensions de cette forme vue de dessus sont de l'ordre du micromètre. Si la forme vue de dessus est circulaire, son diamètre sera de l'ordre du micromètre.We start from a wafer 14 of standard n-type semiconductor material. Preferably, this material is for example silicon (100) or (110) or (111), because this material exists in the form of large substrates. The surface of the wafer 14 is oxidized until an insulating layer 15 of silica having for example a thickness of approximately 1000 to 1500 Å. Openings 16 are etched in the silica using an appropriate lithographic technique, for example optical or electronic. In top view, these openings 16 can be of any shape: circular, square, rectangular, oblong ... The dimensions of this shape seen from above are of the order of a micrometer. If the shape seen from above is circular, its diameter will be of the order of a micrometer.

Dans le cas de composants cathodoluminescents, un ou plusieurs tels composants disposés côte à côte servent à définir un pixel lumineux.In the case of cathodoluminescent components, one or more such components arranged side by side are used to define a light pixel.

Etape 2 (figures 3A et 3B) Step 2 (Figures 3A and 3B)

Les surfaces de la plaquette 14 précédemment mises à nu par réalisation des ouvertures 16 dans la silice, sont recouvertes de silicium monocristallin (plan cristallin 100) de type p, par épitaxie en phase vapeur (en anglais : "Chemical Vapor Deposition"). Il est important que la surface du dépôt de silicium soit bien plane. C'est cette surface qui sera amenée en l'état d'affinité électronique négative au cours d'une étape ultérieure (étape 5).The surfaces of the wafer 14 previously exposed by making the openings 16 in the silica, are covered with p-type monocrystalline silicon (crystal plane 100), by vapor phase epitaxy (in English: "Chemical Vapor Deposition"). It is important that the surface of the silicon deposit is flat. It is this surface which will be brought into the state of negative electronic affinity in a subsequent step (step 5).

Pour réaliser ce dépôt de silicium, l'invention prévoit deux modes de réalisation caractérisés par des conditions différentes de dépôt.To carry out this deposition of silicon, the invention provides two embodiments characterized by different deposition conditions.

Le premier mode, illustré par la figure 3A, consiste à effectuer un cracking des molécules du mélange SiH₄ + H₂ + B₂H₆ à une température d'environ 900 à 1060°C et à la pression atmosphérique (méthode dite "APCVD" avec AP "atmospheric pressure", et CVD déjà explicité ci-dessus). Le gaz B₂H₆ permet d'obtenir le dopage de type p du dépôt de silicium. La croissance du dépôt 17 sur le substrat 14 laissé libre par les ouvertures 16 est monocristalline, de même orientation (plan 100) que le substrat 14, donc rendant le dépôt 17 apte à être amené en l'état d'affinité électronique négative. Par contre, le dépôt 17A de silicium est polycristallin sur la silice.The first mode, illustrated by FIG. 3A, consists in cracking the molecules of the SiH₄ + H₂ + B₂H₆ mixture at a temperature of around 900 to 1060 ° C and at atmospheric pressure (method called "APCVD" with AP "atmospheric pressure ", and CVD already explained above). The B₂H₆ gas makes it possible to obtain p-type doping of the silicon deposit. The growth of the deposit 17 on the substrate 14 left free by the openings 16 is monocrystalline, of the same orientation (plane 100) as the substrate 14, therefore making the deposit 17 suitable for being brought into the state of negative electronic affinity. On the other hand, the deposit 17A of silicon is polycrystalline on the silica.

La vitesse de croissance du dépôt dans une direction perpendiculaire au plan de surface du substrat étant plus importante sur les plages monocristallines 16 que sur la silice 15, on arrive après un certain temps, qui dépend de l'épaisseur de la couche de silice 15 de départ, à un dépôt d'épaisseur pratiquement uniforme sur la totalité de la plaquette. Le dépôt de silicium (17+17A) peut alors être qualifié de "planarisé".The growth rate of the deposit in one direction perpendicular to the surface plane of the substrate being greater on the monocrystalline areas 16 than on the silica 15, one arrives after a certain time, which depends on the thickness of the starting silica layer 15, at a thickness deposit practically uniform over the entire wafer. The silicon deposit (17 + 17A) can then be described as "planarized".

Lorsque l'on forme comme représenté en figure 3A, plusieurs composants identiques ou similaires sur un même substrat par exemple en vue de la réalisation d'un réseau matriciel, on peut donner aux dépôts (17+17A) des formes de bandes parallèles sur l'axe desquelles les dépôts 17 sont alignés et, de préférence, régulièrement espacés. Ces bandes peuvent être obtenues par gravure de la couche 17A jusqu'à la couche 15. Cette gravure forme dans la couche 17A des saignées parallèles aux axes 17B sur lesquels sont alignées des colonnes de dépôts 17, ces saignées étant à chaque fois équidistantes de deux axes consécutifs de colonnes de dépôts 17. Ces saignées sont ensuite remplies de silice 17C en utilisant une méthode de dépôt classique type LTO ou HTO (LTO : Low Temperature Oxide ; HTO ; High Temperature Oxide) en association avec une technique de "lift-off" permettant d'éliminer facilement le dépôt de silice sur les plages 17 et 17A. Une autre méthode consiste à déposer une couche uniforme de nitrure de silicium (Si₃N₄), à graver dans cette couche des bandes telles que 17C et à pratiquer ensuite une oxydation localisée du silicium sous-jacent. Le nitrure de silicium est ensuite éliminé par attaque chimique sélective (procédé de type LOCOS).When forming, as shown in FIG. 3A, several identical or similar components on the same substrate, for example with a view to producing a matrix network, the deposits (17 + 17A) can be given the shape of parallel bands on the 'axis of which the deposits 17 are aligned and, preferably, regularly spaced. These strips can be obtained by etching from layer 17A to layer 15. This etching forms in the layer 17A grooves parallel to the axes 17B on which are deposited columns 17, these grooves being each time equidistant from two consecutive axes of deposition columns 17. These grooves are then filled with silica 17C using a conventional deposition method such as LTO or HTO (LTO: Low Temperature Oxide; HTO; High Temperature Oxide) in combination with a "lift-off" technique "allowing the silica deposit to be easily removed on pads 17 and 17A. Another method consists in depositing a uniform layer of silicon nitride (Si₃N₄), in etching in this layer bands such as 17C and then practicing a localized oxidation of the underlying silicon. The silicon nitride is then removed by selective chemical attack (LOCOS type process).

Le second mode de réalisation, illustré par la figure 3B est basé sur la technique de l'épitaxie sélective, et est réalisé à la pression atmosphérique (APCVD) ou bien en pression réduite (RP CVD, avec RP pour "reduced pressure") à une température comprise entre 900 et 1 060°C environ. Il fait appel à un mélange gazeux SiH₄ + HCl + H₂ + B₂H₆ qui permet de travailler à proximité de l'équilibre thermodynamique.The second embodiment, illustrated in FIG. 3B, is based on the technique of selective epitaxy, and is carried out at atmospheric pressure (APCVD) or else under reduced pressure (RP CVD, with RP for "reduced pressure") at a temperature between 900 and 1060 ° C. approximately. It uses a gas mixture SiH₄ + HCl + H₂ + B₂H₆ which makes it possible to work near thermodynamic equilibrium.

La sélectivité du dépôt est régie par un mécanisme de nucléation sélective grâce auquel la croissance du silicium est possible sur des surfaces à faible barrière de nucléation, telles que le silicium (100), et interdite sur une surface étrangère telle que la silice. Pour plus de détails on se réfèrera à l'article de J.O. BORLAND et C.I. DROWLEY paru dans "Solid State Technology" d'Août 1985, page 141, ainsi qu'à l'article de L. KARAPIPERIS et collaborateurs paru dans "Proceedings of the 18th Conference on Solid State Devices and Materials", Tokyo 1986, page 713.The selectivity of the deposit is governed by a mechanism of selective nucleation by which the growth of silicon is possible on surfaces with a low nucleation barrier, such as silicon (100), and prohibited on a foreign surface such as silica. For more details, refer to the article by JO BORLAND and CI DROWLEY published in "Solid State Technology" of August 1985, page 141, as well as to the article by L. KARAPIPERIS and collaborators published in "Proceedings of the 18 th Conference on Solid State Devices and Materials ", Tokyo 1986, page 713.

L'épitaxie est pratiquée sur le substrat 14 recouvert de la couche 15 et comportant les trous 16, tel que représenté en figure 2. Lorsque les trous 16 sont remplis de silicium 18 de type p monocristallin, on coupe l'arrivée du gaz HCl, ce qui supprime la sélectivité et permet le dépôt de silicium également sur la couche 15 mais polycristallin, le dépôt étant alors uniforme en épaisseur sur toute la surface de la plaquette (surfaces 18 et 15). L'épaisseur totale du dépôt est de l'ordre de 1 micromètre. Le dépôt 19 sur les surfaces 18 est du silicium p monocristallin, et déborde légèrement de ces surfaces, tandis que le dépôt 20 sur les surfaces 15 restantes est du silicium p polycristallin.The epitaxy is performed on the substrate 14 covered with the layer 15 and comprising the holes 16, as shown in FIG. 2. When the holes 16 are filled with monocrystalline p-type silicon 18, the arrival of the HCl gas is cut off, which removes the selectivity and allows the deposition of silicon also on the layer 15 but polycrystalline, the deposit then being uniform in thickness over the entire surface of the wafer (surfaces 18 and 15). The total thickness of the deposit is of the order of 1 micrometer. The deposit 19 on the surfaces 18 is monocrystalline p silicon, and slightly protrudes from these surfaces, while the deposit 20 on the remaining surfaces 15 is polycrystalline p silicon.

Selon une variante, non représentée, du premier et du second mode de réalisation, on minimise l'épaisseur des couches 17,18 et 19 de silicium p monocristallin. On obtient alors des composants à fonctionnement plus rapide du fait que leur temps de réponse est principalement fonction du temps de transfert des porteurs minoritaires dans la zone de silicium de type p (couches 17,18 et 19).According to a variant, not shown, of the first and of the second embodiment, the thickness of the layers 17, 18 and 19 of monocrystalline silicon p is minimized. Components are obtained which operate more quickly because their response time is mainly a function of the transfer time of the minority carriers in the p-type silicon zone (layers 17, 18 and 19).

Le procédé de réalisation de cette variante selon le second mode de réalisation est le suivant. On remplit de façon sélective les ouvertures pratiquées dans la silice 15 avec du silicium monocristallin de type n, sans en déposer sur la silice. On se place donc dans les conditions d'épitaxie sélective, et on utilise des flux gazeux comportant par exemple SiH₄ + HCl + H₂ + PH₃. Le composant PH₃ sert au dopage de type n. On effectue ensuite le dépôt de silicium p, de façon non sélective cette fois, ce silicium étant monocristallin sur la couche de silicium n et polycristallin sur la couche de silice, en utilisant un mélange gazeux SiH₄ + B₂H₆.The method for producing this variant according to the second embodiment is as follows. The openings made in the silica 15 are selectively filled with n-type monocrystalline silicon, without depositing it on the silica. We therefore place ourselves under the conditions of selective epitaxy, and gas streams comprising for example SiH₄ + HCl + H₂ + PH₃ are used. The PH₃ component is used for doping type n. The deposition of silicon p is then carried out, non-selectively this time, this silicon being monocrystalline on the layer of silicon n and polycrystalline on the layer of silica, using a gaseous mixture SiH₄ + B₆H₆.

La couche de silicium p ainsi obtenue peut avoir une épaisseur comprise entre 1 000 et 5 000 Å environ. Ce procédé permet en outre de réaliser, par oxydation localisée (par exemple en faisant appel au procédé connu sous la dénomination de "LOCOS") des bandes de silicium p (formant des colonnes d'un dispositif d'affichage matriciel semblable à celui représenté en figure 9) isolées les unes des autres.The silicon layer p thus obtained can have a thickness of between 1,000 and 5,000 Å approximately. This method also makes it possible to produce, by localized oxidation (for example by using the method known under the name of "LOCOS"), silicon bands p (forming columns of a matrix display device similar to that shown in Figure 9) isolated from each other.

Etape 3 (figure 4) Step 3 (Figure 4)

On dépose sur l'une ou l'autre des structures des figures 3A et 3B une couche diélectrique 21 de silice (Si0₂) par exemple (ceci n'étant pas limitatif) ayant une épaisseur comprise entre 2 et 10 micromètres. Pour simplifier le dessin, on a représenté sur la figure 4 la structure de la figure 3A avec le substrat 14 et les couches 15,17 et 17A, mais il est bien entendu qu'on aurait aussi bien pu y représenter la structure de la figure 3B avec le substrat 14 et les couches 15,18,19 et 20. Les figures 5 à 8 décrites ci-dessous comportent également la structure de la figure 3A, seule la figure 9 comporte la structure de la figure 38. La couche de silice (HTO) 21 est réalisée, de préférence, par procédé à haute température (HTO), par exemple par pyrolyse d'un mélange gazeux SiH₂Cl₂ + N₂0 à une température d'au moins 250°C, et avantageusement, comprise entre 850 et 900°C environ. La couche de silice ainsi obtenue présente de bonnes propriétés mécaniques et électriques.Is deposited on one or other of the structures of Figures 3A and 3B a dielectric layer 21 of silica (Si0₂) for example (this not being limiting) having a thickness between 2 and 10 micrometers. To simplify the drawing, FIG. 4A shows the structure of FIG. 3A with the substrate 14 and the layers 15, 17 and 17A, but it is understood that the structure of the figure could also have been represented there. 3B with the substrate 14 and the layers 15,18,19 and 20. Figures 5 to 8 described below also include the structure of Figure 3A, only Figure 9 includes the structure of Figure 38. The silica layer (HTO) 21 is preferably carried out by a high temperature process (HTO), for example by pyrolysis of a gaseous mixture SiH₂Cl₂ + N₂0 at a temperature of at least 250 ° C, and advantageously between 850 and 900 ° C approx. The silica layer thus obtained has good mechanical and electrical properties.

Au lieu de silice, on peut former la couche 21 en matériaux diélectriques tels que Si₃N₄, Al₂0₃, Zr0₂, etc, en utilisant des techniques de dépôt appropriées.Instead of silica, the layer 21 can be formed from dielectric materials such as Si₃N₄, Al₂0₃, Zr0₂, etc., using appropriate deposition techniques.

Etape 4 (figure 5) Step 4 (Figure 5)

On grave par gravure ionique réactive ou RIE (de l'anglais Reactive Ion Etching) dans la couche diélectrique 21 des ouvertures 22 coaxiales aux couches 17 ou 19. On notera que du fait du débordement de la "tête" monocristalline du "champignon 17" par rapport à son "pied", ou de la couche 19 par rapport à la couche 18, le centrage des ouvertures 22, pratiquées dans la couche 21, par rapport aux plots monocristallins ("tête" du "champignon" ou couche 19) n'est pas critique.It is etched by reactive ion etching or RIE (from the English Reactive Ion Etching) in the dielectric layer 21 openings 22 coaxial with the layers 17 or 19. It will be noted that due to the overflow of the monocrystalline "head" of the "fungus 17" relative to its "base", or of the layer 19 relative to the layer 18, the centering openings 22, made in the layer 21, relative to the monocrystalline studs ("head" of the "fungus" or layer 19) is not critical.

Etape 5 (figure 6) Step 5 (Figure 6)

On effectue "in situ" un nettoyage préalable de la surface des plots de silicium de type p mis à nu lors de la gravure des ouvertures 22 (étape4). Ce nettoyage consiste essentiellement en l'élimination de l'oxyde de silicium natif sur cette surface des plots, par chauffage à 1 000°C environ de la plaquette dans une enceinte sous ultra-vide (environ 10⁻¹⁰ Torr), dans laquelle on réalise ensuite l'activation de ladite surface des plots par césiation. La technique de césiation peut être l'une des techniques connues en soi d'après les articles cités au préambule.Is carried out "in situ" a prior cleaning of the surface of the p-type silicon pads exposed during the etching of the openings 22 (step 4). This cleaning essentially consists in the elimination of the native silicon oxide on this surface of the studs, by heating to approximately 1000 ° C. of the wafer in an enclosure under ultra-vacuum (approximately 10⁻¹⁰ Torr), in which then performs the activation of said surface of the pads by caesiation. The caesiation technique can be one of the techniques known per se from the articles cited in the preamble.

Etape 6 (figure 7) Step 6 (Figure 7)

Dans la même enceinte sous ultra-vide, on évapore en incidence rasante (angle d'incidence ϑ inférieur à 15°) une couche 23 de matériau luminophore, par exemple du Zn0, le substrat 14 étant animé d'un mouvement de rotation autour d'un axe 24 perpendiculaire à la surface supérieure du substrat 14. On arrête l'évaporation lorsque l'épaisseur de la couche 23 est suffisante pour sceller les ouvertures 22. On emprisonne ainsi les cathodes (surfaces césiées des couches 17 ou 19) dans des micro-cavités.In the same ultra-vacuum enclosure, a layer 23 of phosphor material, for example Zn0, is evaporated in grazing incidence (angle of incidence ϑ less than 15 °), the substrate 14 being rotated around an axis 24 perpendicular to the upper surface of the substrate 14. Evaporation is stopped when the thickness of the layer 23 is sufficient to seal the openings 22. The cathodes (cesized surfaces of layers 17 or 19) are thus trapped in micro-cavities.

De façon avantageuse, on peut effectuer un recuit "in situ" du composant ainsi réalisé afin d'améliorer les propriétés mécaniques de la couche 23.Advantageously, the component thus produced can be annealed "in situ" in order to improve the mechanical properties of the layer 23.

Etape 7 (figure 8) Step 7 (Figure 8)

Cette étape est mise en oeuvre lorsque l'on veut réaliser un panneau d'affichage matriciel, c'est-a-dire un panneau comportant un grand nombre d'éléments d'affichage cathodoluminescents disposés en rangées et colonnes. Ces éléments étant de très petites dimensions, on peut en grouper plusieurs pour former un seul point lumineux (appelé "pixel"). Dans ce cas, les couches 17A sont réalisées en bandes parallèles entre elles (voir aussi figure 3A) pour former par exemple les colonnes du dispositif matriciel. L'étape 7 consiste alors à réaliser des bandes 25 parallèles entre elles de matériau luminophore par gravure de la couche 23 réalisée lors de l'étape 6. Ces bandes 25 de matériau luminophore sont perpendiculaires aux bandes 17A et forment, pour l'exemple précité, les rangées du dispositif matriciel. Bien entendu, on peut également réaliser un dispositif matriciel à partir du mode de réalisation de la figure 38 en formant des bandes parallèles entre elles dans la couche de silicium p (19,20), puis en formant des bandes dans le matériau luminophore de la même façon que pour le mode de réalisation de la figure 8. On obtient alors le dispositif représenté en figure 9.This step is implemented when it is desired to produce a matrix display panel, that is to say a panel comprising a large number of display elements. cathodoluminescent arranged in rows and columns. These elements being of very small dimensions, one can group several of them to form a single luminous point (called "pixel"). In this case, the layers 17A are produced in strips parallel to each other (see also FIG. 3A) to form, for example, the columns of the matrix device. Step 7 then consists in making strips 25 parallel to each other of phosphor material by etching the layer 23 produced during step 6. These strips 25 of phosphor material are perpendicular to the strips 17A and form, for the above example , the rows of the matrix device. Of course, it is also possible to produce a matrix device from the embodiment of FIG. 38 by forming parallel bands between them in the silicon layer p (19,20), then by forming bands in the phosphor material of the same as for the embodiment of FIG. 8. The device shown in FIG. 9 is then obtained.

Dans le mode de réalisation de la figure 8, de façon à diminuer les résistances d'accès des bandes de matériau luminophore, on peut revêtir la surface supérieure de ces bandes 25 d'une couche mince transparente 26 en matériau bon conducteur électrique, avantageusement de l'oxyde d'indium et d'étain (ITO).In the embodiment of FIG. 8, in order to reduce the access resistances of the strips of phosphor material, the upper surface of these strips 25 can be coated with a thin transparent layer 26 made of material which is a good electrical conductor, advantageously of indium tin oxide (ITO).

On obtient un point lumineux en appliquant d'une part une tension entre une colonne et le substrat 14, et d'autre part une tension entre une ligne et le substrat 14. Bien entendu, comme précisé ci-dessus, ce point lumineux peut être défini par plusieurs dispositifs cathodoluminescents élémentaires : il suffit alors que plusieurs de ces dispositifs élémentaires soient formés sur la largeur d'une ligne et/ou d'une colonne. On peut ainsi donner n'importe quelle forme désirée à ce point lumineux.A light point is obtained by applying on the one hand a voltage between a column and the substrate 14, and on the other hand a voltage between a line and the substrate 14. Of course, as specified above, this light point can be defined by several elementary cathodoluminescent devices: it then suffices that several of these elementary devices are formed over the width of a row and / or of a column. We can thus give any desired shape to this light point.

Le dispositif d'affichage matriciel représenté en figure 9 est réalisé, après l'étape 2 (mode de réalisation de la figure 3B), selon les étapes 3 à 6 décrites ci-dessus pour le mode de réalisation de la figure 3A. Ces étapes ont pour résultat la formation de la couche de silice 27, dans laquelle sont gravées des cavités 28. Les surfaces mises à nu de silicium p monocristallin, nettoyées et césiés sont référencées 29. La couche de matériau luminophore est référencée 30. L'étape 7, pour ce dispositif de la figure 9, consiste également à former des bandes de luminophores. Ces bandes peuvent, comme décrit ci-dessus, être formées par gravure de la couche 30 de matériau luminophore. Toutefois, si ce matériau luminophore est suffisamment résistif, la gravure des bandes, afin de les isoler les unes des autres, n'est pas nécessaire. La détermination des lignes se fait alors grâce au dépôt d'une couche mince et transparente, par exemple d'oxyde d'indium et d'étain, sous forme de bandes 31 parallèles les unes aux autres (et perpendiculaires aux colonnes).The matrix display device shown in FIG. 9 is produced, after step 2 (embodiment of FIG. 3B), according to steps 3 to 6 described above for the embodiment of FIG. 3A. These steps result in the formation of the silica layer 27, in which cavities are etched 28. The exposed surfaces of monocrystalline silicon p, cleaned and cesium-coated are referenced 29. The layer of phosphor material is referenced 30. The step 7, for this device of FIG. 9, also consists in forming strips of phosphors. These strips can, as described above, be formed by etching the layer 30 of phosphor material. However, if this phosphor material is sufficiently resistive, the etching of the strips, in order to isolate them from each other, is not necessary. The determination of the lines is then made by depositing a thin and transparent layer, for example of indium tin oxide, in the form of strips 31 parallel to each other (and perpendicular to the columns).

Finalement, on peut déposer sur le dispositif ainsi réalisé une couche 32 (recouvrant au moins sa face supérieure) de matériau passivant translucide (par exemple du verre au phosphosilicate) de façon à isoler ce dispositif des agressions extérieures. Cette couche 32 n'a été représentée que pour le mode de réalisation de la figure 9, mais il est bien entendu qu'elle peut également être déposée sur le dispositif de la figure 8.Finally, it is possible to deposit on the device thus produced a layer 32 (covering at least its upper face) of translucent passivating material (for example phosphosilicate glass) so as to isolate this device from external aggressions. This layer 32 has only been shown for the embodiment of FIG. 9, but it is understood that it can also be deposited on the device of FIG. 8.

Le composant dont le procédé de fabrication à été décrit ci-dessus est un dispositif de visualisation. L'invention n'est cependant pas limitée à un tel type de composant. Si l'on remplace la couche de matériau luminophore par une couche de matériau bon conducteur électrique, tel que du molybdène, et que l'on individualise chaque anode, on obtient des microtubes de type triode, que l'on peut utiliser pour réaliser des circuits intégrés, chaque microtube se comportant comme un transistor bipolaire.The component whose manufacturing process has been described above is a display device. The invention is not however limited to such a type of component. If the layer of phosphor material is replaced by a layer of material that is a good electrical conductor, such as molybdenum, and that each individual anode is obtained, microtubes of the triode type are obtained, which can be used to produce integrated circuits, each microtube behaving like a bipolar transistor.

De façon avantageuse, on peut déposer une couche de matériau qui produira un effet de "getter" en "sandwich" dans la couche de silice 21 ou 27. Le matériau de "getter" peut par exemple être un des éléments suivants : Ti, Ta, Zr, Ca. La couche de silice est alors déposée en deux étapes séparées par une étape de dépôt de ce matériau de "getter". Ceci est valable aussi bien pour les composants de visualisation que pour les microtubes.Advantageously, one can deposit a layer of material which will produce a "getter" effect in "sandwich" in the silica layer 21 or 27. The "getter" material can by example be one of the following elements: Ti, Ta, Zr, Ca. The silica layer is then deposited in two steps separated by a step of depositing this "getter" material. This applies to both the visualization components and the microtubes.

Claims (34)

1. Composant tel que diode, triode ou dispositif d'affichage cathodoluminescent, plat et intégré, du type à cathode froide formée sur un substrat en matériau semiconducteur (14) suceptible d'être amené en état d'affinité électronique négative, caractérisé par le fait qu'il comporte au moins un microvolume (22,28) renfermant une microcathode et autoscellé sous vide par le matériau d'anode (23,25,30).1. Component such as diode, triode or cathodoluminescent display device, flat and integrated, of the cold cathode type formed on a substrate of semiconductor material (14) capable of being brought into a state of negative electronic affinity, characterized by the the fact that it comprises at least one microvolume (22,28) containing a microcathode and autoscealed under vacuum by the anode material (23,25,30). 2. Composant selon la revendication 1, réalisé en tant que dispositif d'affichage, caractérisé par le fait que le matériau d'anode est un matériau luminophore.2. Component according to claim 1, produced as a display device, characterized in that the anode material is a phosphor material. 3. Composant selon la revendication 1 ou 2, caractérisé par le fait que son substrat est en silicium (14), de type n.3. Component according to claim 1 or 2, characterized in that its substrate is made of silicon (14), of n type. 4. Composant selon les revendications 1 ou 2, caractérisé par le fait que son substrat est en arséniure de gallium de type n.4. Component according to claims 1 or 2, characterized in that its substrate is of n-type gallium arsenide. 5. Composant selon l'une des revendications précédentes, caractérisé par le fait que la surface en état d'affinité électronique négative est la surface césiée d'au moins une partie de la face supérieure d'une couche de substrat au moins partiellement monocristallin, de type p (17, 19).5. Component according to one of the preceding claims, characterized in that the surface in a state of negative electronic affinity is the caesiated surface of at least part of the upper face of a layer of substrate at least partially monocrystalline, p-type (17, 19). 6. Composant selon la revendication 5, caractérisé par le fait que la couche de silicium ou d'arséniure de gallium monocristallin de type p a une forme de "champignon" (17) dont le "pied" en contact avec le substrat est entouré de diélectrique (15) sur lequel repose le rebord du "chapeau" de ce champignon.6. Component according to claim 5, characterized in that the layer of silicon or gallium arsenide of monocrystalline gall type pa a form of "fungus" (17) whose "foot" in contact with the substrate is surrounded by dielectric (15) on which the rim of the "hat" of this mushroom rests. 7. Composant selon la revendication 5, caractérisé par le fait que la couche de silicium monocristallin a une forme de pastille (19) dont la face inférieure a une partie centrale en contact avec une excroissance (18) du substrat et une partie périphérique en contact une couche de diélectrique (15) entourant ladite excroissance.7. Component according to claim 5, characterized in that the layer of monocrystalline silicon has a form of pellet (19) whose lower face has a central part in contact with a protuberance (18) of the substrate and a peripheral part in contact with a dielectric layer (15) surrounding said protuberance. 8. Composant selon l'une des revendications 6 ou 7, caractérisé par le fait que la couche de silicium p monocristallin est coplanaire avec une couche de silicium p polycristallin (20) entourant latéralement le silicium p monocristallin.8. Component according to one of claims 6 or 7, characterized in that the layer of p monocrystalline silicon is coplanar with a layer of p polycrystalline silicon (20) laterally surrounding the p monocrystalline silicon. 9. Composant selon la revendication 8, caractérisé par le fait qu'une couche de matériau diélectrique (21,27) sépare la couche de silicium p mono et polycristallin de la couche de matériau d'anode, les parois latérales du microvolume étant constituées par ce matériau diélectrique.9. Component according to claim 8, characterized in that a layer of dielectric material (21,27) separates the layer of mono and polycrystalline p silicon from the layer of anode material, the lateral walls of the microvolume being constituted by this dielectric material. 10. Procédé de fabrication d'un composant plat et intégré du type à cathode froide formée sur un substrat en matériau semiconducteur susceptible d'être amené en état d'affinité électronique négative, mis en oeuvre pour un substrat en silicium, caractérisé par le fait qu'il consiste à :
- oxyder une face d'un substrat de silicium de type n, au moins partiellement monocristallin,
- graver dans la silice de cette face au moins une ouverture,
- déposer du silicium de type p sur la silice et sur les parties du substrat mises à nu de façon à avoir une surface bien plane après dépôt, ce silicium étant monocristallin dans les ouvertures et polycristallin sur la silice,
- déposer une couche de matériau diélectrique,
- graver dans cette dernière couche des ouvertures sensiblement dans l'axe des ouvertures précitées jusqu'à atteindre la couche de silicium de type p,
- effectuer "in situ" un nettoyage des surfaces de la couche de silicium de type p mises à nu,
- effectuer un traitement amenant les surfaces nettoyées en état d'affinité électronique négative,
- évaporer sous vide poussé et en incidence rasante une couche de matériau d'anode, le substrat étant animé d'un mouvement de rotation autour d'un axe perpendiculaire à la surface de ce substrat, jusqu'au scellement de la microcavité ainsi réalisée.10. Method for manufacturing a flat and integrated component of the cold cathode type formed on a substrate of semiconductor material capable of being brought into a state of negative electronic affinity, used for a silicon substrate, characterized by the fact that it consists of:
- oxidize one face of an n-type silicon substrate, at least partially monocrystalline,
- etch in the silica of this face at least one opening,
depositing p-type silicon on the silica and on the parts of the substrate exposed so as to have a very flat surface after deposition, this silicon being monocrystalline in the openings and polycrystalline on the silica,
- deposit a layer of dielectric material,
- etch in this last layer openings substantially in the axis of the aforementioned openings until reaching the p-type silicon layer,
- carry out "in situ" cleaning of the surfaces of the p-type silicon layer exposed,
- carry out a treatment bringing the cleaned surfaces into a state of negative electronic affinity,
- evaporate under high vacuum and grazing incidence a layer of anode material, the substrate being rotated around an axis perpendicular to the surface of this substrate, until the microcavity thus sealed. 11. Procédé selon la revendication 10, caractérisé par le fait que la couche de silicium de type p est déposée par épitaxie en phase vapeur.11. Method according to claim 10, characterized in that the p-type silicon layer is deposited by vapor phase epitaxy. 12. Procédé selon la revendication 11, caractérisé par le fait que le dépôt est fait par cracking de moléculesd'un mélange gazeux SiH₄ + H₂ + B₂H₆ à pression atmosphérique à une température d'environ 900 à 1 060°C.12. Method according to claim 11, characterized in that the deposition is made by cracking molecules of a gaseous mixture SiH₄ + H₂ + B₂H₆ at atmospheric pressure at a temperature of about 900 to 1060 ° C. 13. Procédé selon la revendication 11, caractérisé par le fait que le dépôt est fait par épitaxie sélective en utilisant un mélange gazeux SiH₄ + HCl + H₂ + B₂H₆ à pression atmosphérique ou à pression réduite à une température comprise entre 900 et 1 060°C environ.13. Method according to claim 11, characterized in that the deposition is made by selective epitaxy using a gaseous mixture SiH₄ + HCl + H₂ + B₂H₆ at atmospheric pressure or at reduced pressure at a temperature between 900 and 1060 ° C about. 14. Procédé selon la revendication 13, caractérisé par le fait que lorsque les ouvertures dans la silice sont remplies, on coupe l'arrivée du gaz HCl de façon à obtenir un dépôt uniforme.14. Method according to claim 13, characterized in that when the openings in the silica are filled, the inlet of the HCl gas is cut off so as to obtain a uniform deposit. 15. Procédé selon la revendication 14, caractérisé par le fait que l'épaisseur totale du dépôt de silicium p est d'environ 1 micromètre.15. The method of claim 14, characterized in that the total thickness of the silicon deposit p is about 1 micrometer. 16. Procédé selon la revendication 11, caractérisé par le fait que l'on remplit d'abord les ouvertures pratiquées dans la silice avec du silicium monocristallin de type n, sans en déposer sur la silice, puis on effectue le dépôt de silicium de type p.16. The method of claim 11, characterized in that the openings made in the silica are first filled with n-type monocrystalline silicon, without depositing it on the silica, then the type silicon deposition is carried out. p. 17. Procédé selon la revendication 16, caractérisé par le fait que le dépôt de silicium monocristallin de type n est réalisé en utilisant un mélange gazeux SiH₄ + HCl + PH₃.17. The method of claim 16, characterized in that the deposition of n-type monocrystalline silicon is carried out using a gas mixture SiH₄ + HCl + PH₃. 18. Procédé selon la revendication 16 ou 17, caractérisé par le fait que le dépôt de silicium de type p est réalisé en utilisant un mélange gazeux SiH₄ + B₂H₆.18. The method of claim 16 or 17, characterized in that the deposition of p-type silicon is carried out using a gaseous mixture SiH₄ + B₂H₆. 19. Procédé selon l'une des revendications 16 à 18, caractérisé par le fait que la couche de silicium de type p a une épaisseur comprise entre 1 000 et 5 000 Å environ.19. Method according to one of claims 16 to 18, characterized by the fact that the pa type silicon layer has a thickness of between 1000 and 5000 Å approximately. 20. procédé selon l'une des revendications 10 à 17, caractérisé par le fait que le dépôt de matériau diélectrique est fait à une température comprise entre 250 et 900°C environ.20. Method according to one of claims 10 to 17, characterized in that the deposition of dielectric material is made at a temperature between about 250 and 900 ° C. 21. Procédé selon la revendication 20, caractérisé par le fait que le matériau diélectrique est de la sillce, le dépôt de silice étant fait par pyrolyse de SiH₂Cl₂ + N₂0 à une température comprise entre 850 et 900°C environ.21. The method of claim 20, characterized in that the dielectric material is furrow, the deposition of silica being made by pyrolysis of SiH₂Cl₂ + N₂0 at a temperature between about 850 and 900 ° C. 22. Procédé selon l'une des revendications 10 à 20, caractérisé par le fait que le matériau diélectrique est l'un des suivants : Si₃N₄, Al₂0₃, Zr0₂.22. Method according to one of claims 10 to 20, characterized in that the dielectric material is one of the following: Si₃N₄, Al₂0₃, Zr0₂. 23. Procédé selon l'une des revendications 10 à 22, caractérisé par le fait que le nettoyage des surfaces de silicium mises à nu lors de la réalisation des ouvertures dans le matériau diélectrique est effectué dans une enceinte sous ultra-vide à une température d'environ 1 000°C.23. Method according to one of claims 10 to 22, characterized in that the cleaning of the silicon surfaces exposed during the production of the openings in the dielectric material is carried out in an enclosure under ultra-vacuum at a temperature d 'about 1000 ° C. 24. Procédé selon la revendication 23, caractérisé par le fait que l'état d'affinité électronique négative des surfaces mises à nu et nettoyées est obtenu par césiation sous ultra-vide.24. The method of claim 23, characterized in that the state of negative electronic affinity of the exposed and cleaned surfaces is obtained by cessation under ultra-vacuum. 25. Procédé selon l'une des revendications 10 à 24, mis en oeuvre pour un composant cathodoluminescent, caractérisé par le fait que le matériau d'anode est en matériau luminophore.25. Method according to one of claims 10 to 24, used for a cathodoluminescent component, characterized in that the anode material is made of phosphor material. 26. Procédé selon la revendication 25, caractérisé par le fait que le matériau luminophore est de l'oxyde de zinc.26. The method of claim 25, characterized in that the phosphor material is zinc oxide. 27. Procédé selon la revendication 25 ou 26, caractérisé par le fait que l'on effectue un recuit "in situ" des composants de manière à améliorer les propriétés mécaniques de l'anode.27. The method of claim 25 or 26, characterized in that one carries out an "in situ" annealing of the components so as to improve the mechanical properties of the anode. 28. Procédé selon l'une des revendications 25 à 27, pour réaliser un dispositif d'affichage matriciel, caractérisé par le fait que la couche de silicium p est formée en bandes parallèles entre elles, et que l'on grave dans la couche de matériau luminophore des bandes parallèles entre elles et perpendiculaires aux bandes du silicium p.28. Method according to one of claims 25 to 27, for producing a matrix display device, characterized in that the silicon layer p is formed in strips parallel to each other, and that one etches in the layer of phosphor material of the bands parallel to each other and perpendicular to the bands of silicon p. 29. Procédé selon l'une des revendications 25 à 27, pour réaliser un dispositif d'affichage matriciel, caractérisé par le fait que la couche de silicium p est formée en bandes parallèles entre elles et que l'on dépose sur la couche de matériau luminophore résistif des bandes parallèles entre elles d'un matériau conducteur transparent, ces bandes étant perpendiculaires aux bandes de silicium p.29. Method according to one of claims 25 to 27, for producing a matrix display device, characterized in that the layer of silicon p is formed in strips parallel to each other and which is deposited on the layer of material resistive phosphor of the parallel strips between them of a transparent conductive material, these strips being perpendicular to the silicon strips p. 30. Procédé selon la revendication 28, caractérisé par le fait que l'on dépose sur les bandes de matériau luminophore une mince couche de matériau conducteur transparent.30. The method of claim 28, characterized in that a thin layer of transparent conductive material is deposited on the strips of phosphor material. 31. Procédé selon l'une des revendications 29 ou 30, caractérisé par le fait que le matériau conducteur transparent est de l'oxyde d'indium et d'étain.31. Method according to one of claims 29 or 30, characterized in that the transparent conductive material is indium tin oxide. 32. Procédé selon l'une des revendications 10 à 31, caractérisé par le fait que l'on dépose sur le composant un matériau passivant translucide.32. Method according to one of claims 10 to 31, characterized in that a translucent passivating material is deposited on the component. 33. Procédé selon la revendication 32, caractérisé par le fait que le matériau passivant translucide est un verre au phosphosilicate.33. Method according to claim 32, characterized in that the translucent passivating material is a phosphosilicate glass. 34. Procédé selon l'une des revendications 9 à 29, caractérisé par le fait qu'on réalise le dépôt de la couche de matériau diélectrique (21,27) en deux étapes de dépôt séparées à chaque fois par une étape de dépôt d'une couche d'un matériau qui produira un effet getter.34. Method according to one of claims 9 to 29, characterized in that the deposition of the dielectric material layer (21,27) is carried out in two deposition steps separated each time by a deposition step a layer of a material that will produce a getter effect.
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