DE69726823T2

DE69726823T2 - Umstellbarer Sender/Empfänger für asymmetrische Vermittlungssysteme

Info

Publication number: DE69726823T2
Application number: DE69726823T
Authority: DE
Inventors: Jody Buda Texas Everett; Michael R. Austin Texas May; Carlos Austin Texas Greaves; Mathew A. Austin Rybicki; Matthew A. Cedar Park Pendleton; John M. Round Rock Porter; Terence L. Austin Johnson; Peter R. Austin Molnar; Howard E. Austin Texas Levin; Jeffrey P. Gleasons; Robin Austin Wiprud; Sujit Austin Sudhaman
Original assignee: Motorola Inc
Current assignee: NXP USA Inc
Priority date: 1996-11-04
Filing date: 1997-10-28
Publication date: 2004-11-04
Anticipated expiration: 2017-10-29
Also published as: EP0840474A2; US5909463A; EP0840474A3; DE69726823D1; EP0840474B1; CA2219360A1; CA2219360C

Description

Gebiet der Erfindung
Diese Erfindung betrifft Kommunikationen im Allgemeinen und einen Transceiver für ein asymmetrisches Kommunikationssystem im Besonderen.
Hintergrund der Erfindung
Um interaktive Dienste mit hoher Datenrate, wie Video- und Internet-Zugang, für mehr Privatkunden und mittelständische Geschäftskunden verfügbar zu machen, sind Hochgeschwindigkeits-Datenübertragungspfade erforderlich. Obwohl das Glasfaseroptikkabel das bevorzugte Überleitungsmedium für derartige Dienste mit hoher Datenrate ist, ist es in bestehenden Kommunikationsnetzwerken nicht leicht verfügbar, und die Installationskosten für eine Glasfaseroptikverkabelung sind unerschwinglich. Aktuelle Telefon-Drahtleitungsverbindungen, die aus kupfernen, verdrillten Doppelleitungsmedien bestehen, waren ursprünglich nicht dafür konstruiert, die für interaktive Dienste, wie Video auf Anforderung oder sogar Hochgeschwindigkeits-Internetverbindungen, erforderlichen Datenraten oder Bandbreiten zu unterstützen. Die asymmetrische digitale Teilnehmerleitungs ("Asymmetric Digital Subscriber Line (ADSL)")-Technologie ist entwickelt worden, um die wirksame Bandbreite von bestehenden, gedrillten Doppelleitungsverbindungen zu erhöhen, was die Bereitstellung von interaktiven Diensten zulässt, ohne die Installation eines Glasfaseroptikkabels zu erfordern.
Diskreter Mehrton ("Discrete Multi-Tone (DMT)") ist eine Mehrträgertechnik, die die verfügbare Bandbreite von Verbindungen aus kupfernen, gedrillten Doppelleitungsmedien ("twisted pair") in Mini-Unterkanäle oder Bins aufteilt. Die DMT-Technik ist in den ANSI T1.413-Standard (ADSL-Standard) übernommen worden. In dem ADSL-Standard wird DMT dazu verwendet, 250 gesonderte 4,3125 Kilohertz-Unterkanäle von 26 Kilohertz bis 1,1 Megahertz für eine nachgeschaltete Übertragung stromabwärts an einen Endanwender zu erzeugen. Ebenso wird DMT dazu verwendet, 26 Unterkanäle von 26 Kilohertz bis 138 Kilohertz für eine vorgeschaltete Übertragung stromaufwärts durch einen Endanwender zu erzeugen. Das durch den ADSL-Standard implementierte asymmetrische Übertragungsprotokoll erfordert eine höhere Datenübertragungsrate von einem Zentralamt, an ein entferntes Terminal bzw. Fernterminal, und eine langsamere Datenübertragungsrate von einem Fernterminal an ein Zentralamt. Als Folge sind unterschiedliche Verarbeitungsfolgen an dem Fernterminal- und dem Zentralamtsende erforderlich. Gegenwärtig verfügbare Systeme verwenden gedruckten Leiterplattenkonstruktionen, die konfiguriert werden, um entweder als ein Zentralamtsende oder ein Fernterminalende zu arbeiten und sollten nicht austauschbar als entgegengesetztes Ende verwendet werden. Da solche gesonderten Systemkonstruktionen notwendig sind, müssen diese gesonderten Systeme folglich einen gesonderten Konstruktions-Overhead, gesonderte Datenbanken und gesonderte Firmware-Dateien enthalten. Weiterhin müssen jede der gesonderten Datenbanken, der gesonderten Konstruktionen und der gesonderten Firmware-Dateien alle mit begrenzten Betriebsmitteln konstruiert, hergestellt und erhalten werden.
Die WO-A-95 17 046 offenbart dem Stand der Technik entsprechende Transceiver für ein Fernterminal und für ein Zentralamt.
Kurzbeschreibung der Zeichnungen
1 veranschaulicht in Form eines Blockdiagramms ein asymmetrisches digitales Teilnehmerleitungs (ADSL)-System gemäß der vorliegenden Erfindung;
2 veranschaulicht in Form eines Blockdiagramms einen ADSL-Transceiver gemäß der vorliegenden Erfindung;
3 veranschaulicht in teilweiser Block- und teilweiser Logik-Diagrammform den ADSL-Transceiver von 2, der für den Betrieb an einem Zentralamt konfiguriert ist;
4 veranschaulicht in teilweiser Block- und teilweiser Logik-Diagrammform den ADSL-Transceiver von 2, der für den Betrieb an einem Fernterminal konfiguriert ist;
5 veranschaulicht in Form eines Blockdiagramms die digitale Schnittstelle des ADSL-Transceivers von 2;
6 veranschaulicht in Form eines Blockdiagramms das kreisförmige Echosynthese-Modul des ADSL-Transceivers von 2;
7 veranschaulicht in Form eines Blockdiagramms das Fast-Fourier-Transformierungs-Modul des ADSL-Transceivers der vorliegenden Erfindung;
8 veranschaulicht in Form eines Blockdiagramms das Zeitdomänen-Abgleichsmodul des ADSL-Transceivers der vorliegenden Erfindung; und
9 veranschaulicht in Form eines Blockdiagramms das analoge Front-End des ADSL-Transceivers der vorliegenden Erfindung.
Ausführliche Beschreibung der Zeichnungen
Gemäß der vorliegenden Erfindung weist ein ADSL-Transceiver eine flexible Architektur auf, die das Konfigurieren des ADSL-Transceivers mittels Software gestattet, so dass identische Hardwareblöcke für die Durchführung mehrerer Tasks verwendet werden können. Somit kann der ADSL-Transceiver mittels Software konfiguriert werden, um entweder als Zentralamt oder als Fernterminal betrieben zu werden, ohne einen beträchtlichen Umfang an zusätzlicher Schaltanordnung zu benötigen. Obwohl der ADSL-Standard erfordert, dass eine Datenübertragungsrate an einem Fernterminal bedeutend langsamer ist als die Datenübertragungsrate an dem Zentralamt, ist deshalb der Verarbeitungsumfang, der entweder an dem Zentralamtsende oder dem Fernterminalende durchgeführt wird, annähernd identisch. Wenn zum Beispiel das Zentralamtsende in seinem Sendepfad Daten verarbeitet, die bei einer hohen Rate bereitgestellt werden, verarbeitet das Fernterminalende Daten mit hoher Rate in seinem Empfangspfad. Wenn das Fernterminalende in seinem Sendepfad Daten verarbeitet, die bei einer langsamen Rate bereitgestellt werden, verarbeitet das Zentralamtsende auf ähnliche Weise Daten mit langsamer Rate in seinem Empfangspfad. Der ADSL-Transceiver erkennt, dass die Verarbeitungsfunktionen in den Sende- und Empfangspfaden von jedem der Zentralamts- und Fernterminalenden ähnlich beschaffen sind. Somit kann eine Hardware-Verarbeitungs-Schaltanordnung, die für die Anpassung von Daten konstruiert ist, die bei höheren Datenraten gesendet und empfangen wurden, ebenfalls zur Abwicklung von Daten verwendet werden, die bei langsameren Raten gesendet wurden. Auf andere Weise ausgedrückt, ein ADSL-Transceiver gemäß der vorliegenden Erfindung erkennt, dass, abhängig davon, ob der ADSL-Transceiver der vorliegenden Erfindung konfiguriert ist, um das Zentralamts- oder das Fernterminalende zu sein, eine bestimmte Verarbeitungsfunktion entweder in einem Sende- oder einem Empfangs-Datenpfad verwendet werden kann.
In der veranschaulichten Ausführungsform ist die Transceiver-Architektur unter Verwendung eines digitalen Signalprozessor ("digital signal processor (DSP)")-Kerns zusammengesetzt. Jedoch ist zu beachten, dass andere Typen von Prozessorkernen ebenfalls implementiert werden könnten. Gemäß der vorliegenden Erfindung kommunizieren Peripheriemodule oder Verarbeitungselemente des Transceivers mit dem DSP-Prozessor und sind als Peripheriemodule zu dem DSP-Prozessor implementiert. Der DSP-Prozessor kann mittels eines Standard-Speicher-Lese/Schreib-Betriebs oder mittels eines von sechs programmierbaren DMA-Kanälen auf jedes der Peripheriemodule zugreifen. Der DSP-Prozessorkern kann als Kern eines von Motorola, Inc., von Austin, Texas, beziehbaren DSP56301-Einzelchip-DSP implementiert werden.
Eines der Peripheriemodule des Transceivers ist eine Hostprozessorschnittstelle, die es einem externen Anwender gestattet, Befehle zum Konfigurieren des Transceivers für den Betrieb als entweder Zentralamt oder Fernterminal auszugeben. Des Weiteren kann auf die Hostschnittstelle auch durch den DSP-Prozessorkern zugegriffen werden. Zu beachten ist, dass die zum Ausführen sowohl der dem Zentralamt als auch dem Fernterminal zugeordneten Verarbeitungstasks erforderliche Firmware auf der Einzelchip-Transceiver-Implementierung der vorliegenden Erfindung residiert. Die Verwendung sowohl der Firmware als auch der Erkennung, dass Hardwareressourcen erneut verwendet werden können, gestattet einem ADSL-Transceiver gemäß der vorliegenden Erfindung, Daten wahlweise zwischen den Hardwareressourcen zu übertragen und gestattet dem Speicher, der dem Transceiver zugeordnet ist, dem in dem ADSL-Standard dargelegten Standard zu entsprechen.
Wie früher erwähnt, sind die Peripheriemodule des Transceivers so konstruiert, dass sie durch den DSP-Prozessorkern für die Verarbeitung von Tasks entweder als Zentralamt oder als Fernterminal konfigurierbar sind. Ein derartiges Peripheriemodul, eine digitale Schnittstelle, muss Daten sowohl bei einer hohen Rate als auch einer langsamen Rate übertragen können. Für einen Datenpfad mit hoher Rate sind für die in diesem verwendeten Rahmen- und Konstellationspuffer große Speicher erforderlich. Kleine Speicher sind für das Abwickeln der Statusspeicherung in einem Datenpfad mit langsamer Rate ausreichend. Deshalb enthält die digitale Schnittstelle der vorliegenden Erfindung einen einzelnen großen Speicher und einen einzelnen kleinen Speicher für einen Rahmenpuffer und einen weiteren großen Speicher und einen weiteren kleinen Speicher für den Konstellationspuffer. Wenn an dem Zentralamt befindlich, wird das Peripherieelement der digitalen Schnittstelle so konfiguriert, dass sich die großen Speicher in dem Sendepfad und die kleinen Speicher in dem Empfangspfad befinden. An dem Fernterminal ist die Konfiguration umgekehrt. Eine ausführlichere Beschreibung des Betriebs des Peripherieelements der digitalen Schnittstelle wird anschließend zur Verfügung gestellt.
Zusätzlich zu der digitalen Schnittstelle ist ein Hardware-Fast-Fourier-Transformierungs (FFT)-Modul so konstruiert, dass es sowohl einen Fast-Fourier-Transformierungsbetrieb als auch einen inversen Fast-Fourier-Transformierungsbetrieb durchführen kann. Wenn der Transceiver der vorliegenden Erfindung für den Betrieb als Zentralamt konstruiert ist, wird er in den Sendepfad gestellt und wird für die Durchführung eines inversen Fast-Fourier-Transformierungsbetriebs konfiguriert. Wenn der Transceiver der vorliegenden Erfindung für den Betrieb als Fernterminal konfiguriert ist, wird der Transceiver in den Empfangspfad gestellt und wird für die Durchführung eines Fast-Fourier-Transformierungsbetriebs konfiguriert. Der Betrieb des FFT-Moduls wird anschließend ausführlicher beschrieben.
Ein weiteres Peripheriemodul ist ein Zeitdomänen-Equalizer ("time domain equalizer (TEQ)")-Modul. Das TEQ-Modul enthält einen allgemeinen Filter mit begrenztem Impulsansprechverhalten ("finite impulse response (FIR)"), gefolgt von einer biquadratischen ("biquad") Filterstufe mit unbegrenztem Impulsansprechverhalten ("infinite impulse response (IIR)"). Jeder dieser Filter kann eingestellt werden, um, abhängig von der Verwendung des Transceivers, entweder als Zentralamt oder als Fernterminal einen gewünschten Filterbetrieb auszuführen. Der Betrieb dieser Filter kann durch Verändern der Filterkoeffizienten, die durch den DSP-Prozessorkern heruntergeladen werden, modifiziert werden. An dem Zentralamt wird die TEQ-Filter-Hardware in den Sendepfad gestellt, und der FIR-Filter wird für die Durchführung einer Dämpfungskompensierung für den nachfolgenden Interpolationsfilter konfiguriert, und der IIR-Filter wird für den Betrieb als Hochpassfilter konfiguriert. An dem Fernterminalende wird die TEQ-Hardware in den Empfangspfad gestellt, wird der FIR-Filter für die Durchführung einer Kanalkürzungsfunktion (Zeitdomänenausgleich) konfiguriert und wird der IIR für den Betrieb als Hochpass-POTS- ("plain old telephone System" = einfaches Telefonsystem) Filter konfiguriert. Wiederum wird anschließend der Betrieb des TEQ-Moduls ausführlicher beschrieben.
Der Transceiver implementiert ferner ein Zirkularecho-Synthese ("circular echo Synthesis (CES)")-Modul, dessen Funktion in Abhängigkeit davon, ob der Transceiver zu einem Zentralamt oder zu einem Fernterminal konfiguriert ist, modifiziert wird. Das CES-Modul residiert zwischen dem Sende- und dem Empfangspfad eines einzelnen Transceivers und führt sowohl an dem Zentralamt als auch an dem Fernterminal den gleichen Algorithmus durch. Jedoch kann das CES-Modul durch den DSP-Prozessorkern konfiguriert werden, um seine Eingangsdaten zu interpolieren, wenn es an dem Fernterminal bereitgestellt wird oder seine Ausgangsdaten zu dezimieren, wenn es an dem Zentralamt bereitgestellt wird, um zu den in dem ADSL-Standard spezifizierten asymmetrischen Datenübertragungsraten zu passen. Der Betrieb und die Konfiguration des CES-Moduls werden anschließend ausführlicher beschrieben.
Die vorliegende Erfindung implementiert ferner eine analoge Schaltung, die sowohl an dem Zentralamt als auch an dem Fernterminal ähnliche Datenumwandlungs-Signalformungs- und Leitungsschnittstellen-Funktionen bereitstellt. Jede der vorstehend beschriebenen analogen Funktionen ist software-konfigurierbar, um sich unterscheidende Signalisierungseigenschaften sowohl an dem Zentralamt- als auch an dem Fernterminalende zu handhaben. Der Betrieb des analogen Moduls wird anschließend ausführlicher beschrieben.
In den vorherigen als auch den anschließenden Beschreibungen werden die Begriffe Software und Firmware benutzt. Es ist klar, dass für die Zwecke dieser Erörterung die Begriffe Software und Firmware austauschbar verwendet werden.
Verbindungsfähigkeit der Ausführungsform
In der folgenden Beschreibung der Verbindungsfähigkeit der vorliegenden Erfindung wird der Begriff "Bus" dazu verwendet, eine Mehrzahl von Signalen oder Leitern zu bezeichnen, die zum Übertragen eines oder mehrerer verschiedener Typen von Informationen, wie Daten-, Adressen-, Steuerungs- oder Status-Informationen, verwendet werden. Die Begriffe "Feststellen" und "Negieren" werden in Bezug auf die Überführung eines Signals, eines Statusbins oder einer ähnlichen Vorrichtung in seinen bzw. ihren jeweils logisch wahren oder logisch falschen Zustand verwendet. Falls der lo gisch wahre Zustand ein logischer Eins-Pegel ist, wird der logisch falsche Zustand ein logischer Null-Pegel sein. Und falls der logisch wahre Zustand ein logischer Null-Pegel ist, wird der logisch falsche Zustand ein logischer Eins-Pegel sein. Des Weiteren zeigt das einer Zahl vorangehende Symbol "$" an, dass die Zahl in ihrer hexadezimalen oder Basis-16-Form dargestellt wird. Das einer Zahl vorangehende Symbol "%" zeigt an, dass die Zahl in ihrer binären oder Basis-2-Form dargestellt wird.
1 veranschaulicht ein ADSL-Kommunikationssystem 1. Das ADSL-System 1 weist ein Zentralamt 10 und einen Fernterminal 30 auf, die über eine verdrillte Doppelleitung aus Kupferdrähten, die eine Telefonleitung 15 bilden, miteinander verbunden sind. Das Zentralamt 10 enthält eine digitale Schnittstelle mit hoher Rate 2, eine Hardware-IFFT (Inverse Fast Fourier Transform = inverse Fast-Fourier-Transformierung) 4, einen Hardwarefilter-Block 6, einen großen Speicher 8, eine analoge und Leitungsschnittstelle 12, einen kleinen Speicher 14, eine Echo-Löschstufe 16; eine digitale Schnittstelle mit langsamer Rate 18, eine Software-FFT (Fast Fourier Transform = Fast-Fourier-Transformierung) 20 und einen Softwarefilter 22. In dem Zentralamt 10 empfängt die digitale Schnittstelle mit hoher Rate 2 einen digitalen Eingangsstrom. Die digitale Schnittstelle mit hoher Rate 2 ist bidirektional an den großen Speicher 8 gekoppelt und überträgt Informationen an die Hardware-IFFT 4. Die Hardware-IFFT 4 ist mit einem Ausgang an jeweils dem Hardwarefilter-Block 6 und an die Echo-Löschstufe 16 gekoppelt. Der Hardwarefilter-Block 6 ist mit einem Ausgang an die analoge und Leitungsschnittstelle 12 gekoppelt. Die analoge und Leitungsschnittstelle 12 ist bi direktional an die Telefonleitung 15 gekoppelt und weist einen mit den Softwarefiltern 22 gekoppelten Ausgang auf. Sowohl die Echo-Löschstufe 40 als auch die Softwarefilter 22 sind jeweils mit einem Ausgang an einen Eingang der Software-FFT 20 gekoppelt. Die Software-FFT 20 ist mit einem Ausgang an die digitale Schnittstelle mit langsamer Rate 18 gekoppelt. Die digitale Schnittstelle mit langsamer Rate 18 ist bidirektional an den kleinen Speicher 14 gekoppelt und weist einen Ausgang zum Bereitstellen eines digitalen Ausgangsstroms auf.
Das Fernterminal 30 enthält einen Softwarefilter-Block 32, eine Software-inverse Fast-Fourier-Transformierung (IFFT) 34, eine digitale Schnittstelle mit langsamer Rate 36, eine analoge und Leitungsschnittstelle 38, eine Echo-Löschstufe 40, einen kleinen Speicher 42, einen großen Speicher 44, einen Hardwarefilter-Block 46, eine Hardware Fast-Fourier-Transformierung (FFT) 48 und eine digitale Schnittstelle mit hoher Rate 50. Die Schnittstelle mit langsamer Rate 36 empfängt einen DIGITALEN EINGANGSSTROM. In dem Fernterminal 30 ist die digitale Schnittstelle mit langsamer Rate 36 bidirektional an den kleinen Speicher 42 gekoppelt und weist einen an die Software-IFFT 34 gekoppelten Ausgang auf. Die Software-IFFT 34 ist mit einem Ausgang sowohl an die Softwarefilter 32 als auch an die Echo-Löschstufe 40 gekoppelt. Der Softwarefilter-Block 32 ist mit einem Ausgang an die analoge und Leitungsschnittstelle 38 gekoppelt. Die analoge und Leitungsschnittstelle 38 ist bidirektional an die Telefonleitung 15 gekoppelt und weist einen mit dem Hardwarefilter-Block 46 gekoppelten Ausgang auf. Sowohl die Echo-Löschstufe 40 als auch der Hardwarefilter-Block 46 sind an einen Eingang der Hardware-FFT 48 gekoppelt. Die Hardware-FFT 48 ist mit einem Ausgang an die digitale Schnittstelle mit hoher Rate 50 gekoppelt. Die digitale Schnittstelle mit hoher Rate 50 ist bidirektional an den großen Speicher 44 gekoppelt. Die digitale Schnittstelle mit hoher Rate 50 stellt einen DIGITALEN AUSGANGSSTROM bereit.
2 veranschaulicht einen ADSL-Transceiver 5 gemäß der vorliegenden Erfindung. Der ADSL-Transceiver 5 ist eine einzelne integrierte Schaltung, die einen DSP-Kern 60, einen Speicher 64, einen spannungsgesteuerten Oszillator ("voltage controlled oscillator VCXO)") 66, eine Hostprozessor-Schnittstelle ("host processor interface (HPI)") 68, eine Mehrzahl von DSP-Peripherieeinheiten 69, eine digitale Schnittstelle 70 und ein analoges Front-End ("analog frontend (AFE)") 78 enthält. Zu beachten ist, dass die Begriffe "analoges Front-End" und "analoge und Leitungsschnittstelle" in dieser Beschreibung austauschbar verwendet werden. Die digitale Schnittstelle 70 enthält ein Konfigurationsregister 71, das ein mit "CONRT" gekennzeichnetes Steuerungsbit 72 speichert. Die DSP-Peripherieeinheiten 69 sind Hardware-Peripherieeinheiten, die ein Fast-Fourier-Transformierungs (FFT)-Modul 73, ein Zirkularecho-Synthese (CES)-Modul 74 und ein Zeitdomänen-Equalizer (TEQ)-Modul 76 enthalten.
Der DSP-Kern 60 weist einen Eingangsanschluss zum Empfangen eines mit "RÜCKSTELLUNG" gekennzeichneten Rückstellsignals auf. Der DSP-Kern 60 ist über drei speziell zugeordnete, mit "PDP", "YDB" und "XDB" gekennzeichnete Busse bidirektional an den Speicher 64 gekoppelt. Ferner ist der DSP-Kern 60 bidirektional an einen mit "PIO_EB" gekennzeichneten Peripheriebus 62 gekoppelt. Der VCXO 66 weist einen Eingangsanschluss zur Verbindung mit einem Kristall auf und empfängt auf diesem ein mit "KRISTALL" gekennzeichnetes Signal. Die HPI 68 kommuniziert über einen mit "STEUERUNGSPORT" gekennzeichneten Port bidirektional mit einem externen Hostprozessor und kommuniziert bidirektional mit der digitalen Schnittstelle 70. Die digitale Schnittstelle 70 kommuniziert über einen mit "INTERLEAVERSPEICHERPORT" gekennzeichneten Port und zusätzlichen mit "DIGITALE PORTS" gekennzeichneten Ports, die liefern oder empfangen, bidirektional mit einem externen Speicher. Der DSP-Kern 60 kommuniziert über den PIO_EB-Bus 62 bidirektional mit der HPI 68, der digitalen Schnittstelle 70, dem FFT-Modul 73, dem CES-Modul 74, dem TEQ-Modul 76 und dem analogen Front-End 78. Das analoge Front-End 78 liefert Informationen über ein mit "TXA PORT" gekennzeichnetes Signal und empfängt Informationen über ein mit "RXA PORT" gekennzeichnetes Signal.
3 veranschaulicht in Form eines Blockdiagramms eine Konfiguration des ADSL-Transceivers 5, wenn er als Zentralamt 10 arbeitet. Wenn als Zentralamt 10 konfiguriert, umfasst der ADSL-Transceiver 5 eine digitale Schnittstelle 70, einen Verstärkungen-Block 80, eine inverse Fast-Fourier-Transformierung (IFFT) 82, eine Clip-Skaliereinrichtung 84, einen Clip-Filter 85, einen zyklischen Vorsatz ("cyclic prefix (CP)")-Addierer 86, einen Hochpassfilter/Droopkorrekturfilter 88, ein analoges Front-End 78, einen Hochpassfilter 92, ein Zirkularecho-Synthese (CES)-Modul 94, einen Addierer 96, einen Addierer 98, ein Zeitdomänen-Equalizer (TEQ)-Modul 100, ein Fast-Fourier-Transformierungs (FFT)-Modul 102, einen Phasendetektor 104 und einen Frequenzdomänen-Equalizer ("frequency domain e qualizer (FEQ)") 106. Ferner umfasst das Zentralamt 10 eine FREC 81, eine IFFT 83 und eine Skaliereinrichtung 87.
Die digitale Schnittstelle 70 ist mit einem Ausgang an den Verstärkungen-Block 80 gekoppelt, um ein mit "AUSGANGS-DATEN" gekennzeichnetes Signal bereitzustellen. Der Verstärkungen-Block 80 ist mit einem Ausgang an die IFFT 82 und den FREC 81 gekoppelt. Die FREC 81 ist mit einem Ausgang an die IFFT 83 gekoppelt. Die IFFT 83 ist mit einem Ausgang an die Skaliereinrichtung 87 gekoppelt. Die Skaliereinrichtung 87 ist mit einem Ausgang an den Addierer 98 gekoppelt. Die IFFT 82 ist mit einem Ausgang an die Clip-Skaliereinrichtung 84 und den Clip-Filter 85 gekoppelt. Die IFFT 82 ist zum Implementieren eines IFFT-Skalierfaktors an die Clip-Skaliereinrichtung 84 gekoppelt. Die Clip-Skaliereinrichtung 84 ist an die Skaliereinrichtung 87 gekoppelt. Ein Ausgang des Clip-Filters 85 ist an den zyklischen Vorsatz-Addierer 86 und das CES-Modul 94 gekoppelt. Der zyklische Vorsatz (CP)-Addierer 86 ist mit einem Ausgang an den Hochpassfilter/Droopkorrekturfilter 88 gekoppelt. Der Hochpassfilter/Droopkorrekturfilter 88 ist mit einem Ausgang an das analoge Front-End 78 gekoppelt. Das analoge Front-End 78 weist einen Eingang zum Empfangen eines mit "RXA PORT" gekennzeichneten Signals, einen Ausgang zum Bereitstellen eines mit "TXA PORT" gekennzeichneten Signals und einen an den Hochpassfilter 92 gekoppelten Ausgang auf. Der Hochpassfilter 92 ist mit einem Ausgang an den Addierer 96 gekoppelt. Das CES-Modul 94 ist mit einem Ausgang an den Addierer 96 gekoppelt. Der Addierer 96 ist mit einem Ausgang an den Addierer 98 gekoppelt. Der Addierer 98 ist mit einem Ausgang an das TEQ/CP-Stripmodul 100 gekoppelt. Das TEQ-Modul 100 ist mit einem Ausgang an das FFT-Modul 102 gekoppelt. Das FFT-Modul 102 ist mit einem Ausgang sowohl an den FEQ 106 als auch an den Phasendetektor 104 gekoppelt. Der Phasendetektor 104 ist mit einem Ausgang an das analoge Front-End 78 gekoppelt. Der FEQ 106 ist mit einem Ausgang an die digitale Schnittstelle 70 gekoppelt und stellt ein mit "EINGANGSDATEN" gekennzeichnetes Signal bereit.
4 veranschaulicht den für den Betrieb als Fernterminal 30 konfigurierten ADSL-Transceiver 5. Das Fernterminal 30 umfasst eine digitale Schnittstelle 70, einen Verstärkungen-Block 120, ein Modul für die inverse Fast-Fourier-Transformierung (IFFT) 122, einen Clippingblock 124, einen CP-Addierer und Hochpassfilter 126, einen Droopkorrekturfilter 128, eine Zirkularecho-Synthese ("circular echo synthesis (CES)")-Schreibung 130, einen FREC 132, ein Zirkularecho-Synthese (CES)-Modul 134, ein analoges Front-End 78, ein Zeitdomänenausgleichs-(TEQ)/Hochpassfilter-Modul 136, einen Hochpassfilter und CP-Stripper 138, einen Addierer 142, ein Fast-Fourier-Transformierungs (FFT)-Modul 140, einen Addierer 144 und einen Frequenzdomänen-Equalizer (FEQ) 146.
Die digitale Schnittstelle 70 ist mit einem Ausgang an den Verstärkungen-Block 120 gekoppelt, um das AUSGANGSDATEN-Signal bereitzustellen. Der Verstärkungen-Block 120 ist mit einem Ausgang an das IFFT-Modul 122 gekoppelt. Das IFFT-Modul 122 ist mit einem Ausgang an den Clippingblock 124 gekoppelt. Der Clippingblock 124 ist mit einem Ausgang an den FREC 132, die CES-Schreibung 130 und den zyklischen Vorsatz (CP)-Addierer und Hochpassfilter 126 gekoppelt. Der CP-Addierer und Hochpassfilter 126 ist mit einem Ausgang an den Droopkorrekturfilter 128 gekoppelt. Der Droopkorrektur filter 128 ist mit einem Ausgang an das analoge Front-End 78 gekoppelt. Das analoge Front-End 78 weist einen Eingang zum Empfangen des RXA PORT-Signals, einen Ausgang zum Bereitstellen des TXA PORT-Signals und einen an das TEQ/Hochpassfiltermodul 136 gekoppelten Ausgang auf. Das TEQ/Hochpassfiltermodul 136 ist mit einem Ausgang an den Hochpassfilter und CP-Stripper 138 gekoppelt. Der Hochpassfilter und CP-Stripper 138 ist mit einem Ausgang an den Addierer 142 gekoppelt. Die CES-Schreibung 130 ist mit einem Ausgang an das CES-Modul 134 gekoppelt. Das CES-Modul 134 ist mit einem Ausgang an den Addierer 142 gekoppelt. Der Addierer 142 ist mit einem Ausgang an das FFT-Modul 140 gekoppelt. Das FFT-Modul 140 ist mit einem Ausgang an den Addierer 144 gekoppelt. Die FREC 132 ist mit einem Ausgang an den Addierer 144 gekoppelt. Der Addierer 144 ist mit einem Ausgang an den FEQ 146 gekoppelt. Der FEQ 146 ist mit einem Ausgang an die digitale Schnittstelle 70 gekoppelt, um ein EINGANGSDATEN-Signal bereitzustellen.
5 veranschaulicht die digitale Schnittstelle 70 ausführlicher. Die digitale Schnittstelle 70 enthält im Allgemeinen eine Konstellationsschaltung 150, eine Sendeschaltung 166, eine Empfangsschaltung 168 und eine Rahmenpufferschaltung 170. Die Konstellationsschaltung 150 enthält ein CONRT-Bit 72, einen Multiplexer 156, einen Multiplexer 154, einen großen Speicher 158, einen kleinen Speicher 160, einen Multiplexer 162 und einen Multiplexer 164. Die Rahmenpufferschaltung 170 umfasst einen Multiplexer 172, einen Multiplexer 174, einen großen Speicher 176, einen kleinen Speicher 178, einen Multiplexer 180 und einen Multiplexer 182.
Das EINGANGSDATEN Signal wird an einen ersten Eingang des Multiplexers 156 und an einen ersten Eingang des Multiplexers 154 geliefert. Ein Ausgang der Sendeschaltung 166 ist an einen zweiten Eingang von jedem der Multiplexer 154 und 156 gekoppelt. Das CONRT-Bit 72 ist an einen Freigabeeingang des Multiplexers 154, des Multiplexers 156, des Multiplexers 162, des Multiplexers 164, des Multiplexers 172, des Multiplexers 174, des Multiplexers 180 und des Multiplexers 182 gekoppelt. Ein Ausgang des Multiplexers 156 ist an den kleinen Speicher 160 gekoppelt. Ein Ausgang des kleinen Speichers 160 ist an einen ersten Eingang von jedem der Multiplexer 162 und 164 gekoppelt. Ein Ausgang des Multiplexers 154 ist an den großen Speicher 158 gekoppelt. Der große Speicher 158 ist mit einem Ausgang an einen zweiten Eingang von jedem der Multiplexer 162 und 164 gekoppelt. Ein Ausgang des Multiplexers 162 stellt das AUSGANGSDATEN-Signal bereit. Ein Ausgang des Multiplexers 164 ist an die Empfangsschaltung 168 gekoppelt. Die Empfangsschaltung 168 ist an einen ersten Eingang von jedem der Multiplexer 172 und 174 gekoppelt. Ein RAHMENEINGANG-Signal wird an einen zweiten Eingang von jedem der Multiplexer 172 und 174 geliefert. Ein Ausgang des Multiplexers 172 ist an den kleinen Speicher 178 gekoppelt. Ein Ausgang des Multiplexers 174 ist an den großen Speicher 176 gekoppelt. Ein Ausgang des kleinen Speichers 178 ist an einen ersten Eingang von jedem der Multiplexer 180 und 182 gekoppelt. Ein Ausgang des großen Speichers 176 ist an einen zweiten Eingang von jedem der Multiplexer 180 und 182 gekoppelt. Der Ausgang des Multiplexers 182 ist an die Sendeschaltung 166 gekoppelt. Ein Ausgang des Multiplexers 180 stellt ein RAHMENAUSGANG-Signal bereit.
6 veranschaulicht das Zirkularecho-Synthese (CES)-Modul 74 ausführlicher. Das CES-Modul 74 enthält einen Koeffizientenspeicher 200, einen Parameterregister-Bereich 202, ein Befehls- und Status-Register 204, eine Decodier- und Steuerungs-Schaltung 206, einen Gegenwartsdatenpuffer 208, einen Subtrahierer 210, einen Substraktionstermepuffer 212, einen Vergangenheitsdatenpuffer 214, eine Prozesssteuerungsschaltung 216, eine Multiplizier- und Akkumulier ("multiply and accumulate (MAC)")-Schaltung 218 und einen Ausgangsdatenpuffer 220.
Der PIO_EB-Bus 62 ist an den Koeffizientenspeicher 200, den Parameterregister-Bereich 202, das Befehls- und Status-Register 204, die Decodier- und Steuerungs-Schaltung 206, den Gegenwartsdatenpuffer 208 und den Ausgangsdatenpuffer 220 gekoppelt. Der Koeffizientenspeicher 200 ist mit einem Ausgang an die MAC 218 gekoppelt. Die Decodier- und Steuerungsschaltung 206 ist mit einem Ausgang an jeden von dem Koeffizientenspeicher 200, dem Parameterregister-Bereich 202, dem Befehls- und Status-Register 204, dem Gegenwartsdatenpuffer 208 und dem Ausgangsdatenpuffer 220 gekoppelt. Der Parameterregister-Bereich 202 ist mit einem Ausgang an die Prozesssteuerungsschaltung 216 gekoppelt. Das Befehls- und Status-Register 204 ist mit einem Ausgang an die Prozesssteuerungsschaltung 216 gekoppelt. Die Decodier- und Steuerungsschaltung 206 ist mit einem Ausgang an die Prozesssteuerungsschaltung 216 gekoppelt. Die Prozesssteuerungsschaltung 216 ist mit einem Ausgang an den Gegenwartsdatenpuffer 208 gekoppelt. Der Gegenwartsdatenpuffer 208 ist mit einem Ausgang an den Vergangenheitsdatenpuffer 214 und den Subtrahierer 210 gekoppelt. Der Subtrahierer 210 ist mit einem Ausgang an den Subtraktionstermepuffer 212 gekoppelt. Die Prozesssteuerungsschaltung 216 ist mit einem Ausgang an den Subtraktionstermepuffer 212 und den Vergangenheitsdatenpuffer 214 gekoppelt. Der Subtraktionstermepuffer 212 ist mit einem Ausgang an die MAC 218 gekoppelt und mit einem Ausgang an den Ausgangsdatenpuffer 220 gekoppelt. Die Prozesssteuerungsschaltung 216 ist mit einem Ausgang an die MAC 218 gekoppelt. Die MAC 218 ist an den Ausgangsdatenpuffer 220 gekoppelt. Die Prozesssteuerungsschaltung 216 ist mit einem Ausgang an den Ausgangsdatenpuffer 220 gekoppelt.
7 veranschaulicht das Fast-Fourier-Transformierungs (FFT)-Modul 73 ausführlicher. Das FFT-Modul 73 umfasst eine Registerdecodierschaltung 300, ein Befehls- und Status-Register 302, eine FFT-Steuerungsschaltung 304, ein EIN-Register 306, eine Transformierungsmaschine 308 und ein AUS-Register 310. Der PIO_EB-Bus 62 ist an die Registerdecodierschaltung 300, das Befehls- und Status-Register 302, das EIN-Register 306 und das AUS-Register 310 gekoppelt. Die Registerdecodierschaltung 300 ist mit einem Ausgang an das Befehls- und Status-Register 302, die FFT-Steuerungsschaltung 304, das EIN-Register 306 und das AUS-Register 310 gekoppelt. Eine Mehrzahl von Ausgängen der FFT-Steuerungsschaltung 304 ist an den PIO_EB-Bus 62 gekoppelt. Das EIN-Register 306 ist mit einem Ausgang an die Transformierungsmaschine 308 gekoppelt. Die FFT-Steuerungsschaltung 304 ist mit einem Ausgang an das AUS-Register 310 und die Transformierungsmaschine 308 gekoppelt. Die Transformierungsmaschine 308 ist mit einem Ausgang an das AUS-Register 310 gekoppelt.
8 veranschaulicht das Zeitdomänen-Ausgleichs (TEQ)-Modul 76 ausführlicher. Das TEQ-Modul 76 umfasst ein Koeffizientenregister 400, ein Eingaberegister 402, einen Tapkoeffizientenspeicher 404, einen Multiplexer (MUX) 406, einen Empfangsabtastspeicher 408, eine Multiplizier-Akkumulier (MAC)-Schaltung 410, eine Prozesssteuerungsschaltung 412, eine Decodier- und Steuerungs-Schaltung 414, ein Ausgaberegister 416 und ein Befehls- und Status-Register 418. Der PIO_EB-Bus 62 ist an jede(n) von dem Koeffizientenregister 400, dem Eingaberegister 402, der Decodier- und Steuerungs-Schaltung 414, dem Ausgaberegister 416 und dem Befehls- und Status-Register 418 gekoppelt. Das Koeffizientenregister 400 ist mit einem Ausgang an den Tapkoeffizientenspeicher 404 gekoppelt. Der Tapkoeffizientenspeicher 404 ist mit einem Ausgang an einen ersten Eingang der MAC 410 gekoppelt. Die Decodier- und Steuerungs-Schaltung 414 ist mit Ausgängen an das Koeffizientenregister 400, das Eingaberegister 402, die Prozesssteuerungsschaltung 412, das Ausgaberegister 416 und das Befehls- und Status-Register 418 gekoppelt. Das Eingaberegister 402 ist an den MUX 406 gekoppelt. Die Prozesssteuerungsschaltung 412 ist mit einem Ausgang an die MAC 410 gekoppelt. Das Befehls- und Status-Register 418 ist mit einem Ausgang an den MUX 406 und an das Ausgaberegister 416 gekoppelt. Die MAC 410 ist mit einem Ausgang an den MUX 406 gekoppelt. Der MUX 406 ist mit einem Ausgang an den Empfangsabtastspeicher 408 gekoppelt. Der Empfangsabtastspeicher 408 ist mit einem Ausgang an einen zweiten Eingang der MAC 410 gekoppelt.
9 veranschaulicht in Form eines Blockdiagramms das analoge Front-End 78 von 2. Das analoge Front-End 78 enthält ein Register 504, einen Interpolationsfilter 500, einen Modulator 502, einen Digital/Analog-Wandler ("digital-to-analog converter (DAC)") 506, einen analogen Glättungsfilter 507, einen Treiber 508, einen programmierbaren Equalizer ("programmable equalizer (PEQ)") 514, einen Analog/Digital-Wandler ("analog-to-digital converter (ADC)") 512, einen Dezimationsfilter 513, ein Register 510, einen spannungsgesteuerten Oszillator (VCXO) 518, einen Taktblock 516 und ein Register 520. Außerdem ist das analoge Front-End 78 an eine externe Schaltung gekoppelt, die einen mit "TXLD" gekennzeichneten externen Leitungstreiber 604, eine Hypridschaltung 606, ein Dämpfungsglied 602, einen Kristall 600, einen Induktorkondensator-Hochpass (inductor capacitor high pass (LC HP)")-Filter 608 und einen POTS-Splitter 620 umfasst.
Der PIO_EB-Bus 62 ist an die Register 504, 510 und 520 gekoppelt. Der PIO_EB-Bus 62 ist auch an das Steuerungsregister 522 gekoppelt. Das Register 504 ist mit einem Ausgang an den Interpolationsfilter 500 gekoppelt. Der Interpolationsfilter 500 ist mit einem Ausgang an den Modulator 502 gekoppelt. Der Modulator 502 ist mit einem Ausgang an den DAC 506 gekoppelt. Der DAC 506 ist mit einem Ausgang an den analogen Glättungsfilter 507 gekoppelt. Der analoge Glättungsfilter 507 ist mit einem Ausgang an den Treiber 508 gekoppelt. Der Treiber 508 ist mit einem Ausgang an den TXLD 604 gekoppelt. Der TXLD 604 ist mit einem Ausgang an die Hybridschaltung 606 gekoppelt. Die Hybridschaltung 606 ist bidirektional an den LP HP-Filter 608 gekoppelt. Der LP HP-Filter 608 ist bidirektional an den POTS-Splitter 620 gekoppelt. Die Hybridschaltung 606 ist ferner mit einem Ausgang an das Dämpfungsglied 602 gekoppelt. Das Dämpfungsglied 602 ist mit einem Ausgang an den PEQ 514 des AFE 78 gekoppelt. Der PEQ 514 ist mit einem Ausgang an den ADC 512 gekoppelt. Der ADC 512 ist mit einem Ausgang an den Dezima tionsfilter 513 gekoppelt. Der Dezimationsfilter 513 ist mit einem Ausgang an das Register 510 gekoppelt. Das Steuerungsregister 522 ist mit einem Ausgang an das VCXO-Register 520 und an den Taktblock 516 gekoppelt. Das VCXO-Register 520 ist mit einem Ausgang an den VCXO 518 gekoppelt. Der VCXO 518 ist an den Taktblock 516 und an den Kristall 600 gekoppelt. Der Taktblock 516 weist Ausgänge zum Bereitstellen von Takten an analoge und digitale Komponenten auf, wobei die Takte als "ANALOGE TAKTE" bzw. "DIGITALE TAKTE" gekennzeichnet sind.
Beschreibung des Betriebes
Mit Bezugnahme auf 1 veranschaulicht das ADSL-System 1 die für jedes von dem Zentralamt 10 und dem Fernterminal 30 erforderliche Konfiguration. Wenn, wie früher erwähnt, das Zentralamt 10 Daten verarbeitet, die in seinem Sendepfad bei einer hohen Rate gesendet wurden, dann verarbeitet das Fernterminal 30 in seinem Empfangspfad die Daten bei einer hohen Rate. Wenn das Fernterminal 30 Daten verarbeitet, die in seinem Sendepfad mit einer langsamen Rate gesendet wurden, dann verarbeitet das Zentralamt 10 auf ähnliche Weise die Daten in seinem Empfangspfad mit einer langsamen Rate. Da die in der Hardware implementierten Funktionen typischerweise schneller als die in der Software implementierten ausgeführt werden, implementiert das Zentralamt 10 für eine optimale Geschwindigkeit ausgewählte Funktionen in seinem Sendepfad in der Hardware, wenn es Daten bei einer hohen Rate sendet. Auf ähnliche Weise wird das Fernterminal 30 Funktionen in seinem Empfangspfad in der Hardware implementieren, wenn es Daten empfängt, die bei einer hohen Datenrate gesendet wurden. Wenn das Fernterminal 30 Daten bei einer langsameren Rate sendet, können die in dem Sendepfad auszuführenden Funktionen in der Software implementiert werden. Ebenso kann das Zentralamt 10 Funktionen in seinem Empfangspfad in der Software implementieren, wenn durch das Fernterminal 30 Daten bei einer langsameren Datenrate bereitgestellt werden. Die Verwendung von Hardwarefunktionen auf Datenpfaden, die höhere Datentransferraten aufweisen und von Softwarefunktionen auf Datenpfaden, die langsamere Datentransferraten aufweisen, wird in 1 veranschaulicht. In dieser wird die gewünschte Implementierung des Zentralamtes 10 und des Fernterminals 30 veranschaulicht.
Gemäß der vorliegenden Erfindung stellt ein einzelner ADSL-Transceiver 5 eine flexible und konfigurierbare Schaltung bereit, die so programmiert werden kann, dass sie entweder als Zentralamt 10 oder als Fernterminal 30 funktionieren kann (wie in 1 illustriert). Der ADSL-Transceiver 5 stellt Hardware-Verarbeitungsressourcen bereit, deren Eingänge und Ausgänge durch einen Anwender wahlweise konfiguriert werden können, um entweder das Zentralamt 10 oder das Fernterminal 30 auf eine wirksame Weise zu implementieren. Anders ausgedrückt, der ADSL-Transceiver 5 kann wahlweise entweder als Zentralamt 10 oder als Fernterminal 30 konfiguriert werden und muss nicht ausschließlich das eine oder das andere sein. Diese Selektivität lässt zu, dass eine einzelne integrierte Schaltung sowohl für eine Zentralamts (ZA)- als auch für eine Fernterminal-(FT)-Ausrüstung konstruiert und hergestellt wird.
2 veranschaulicht den ADSL-Transceiver 5 ausführlicher. Der DSP-Kern 60 greift über den PIO_EB-Bus 62 auf jedes aus einer Mehrzahl von Transceiver-Peripheriemodulen zu. Die Mehrzahl von Peripheriemodulen enthält eine Hostprozessor-Schnittstelle (HPI) 68, eine digitale Schnittstelle 70, ein FFT-Modul 73, ein CES-Modul 74, ein TEQ-Modul 76 und ein analoges Front-End 78. Zu beachten ist, dass Peripherieeinheiten mit zusätzlicher Funktionalität bei Bedarf hinzugefügt werden können und die vorliegende Erfindung nicht auf die hierin dargelegten bestimmten Peripheriemodule beschränkt ist. Der DSP-Kern 60 greift mittels eines Standard-Lese-/Schreib-Betriebs oder mittels eines von sechs programmierbaren DMA-Kanälen auf jedes Peripheriemodul zu. Die DMA-Kanäle können wahlweise programmiert werden, um auf jedes aus der Mehrzahl von Peripheriemodulen in unterschiedlicher Reihenfolge zuzugreifen, wie es durch die Konfiguration des ADSL-Transceivers 5 als Zentralamt 10 oder als Fernterminal 30 erforderlich ist. Die HPI 68 gestattet einem externen Anwender Befehle zum Konfigurieren des Transceivers 5 entweder als Zentralamt 10 oder als Fernterminal 30 zu erteilen. Sobald der Anwender den ADSL-Transceiver 5 konfiguriert hat, um entweder als Zentralamt 10 oder als Fernterminal 30 zu funktionieren, wählt der DSP-Kern 60 über den Programmdatenbus (PDB) die entsprechende Firmware zum Ausführen der gewünschten Funktion aus dem Speicher 64 aus.
Die Art und Weise mit der der Transceiver 5 als ZA oder als FT ausgewählt wird, kann durch den Anwender mittels der HPI 68 eingestellt werden oder kann über das verdrillte Doppelleitungssignal 15 automatisch konfiguriert werden. Um den Transceiver 5 neu zu konfigurieren, um entweder als ZA oder als FT zu funktionieren, muss ein Steuerungssignal zu jedem betroffenen Modul gesteuert werden. In der veran schaulichten Ausführungsform weist jedes betroffene Modul ein Konfigurationsregister auf, das das Steuerungsbit für dieses Modul speichert. In anderen Ausführungsformen kann jedoch der Transceiver ein globales Konfigurationsregister, das das gleiche Steuerungssignal an jedes betroffene Modul liefert, oder andere angemessene Mittel, wie einen speziell zugeordneten Pin, aufweisen. Als Beispiel veranschaulicht 2 das Konfigurationsregister 71 der digitalen Schnittstelle 70. Das Konfigurationsregister 71 speichert das CONRT-Steuerungsbit, das, wenn es auf eine binäre Eins eingestellt wird, anzeigt, dass die digitale Schnittstelle 70 in einer Zentralamts-Ausrüstung funktionieren soll und das, wenn es auf eine binäre Null eingestellt wird, anzeigt, dass die digitale Schnittstelle 70 in einer Fernterminal-Ausrüstung funktionieren soll.
Es wird angenommen, dass der externe Anwender den ADSL-Transceiver 5 als Zentralamt 10 zu konfigurieren wünscht. 3 veranschaulicht diese Konfiguration ausführlicher. Zu beachten ist, dass in 3 alle schattierten Blöcke als Hardware implementiert sind und alle unschattierten Blöcke als Firmware implementiert sind. Wie früher erwähnt, ist die Firmware in dem Speicher 64 gespeichert. Die digitale Schnittstelle 70 empfängt über die Mehrzahl digitaler Ports eine Mehrzahl serieller digitaler Datenströme. Die digitale Schnittstelle 70 stellt jene Funktionen bereit, die für die Datenbeförderung verantwortlich sind. Die digitalen Daten können auf irgendeiner aus der Mehrzahl programmierbarer Trägerkanäle befördert werden. Die Mehrzahl programmierbarer Trägerkanäle wird in einem Datenpuffer gemultiplext, wo sie in einen entsprechenden aus der Mehrzahl programmierbarer Trägerkanäle synchro nisiert wird, wie in dem ADSL-Standard festgelegt. Die gerahmten Daten werden dann verschiedenen Operationen unterzogen. Die aus diesen Operationen resultierenden Daten werden als eine Mehrzahl komplexer, DMT-Töne darstellender Zahlen an einen Konstellationsausgabepuffer (hierin nicht ausführlich gezeigt) geliefert. Die komplexen Zahlen werden anschließend über das AUSGANGSDATEN-Signal übertragen.
Das AUSGANGSDATEN-Signal wird an den Verstärkungen-Block 80 geliefert. Der Verstärkungen-Block 80 stellt Firmware dar, die die über das AUSGANGSDATEN Signal übertragenen Datenwerte mit einem errechneten Verstärkungswert multipliziert, wobei der Verstärkungswert früher als das Produkt von drei getrennten Werten berechnet wurde. Ein zum Erzeugen des errechneten verstärkungswertes verwendeter erster Wert ist eine konstellationsnormalisierende Konstante, die eine Mehrzahl von Konstellationen skaliert, so dass sie alle die gleiche durchschnittliche Energie aufweisen. Ein zweiter Wert ist eine Feineinstellungsverstärkung, die während der Initialisierung als Teil eines Bitladealgorithmus berechnet wird. Ein dritter Wert ist eine Equalizerverstärkung, die die Träger des ADSL-Transceivers 5 angemessen skaliert, um die Welligkeit in einem analogen Durchlassband zu lösen. Die konstellationsnormalisierende Konstante und die Equalizerverstärkung sind vor dem Beginn der Initialisierung bekannt, und das Produkt von diesen wird immer verwendet. Die Feineinstellungsverstärkung wird in den Verstärkungswert eingeschlossen, sobald die Dauerzustandsübertragung begonnen hat und wird nur dann verändert, wenn ein Bit-Swapping-Betrieb stattfindet.
Der Verstärkungen-Block 80 liefert die eingestellten Daten über einen DMA-Kanal des DSP-Kerns 60 an die IFFT 82. Die IFFT 82 entspricht dem als inverse Fast-Fourier-Transformierung konfigurierten FFT-Modul 73 von 2. Anschließend wandelt die IFFT 82 die eingestellten Datenwerte von einer Frequenzdomäne in eine Zeitdomäne um. Zusammen stellen die Clip-Skaliereinrichtung 84 und der Clipfilter 85 die zum Verhindern des Überlaufs in anschließenden Betrieben benötigte Begrenzung der Eingangsdatenwerte bereit. Zu beachten ist, dass der Clip-Skaliereinrichtung 84 zum Errechnen des Clipskalenwertes ein IFFT-Skalier-faktor zur Verfügung gestellt werden muss. Der zyklische Vorsatzaddierer 86 addiert einen zyklischen Vorsatz zu dem Rahmen der Daten, an denen gegenwärtig gearbeitet wird. Der zyklische Vorsatz enthält die letzten 32 Abtastwerte des Rahmens, wobei der zyklische Vorsatz kopiert und an den Anfang desselben Rahmens gestellt wird. Der daraus resultierende Rahmen wird in dem Speicher 64 des ADSL-Transceivers 5 gespeichert.
Von dem zyklischen Vorsatz (CP)-Addierer 86 wird der resultierende Rahmen an den Hochpassfilter/Droopkorrekturfilter 88 geliefert. Da der ADSL-Transceiver 5 als Zentralamt funktioniert, wird die Funktion des Hochpassfilters/Droopkorrekturfilters 88 durch das TEQ-Modul 76 von 2 implementiert, das die Daten über den DMA empfängt und unter Verwendung eines Biquadfilters einen Hochpassfilter-Betrieb sowie eine Droopkorrektur unter Verwendung eines FIR-Filters ausführt. Anschließend wird das TEQ-Modul 76 in Verbindung mit 8, nachstehend, ausführlicher beschrieben.
Der Hochpassfilter/Droopkorrekturfilter 88 liefert eine Ausgabe an das analoge Front-End 78. Dies wird über einen dritten DMA-Kanal des DSP-Kerns 60 erzielt, der die Er gebnisse der durch das TEQ-Modul 76 durchgeführten Betriebe zu dem analogen Front-End 78 bewegt, das einen Filterungs- und einen Digital/Analog-Umwandlungs-Betrieb durchführt, um über den TXA-Port ein analoges Signal bereitzustellen. Zu beachten ist, dass, wenn der ADSL-Transceiver 5 als Zentralamt 10 konfiguriert ist, der ADSL-Standard es erfordert, dass der Transceiver 5 Daten bei einer höheren Rate an den Fernterminal sendet, als das Fernterminal Daten an das Zentralamt zurücksendet. Da die Daten bei der höheren Rate gesendet werden, ist des Weiteren zu beachten, dass, wo erforderlich, die in dem Sendepfad des Zentralamtes 10 auszuführenden Funktionen als Hardware implementiert werden (wie durch die schattierten Kästchen angezeigt).
Das analoge Front-End 78 empfängt das analoge RXA PORT-Signal. Dieses analoge Signal wird durch einen Analog/Digital-Wandler ungewandelt, und das daraus resultierende, digitale Signal wird über einen vierten DMA-Kanal an den Speicher 64 übertragen. Im Anschluss daran, implementiert der Transceiver 5 die restlichen Funktionen des Zentralamtes 10 in der in dem Speicher 64 residierenden Firmware. Zuerst wird unter Verwendung der Firmware ein Betrieb des Hochpassfilters 92 durchgeführt. Als Nächstes behandelt der Addierer 96 ein resultierendes Signal für einen anschließenden Echolöschungsbetrieb vor. Dann beseitigt der Addierer 98 ein Echo aus dem vorbehandelten Signal. Anschließend führt das TEQ/CP-Stripmodul 100 einen Zeitdomänenausgleich durch, der das Ansprechverhalten des Kanals verkürzt, und beseitigt den zyklischen Vorsatz. Dann führt das FFT-Modul 102 eine Umsetzung des durch das TEQ-Modul 100 gelieferten Signals von der Zeitdomäne in die Frequenzdomäne durch. Anschließend führt der FEQ 106 auf dem resul tierenden Signal eine Frequenzentzerrung durch, um das EINGANGSDATEN-Signal zu erzeugen. Der FEQ 106 wird implementiert, um jegliche Größenordnungs- und Phasen-Verzerrung zu lösen, die das Signal in dem Kanal möglicherweise erlitten hat. Die digitale Schnittstelle 70 stellt die digitalen Daten von dem EINGANGSDATEN-Signal wieder her, an denen weiterhin gearbeitet wird, um Daten in einem gerahmten Format bereitzustellen. Anschließend werden die gerahmten Daten demultiplext und an jede aus der Mehrzahl von durch die Mehrzahl digitaler Ports bereitgestellten seriellen, digitalen Datenausgaben geliefert.
Der Transceiver 5 implementiert ferner ein Konzept für die Echolöschung. Die FREC 81 empfängt die durch den Verstärkungen-Block 80 bereitgestellten, eingestellten Daten und erzeugt eine Schätzung des Echos in der Frequenzdomäne. Anschließend wandelt die IFFT 83 die Schätzung von der Frequenzdomäne in die Zeitdomäne um. Dann skaliert die Skaliereinrichtung 87 die Zeitdomänenschätzung des Echos so, dass sie zu der in dem Sendepfad vorgenommenen Skalierung passt. Die Skaliereinrichtung 87 stellt einen geschätzten Echowert bereit. Das CES-Modul 94 empfängt über einen der DMA-Kanäle des DSP 60 Daten von dem Clipfilter 85. Das CES-Modul 94 entspricht dem CES-Modul 74 von 2. Das CES-Modul 94 beseitigt die Auswirkung der Störung in dem Echosignal. Anschließend wird der durch das CES-Modul 94 erzeugte Löschungswert von einem durch den Hochpassfilter 92 bereitgestellten, gefilterten Empfangssignal subtrahiert. Der durch die Skaliereinrichtung 87 bereitgestellte geschätzte Echowert wird dann unter Verwendung des Addierers 98 subtrahiert.
Ferner wird ein durch das FFT-Modul 102 erzeugtes Signal an den Phasendetektor 104 geliefert. Der Phasendetektor 104 leitet aus einem Pilotton des Empfangssignals Timinginformationen ab. Dann werden diese Informationen dazu verwendet, einen Abtasttakt des Analog/Digital- und des Digital/Analog-Wandlers in dem analogen Front-End 78 zu sperren.
4 veranschaulicht den für den Betrieb als Fernterminal 30 konfigurierten ADSL-Transceiver 5. Bei Betrieb als Fernterminal 30 stellt die digitale Schnittstelle 70 jene Funktionen bereit, die für die Datenbeförderung verantwortlich sind. Die digitalen Daten können auf irgendeinem aus der Mehrzahl programmierbarer Trägerkanäle befördert werden. Die durch die Mehrzahl programmierbarer Trägerkanäle gelieferten Datenwerte werden in einem Datenpuffer zusammengebündelt und dann in Datenübertragungsrahmen synchronisiert, die dem ADSL-Standard entsprechen. Die gerahmten Daten werden dann verschiedenen Operationen unterzogen. Die aus diesen Operationen resultierenden Daten werden als DMT-Töne darstellende, komplexe Zahlen in einem Konstellations-Ausgabepuffer bereitgestellt. Anschließend werden die komplexen Zahlen an den Verstärkungen-Block 120 geliefert.
Der Verstärkungen-Block 120 implementiert eine Funktion, die ähnlich zu der des Verstärkungen-Blocks 80 von 3 ist. Im Besonderen stellt der Verstärkungen-Block 120 die durch die AUSGANGSDATEN bereitgestellten komplexen Zahlen ein, um eine Mehrzahl eingestellter Verstärkungswerte zu erzeugen. Die eingestellten Verstärkungswerte werden an das IFFT-Modul 122 geliefert. Zu beachten ist, dass das IFFT-Modul 122 in der Firmware implementiert wird, wohingegen die IFFT 82 von 3 in der Hardware implementiert wird. Das IFFT-Modul 122 wird in der Firmware implementiert, weil, wenn der ADSL-Transceiver 5 als Fernterminal 30 funktioniert, die Datenrate, mit der er Informationen senden muss, ausreichend langsam ist, um die Transferfunktion in der Software zu implementieren. Das IFFT-Modul 122 wandelt die eingestellten Verstärkungswerte von der Frequenzdomäne in die Zeitdomäne um.
Anschließend werden die umgewandelten Werte an den Clippingblock 124 geliefert. Der Clippingblock 124 begrenzt den Ausgangswert zum Verhindern des Überlaufs in anschließenden Operationen. Die begrenzten Werte werden dann an den CP-Addierer und Hochpassfilter 126 geliefert und mit einem zyklischen Vorsatz (CP) vorangestellt und, anders als der Hochpassfilter/Droopkorrekturfilter 88 von 3, wird der Hochpassfilter 126 in der Firmware implementiert. Wiederum wird der Hochpassfilter 126 anstatt in der Hardware in der Firmware implementiert, weil die durch den Fernterminal 30 geforderte Datenübertragungsrate ausreichend langsam ist, um die Verwendung der Firmware zu ermöglichen. Die durch den Hochpassfilter 126 bereitgestellten gefilterten Werte werden anschließend an den Droopkorrekturfilter 128 geliefert. Wie bei dem Hochpassfilter 126 wird der Droopkorrekturfilter 128 anstatt als Hardware als Firmware implementiert, weil eine langsamere Datenübertragungsrate verwendet wird. Anschließend liefert der Droopkorrekturfilter 128 die berichtigten, gefilterten Werte über einen ersten DMA-Kanal des DSP-Kerns 60 an das analoge Front-End 78. Das analoge Front-End 78 führt eine Filterungsoperation und eine Digital/Analog-Umwandlungsoperation durch, um über den TXA PORT ein analoges Signal bereitzustellen.
Ein analoges Signal wird über einen RXA PORT an das analoge Front-End 78 geliefert. Anschließend führt das analoge Front-End 78 eine Analog/Digital-Umwandlung durch und liefert über einen zweiten DMA-Kanal des DSP-Kerns 60 ein digitales Signal an das TEQ/Hochpassfilter-Modul 136. Das TEQ/Hochpassfilter-Modul 136 entspricht dem TEQ-Modul 76 von 2. Das TEQ/Hochpassfilter-Modul 136 führt eine Zeitdomänen-Ausgleichsfunktion durch, um ein Kanal-Ansprechverhalten des digitalen Eingangssignals zu verkürzen. Ferner führt das TEQ/Hochpassfilter-Modul 136 eine Hochpassfilter-Funktion durch. Zu beachten ist, dass das TEQ/Hochpassfilter-Modul 136 und die in diesem implementierte Hochpassfilter-Funktion in der Hardware implementiert sind, da sie sich in dem Empfangspfad des Fernterminals 30 befinden. Wie früher erörtert, ist es erforderlich, dass der Empfangspfad des Fernterminals 30 die Daten bei der höhsten Datenübertragungsrate empfängt.
Ein Ausgang des TEQ/Hochpassfilter-Moduls 136 wird über einen dritten DMA-Kanal des DSP-Kerns 60 an den DSP-Kern 60 geliefert. Der DSP-Kern 60 führt in dem Hochpassfilter 138 eine zweite Hochpassfilter-Funktion durch und speichert ein Ergebnis in dem Speicher 64. Der Hochpassfilter 138 wird in der Firmware implementiert. Der Ausgang des Hochpassfilters 138 wird von dem zyklischen Vorsatz (CP) gestrippt ("stripped") und dem Addierer 142 zur Verfügung gestellt. Ein Ergebnis des Addierers 142 wird an das FFT-Modul 140 geliefert. Das FFT-Modul 140 führt eine Zeitdomänen/Frequenzdomänen-Umwandlung in der Hardware durch. Zu beachten ist, dass das FFT-Modul 140 dem FFT-Modul 73 von 2 entspricht. Ein Ergebnis des durch das FFT-Modul 140 durchgeführten Betriebs wird über einen vierten DMA-Kanal des DSP-Kerns 60 an den Addierer 144 geliefert. Eine Ausgabe des Addierers 144 wird an den FEQ 146 geliefert, der jegliche Größenordnungs- und Phasen-Verzerrung berichtigt, die das Signal in dem Kanal möglicherweise erlitten hat. Dann wird die Ausgabe des FEQ 146 an die digitale Schnittstelle 70 gesendet. Die digitale Schnittstelle 70 arbeitet an den Eingangsdaten und liefert sie an einen Rahmenpuffer. Die Daten in dem Rahmenpuffer werden dann in die durch die Mehrzahl digitaler Ports bereitgestellte Mehrzahl digitaler Datenströme demultiplext.
Wie bei dem Zentralamt 10 implementiert das Fernterminal 30 ein Echolöschungskonzept. Zur Implementierung dieses Konzeptes wird ein Ausgang des Clippingblocks 124 zu der Frequenzdomäne umgewandelt, und die FREC 132 erzeugt in Abhängigkeit von dieser eine Echoschätzung. Außerdem liefert die CES-Schreibung 130 die von dem Speicher 64 übertragenen Daten an das CES-Modul 134. Wiederum ist zu beachten, dass das CES-Modul 134 dem CES-Modul 74 von 2 entspricht. In dem CES-Modul 134 wird ein Löschungssignal für das Beseitigen der Auswirkungen der Störung von dem Echo in dem Empfangssignal errechnet. Anschließend wird das Löschungssignal unter Verwendung des Addierers 142 von dem Empfangssignal subtrahiert. Außerdem wird der geschätzte Echowert unter Verwendung des Addierers 144 von dem durch das FFT-Modul 140 bereitgestellten, gefilterten und demodulierten Wert subtrahiert.
Beschreibung der Peripheriemodule
Die digitale Schnittstelle 70 wird in 5 ausführlicher veranschaulicht. Während des Betriebs wird ein An wender das CONRT Bit 72 schreiben, um anzuzeigen, ob der ADSL-Transceiver 5 als Zentralamt oder als Fernterminal funktionieren soll. Falls der ADSL-Transceiver 5 als Zentralamt funktionieren soll, wird das CONRT Bit 72 auf einen logischen Pegel 1 eingestellt. Wenn das CONRT Bit 72 auf einen logischen Pegel 1 eingestellt ist, werden die über das Rahmeneingangssignal übertragenen Daten an den Multiplexer 172 und den Multiplexer 174 geliefert. Der Multiplexer 172 wird die Informationen nicht an den kleinen Speicher 178 weiterleiten. Jedoch wird der Multiplexer 174 die Informationen an den großen Speicher 176 weiterleiten. Anschließend wird der große Speicher 176 einen entsprechenden Datenwert an jeden der Multiplexer 180 und 182 liefern. Das CONRT Bit wiederum gibt wahlweise die Multiplexer 180 und 182 frei. Wenn derart freigegeben, liefert der Multiplexer 182 die durch den großen Speicher 176 Daten an die Sendeschaltung 166. Jedoch gibt der Multiplexer 180 keinerlei Daten aus. Die Sendeschaltung 166 leitet die Daten an jeden der Multiplexer 154 und 156 weiter. An der Stelle gibt das CONRT Bit wahlweise jeden der Multiplexer 154 und 156 zum Liefern von Daten an den großen Speicher 158 bzw. den kleinen Speicher 160 frei. Da sich das CONRT Bit auf einem logischen Pegel 1 befindet, liefert der Multiplexer 154 die Zugriffsinformationen an den großen Speicher 158. Anschließend stellt der Multiplexer 162 die Datenausgabe von dem großen Speicher 158 als Ausgangsdatensignal bereit. Somit wird veranschaulicht, dass, wenn die digitale Schnittstelle 70 durch das CONRT Bit 72 für den Zentralamtsbetrieb konfiguriert wird, große Puffer, der große Speicher 158 und der große Speicher 176 entlang des Sendepfads verwendet werden, wobei der Sendepfad der Weg von RAHMENEINGANG zu AUSGANGS DATEN ist, da es erforderlich sein wird, dass der ADSL-Transceiver 5 Daten bei einer höheren Übertragungsrate bereitstellt und deshalb ausreichend viele Daten gepuffert werden müssen, um das Ausgangsdatensignal bei der erforderlichen Übertragungsrate ohne Wartezeit bereitzustellen. Wenn ferner der ADSL-Transceiver für den Betrieb als Zentralamt konfiguriert ist, werden die Eingangsdaten bei einer langsameren Datenrate bereitgestellt. Deshalb sind lediglich kleine Pufferspeicher erforderlich und in dem Empfangspfad der digitalen Schnittstelle, der der Weg von EINGANGSDATEN zu RAHMENAUSGANG der vorliegenden Erfindung ist, implementiert. Zu beachten ist, dass, während die digitale Schnittstelle 70 direkt auf das CONRT Bit zugreift, ein unterschiedliches oder Spiegelsteuerungsregister in einer Peripherieeinheit residieren kann, um das Zugreifen auf ein Register über den Systembus zu vermeiden.
6 veranschaulicht in Form eines Blockdiagramms das Zirkularecho-Synthese (CES)-Modul 74 des ADSL-Transceivers 5 von 2. Das CES-Modul 74 führt die Zeitdomänen-Echolöschung des ADSL-Transceivers 5 durch. Das CES-Modul 74 beseitigt die Auswirkungen der Intersymbolstörung von den Echosymbolen und bewirkt, dass die Echosymbole wie eine kreisförmige Faltung des gesendeten Symbols und des Echokanalansprechverhaltens aussehen. Das Erzeugen der kreisförmigen Faltung ist notwendig, um ein weiteres Löschen des Frequenzdomänenechos zuzulassen, um das Echo mit einer einfachen Blockarithmetik zu schätzen und zu beseitigen, anstatt mit langen linearen Faltungen oder komplexen Operationen eines Filters mit begrenztem Impulsansprechverhalten ("finite impulse response (FIR)").
Allgemein gesprochen gibt das CES-Modul 74 das digitale Sendesignal ein und filtert dieses Signal in einem digitalen Filter mit begrenztem Impulsansprechverhalten (FIR). Die Koeffizienten des Filters stellen das Impulsansprechverhalten des Kanals dar und werden bei der Initialisierung geschätzt. Die Ausgabe dieses Filters ist eine zurück in das Empfangssignal reflektierte Schätzung des Echos des Sendesignals. Durch Subtrahieren der Ausgabe dieses Filters von dem Empfangssignal ist das CES-Modul 74 in der Lage, eine genauere Darstellung des durch das Fernterminal gesendeten Signals zu konstruieren.
Das CES-Modul 74 führt abhängig davon, ob der ADSL-Transceiver 5 als ZA oder als FT konfiguriert ist, unterschiedliche Betriebe durch. Bei einer Konfiguration als FT interpoliert das CES-Modul 74 eine digitale Darstellung des analogen Sendesignals, um ein digitales Löschungssignal bereitzustellen. Wenn eine ZA-Konfiguration vorliegt, führt das CES-Modul 74 einen unterschiedlichen Betrieb durch, um das digitale Löschungssignal bereitzustellen. In dem ZA-Fall empfängt das CES-Modul 74 eine digitale Darstellung des analogen Sendesignals und dezimiert das zweite Löschungssignal, um das Löschungssignal bereitzustellen. In jedem Fall subtrahiert der Transceiver 5 das Löschungssignal von dem Empfangssignal, um für die Echolöschung eine vorbehandelte Version des Empfangssignals bereitzustellen. Die Wiederverwendung derselben Hardware in dem CES-Modul 74 zwischen der ZA- und der FT-Betriebsart ermöglicht eine beträchtliche Einsparung im Schaltungsbereich.
Ausführlicher gesprochen ist das CES-Modul 74 ein Hardware-Peripherie-Koprozessor, der über den PIO_EB-Bus 62 mittels der Decodier- und Steuerungs-Schaltung 206 mit dem DSP-Kern 60 kommuniziert. Das CES-Modul 74 wirkt als Slave-Vorrichtung, aus der der DSP-Kern 60 lesen kann und an die er schreiben kann. Die Decodier- und Steuerungs-Schal-tung 206 decodiert eine auf dem PIO_EB-Bus 62 ausgeführte 12-Bit-Adresse, um Betriebe zu erkennen, die der DSP-Kern 60 mit dem CES-Modul 74 durchführt. Wenn die Decodier- und Steuerungs-Schaltung 206 einen Zugriff von dem DSP-Kern 60 erkennt, liefert sie die Steuerungssignale an die anderen internen Blöcke des CES-Moduls 74, die notwendig sind, um Daten in die Register oder die Puffer zu laden und um Daten auf den PIO_EB-Bus 62 zu schreiben.
Das Befehls- und Status-Register 204 stellt den primären Mechanismus für die Kommunikation zwischen dem DSP-Kern 60 und dem CES-Modul 74 zur Verfügung. Das Befehls- und Status-Register 204 stellt für das CES-Modul 74 Konfigurations- und Steuerungs-Bits bereit und enthält Flags, die durch den DSP-Kern 60 gelesen werden können. Die Befehle enthalten die Software-Rückstellung, die CES-Freigabe, den zyklischen Vorsatzanzeiger und Freigabesignale für die Unterbrechungsanforderung, die anzeigt, dass eine CES-Rechnung erledigt ist.
Die Parameterregister in dem Bereich 202 enthalten Parameter, die das CES-Modul 74 während seiner Echolöschungsberechnungen verwendet. Die Parameter enthalten die Menge an Symbol-Fehlausrichtung, die Länge des Echokanal-Impulsansprechverhaltens und bestimmte Grenzwerte zum Ausführen des Adressierens der Datenpuffer. Die Parameterregister in dem Bereich 202 werden während der Initialisierung geladen und verbleiben während dem Betrieb des CES-Moduls 74 statisch. Der Koeffizientenspeicher 200 stellt für die Koeffizienten des Echokanal-Impulsansprech verhaltens eine Pufferung bereit. Diese Koeffizienten werden während der anfänglichen Trainingsperiode bestimmt und durch den DSP-Kern 60 in den Koeffizientenspeicher 200 geladen. Um die Zeitdomänen-Sendesymbol-Löschung durchzuführen, benötigt das CES-Modul 74 Abtastwerte der vergangenen, gegenwärtigen und nächsten Sendesymbole. Diese Abtastwerte müssen während der Echolöschungsberechnungen verfügbar sein. Diese Abtastwerte werden in dem Gegenwartsdatenpuffer 208 und dem Vergangenheitsdatenpuffer 214 gespeichert.
Der Subtrahierer 210 benutzt die Differenz zwischen einem Abtastwert in dem Vergangenheitsdatenpuffer 214 und dem entsprechenden Abtastwert in dem Gegenwartsdatenpuffer 208. Die an dem Ausgang des Subtrahierers 210 befindlichen Differenzen werden in dem Substraktionstermepuffer 212 gespeichert. Die Subtraktionsterme werden mit den geschätzten Koeffizienten des Echokanal-Impulsansprechverhaltens multipliziert, um den Löschungsvektor zu bilden. Die Multiplikations- und Summierungs-Operation kommt in der MAC 218 vor, die die tatsächliche Berechnung des Löschungsvektorelements durchführt. Bei jedem Zyklus während der Berechnung liest die MAC 218 eine Subtraktionsterme aus dem Subtraktionstermepuffer 212 und einen entsprechenden Koeffizienten aus dem Koeffizientenspeicher 200.
Die Prozesssteuerungsschaltung 216 ist eine Zustandsmaschinensteuerung, die die sämtlichen Funktionen in dem CES-Modul 74 koordiniert. Die Prozesssteuerungsschaltung 216 steuert die MAC 218, den Subtraktionstermepuffer 212 und den Koeffizientenspeicher 200, um die Interpolation oder Dezimierung, die zum Anpassen der Sende- und Empfangs-Abtastraten erforderlich ist, zu implementieren. Wenn eine ZA-Konfiguration vorliegt, enthält jedes Sendesymbol 512 Abtastwerte plus einem zyklischen Vorsatz mit 32 Abtastwerten, während jedes Empfangssymbol lediglich 64 Abtastwerte plus einem zyklischen Vorsatz mit 4 Abtastwerten enthält. Da das CES-Modul 74 den Löschungsvektor mit der höchsten Rate erzeugt, enthält er 544 Abtastwerte. Somit dezimiert das CES-Modul 74 den Löschungsvektor um einen Faktor von Acht, um zu der Empfangsdaten-Abtastrate zu passen. Das CES-Modul 74 erzielt die Dezimierung durch Aussondern von sieben von jeden acht Elementen des Löschungsvektors. Anstatt alle der für alle Elemente des Löschungsvektors benötigten Berechnungen durchzuführen, berechnet das CES-Modul 74 jedoch nur die zur Verwendung kommenden Elemente.
Wenn eine FT-Konfiguration vorliegt, enthalt jedes Sendesymbol 64 Abtastwerte plus einem zyklischen Vorsatz mit 4 Abtastwerten. Jedes Sendesymbol muss zu der höheren Rate interpoliert werden, bevor die Echolöschungsberechnung durchgeführt wird. Dies wird durch das Einfügen von sieben Nullen zwischen jeden Sendedaten-Abtastwert erzielt. Das Ergebnis ist, dass sieben von jeden acht Subtraktionsterme, die erzeugt werden, Null sein werden. Anstatt die den Subtraktionsterme, die Null sind, zugeordneten Berechnungen auszuführen, führt das CES-Modul 74 lediglich die Berechnungen an den von Null verschiedenen Terme durch.
7 veranschaulich in Form eines Blockdiagramms das Fast-Fourier (FFT)-Modul 73 des ADSL-Transceivers 5. Das FFT-Modul 73 führt zwischen der Zeitdomäne und der Frequenzdomäne Vorwärts- und Invers-Transformierungen durch. Diese Umwandlungen sind notwendig, um die in dem diskreten Mehrton (DMT)-System von ADSL verwendeten komplexen Symbole zu bilden und auszuwerten. Diese Transformierungen werden auf den asymmetrischen Daten durchgeführt, die bei einer hohen Rate von dem ZA an das FT gesendet werden. Wenn der ADSL-Transceiver 5 als ZA konfiguriert ist, führt folglich das FFT-Modul 73 auf einer digitalen Darstellung des analogen Sendesignals eine inverse FFT-Operation durch. Wenn der ADSL-Transceiver 5 als FT konfiguriert ist, führt das FFT-Modul 73 auf einer digitalen Darstellung des analogen Empfangssignals unter Verwendung derselben Schaltung eine FFT-Operation durch.
Das Befehls- und Status-Register 302 ist ein Einheitsregister für die Kommunikation zwischen dem DSP-Kern 60 und dem FFT-Modul 73. Das Befehls- und Status-Register 302 ist nur mit dem GDB-Bereich des PIO_EB-Busses 62 verbunden. In dem Befehls- und Status-Register 302 befinden sich Steuerungsbits, um Unterbrechungen und DMA-Anforderungen an den DSP-Kern 60 freizugeben. Unterbrechungen kommen für die Eingabebereitschafts-, die Ausgabebereitschafts- und Fehler-Bedingungen vor. DMA-Anforderungen kommen für den Eingangs- und den Ausgangsvektor-Transfer vor. Das Befehls- und Status-Register 302 enthält ferner Bits zum Anzeigen des Status des FFT-Moduls 73 an den DSP-Kern 60.
Das EIN-Register 306 ist ein 24-Bit-Register, das sowohl von dem Modul-DMA-Datenbus (MDDB) als auch den globalen Datenbus (GBD)-Bereichen des PIO_EB-Busses 62 Eingangsdaten empfängt. Diese Eingangsdaten bestehen in der Form eines Fractional-2-Komplemente, die entweder Zeitdomänen-Abtastwerte oder komplexe Frequenzdomänen-Abtastwerte darstellen. In der veranschaulichten Ausführungsform sondert das FFT-Modul 73 die vier am wendigsten signifikanten Bits aus, um die 24-Bit-Menge an die interne 20-Bit-Größe anzupassen. Das AUS-Register 310 liefert die Ausgabe der Transformierungsoperation an den DSP-Kern 60. Die Ausgangsdaten bestehen in der Form von 24-Bit-Fractional-2-Komplementzahlen, die entweder Zeitdomänen-Abtastwerte oder komplexe Frequenzdomänen-Abtastwerte darstellen. Das FFT-Modul 73 stellt die vier am wenigsten signifikanten Bits auf Null ein, um die interne 20-Bit-Größe in das externen 24-Bit-Format umzuwandeln.
Die Transformierungsmaschine 308 ist eine arithmetische Einheit, die die für die FFT- und IFFT-Algorithmen notwendigen arithmetischen und logischen Operationen durchführt. Eine Quadraturamplitudenmodulation umfasst die Multiplikation eines komplexen Zeigers x mit einer Sinusmodulationsfunktion, wie der komplexen Exponentialfunktion. Diese Modulationsfunktion wird als Träger bezeichnet. Die DMT-Modulation dehnt durch Verwendung eines Vektors der komplexen Zeiger und Durchführung eines skalaren Produkts von diesen mit einem Vektor von gleichmäßig beabstandeten Trägern diesen Prozess aus. Diese DMT-Modulation ist dann zu der diskreten Fourier-Transformierung (DFT) äquivalent. Die DFT ist sowohl hinsichtlich Zeit als auch Frequenz diskret. Mathematisch führt die komplexe Vorwärts-DFT die folgende Rechnung durch: Xk = SxnWN nk [1]wobei W_N = e^–j2π/N, N die Länge der DFT definiert und das Summierungsintervall aus n = 0 bis (N – 1) ist.
Die komplexe inverse DFT, oder IDFT, führt folgende Rechnung durch: xn = (1/N)SXkWN –nk [2] wobei das Summierintervall aus k = 0 bis (N – 1) ist.
Durch das Erkennen, dass dieselbe arithmetische Hardware zum Durchführen der Berechnungen der Gleichungen [1] und [2] verwendet werden kann, gestattet das FFT-Modul 73 eine Konfiguration entweder als ZA oder FT. Folglich enthält die Transformierungsmaschine 308 eine Registerdatei, getrennte X und Y wahlfreie Zugriffsspeicher ("random access memories (RAMs)"), eine arithmetische Logikeinheit, einen Nurlesespeicher ("read-only memory (ROM)") zum Speichern von Parametern, eine Multiplizier- und Akkumulier-(MAC)-Einheit, einen gesonderten Akkumulator und eine Rundungsfunktion, die gemeinsam verwendet werden, wenn das FFT-Modul entweder als ZA oder FT konfiguriert ist, wodurch folglich Schaltungsbereich gespart wird und es dem Transceiver 5 ermöglicht wird, wirksam beide Funktionen zu implementieren.
Die FFT-Steuerungsschaltung 304 ist eine Zustandsmaschine, die den Betrieb der Transformierungsmaschine 308 und des AUS-Registers 310 steuert. Wenn ein entsprechendes Freigabebit in dem Befehls- und Status-Register 302 eingestellt wird, liefert die FFT-Steuerungsschaltung 304 über den PIO_EB-Bus 62 die Unterbrechungsanforderung oder die DMA-Anforderung an den DSP-Kern 60. Die FFT-Steuerungsschaltung 304 startet die Transformierungsmaschine, nachdem der Eingangsvektor abgeschlossen worden ist. Der Eingangsvektor wird durch das IN-Register 306 empfangen. Dann führt die FFT-Steuerung auf diesem neuen Vektor, wie angebracht, die DFT oder die IDFT durch. Letztendlich veranlasst die FFT-Steuerungsschaltung 304, dass die Ausgabe der Transformierungsmaschine 308 in das Register 310 geschrieben wird und aktualisiert das Befehls- und Status-Register 302, in dem möglicherweise eine Unterbrechung oder eine DMA-Anforderung ausgegeben wird. Die FFT-Steuerungsschaltung 304 setzt diese Schreibfolge fort, bis der Ausgangsvektor beendet ist, zu welchem Zeitpunkt die FFT-Steuerungsschaltung 304 signalisiert, dass der Ausgabepuffer bereit ist.
8 veranschaulicht in Form eines Blockdiagramms das Zeitdomänen-Ausgleichs (TEQ)-Modul 76 des Transceivers 5. Das TEQ-Modul 76 weist zwei flexible Filterstrukturen auf, die zur Durchführung einer Vielfalt von Filterungstasks verwendet werden können. Wenn der Transceiver als ZA konfiguriert ist, wird das TEQ-Modul 76 in den Sendepfad gestellt. Der DSP-Kern 60 liefert Koeffizienten an das TEQ-Modul 76, um den FIR-Filter für die Durchführung einer Dämpfungskompensierung für den analogen Filter zu konfigurieren. Der FIR-Filter kompensiert den durch den Kammfilter in dem anschließenden Digital/Analog-Wandler verursachten Droop in dem Sendespektrum. Das TEQ-Modul 76 konfiguriert den Biquadfilter für das Arbeiten an der Ausgabe des FIR-Filters. Der Biquadfilter ist ein IIR-Filter, und der DSP-Kern 60 konfiguriert ihn für das Arbeiten als Hochpassfilter, der die Menge der Niederfrequenzenergie in dem gesendeten ADSL-Signal begrenzt.
Wenn als FT konfiguriert, wird die FIR-Filterstruktur dazu verwendet, eine Filterungsoperation durchzuführen, die wirksam die Länge des Ansprechverhaltens des Kanals verkürzt. Die verkürzte Länge ist um Eins größer als die Länge des zyklischen Vorsatzes, um eine Intersymbol- und Interträger-Störung in den empfangenen Daten zu beseitigen. In der FT-Betriebsart konfiguriert das TEQ-Modul 76 den Biquadfilter für das Arbeiten an den von dem DSP-Kern 60 emp fangenen Eingangsdaten. Die Biquadfilterstruktur wird ebenfalls in dem Empfangspfad verwendet, um eines der zwei Biquadfilter, die zum Entfernen der Signalenergie in dem POTS-Frequenzband aus dem empfangenen ADSL-Signal zu implementieren.
Das Befehls- und Status-Register 418 ist ein Einheitsregister für die Kommunikation zwischen dem DSP-Kern 60 und dem TEQ-Modul 76. Das Befehls- und Status-Register 418 ist nur mit dem GDB-Bereich des PIO_EB-Busses 62 verbunden. Die Steuerungsbits und Status-Register 418 werden zum Konfigurieren und Steuern der FIR- und Biquad-Filter bereitgestellt und enthalten Zustandsflags, die durch den DSP-Kern 60 gelesen werden können. Die Steuerungsinformationen enthalten Software-Rückstellung, Freigabesignale für jeden Filter, Freigabesignale für Unterbrechungsanforderungen oder DMA-Anforderungen für das Übertragen von Eingangs- und Ausgang-Daten und ein Freigabesignal zum Zulassen des Ladens der FIR-Filterkoeffizienten in den Tapkoeffizientenspeicher 404.
Das TEQ-Modul 76 ist ein Hardware-Koprozessor, der über den PIO_EB-Bus 62 mit dem DSP-Kern 60 kommuniziert. Das TEQ-Modul 76 ist als Slave-Vorrichtung tätig, aus der und an die durch den DSP-Kern 60 gelesen und geschrieben wird. Die Decodier- und Steuerungs-Schaltung 414 führt für die empfangenen Befehle das Decodieren und das Handshaking durch. Wenn ein Befehl decodiert worden ist, liefert die Decodier- und Steuerungs-Schaltung 414 die Steuerungssignale an die anderen Blöcke des TEQ-Moduls 76, um in der ausgewählten Betriebsart zu arbeiten. Die Prozesssteuerungsschaltung 412 ist eine Zustandsmaschinen-Steuerung/Regelung, die die Funktionen in dem TEQ-Modul 76 koordiniert. Die Prozesssteuerungsschaltung 412 lädt die Tapkoeffizienten für die Filter, empfängt die entsprechenden Eingabedaten und lädt sie in den Empfangsabtastspeicher 408, koordiniert die Multiplizier-Akkumulier-Funktion in der MAC 410 und speichert den gefilterten Ausgabeabtastwert an das Ausgaberegister 416.
Das TEQ-Modul 76 enthält mehrere Blöcke, die sowohl FIR- als auch Biquad-Filter aufweisen und diese gesonderten Bereiche werden angemerkt, wo es angebracht ist. Das Eingaberegister 402 weist einen ersten Bereich zum Empfangen der Eingabedaten für den FIR-Filter und einen zweiten Bereich zum Empfangen der Eingabedaten für den Biquadfilter auf. Für jeden neuen Abtastwert, den der DSP-Kern 60 an das Eingaberegister 402 liefert, übermittelt das TEQ-Modul 76 einen gefilterten Ausgabeabtastwert an einen entsprechenden Bereich des Ausgaberegisters 416. Ein erster Bereich des Koeffizientenregisters 400 empfängt und speichert einen FIR-Filter-Tapkoeffizienten, der anschließend in einem ersten Bereich des Tapkoeffizientenspeichers 404 gespeichert wird. Ein zweiter Bereich des Koeffizientenregisters 400 empfängt und speichert einen Biquadfilterkoeffizienten, der anschließend in einem zweiten Bereich das Tapkoeffizientenspeicher 404 gespeichert wird. Diese Koeffizienten werden während dem Training bestimmt, und in der veranschaulichten Ausführungsform speichert der Tapkoeffizientenspeicher 404 siebzehn 22-Bit-FIR-Filter-Tapkoeffizienten und fünf 22-Bit Biquadfilterkoeffizienten. Der Empfangsabtastspeicher 408 weist einen ersten Bereich zum Speichern der 17 letzten Abtastwerte von Daten, wie sie an dem Eingaberegister 402 zur Verwendung in dem FIR-Filter empfangen werden, auf, sowie einen zweiten Bereich zum Speichern des ak tuellen Abtastwertes und zwei zur Verwendung in dem Biquadfilter früher berechneten Zwischenknotenwerten. Die MAC 410 enthält eine einzelne Multiplizier- und Akkumulier-Einheit, die zuerst die FIR-Filterkoeffizienten mit den entsprechenden Abtastwerten multipliziert und vor der Lieferung des gefilterten Ergebnisses an das Ausgaberegister 416 die Summe von siebzehn Multiplikationen akkumuliert. Dann multipliziert sie die Eingabedaten und gespeicherten Zwischenabtastwerte mit den fünf Biquad-Tapkoeffizienten in dem Tapkoeffizientenspeicher 404 und akkumuliert diese Produkte in die neuen Zwischenwerte und gefilterten Werte. Das Ergebnis der Biquadfilteroperation ist ein gefilterter Abtastwert, der an das Ausgaberegister 416 geliefert wird.
Der MUX 406 ist zwischen der ZA- und der FT-Betriebsart auswählbar, um für den Biquadfilter wahlweise alternative Eingabedatenquellen zur Verfügung zu stellen. Wenn sich der Transceiver im Dauerzustandsbetrieb befindet und als ZA oder als FT konfiguriert ist, konfiguriert das Befehls- und Status-Register 418 den MUX 406 für das Auswählen der Ausgabe der FIR-MAC-Operation zur Eingabe in den Biquadfilterbereich des Empfangsabtastspeichers 408. Wenn als FT konfiguriert, konfiguriert das Befehls- und Status-Register 418 während dem Training den MUX 406 für das Auswählen der durch den Biquadbereich des Eingaberegisters 402 empfangenen Eingabedaten zur Eingabe in den Biquadfilterbereich des Empfangsabtastspeichers 408. Die Neukonfiguration der Quelle der Eingabedaten für den Biquadfilter ermöglicht es dem TEQ-Modul 76, die Ressourcen und den Transceiver 5 zu teilen, um entweder als ZA oder als FT wirksam zu arbeiten.
9 veranschaulicht in Form eines Blockdiagramms das analoge Front-End (AFE) 78 des Transceivers 5. Das analoge Front-End 78 enthält eine DAC-Funktion, die durch den Interpolationsfilter 500, den Modulator 502, der DAC 506 und den analogen Glättungsfilter 507 zur Verwendung in dem Sendepfad implementiert wird und eine durch den ADC 512 und den Dezimationsfilter 513 zur Verwendung in dem Empfangspfad implementierte ADC-Funktion. Das analoge Front-End 78 wird wahlweise konfiguriert, um wegen der asymmetrischen Beschaffenheit des ADSL-Kommunikationssystems entweder in der ZA- oder der FT-Betriebsart auf unterschiedliche Weise zu funktionieren. Es existieren zwei Aspekte dieser asymmetrischen Beschaffenheit.
Erstens weist der Empfangspfad eine relativ hohe Datenrate auf, falls der Transceiver 5 als FT konfiguriert ist, aber weist eine relativ langsame Datenrate auf, falls der Transceiver 5 als ZA konfiguriert ist. Wenn als FT konfiguriert, verwendet der Empfangspfad des Transceivers die beiden Stufen der zweiten Ordnung des gestuften Sigma-Delta-Modulators der vierten Ordnung zum Umwandeln der analogen Daten in digitale Daten, und der gesamte Dezimationsfilter 513 wird zum Implementieren einer Dezimierung der fünften Ordnung auf der Ausgabe aus den Modulatoren verwendet. wenn als ZA konfiguriert, verwendet der Empfangspfad des Transceivers eine einzelne Stufe der zweiten Ordnung des gestuften Sigma-Delta-Modulators, um die empfangenen analogen Daten in digitale Daten umzuwandeln und lediglich ein Bereich des Dezimationsfilters 513 wird zum Implementieren einer Dezimierung der dritten Ordnung auf der Ausgabe aus den Modulatoren verwendet.
Zweitens benötigt der FT-Sender einen anderen Interpolator als der ZA-Sender. Als solches wird der Konfigurationsregisterwert CONRT verwendet, um zu bestimmen, welche Interpolationsordnung verwendet werden soll. In einer Ausführungsform wird eine Interpolationsordnung von Drei verwendet, wenn in der ZA-Betriebsart befindlich, und eine Ordnung von Fünf wird verwendet, wenn in der FT-Betriebsart befindlich. Außerdem wäre es für einen Fachmann in der Technik klar, dass die Eigenschaften des Glättungsfilters 507 basierend darauf, ob in der FT-Betriebsart oder in der ZA-Betriebsart gearbeitet wird, variieren können.
Das Steuerungsregister 522 ist ein Einheitsregister für die Kommunikation zwischen dem DSP-Kern 60 und dem analogen Front-End 78. Das Steuerungsregister 522 ist nur mit dem GBD-Bereich des PIO_EB-Busses 62 verbunden. Die Steuerungsbits im Befehls- und Status-Register 418 werden zum Auswählen zwischen der ZA- und der FT-Betriebsart, zum Auswählen des Oversampling-Verhältnisses des DAC 506, zum Konfigurieren des PEQ 514, zum Freigeben einer Leistungsbegrenzung und von Impulsnäherungs-Begrenzungs-algorithmen und zum Freigeben einer Niedrigleistungs-Betriebsart bereitgestellt.
Der VCXO 518 ist ein für die Verwendung mit dem externen Kristall 600 konstruierter Pulled-Crystall-Oszillator. Der VCXO 518 weist eine Nennfrequenz auf, die durch den Kristall 600 eingestellt wird, aber die Frequenz kann, basierend auf dem in dem VCXO-Register 520 gespeicherten Wert, höher oder tiefer "gezogen" werden. Der Zentralamtskristall wird sich auf die Frequenz des freischwingenden Kristalls an dem Fernterminal aufschalten. Folglich wird, wenn der Transceiver 5 das FT ist, der VCXO normalerweise freischwingend sein. Die Ausgabe des VCXO 518 wird durch den Taktblock 516 zum Erzeugen sowohl der ANALOGEN TAKTE als auch der DIGITALEN TAKTE verwendet.
Das Register 504 speichert eine Eingabe an das AFE 78. Der Interpolator 500 führt eine Fünfundzwanzig-Mal-Abtastratenerhöhung durch, wenn er sich in der ZA-Betriebsart befindet und eine 200-Mal Abtastratenerhöhung, wenn als FT konfiguriert. Wenn als FT konfiguriert ist, stellt der Interpolator zur Anpassung der hohen Filterungsanforderungen des FT-Senders einen integrierten Kamm ("cascaded integrated comb (CIC)") Filter mit vier Stufen bereit. Wenn als ZA konfiguriert ist, stellt der Interpolator nur einen CIC-Filter der zweiten Ordnung bereit. Verzugsweise weist der Interpolator vier Stufen auf, wovon lediglich zwei in der ZA-Betriebsart verwendet werden. Der Modulator ist ein Sigma-Delta-Modulator der zweiten Ordnung mit einem Drei-Bit-Quantisierer. Der DAC 506 wandelt die 3-Bit-Ausgabe des Modulators 502 um und wandelt sie in ein analoges Signal um. Der analoge Tiefpassfilter reduziert das Quantisierungsrauschen, das der Modulator 502 aus dem Passband geschoben hat. Der Treiber 508 ist ein variabler Verstärkungstreiber, der in Verbindung mit dem TXLD 604 ein 20-dBm-Signal an eine 200 Ohm differentielle ohmsche Belastung liefert, die unter der Annahme, dass ein 1 : 1 Transformator verwendet wird, eine Serienschaltung von 100 Ohm von Quellenwiderstand und 100 Ohm von Leitungsimpedanz ist.
Das Dämpfungsglied 602 ist mit diskreten Off-Chip-Elementen und einem variablen On-Chip-Widerstand ausgebildet. Die Off-Chip-Elemente weisen 1-Kiloohm Serienwiderstände in Reihe mit positiven und negativen Ausgängen der Hybridschaltung 606 und einen 120 Nanofarad-Kondensator in Reihe mit einem zwischen die positiven und negativen Ausgänge gekoppelten 20 Milli-Henry-Induktor auf. Der On-Chip-Widerstand kann Werte von offenen 10.6 kΩ, 4,8 kΩ, 3,0 kΩ, 2,0 kΩ, ..., 200 Ω bereitstellen, um mit dem externen 1 kΩ-Widerstandspaar eine Dämpfung von 0 dB, 1,5 dB, 3 dB, .. 21 dB zu erzeugen. Der PEQ 514 ist ein analoger Filter der eine variable Verstärkung zur Verfügung stellt und eine Null in der Übertragungsfunktion liefert, falls das entsprechende Bit in dem Steuerungsregister 522 eingestellt wird.
Der ADC 512 ist ein Mehrbit-Sigma-Delta-ADC der vierten Ordnung, der eine Kaskade von zwei einzelnen Schleifen der zweiten Ordnung ist. Wenn der Transceiver 5 als FT konfiguriert ist, verwendet der ADC 512 den gesamten Modulator der vierten Ordnung, und die Ausgaben der zwei gestuften Schleifen werden in einen Rekombinationsfilter eingegeben. Wenn der Transceiver 5 jedoch als ZA konfiguriert ist, verwendet der ADC lediglich eine der Schleifen der zweiten Ordnung ohne den Rekombinationsfilter. Die Ausgabe des Modulators wird in einem digitalen 28-Bit-CIC-Filter dezimiert, der einen großen Umfang an Tiefpassfilterung liefert. In der ZA-Betriebsart verwendet der ADC 512 wiederum lediglich einen Bereich des Dezimators, den der ADC 512 in der FT-Betriebsart verwendet. Der Dezimator wandelt die Ein-Bit-Ausgabe in 28-Bit-Wörter um, von denen die am meisten signifikanten 24-Bits durch den DSP-Kern 60 gelesen werden. Das Register 510 speichert dann über den PIO_EB-Bus 62 das 24-Bit-Wort für das anschließende Lesen durch den DSP-Kern 60.
Die Implementierung der hierin beschriebenen Erfindung wird lediglich als Beispiel zur Verfügung gestellt. Jedoch können viele andere Implementierungen zum Ausführen der hierin beschriebenen Funktionen existieren. Während die vorliegende Erfindung mit Bezugnahme auf spezielle Ausführungsformen veranschaulicht und beschrieben worden ist, werden Fachleuten in der Technik weitere Modifikationen und Verbesserungen einfallen. Zum Beispiel kann das Steuerungssignal, das die Peripheriemodule entweder für die ZA- oder die FT-Betriebsart konfiguriert, in einem globalen Register empfangen und gespeichert werden und zu den Peripheriemodulen gesteuert werden, an einem Eingangspin empfangen und zu den Peripheriemodulen gesteuert werden oder kann innerhalb eines Steuerungsregisters in jedem Peripheriemodul örtlich gespeichert werden. Des Weiteren kann die Art von Signalverarbeitungsfunktionen, die abhängig von der Auswahl als ZA oder als FT verändert werden, von den hierin erwähnten Beispielen variieren. Ferner können in einer konkreten Ausführungsform andere Bereiche der Signalverarbeitungsfunktion durch Hardware und Firmware implementiert werden. Deshalb ist zu beachten, dass diese Erfindung nicht auf die bestimmten, hierin veranschaulichten Formen beschränkt ist und dass die beigefügten Ansprüche alle Modifikationen abdecken, die nicht von dem Rahmen dieser Erfindung abweichen.

Claims

Transceiver (5) für ein asymmetrisches Kommunikationssystem mit: einem Sendeport, der geeignet ist, an eine asymmetrische Kommunikationsverbindung gekoppelt zu werden, wobei der Sendeport Daten mit einer ersten Datenrate sendet; einem Empfangsport, der geeignet ist, an die asymmetrische Kommunikationsverbindung gekoppelt zu werden, wobei der Empfangsport Daten mit einer zweiten Datenrate empfängt; einem Signalprozessor (60, 62, 64, 66, 68, 70, 72, 75, 76, 78) mit einem Dateneingangsanschluss zum Empfangen eines digitalen Sendesignals, einem Datenausgangsanschluss zum Bereitstellen eines digitalen Empfangssignals, einem Eingangsanschluss, der an den Empfangsport gekoppelt ist, und einem Ausgangsanschluss, der an den Sendeport gekoppelt ist, wobei der Signalprozessor (60, 62, 64, 66, 68, 70, 72, 75, 76, 78) das digitale Sendesignal in eine digitale Darstellung eines analogen Sendesignals umwandelt, das einen Frequenzinhalt hat, und eine digitale Darstellung eines analogen Empfangssignals in das digitale Empfangssignal gemäß einem Frequenzinhalt der digitalen Darstellung des analogen Empfangssignals umwandelt; wobei der Signalprozessor (60, 62, 64, 66, 68, 70, 72, 75, 76, 78) gekennzeichnet ist durch: ein Steuerungsmittel (71) zum Bestimmen, ob die erste Datenrate eine erste vorbestimmte Datenrate ist und die zweite Datenrate eine zweite vorbestimmte Datenrate ist oder ob die erste Datenrate die zweite vorbestimmte Datenrate ist und die zweite Datenrate die erste vorbestimmte Datenrate ist; und ein Signalverarbeitungsmodul mit einem Eingang, der an das Steuerungsmittel (71) gekoppelt ist und in einer ersten und einer zweiten Betriebsart in Abhängigkeit davon betreibar ist, ob sich das Steuerungsmittel in einem ersten logischen Zustand oder einem zweiten logischen Zustand befindet, wobei der Transceiver (5) wahlweise an einem beliebigen Ende der asymmetrischen Kommunikationsverbindung betreibar ist.
Transceiver (5) nach Anspruch 1, wobei das Signalverarbeitungsmodul eine digitale Schnittstelle (70) umfasst, die das digitale Sendesignal in eine Mehrzahl von Sendesymbolen bei der ersten Datenrate umwandelt, und eine Mehrzahl von Empfangssymbolen, die bei der zweiten Datenrate empfangen wurde, in das digitale Empfangssignal umwandelt.
Transceiver (5) nach Anspruch 2, wobei die digitale Schnittstelle (70) einen ersten Speicherpuffer zum Umwandeln des digitalen Sendesignals in die Mehrzahl von Sendesymbolen verwendet und einen zweiten Speicherpuffer, der kleiner als der erste Speicherpuffer ist, zum Umwandeln der Mehrzahl von Empfangssymbolen in das digitale Empfangssig nal verwendet, wenn das Steuerungsmittel den ersten logischen Zustand anzeigt, und wobei die digitale Schnittstelle (70) den zweiten Speicherpuffer zum Umwandeln des digitalen Sendesignals in die Mehrzahl von Sendesymbolen verwendet und den ersten Speicherpuffer zum Umwandeln der Mehrzahl von Empfangssymbolen in das digitale Empfangssignal verwendet, wenn das Steuerungsmittel den zweiten logischen Zustand anzeigt.
Transceiver (5) nach Anspruch 1, wobei das Signalverarbeitungsmodul ein Zirkularecho-Synthesemodul (74) umfasst, das eine auf der digitalen Darstellung eines analogen Sendesignals basierende Sendesignaldarstellung interpoliert, um ein Löschungssignal zur Verfügung zu stellen, wenn das Steuerungsmittel den ersten logischen Zustand anzeigt, und das ein zweites Löschungssignal in Abhängigkeit von der Sendesignaldarstellung erzeugt und das zweite Löschungssignal dezimiert bzw. schwächt, um das Löschungssignal zur Verfügung zu stellen, wenn das Steuerungsmittel den zweiten logischen Zustand (RT) anzeigt, wobei der Signalprozessor (60, 62, 64, 66, 68, 70, 72, 75, 76, 78) das Löschungssignal von einer auf der digitalen Darstellung eines analogen Empfangssignals basierenden Empfangssignaldarstellung subtrahiert.
Transceiver (5) nach Anspruch 1, wobei das Signalverarbeitungsmodul ein Fast-Fourier-Transformierungs-Modul (73) umfasst, das eine inverse FFT einer auf der digitalen Darstellung eines analogen Sendesignals basierenden ersten Sendesignaldarstellung durchführt, um eine auf der digitalen Darstellung eines analogen Sendesignals basierende zweite Sendesignaldarstellung zur Verfügung zu stellen, wenn das Steuerungsmittel den ersten logischen Zustand anzeigt, und das eine FFT einer auf der digitalen Darstellung eines analogen Empfangssignal basierenden ersten Empfangssignaldarstellung durchführt, um eine auf der digitalen Darstellung eines analogen Empfangssignals basierende zweite Empfangssignaldarstellung zur Verfügung zu stellen, wenn das Steuerungsmittel den zweiten logischen Zustand anzeigt.
Transceiver (5) nach Anspruch 1, wobei das Signalverarbeitungsmodul einen Filter umfasst, wobei, wenn das Steuerungsmittel den ersten logischen Zustand anzeigt, der Filter eine erste auf der digitalen Darstellung eines analogen Sendesignals basierenden Sendesignaldarstellung filtert, um eine auf der digitalen Darstellung eines analogen Sendesignals basierende zweite Sendesignaldarstellung zur Verfügung zu stellen, und wobei, wenn das Steuerungsmittel den zweiten logischen Zustand anzeigt, der Filter eine auf der digitalen Darstellung eines analogen Sendesignals basierende erste Empfangssignaldarstellung filtert, um eine auf der digitalen Darstellung eines analogen Sendesignals basierende zweite Sendesignaldarstellung zur Verfügung zu stellen.
Transceiver (5) nach Anspruch 1, wobei das Signalverarbeitungsmodul ein analoges Front-End-Modul (78) umfasst, das gekennzeichnet ist durch: einen Interpolator mit einem Eingang zum Empfang einer auf der digitalen Darstellung eines analogen Sendesignals basierenden ersten Sendesignaldarstellung und einem Ausgang; und einen Oversample-Modulator mit einem an den Ausgang des Interpolators gekoppelten Eingang und einem mit dem Sendeport gekoppelten Ausgang, wobei, wenn das Steuerungsmittel den ersten logischen Zustand anzeigt, der Interpolator eine erste vorbestimmte Ordnung aufweist und wobei, wenn das Steuerungsmittel den zweiten logischen Zustand anzeigt, der Interpolator eine zweite vorbestimmte Ordnung aufweist.
Transceiver (5) für ein asymmetrisches Kommunikationssystem mit: einem Sendeport, der geeignet ist, an eine asymmetrische Kommunikationsverbindung gekoppelt zu werden, wobei der Sendeport Daten mit einer ersten Datenrate sendet; einem Empfangsport, der geeignet ist, an die asymmetrische Kommunikationsverbindung gekoppelt zu werden, wobei der Empfangsport Daten mit einer zweiten Datenrate empfängt ; einem internen Bus (62); einem Datenprozessor (60), der an den internen Bus (62) zum Zugreifen auf Speicherstellen über den internen Bus (62) in Abhängigkeit eines Programms gekoppelt ist; einer an den internen Bus (62) gekoppelten digitalen Schnittstelle (70), die ein digitales Sendesignal zu einer Mehrzahl von Sendesymbolen bei der ersten Datenrate verarbeitet und eine Mehrzahl von Empfangssymbolen, die bei der zweiten Datenrate empfangen wurden, zu einem digitalen Empfangssignal verarbeitet; einer Mehrzahl von signalverarbeitenden Peripherieeinheiten (73, 74, 76), die an den internen Bus (62) gekoppelt sind, wobei der Datenprozessor in Verbindung mit der Mehr zahl von signalverarbeitenden Peripherieeinheiten die Mehrzahl von Sendesymbolen zu einer digitalen Darstellung eines analogen Sendesignals verarbeitet und eine digitale Darstellung eines analogen Empfangssignals zu der Mehrzahl von Empfangssymbolen verarbeitet; und einem Steuerungsmittel (71) zum Anzeigen, ob die erste Datenrate eine erste vorbestimmte Datenrate ist und die zweite Datenrate eine zweite vorbestimmte Datenrate ist oder ob die erste Datenrate die zweite vorbestimmte Datenrate ist und die zweite Datenrate die erste vorbestimmte Datenrate ist; wobei das Steuerungsmittel ein Steuerungsbit speichert, das weiterhin eine Betriebsart von wenigstens entweder der digitalen Schnittstelle (70) oder der Mehrzahl von signalverarbeitenden Peripherieeinheiten (73, 74, 76) bestimmt.
Transceiver (5) nach Anspruch 8, wobei der Datenprozessor (60) weiterhin gekennzeichnet ist durch: ein analoges Front-End-Modul (78) mit einem an den Empfangsport gekoppelten Eingangsanschluss, einem mit dem Sendeport gekoppelten Ausgangsanschluss und einem mit dem internen Bus gekoppelten bidirektionalen Anschluss, wobei das analoge Front-End-Modul (78) die digitale Darstellung eines analogen Sendesignals zu einem analogen Sendesignal verarbeitet und ein analoges Empfangssignal zu der digitalen Darstellung des analogen Empfangssignals verarbeitet.
Transceiver (5) nach Anspruch 8, in dem jede der Mehrzahl von signalverarbeitenden Peripherieeinheiten (73, 74, 76) ein Steuerungsmittel zum Einzeigen, ob die erste Daten rate eine erste vorbestimmte Datenrate und die zweite Datenrate eine zweite vorbestimmte Datenrate ist oder ob die erste Datenrate die zweite vorbestimmte Datenrate und die zweite Datenrate die erste vorbestimmte Datenrate ist, umfasst.
Transceiver (5) für ein asymmetrisches Kommunikationssystem mit: einem Sendeport, der geeignet ist, an eine asymmetrische Kommunikationsverbindung gekoppelt zu werden, wobei der Sendeport Daten mit einer ersten Datenrate sendet; einem Empfangsport, der geeignet ist, an die asymmetrische Kommunikationsverbindung gekoppelt zu werden, wobei der Empfangsport Daten mit einer zweiten Datenrate empfängt; einem Signalprozessor (60, 62, 64, 66, 68, 70, 72, 75, 76, 78) mit einem Dateneingangsanschluss zum Empfangen eines digitalen Sendesignals, einem Datenausgangsanschluss zum Bereitstellen eines digitalen Empfangssignals, einem Eingangsanschluss, der an den Empfangsport gekoppelt ist, und einem Ausgangsanschluss, der an den Sendeport gekoppelt ist, wobei der Signalprozessor das digitale Sendesignal in eine digitale Darstellung eines analogen Sendesignals umwandelt, das einen Frequenzinhalt hat, und eine digitale Darstellung eines analogen Empfangssignals in das digitale Empfangssignal gemäß einem Frequenzinhalt der digitalen Darstellung des analogen Empfangssignals umwandelt; wobei der Signalprozessor gekennzeichnet ist durch: eine digitale Schnittstelle (71) mit einem digitalen Port zum Koppeln an einen externen Datenprozessor, und ein Register, wobei die digitale Schnittstelle einen Zustand von wenigstens einem Steuerungsbit des Registers in Abhängigkeit von einem von dem externen Datenprozessor über den digitalen Port empfangenen Befehl ändert; wobei das wenigstens eine Steuerungsbit bestimmt, ob die erste Datenrate eine erste vorbestimmte Datenrate und die zweite Datenrate eine zweite vorbestimmte Datenrate ist oder ob die erste Datenrate die zweite vorbestimmte Datenrate und die zweite Datenrate die erste vorbestimmte Datenrate ist; ein Signalverarbeiteungsmodul mit einem Eingang, der an die digitale Schnittstelle gekoppelt ist und in einer ersten und einer zweiten Betriebsart in Abhängigkeit davon betrieben werden kann, ob das wenigstens ein Steuerungsbit in einem ersten logischen Zustand oder einem zweiten logischen Zustand ist, wobei der externe Datenprozessor geeignet ist, den Transceiver so zu konfigurieren, dass er an einem beliebigen Ende der asymmetrischen Kommunikationsverbindung arbeiten kann.