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Diese Erfindung bezieht sich allgemein
auf integrierte elektronische Schaltungen und insbesondere auf die
Trennung bzw. Isolation von aktiven Bereichen in integrierten MOS-Schaltungen.
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In heutigen Konstruktionen von integrierten Metalloxid-Halbleiterschaltungen
(MOS-Schaltungen) werden aktive Bereiche auf einem Chip voneinander
durch eine dicke Schicht eines thermisch gezüchteten Oxids getrennt, das
als Feldoxid bekannt ist, das dotierte Kanalstopp- bzw. Kanalbegrenzungsbereiche überdeckt.
Dieses Verfahren zur Trennung hat eine Anzahl von Nachteilen, die
zunehmend mit höherer
Komponentendichte auf dem Chip erkennbar werden. Das Feldoxid wächst in
Bereichen, die nicht durch eine Nitridmaskenschicht bedeckt sind,
die verwendet wird, um die aktiven Bereiche während der Herstellung bzw.
Verarbeitung zu bestimmen. Die Verwendung einer Nitridmaske bildet eine
charakteristische "Vogelschnabelform" in dem Oxid, die
verbraucht, was ansonsten verwendbarer aktiver Bereich wäre, während sie
unwesentlich zu der Trennfunktion des Feldoxids beiträgt. Die
Kanalbegrenzungs- bzw. Kanalstoppdotiermittel können auch in den aktiven Bereich
beim thermischen Züchten
des Feldoxids diffundieren, wobei ein enger bzw. geringer Kanaleffekt
verursacht wird und erforderliche Schwellenwertspannungen für Komponenten, die
in den aktiven Bereichen konstruiert sind, erhöht werden. Ferner können mobile
Ionen, die sich aus dem elekt rischen Stress bzw. den elektrischen
Verspannungen ergeben, Verschiebungen der Feldschwellenwertspannung
verursachen, was zu uneinheitlichen Funktionen von Bestandteilen
der aktiven Schaltung führt.
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In einer Trennstruktur, die als die "See von Gates" bekannt ist, hat
jeder andere der Transistoren ein geerdetes Gate, wodurch jene Transistoren
ohne geerdete Gates auf jeder von zwei gegenüber liegenden Seiten getrennt
werden, während
das herkömmliche
Feldoxid und Kanalbegrenzungen verwendet werden, um die Trennung
bzw. Isolation zu vervollständigen.
Jedoch sind sämtliche
Transistoren in der "See
von Gates"-Konstruktion
mit einem identischen Aufbau versehen und jene mit geerdeten Gates
sind deshalb nicht ausdrücklich
für die
Trennfunktion, der sie dienen, konstruiert oder maßgeschneidert.
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Mit wachsender Komponentendichte
ist es in heutigen integrierten Schaltungskonstruktionen bzw. -designs
sehr wünschenswert
eine wirksame Isolation von aktiven Bereichen auf einem Chip zur
Verfügung
zu stellen, während
der Verbrauch vom ansonsten verwendbaren aktiven Bereich, der für die Trenn- bzw.
Isolationsfunktion unnötig
ist, minimiert wird.
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Die DE-A-41 16 690 offenbart eine
Isolations- bzw. Trenneinrichtung für eine integrierte Schaltung,
die zu einer Integration mit hoher Dichte in der Lage ist. In dem
Aufbau der vierten Ausführungsform überdeckt
eine polykristalline Siliziumschicht eines ersten Leitfähigkeitstyps
eine Isolationsschicht, um einen getrennten bzw. isolierten Bereich
auf einem Halbleitersubstrat auszubilden. In dem Prozess bzw. Herstellungsverfahren,
das für
diese Ausführungsform
offenbart ist, wird ein Feldoxidbereich gezüchtet bzw. aufgewachsen, um
eine erhöhte
Dicke über
einem Abschnitt des Substrates zu haben, wobei andere Abschnitte
des Substrates eine dünnere
Isolationsschicht haben. Eine Polysiliziumschicht wird über dem
gesamten Substrat ausgebildet und eine Deckschicht wird zur Verfügung gestellt.
Eine selektive Ätzung
wird durchgeführt
und ein Seitenwandraum bzw. -abstandshalter wird ausgebildet, wobei
freigelegte Abschnitte der isolierenden Schicht gelassen werden.
Die Ätzung
wird dann durchgeführt,
um Substratflächen
bzw. -bereiche zu lassen.
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Gemäß dem Anspruch 1 der vorliegenden Erfindung
wird eine integrierte Schaltung zur Verfügung gestellt, die aufweist:
einen Trenn- bzw. Isolationsbereich eines ersten Leitfähigkeitstyps
in einem Halbleitersubstrat; einen aktiven Bereich in dem Substrat,
wobei der Isolationsbereich bzw. Trennbereich den aktiven Bereich
umgibt; eine Isolationsschicht, die den Isolationsbereich überdeckt;
eine polykristalline Siliziumschicht des ersten Leitfähigkeitstyps,
die die Isolationsschicht überdeckt;
wobei die polykristalline Siliziumschicht eine Dotierkonzentration
hat, die zwei- bis fünfmal
eine Dotierkonzentration des Trenn- bzw. Isolationsbereiches beträgt, wobei
die Isolationsschicht eine Öffnung
zu dem Substrat hat, und die polykristalline Siliziumschicht füllt die Öffnung und kontaktiert
das Substrat, um einem ohmschen Kontakt zwischen der polykristallinen
Siliziumschicht und dem Substrat zur Verfügung zu stellen.
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Gemäß dem Anspruch 6 der vorliegenden Erfindung
wird ein Verfahren zur Herstellung eines Abschnittes einer Halbleitereinrichtung
oder eines Abschnittes eines Halbleitersubstrates zur Verfügung gestellt,
das die Schritte aufweist: eine isolierende Schicht wird auf der
gesamten Oberfläche
des Abschnittes eines Halbleitersubstrates ausgebildet; eine polykristalline
Siliziumschicht wird auf der isolierenden Schicht ausgebildet; eine
Abdeckschicht bzw. Deckschicht wird auf der polykristallinen Siliziumschicht
ausgebildet; Abschnitte der abdeckenden bzw. überdeckenden Schicht und der
darunter liegenden Abschnitte der polykristallinen Siliziumschicht
werden selektiv weggeätzt;
isolierende Seitenwandabstandshalter werden auf verbleibenden Abschnitten
der überdeckenden
bzw. abdeckenden Schicht und darunter liegenden verbleibenden Abschnitten
der polykristallinen Siliziumschicht ausgebildet, wobei ein freigelegter
Abschnitt der isolierenden Schicht gelassen wird; der freigelegte
Abschnitt der isolierenden Schicht wird weggeätzt, wobei aktive Bereiche
des Halbleitersubstrats zur weiteren Verarbeitung freigelassen bleiben;
die polykristalline Siliziumschicht wird elektrisch an das Halbleitersubstrat mit
einem ohmschen Anschluss angeschlossen; und die polykristalline
Siliziumschicht wird an ein elektrisches Potenzial angeschlossen,
das ausgewählt
ist, um einen Stromfluss zwischen den aktiven Bereichen zu verhindern,
wobei die polykristalline Siliziumschicht eine Dotierkonzentration
hat, die eine mehrfache Dotierkonzentration des Substrates ist.
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1 ist
eine querschnittliche Ansicht, die eine Trennung von aktiven Bereichen
nach dem Stand der Technik durch eine dicke Feldoxidschicht zeigt,
die den charakteristischen Vogelschnabel vorzuweisen hat.
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2 zeigt
eine querschnittliche Ansicht eines Abschnittes eines Substrats
vom P-Typ, über bzw.
auf welcher eine integrierte Schaltungsstruktur gemäß der vorliegenden
Erfindung auszubilden ist.
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3 ist
eine Ansicht von Schichten, die gemäß der vorliegenden Erfindung
auf der Oberfläche des
Substrats nach 2 gezüchtet und
abgeschieden sind.
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4 zeigt
eine selektive Ätzung
der Schichten nach 3.
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5 ist
eine obere Ansicht der selektiv geätzten Schichten nach 4, wobei eine mögliche Ausführungsform
einer Schaltungsstruktur gezeigt wird.
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6 zeigt
eine Oxidschicht, die oben auf den selektiv geätzten Schichten nach 4 angeordnet bzw. abgeschieden
ist.
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7 zeigt
eine selektive Ätzung
der Schichten nach 6 und
nachfolgend gezüchtete
bzw. aufgewachsene und abgeschiedene Schichten.
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8 zeigt
eine selektive Ätzung
der Schichten nach 7 und
eine nachfolgende Implantationspräparation vom N-Typ zum Aufbau
von leicht dotierten Drain- und Sourcestrukturen.
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9 zeigt
die Schichten nach 8 mit
der Hinzufügung
von Oxidseitenabstandshaltern und implantierten Drain- und Sourcebereichen.
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10 ist
eine schematische elektrische Darstellung der Struktur nach 9, die elektrische Anschlüsse an ein
Erdpotenzial zeigt.
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11 ist
eine obere Ansicht nach 9, die
eine mögliche
Ausführungsform
einer Schaltungsstruktur zeigt und die elektrische Anschlüsse an ein
Erdpotenzial schematisch zeigt.
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12 ist
eine obere Ansicht, die eine zweite mögliche Ausführungsform einer Schaltungsstruktur
zeigt.
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Die 1 zeigt
die NMOS-Trennung bzw. -Isolation von aktiven Bereichen 108 nach
dem Stand der Technik in einem Substrat 100 vom P-Typ durch eine
dicke Schicht eines thermisch gezüchteten Feldoxids 102.
Unter dem Feldoxid 102 sind Bereiche 104 zur Kanaleingrenzung
durch Implantationen vom P-Typ ausgebildet, welche in das Substrat 100 beim thermischen
Züchten
bzw. Aufwachsen des Feldoxides diffundieren. Die Form des Feldoxids 102 zeigt das
charakteristische Vogelschnabelmerkmal 106, das von dem
Feldoxid her stammt, das unter eine Siliziumnitridschicht eindringt,
die verwendet wird, um die aktiven Bereiche 108 auf dem
Chip während
der Züchtung
bzw. des Wachstums des Feldoxids zu definieren. Ein Nachteil der
momentanen Verfahrensweise nach dem Stand der Technik zur Ausbildung des
Feldoxids 102 ist, dass, falls die Abmessungen des aktiven
Bereichs 108 zu klein sind, die Vogelschnabelverengung
angehoben werden und die Siliziumnitridschicht von dem darunter
liegenden Silizium trennen kann, was zu einer noch längeren Vogelschnabelstruktur
oder einem möglichen
Verlust des gesamten aktiven Bereiches führt.
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Der Vogelschnabel 106 ist
für die
trennende Funktion des Feldoxids 102 unnötig und
verbraucht in nachteiliger Weise, was ansonsten aktiver Bereich des
Substrats 100 sein würde,
der für
den Aufbau von Schaltungskomponenten verwendbar ist. In integrierten
Schaltungskonstruktionen nach gegenwärtiger Technik kann sich jeder
Vogelschnabel 106 in einigen Designs bzw. Konstruktionen über 2500
Angström
(10 Angström
= 1 nm) hinaus in das Ausbreiten, was ansonsten nutzba rer aktiver
Bereich sein würde.
Zusätzlich
diffundieren die dotierten Kanalstoppbereiche 104 in die
aktiven Bereiche und bei einigen Designs bzw. Konstruktionen können sie
einen geringen bzw. flachen oder schmalen Kanaleffekt verursachen,
der die Schwellenwertspannung von Transistoren, die in dem aktiven
Bereich aufgebaut sind, erhöht.
Das Merkmal des Vogelschnabels 106 des Feldoxids 102 wie
auch der flache bzw. schmale Kanaleffekt, der durch den Bereich 104 zur
Kanalbegrenzung erzeugt wird, beschränken sowohl die minimalen Abmessungen,
die aktive Bereich 108 trennen, und die minimale Größe von jenen
aktiven Bereichen, wobei folglich Schwierigkeiten bei der Steigerung
der Integrationsdichte verursacht werden. Wie in 9 zu erkennen ist und wie im Einzelnen unten
erörtert
wird, verwirklicht die Praxis der vorliegenden Erfindung die gewünschte Trennung
bzw. Isolation mit einer minimalen Beabstandung zwischen aktiven
Bereichen des Substrates 100.
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Die 2 bis 9 stellen die Hauptschritt,
die bei der Verwirklichung der vorliegenden Erfindung ausgeführt werden
und die Struktur der vorliegenden Erfindung dar. Die 2 zeigt ein Halbleitersubstrat 100,
welches gemäß der vorliegenden
Erfindung bevorzugt entweder vom N-Typ oder vom P-Typ dotiert ist.
Das Substrat 100 könnte
selbst Substrat sein oder alternativ eine N-Wanne oder P-Wanne,
die in Verbindung mit einem CMOS-Prozess verwendet wird, eine dotierte
epitaktische Schicht oder eine andere Substratstruktur. Bei einer
Ausführungsform wird
das Substrat 100 mit Bor mit einer Konzentration von näherungsweise
1016–1017/cm3 dotiert. Zusätzliche
Verarbeitungsschritte, wie etwa die Implantationen zur Einstellung
des Schwellenwerts, das epitaktische Wachstum, die Wannenausbildung
und dergleichen können,
wie für
jedes Design gewünscht, ausgeführt werden.
Während
die Hauptschritte gemäß der vorliegenden
Erfindung hierin gezeigt und beschrieben sind, muss jeder einzelne
Schritt im gesamten Verfahren nicht aufgezeigt werden, weil derartige
Schritte Teil der Standardherstellungs- bzw. -verarbeitungsschritte
sind, die allgemein verwendet und im Stand der Technik bekannt sind.
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Bezugnehmend auf 3, wird eine erste Gateisolationsschicht
oder ein Oxid 120 über
dem gesamten Substrat 100 gezüchtet bzw. aufgewachsen, gefolgt
durch eine abgeschiedene erste polykristalline Siliziumschicht 122 und
eine abgeschiedene überdeckende
Oxidschicht 124. Bei der bevorzugten Ausführungsform
ist die erste Gateoxidschicht 120 etwas dicker als eine
Gateoxidschicht, die für
einen aktiven Transistor auf dem gleichen Chip verwendet wird. Zum
Beispiel kann die erste Gateoxidschicht 120 näherungsweise
500 Angström
dick sein, falls die Dicke der Standard-Gateoxidschicht in dem Bereich
von 90 bis 200 Angström
ist. Dies stellt eine etwas höhere
Schwellenwertspannung für
die Isolationsgatestruktur 130 sicher, die auszubilden
ist (siehe 4). Bei der
bevorzugten Ausführungsform
ist die Polysiliziumschicht 122 in dem Bereich von 500
Angström
dick, könnte
aber etwas dicker oder weniger dick sein, falls gewünscht. Die
abgeschiedene Oxidschicht 124 ist näherungsweise 2000 Angström dick. Bei
der Ausführungsform
mit einem Substrat 100 vom P-Typ ist die erste polykristalline Schicht
bevorzugt mit einer Verunreinigung vom P-Typ dotiert, wie etwa Bor,
und hat eine Konzentration von grob zwei bis fünfmal der von dem Substrat.
Die Dotierkonzentration der ersten Polysiliziumschicht 122 ist
ausgewählt,
um eine angemessene Leitfähigkeit
zur Verfügung
zu stellen, die aber nicht so hoch ist, dass Boratome in das Substrat 100 in
einer ausreichenden Menge wandern, um die Leitfähigkeit des Substrates zu beeinflussen
bzw. zu beeinträchtigen.
Das etwas dickere Oxid 120 hilft dabei, die Wanderung zu
verhindern.
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Das Polysilizium 122 ist
mit dem gleichen Leitfähigkeitstyp
wie das Substrat dotiert. Dies stellt den Vorteil zur Verfügung, dass
ein unmittelbarer ohmscher Kontakt über einen vergrabenen Kontakt zu
dem Substrat möglich
ist. Dies verringert auch das Risiko von Problemen, falls es ein
Nadelloch in dem Oxid mit einer leichten Wanderung von Ionen gibt. Folglich
ist auf einem Substrat vom N-Typ die erste Polysiliziumschicht mit
N-Typ dotiert. Die Oxidschicht kann dünner oder dicker gemacht werden,
abhängig von
den Dotiermittelionen, die verwendet wer den, und deren Konzentrationen,
weil einige Ionen eine geringere Tendenz haben, zu wandern, als
andere.
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Bezugnehmend auf die 4 und 5 wird
die Oberfläche
des Chips strukturiert bzw. mit einem Muster versehen und geätzt, um
eine Isolations- bzw. Trenngatestruktur 130 auszubilden.
Wie am besten in 4 zu
erkennen ist, hat eine mögliche
Schaltungskonfiguration die Isolations- bzw. Trenngatestruktur 130,
die jeden der aktiven Bereiche 180 umgibt, in welchen Transistorstrukturen
durch nachfolgende Verarbeitungsschritte ausgebildet werden. In dem
Fall eines Substrats 100 vom P-Typ ist die erste polykristalline
Schicht 122 bevorzugt elektrisch an die niedrigste Spannung
angeschlossen, die dem Chip zugeführt wird, typischerweise dem
Erdungspotenzial, um sicherzustellen, dass der Bereich 132 unter
dem Isolationsgate bzw. Trenngate 130 niemals leitet, wodurch
Bereiche 108 elektrisch voneinander getrennt werden. Am
häufigsten
wird das Substrat 100 auch an diese niedrigste Spannung
angeschlossen und bei solchen Strukturen ist es vorteilhaft, einen
ohmschen Widerstand zwischen der ersten polykristallinen Schicht 122 und
dem Substrat zur Verfügung
zu stellen.
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Die vergleichbare Dotierung des Substrats 100 und
die erste polykristalline Schicht 122 stellen einen ohmschen
Anschluss an die vergrabenen Kontakte zur Verfügung und machen irgendwelche
Diffusionseffekte, die von Nadellochdefekten in der Oxidschicht 120 stammen,
harmlos. Ein weiterer Vorteil ist, dass die geerdete Trenn- bzw.
Isolationsgatestruktur 130 gegenüber irgendwelchen Feldschwellenwertverschiebungen,
die von mobilen Ionen her stammen, abschirmen wird. Es wird zu erkennen sein,
dass der größte Vorteil
der vorliegenden Erfindung die Funktion der Isolation mit minimalen
Anforderungen an die Abmessungen erzielt. Die Isolationsstruktur 130 der
vorliegenden Erfindung erfordert nur minimale Dimensionen der gegenwärtigen Technologie
zur Ausbildung einer Gatestruktur im Gegensatz zu den über dreimal
größeren minimalen
Dimensionen, die zur Trenn bzw. Isolationsfeldoxidzüchtung nach
der momentanen Technologie erforderlich sind.
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Die erste Gateoxidschicht 120 ist
bevorzugt etwas dicker als eine Oxidschicht für einen arbeitenden Transistor
derselben Schaltung, was zu einer relativ hohen Größenordnung
der Schwellenwertspannung führt,
um den "Kanalbereich" 132 unter
dem Isolations- bzw. Trenngate 130 einzuschalten. In der Tat
ist das Einschalten des "Kanalbereiches" 132 weder
erwartet noch erwünscht.
In dem Fall eines Substrats 100 vom P-Typ sind die Erdung
der ersten polykristallinen Siliziumschicht 122 in Bezug
auf die niedrigste Spannung auf dem Chip und das dicke Gateoxid 120 Konstruktionsmerkmale,
die das Gate 130 zu Trenn- bzw. Isolationszwecken zuschneiden und
diesen "Kanalbereich" 132 im
ausgeschalteten Zustand halten, um die Trennung bzw. Isolation zu verwirklichen.
Die Dotierung vom gleichen Leitfähigkeitstyp
erlaubt eine einfache Erdung des Polysiliziums 122 zu dem
Substrat 100. Natürlich
sind das Isolationsverfahren und die Struktur nach der Erfindung bei
einem dünnen
Gateoxid 120 anwendbar, falls es die Konstruktion bzw.
das Design erlauben, wobei es die Aufgabe ist, eine schädliche Wandung
von Dotiermittel zwischen der Polyschicht 122 und dem Substrat 100 zu
verhindern und um den "Kanal" 132 zu allen
Zeiten ausgeschaltet zu halten.
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Bei dem nächsten Prozess- bzw. Verarbeitungsschritt
wird eine Oxidschicht (LTO-Schicht) 134 über dem
gesamten Chip (siehe 6)
durch eine angemessene Technologie ausgebildet, indem gezüchtet bzw.
aufgewachsen wird, oder es wird bevorzugt ein chemischer Dampfabscheidungsprozess (CVD-Prozess)
verwendet. Bezugnehmend auf 7,
wird die Oxidschicht 134 dann unter Verwendung einer anisotropen
Plasmaätzung
geätzt,
wobei sich Seitenwandabstandshalter 136 entlang der Isolations-
bzw. Trenngatestruktur 130 ergeben. Sowohl die Seitenwandabstandshalter 136 als
auch die abdeckende Oxidschicht 124 sind gegen das Kurzschließen der
Isolations- bzw. Trenngatestruktur 130 mit anders aufgebauten
Schaltungskomponenten. Die abdeckende Oxidschicht 124 wacht
auch über eine Kontamination über die
dotierte erste polykristalline Siliziumschicht 122 durch
nachfolgende Ionenimplantationsverfahren.
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Der freigelegte Abschnitt der ersten
Gateoxidschicht 120 wird entfernt und eine zweite Gateoxidschicht 140 mit
einer bevorzugten Dicke in dem Bereich von näherungsweise 90 bis 120 Angström wird an
ihrer Stelle gezüchtet
bzw. aufgewachsen. Eine zweite polykristalline Siliziumschicht 142 von näherungsweise
1500 Angström
Dicke wird dann über
der Oberfläche
des Chips abgeschieden und nachfolgend wird eine Schicht 144 aus
Titaniumsilizid oder einem anderen Metallsilizid auch näherungsweise
mit einer Dicke von 1500 Angström
abgeschieden. In dem Fall eines Substrats 100 vom P-Typ
verhindert die abdeckende Oxidschicht 124, dass Bordotiermittel
in der ersten polykristallinen Siliziumschicht 122 in die
zweite polykristalline Siliziumschicht 142, welche selbst
für einen
geringeren Widerstand negativ dotiert ist, wandern.
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Bezugnehmend auf 8, wird die Oberfläche des Chips strukturiert
und geätzt,
um die Gatestruktur 150 auszubilden. Implantationen werden durchgeführt, um
leicht dotierte Drain-(LDD)- und Sourceerstreckungen 152 herzustellen.
Nach der LDD-Implantation und Erhitzung bzw. thermischen Behandlung
werden, und wie in 9 zu
sehen ist, Seitenwandabstandshalter 156 auf den Gatestrukturen 150 durch
anisotrope Ätzung
einer CVD-Oxidschicht ausgebildet. Stark dotierte Drainund Sourcebereiche 154 werden
dann durch Innenimplantation und Erhitzung bzw. thermische Behandlung,
wie es im Stand der Technik wohl bekannt ist, ausgebildet. Nachfolgende
Verarbeitungs- und Fertigstellungsschritte sind im Stand der Technik
wohl bekannt, wie etwa weitere CVD-Schichten mit Kontaktlöchern für Metallisierungsdeckschichten
und eine fertigstellende Über-
bzw. Abdeckglasschicht, und werden weder weiter beschrieben noch
in den Figuren dargestellt.
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Die 11 ist
eine obere Ansicht nach 9,
die eine mögliche
Ausführungsform
einer Schaltungsstruktur zeigt, die die vorliegende Erfindung beinhaltet,
und zeigt die Gate-, Source- und Drainabschnitte der aktiven Bereiche 108,
die durch die Trenn- bzw. Isolationsgatestruktur 130 umgeben und
getrennt sind. Ein Anschluss des Isolations- bzw. Trenngates 130 an
Erdpotenzial über
einen vergrabenen Kontakt zu dem Substrat 100 vom P-Typ
wird schematisch bei 158 gezeigt. Ohmsche Kontakte zwischen
der ersten Polyschicht 122 und dem Substrat 100 sind
bei regelmäßigen Intervallen
ausgebildet und mit einer passenden Beabstandung, um einen guten
ohmschen elektrischen Kontakt zwischen dem ersten Polysilizium und
dem Substrat sicherzustellen, und um die isoelektrische bzw. equipotenziale Natur
des ersten Polys und des Substrates sicherzustellen. Natürlich wird
diese Art von Struktur über
den Chip hinweg wiederholt und nur ein Abschnitt des Chips ist gezeigt.
Aktive Bereiche 108 werden über und unter jenen, die in 11 gezeigt sind, ausgebildet
und sämtliche
der aktiven Bereiche werden durch die Gateisolationsstruktur 130 an
jenen Orten getrennt bzw. isoliert, wo zuvor Feldoxid verwendet
wurde.
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Die 12 ist
eine obere Ansicht bzw. Draufsicht, die eine zweite mögliche Ausführungsform
einer Schaltungskonfiguration zeigt, bei der die Isolations- bzw.
Trenngatestruktur 130 zwischen aktiven Bereichen 108 ausgebildet
ist, diese aber nicht umgibt. In der Tat können, wie es im Stand der Technik üblich ist,
zwei derartige benachbarte aktive Bereiche 108 z.B. an
einem gemeinsamen Sourcebereich (nicht gezeigt) aneinander anstoßen bzw.
aneinander angrenzen. Die Isolationsgatestruktur 130 trennt bzw.
isoliert diese aktiven Bereiche 108 genauso wie Feldoxid
nach dem gegenwärtigen
Stand der Technik es in solchen Schaltungsdesigns tut, ermöglicht aber vorteilhafterweise,
dass die aktiven Bereiche 108 dichter zueinander beabstandet
sind.
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Die 10 ist
eine schematische Darstellung der Struktur nach 9, die elektrische Anschlüsse an ein
Erdungspotenzial einer Source 160, des Substrats 100 und
der Isolationsgatestruktur 130 zeigt. Viele Schaltungen
sind mit der Source und dem Substrat an das gleiche niedrige Spannungspotenzial, üblicherweise
Erdpoten zial, angeschlossen. Sowohl das Substrat 100 als
auch die Isolationsgatestruktur 130 sind an das gleiche
Spannungspotenzial wie die geerdete Source 160 gebunden.
Sollte es wünschenswert
sein, kann die geerdete Source 160 auch elektrisch an das
Substrat 100 über
lokale Zwischenverbindungen aus Metall oder Metallsilizid angeschlossen
sein, wie es im Stand der Technik üblich ist. Ferner kann die
Isolations- bzw. Trenngatestruktur 130 elektrisch an die
geerdete Source 160 angeschlossen sein.
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Die Ordnung der Prozessoperationen
könnte so
geändert
werden, um die Isolationsgatestruktur von der zweiten Polyschicht
her aufzubauen, nachdem die Gates der Schaltungskomponenten ausgebildet
worden sind. Die spezifischen Einzelheiten des Aufbaus einer Isolations-
bzw. Trenngatestruktur über
einem Substrat vom P-Typ
zum Isolieren von N-Kanal-Feldeffekttransistoren vom Verstärkungstyp sind
oben beschrieben worden. Es wird von den Fachleuten im Stand der
Technik jedoch erkannt, dass die vorliegende Erfindung auf einen
breiten Bereich von integrierten MOS-Schaltungsstrukturen angewandt
werden kann, um die Feldoxidisolationsstruktur zu ersetzen. Als
ein Beispiel erlaubt es eine Umkehrung der Leitfähigkeitstypen, eine ähnliche bzw.
gleiche Isolations- bzw. Trenngatestruktur in einem Substrat vom
N-Typ auszubilden. Bei dieser Ausführungsform ist das Polysilizium 122 N-Typ-dotiert
und ist an das höchste
Spannungspotenzial auf dem Chip gebunden, üblicherweise die N-Wanne, um sicherzustellen,
dass der Bereich des Substrats, der unter der Isolationsgatestruktur
liegt, niemals leitet und immer die aktiven Bereiche in dem Substrat
vom N-Typ voneinander trennt bzw. isoliert.
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Die Erfindung kann auch auf dem gleichen Chip
in Kombination mit einer Feldoxidisolation verwendet werden. Zum
Beispiel kann die Isolationsgatestruktur innerhalb einer Speicheranordnung
verwendet werden, in der Platz bzw. Raum wertvoll ist, und eine
Standard-Feldoxidisolation kann in peripheren Schaltungen, falls
gewünscht,
verwendet werden.