DE69034105T2

DE69034105T2 - Transistor mit schwebendem Gate und mehreren Steuergates

Info

Publication number: DE69034105T2
Application number: DE69034105T
Authority: DE
Original assignee: Shibata Tadashi Sendai
Current assignee: Shibata Tadashi Sendai
Priority date: 1989-06-02
Filing date: 1990-06-01
Publication date: 2004-04-22
Anticipated expiration: 2010-06-02
Also published as: EP0739041B1; US5258657A; WO1990015444A1; DE69034105D1; US5608340A; EP0516847A1; EP0739041A3; ATE251343T1; DE69031870T2; EP0739041A2; JPH036679A; EP0516847A4; EP0516847B1; ATE161657T1; DE69031870D1; JP2662559B2

Description

Technisches Gebiet
Diese Erfindung bezieht sich auf eine Halbleitereinrichtung und insbesondere auf eine Halbleitereinrichtung, welche eine halbleiterintegrierte Funktionsschaltung zur Verfügung stellt, wie zum Beispiel einen Computer mit einer Neuron-Schaltung und eine integrierte Schaltung mit einer mehrwertigen Logik.
Hintergrund der Erfindung
Die halbleiterintegrierte Schaltungstechnologie ist rapide fortgeschritten. Im Falle eines dynamischen Speichers sind zum Beispiel Speicherchips mit einer Kapazität von 1 bis 4 Mbit schon in die Massenproduktion gegeben worden, und ultragroße Integrationsspeicherchips, wie zum Beispiel 16 Mb oder 64 Mb Speicher werden nun entwickelt. Solch eine ultragroße Integrationstechnologie wird sowohl für eine logische Schaltung wie auch für eine Speicherschaltung angewendet, und eine Vielfalt von funktionalen logikintegrierten Schaltungen, welche durch eine 32 bit CPU oder eine 64 bit CPU dargestellt werden, befinden sich ebenfalls in der Entwicklung.
In diesen logischen Schaltungen wird eine arithmetische Operation durch Verwenden von digitalen Signalen ausgeführt, das heißt von binären Signalen, welche aus 1 und 0 zusammengesetzt sind. Zum Beispiel wird ein Neumann-Verfahren für einen Computer verwendet, wobei Befehle, einer nach dem anderen, gemäß eines vorbestimmten Programms ausgeführt werden. Obwohl einfache numerische Berechnungen durch dieses Verfahren mit einer sehr großen Geschwindigkeit ausgeführt werden können, benötigt es viel Zeit, um eine Mustererkennung oder eine Bildbearbeitung durchzuführen. Zudem ist dieses Verfahren für eine Informationsverarbeitung nicht geeignet, wie zum Beispiel für eine Zuordnung von Ideen, das Behalten und Lernen, was der stärkste Punkt des Menschen ist. Trotz vielzahliger Forschungs- und Entwicklungsaktivitäten im Bereich der Software-Technologie sind bemerkenswerte Ergebnisse bis jetzt nicht produziert worden.
Es hat eine andere Entwicklung der Forschung gegeben, um diese Schwierigkeiten sofort zu beherrschen und dann einen Computer zu konstruieren, welcher die arithmetischen Operationen des Gehirns imitiert, das heißt Computer mit Neuron-Schaltungen (neurale Computer), durch Studieren einer Gehirnfunktion eines lebenden Dinges. Diese Art der Forschung begann in den neunzehnhundertvierziger Jahren und ist sehr aktiv in den letzten Jahren geworden, basierend auf der Tatsache, dass der Fortschritt in der LSI-Technologie es möglich macht, die Hardware eines Neuron-Computers zu realisieren.
Die heutige Halbleiter-LSI-Technologie (Halbleitertechnologie mit hohem Integrationsgrad) weist jedoch noch zu viele Probleme auf, um sie in die Praxis umzusetzen. Dies wird konkreter beschrieben. Zum Beispiel, um die Hardware mit der Funktion einer menschlichen Neuron-Zelle (Neuron) zu versehen, muss eine Schaltung konstruiert werden, durch Kombinieren einer Menge von Halbleiterelementen. In anderen Worten, es ist sehr schwierig, die praktische Anzahl von Neuronen (Neurons) auf einem Halbleiter-Chip zu konstruieren.
Der Hauptzweck dieser Erfindung ist, eine Halbleitereinrichtung darzustellen, welche die Funktion von einem Neuron realisiert, bei Verwendung eines einzigen Halbleiterelements des MOS-Typs. Vor der detaillierten Erläuterung dieser Erfindung wird beschrieben, welche Funktion für ein Neuron gefordert wird und welche Schwierigkeiten stattfinden, wenn ein Neuron konstruiert wird, wobei die heutigen Technologien verwendet werden.
Die 19 ist eine schematische Darstellung, welche die Funktion einer Neuron-Zelle darstellt, das heißt eines Neurons, welches durch McCumllock und Pitts als ein mathematisches Modell von einem Neuron vorgeschlagen wurde (Bull. Math. Biophys., Vol. 5, p. 115 (1943)). Heutzutage werden diese Studien aktiv ausgeführt, um einen Neuron-Computer zu konstruieren, durch Realisieren dieses Modelles mit Halbleiter-Schaltungen. V₁, V₂, V₃, ..., V_n sind n Eingangssignale, definiert zum Beispiel als Spannungsgrößen, und entsprechen Signalen, die von anderen Neuronen übertragen werden. W₁, W₂, W₃, ..., W_n sind Koeffizienten, welche die Verbindungsstärke zwischen Neuronen darstellen und biologisch Synapsenverbindungen genannt werden. Die Funktion von diesen Neuronen ist einfach. Wenn der Wert Z, die lineare Summe des Produktes von jeder Eingabe V; und der Verbindungskraft bzw. Anziehungskraft (engl.: weight) W_i (i = 1 – n), größer wird als ein vorbestimmter Grenzwert V_TH*, dann gibt das Neuron 1 aus; auf der anderen Seite 0, wenn Z kleiner ist als V_TH*. Der numerische Ausdruck lautet wie folgt:
Die 19(b) zeigt die Beziehung zwischen Z and V_out. Die Ausgabe ist 1, wenn Z groß genug ist, verglichen mit V_TH*, und 0, wenn Z klein genug ist.
Nachfolgend ist ein Beispiel der Schaltungen, um die oben beschriebene Funktion bei Verwendung herkömmlicher Halbleiter-Technologie zu realisieren, in der 20 gezeigt. In der Figur bezeichnen 102-1, 102-2 und 102-3 Operationsverstärker. Die 20(a) zeigt eine Schaltung, um Z zu erzielen, durch Addieren des Produktes des Eingangssignals V_i (i = 1 – n) und der Anziehungskraft W_i. I_i bezeichnet den elektrischen Strom, welcher durch R_i strömt. Aus I_i = V_i/R_i,
wird die Ausgangsspannung V₃ des Operationsverstärkers 102-1 gegeben durch
Weil I_b durch –V_a/R gegeben wird, haben I_a und I_b dieselbe Größe (I_a = I_b) und die entgegengesetzte Strömungsrichtung, was zu dem Ausdruck führt:
Durch Vergleich der Gleichungen (1) und (4) wird der Anziehungskoeffizient W_i durch R/R_i gefunden und daher durch den Widerstand bestimmt. Die Schaltung, welche in der 20(a) gezeigt ist, ist eine Schaltung, um eine Spannung zu erzeugen, welche die lineare Summe der Eingangssignale darstellt, welche durch Aufsummieren der elektrischen Ströme erzielt werden. Die 20(b) ist ein Beispiel einer Schaltung, um den Wert von Z in V_out zu konvertieren, wobei Z an einen Eingangsanschluss ohne Inversion des Operationsverstärkers 102-3 angeschlossen ist. Weil ein Operationsverstärker ein Verstärker ist, welcher eine große Spannungsverstärkung (Gain) aufweist, ist V_out = V⁺, wenn Z > E₀ ist, und V_out = V^–, wenn Z < E₀ ist, wie in der 20(c) gezeigt ist. Hierbei sind V+ und V^– die Maximal- und Minimalwerte der Ausgänge, welche durch die Leistungsversorgungsspannung bestimmt werden, die dem Operationsverstärker zugeführt wird. Der Wert V_TH* kann geändert werden, durch Variieren der Spannung E₀, die an den Anschluss ohne Inversion angelegt wird. Eines der Probleme der Schaltung, welche in den 20(a) und (b) gezeigt ist, ist ein solches, dass viele Halbleiter-Elementen erforderlich sind, um ein Neuron zu konstruieren. Drei Operationsverstärker werden in der Schaltung der Figur verwendet, und daher sind dreißig Transistoren notwendig, weil gewöhnlich wenigstens zehn Transistoren erforderlich sind, um einen Operationsverstärker zu konstruieren. Und weil die Summenoperation auf der Basis eines Modus eines elektrisches Stromes ausgeführt wird, strömt stets eine große Menge Strom, was zu einem großen Leistungsverlust führt. Ein Neuron besetzt nämlich nicht nur eine große Fläche auf einem Chip, sondern führt auch zu einem großen Leistungsverlust. Daher ist es schwierig, einen hohen Integrationsgrad zu erzielen. Sogar, wenn ein hoher Integrationsgrad durch Verkleinern der Dimensionen von Transistoren erzielt werden kann, ist es weitgehend unmöglich, eine integrierte Schaltung in der Praxis zu konstruieren, wegen der hohen Dichte des Leistungsverlustes.
Die vorliegende Erfindung wurde ausgeführt, um solche Probleme, wie sie oben beschrieben werden, zu lösen, und um eine Halbleitereinrichtung darzustellen, welche die Funktion eines Neuron mit einem einzelnen Element realisiert, und ferner einen Neuron-Computerchip, welcher eine hohe Integrationsdichte und Charakteristiken eines geringen Leistungsverlustes aufweist.
(Offenbarung der Erfindung)
Eine Halbleitereinrichtung der vorliegenden Erfindung ist im Anspruch 1 definiert.
JP-A-60-117 783 zeigt eine Einrichtung gemäß des nächstliegenden Standes der Technik.
(Kurze Beschreibung der Zeichnungen)
Die 1 zeigt schematische Diagramme, welche ein Beispiel 1 erklären, welches nicht Teil der vorliegenden Erfindung ist: Die 1(a) ist eine quergeschnittene Ansicht einer Einrichtung, die 1(b) ist eine äquivalente Schaltung der Einrichtung, die 1(c) ist ein schematisches Diagramm einer Schaltung, die 1(d) ist ein weiteres Beispiel der Schaltung, die 1(e) ist ein Graph, welcher Charakteristiken/Kennwerte zeigt, die 1(f) ist eine Draufsicht einer Einrichtung, und die 1(g) ist eine quergeschnittene Ansicht entlang der Y-Y' Linie aus der 1(f).
Die 2 zeigt schematische Diagramme, welche ein Beispiel 2 darstellen, welches nicht Teil der vorliegenden Erfindung ist: Die 2(a) ist eine Draufsicht einer Einrichtung, die 2(b) ist eine quergeschnittene Ansicht entlang der X-X' Linie aus der 2(a), und die 2(c) ist eine quergeschnittene Ansicht entlang der Y-Y' Linie aus der 2(a).
Die 3 ist ein Blockdiagramm, welches ein Beispiel 3 erklärt, welches nicht Teil der vorliegenden Erfindung ist.
Die 4 ist eine quergeschnittene Ansicht einer Einrichtung, welche ein Beispiel 4 erläutert, das nicht Teil der vorliegenden Erfindung ist.
Die 5 zeigt schematische Diagramme, welche ein Beispiel 5 beschreiben, welches nicht Teil der vorliegenden Erfindung ist: Die 5(a) ist eine Draufsicht einer Einrichtung, und die 5(b) ist eine quergeschnittene Ansicht entlang der X-X' Linie aus der 5(a).
Die 6 ist eine quergeschnittene Ansicht einer Einrichtung, welche ein Beispiel 6 erläutert, welches nicht Teil der vorliegenden Erfindung ist.
Die 7 ist ein Diagramm einer Schaltung, welche ein weiteres Beispiel darstellt.
Die 8 zeigt Diagramme, welche ein Beispiel 7 erklären, welches nicht Teil der vorliegenden Erfindung ist: Die 8(a) ist eine Draufsicht einer Einrichtung, die 8(b) ist eine quergeschnittene Ansicht entlang der X-X' Linie aus der 8(a) und die 8(c) ist ein Graph, welcher Charakteristiken/Kennwerte zeigt.
Die 9 ist ein Diagramm einer Schaltung, welche ein Beispiel 8 erklärt, welches nicht Teil der vorliegenden Erfindung ist.
Die 10 und 11 sind Diagramme einer Schaltung, welche weitere Beispiele darstellen.
Die 12 ist ein schematisches Diagramm einer Schaltung, welche ein Beispiel 9 erklärt, welches nicht Teil der vorliegenden Erfindung ist.
Die 13 zeigt schematische Diagramme, welche eine Ausführung der vorliegenden Erfindung erklären: 13(a) ist ein Diagramm einer Schaltung, und die 13(b) ist ein Graph, welcher Charakteristiken zeigt.
Die 14 ist ein schematisches Diagramm einer Schaltung, welche ein Beispiel 10 erklärt, das nicht Teil der vorliegenden Erfindung ist.
Die 15 ist ein schematisches Diagramm einer Schaltung, welche ein Beispiel 11 erklärt, das nicht Teil der vorliegenden Erfindung ist.
Die 16 ist ein schematisches Diagramm einer Schaltung, welche ein Beispiel 12 erklärt, das nicht Teil der vorliegenden Erfindung ist.
Die 17 ist ein schematisches Diagramm einer Schaltung, welche ein Beispiel 13 erklärt, das nicht Teil der vorliegenden Erfindung ist.
Die 18 ist ein schematisches Diagramm einer Schaltung, welche ein Beispiel 14 erklärt, das nicht Teil der vorliegenden Erfindung ist.
Die 19 zeigt Diagramme, welche Ausführungen gemäß des Standes der Technik erklären: Die 19(a) ist ein schematisches Diagramm, und die 19(b) ist ein Graph, welcher Charakteristiken zeigt.
Die 20 ist ein Diagramm einer Schaltung, welche den Stand der Technik erklärt.
Eine Liste von Teilen und Bezugszeichen, welche in den Zeichnungen gezeigt sind, lautet wie Folgt: 102-1, 102-2, 102-3, arithmetischer Verstärker (Operationsverstärker); 101, Si-Substrat des p-Typs; 102, Gate-Oxidfilm; 103, Gate-Elektrode; 104, Isolationsfilm; 105-1 bis 105-4, Gate-Elektrode; 106, Isolationsfilm; 106-1 bis 106-4, Al-Verbindung (Interconnect); 107, Quelle (Source); 108, Senke (Drain); 109, Al-Verbindung (Interconnect); 111, Oberfläche des Siliziumsubstrats; 201, schwebendes Gate; 202, Gate-Oxidfilm; 203, schwebendes Gate; 204, Isolationsfilm; 205-1 bis 205-4, Eingangs-Gate; 206, Isolationsfilm; 206-1 bis 206-4, Al-Verbindung (Interconnect), angeschlossen am Eingangs-Gate; 207, Quelle; 208, Senke; 209, 210, Al-Verbindung; 301, Neuron-Element; 303, Eingangsanschluss für die Signalspannung; 304, Ausgangsanschluss; 305, Eingangsanschluss für das Steuersignal X; 401-1, 401-3, 401-5, Eingangs-Gate; 402, Isolationsfilm; 403, schwebendes Gate; 404, thermischer Oxidationsfilm; 405, Si-Substrat des p-Typs; 406, Feld-Oxidfilm; 407, Al-Verbindung; 501, Feld-Oxidfilm; 502, Quelle; 503, Senke; 504, schwebendes Gate; 505, Eingangs-Gate; 603, schwebendes Gate; 604, Eingangs-Gate; 605, Steuer-Gate; 606, Oxidfilm; 607, Gate-Oxidfilm; 608, Oxidfilm; 701, Mode-MOS-Transistor; 702, n-Kanal-Transistor des Anreicherungstyps; 801, n-Kanal- ν MOS; 802, p-Kanal-ν MOS; 803, Substrat des p-Typs; 804, Substrat des n-Typs; 805, schwebendes Gate; 806, 807, Gate-Isolationsfilm; 808-1 bis 808-4, Eingangs-Gate; 809, Quelle; 810, Senke; 811, Quelle; 812, Senke; 813, 814, 815, Al-Verbindung; 816, Isolationsfilm unter der Al-Verbindung; 817, 817', 817'', 817''', Kontaktöffnung; 818, Isolationsfilm; 901, C-ν MOS; 902, CMOS-Inverter; 1001, NMOS; 1201, 1202, Eingangs-Gate; 1203, schwebendes Gate; 1401, C-ν MOS; 1402, Quelle; 1403, CMOS-Inverter; 1404, Quelle; 1405, p-MOSFET; 1406, n-MOSFET; 1501, ν MOS; 1602, 1603, Inverter.
Die 1 ist eine quergeschnittene Ansicht einer Halbleiter-Einrichtung gemäß des Beispiels 1. Eine Gate-Elektrode, hergestellt aus n⁺-Polysilizium, ist über einem Si-Substrat 101 des p-Typs durch einen Gate-Oxidfilm 102 ausgebildet. Umschlossen durch einen Isolationsfilm 104, wie zum Beispiel SiO₂, wird diese Gate-Elektrode in einem elektrisch schwebenden Zustand gelassen.
Die Eingangs-Gate-Elektroden 105-1 bis 105-4, hergestellt aus zum Beispiel n⁺-Polysilicum, sind von dem schwebenden Gate 103 durch einen Isolationsfilm 106, wie zum Beispiel SiO₂ isoliert. Das Potential von diesen Eingangselektroden wird durch die Spannung bestimmt, die durch die Al-Verbindungen 105-1 bis 106-4 zugeführt wird.
107 und 108 sind jeweils eine Quelle und eine Senke, welche zum Beispiel durch Ionenimplantierung eines As-Ions ausgebildet sind. 109 und 110 sind Verbindungen (Interconnects), die jeweils an die Quelle und die Senke angeschlossen sind. Die Halbleitereinrichtung dieser Erfindung weist die folgende Funktion auf: Wenn die lineare Summe der Produkte der Spannungen V₁, V₂, V₃, V₄, welche an die Gate-Elektroden 105-1 bis 105-4 angelegt werden, und entsprechende Anziehungskräfte einen vorbestimmten Grenzwert überschreiten, wird eine Inversionsschicht (das heißt ein Kanal) auf der Oberfläche 111 des Siliziumsubstrats ausgebildet und die Quelle und die Senke werden elektrisch miteinander verbunden. Eine detaillierte Beschreibung über die Linearsummenoperation der Spannung der Einrichtung wird unten ausgeführt.
Zuerst wird die Diskussion auf Basis der Einrichtung aus der 1(a) ausgeführt, wobei ein verallgemeinertes Modell, welches in der 1(b) gezeigt ist, verwendet wird. 201 bezeichnet ein schwebendes Gate, entsprechend zu 103 in der 1(a). Dieses Modell ist verallgemeinert, um n Steuer-Gates 202-1, 202-2, 202-3, ..., 202-n aufzuweisen, basierend auf dem Fall der 1(a), welcher vier Steuer-Gates 105-1, 105-2, 105-3 und 105-4 aufweist. C₁, C₂, C₃, ..., C_n bezeichnen die kapazitiven Kopplungskoeffizienten (Kapazität) zwischen dem schwebenden Gate und den jeweiligen Gates. Co ist die Kapazität zwischen dem schwebenden Gate und dem Substrat 101.
Nun werden die Symbole wie folgt definiert: V_F ist das Potential des schwebenden Gates, V₁, V₂, V₃, ..., V_n sind die Spannungen, welche den jeweiligen Eingangs-Gates zugeführt werden, und V₀ ist das Potential des Substrats. Man nehme an, dass Q₁, Q₂, Q₃, ... und Q_n Ladungen bezeichnen, welche in den Kapazitäten C₁, C₂, C₃, ... und C_n gespeichert sind, welche erzielt werden als Q₀ = C₀(V₀ – V_F), Q₁ = C₁(V₁ – V_F), Q₂ = C₂ (V₂ – V_F), ... und Q_n = C_n (V_n – V_F). Die Gesamtladung Q_F in dem schwebenden Gate ist nämlich gegeben durch.
Daher wird V_F als der nachfolgende Ausdruck erzielt.
wobei gilt:
Die Einrichtung, welche in der 1(a) gezeigt ist, kann als ein MOSFET betrachtet werden, welches eine Grenzwertspannung von V_TH aufweist, bei welcher das schwebende Gate 103 als eine Gate-Elektrode derselben arbeitet. In anderen Worten, ein Kanal wird auf der Substratoberfläche 111 ausgebildet, wenn das Potential des schwebenden Gates 103 zu V_TH Volt wird. In dem Fall, dass V_F > V_TH ist, wird die Formel (1) geschrieben als
wobei gilt Wi = Ci/CTOT .
Die Formel (2) bedeutet, dass, wenn der Wert der linearen Summe von allen Eingangsspannungen zu den Gates 202-1, 202-2, 202-3, ... und 202-n, gewichtet durch W₁, W₂, W₃, ... und W_n , größer als V_TH* wird, was durch die Formel (3) gegeben ist, die Einrichtung sich einschaltet und die Quelle und die Senke verbunden werden. VTH* = VTH – (C0/CTOT)V0 – QF/CTOT (3)
Hier wird gewöhnlich das Substrat geerdet, das bedeutet, V₀ = 0, und die Gesamtladung in dem schwebenden Gate ist 0. Dann gilt VTH = VTH*. (4) Wie oben beschrieben wurde, weist die Halbleitereinrichtung dieser Erfindung die Funktion auf, die gewichteten Linearsummen von allen Eingangssignalen zu berechnen und das Einschalten und Ausschalten des MOS-Transistors zu steuern, basierend auf dem Vergleich zwischen den Ergebnissen der gewichteten Summen und dem Grenzwert V_TH. In anderen Worten, diese Einrichtung ist wirklich ein neuer Transistor, mit welchem eine hocharithmetische Operationsfunktion auf einer einzigen Elementenebene realisiert wird. Somit ist diese Einrichtung sehr geeignet für das Aufbauen eines Neuron-Computers, welcher nachfolgend beschrieben werden wird. Aus diesem Grund wird der Transistor kurz Neuron-Transistor oder ν (neu)MOS genannt.
Die 1(c) zeigt ein Symbol für ν MOS, wobei S eine Quelle ist, D eine Senke ist und G₁, G₂, G₃ und G₄ Gates sind.
Die Struktur eines Neuron-Elements ist in der 1(d) beschrieben, wobei Symbole verwendet werden. Dies ist ein weiteres Beispiel der Ausführung. Eine Senke 121 eines ν MOS ist an eine Leistungsversorgungsleitung (V_DD) durch eine Last 122 angeschlossen. Wenn Z = W₁V₁ + W₂V₂ + W₃V₃ + W₄V₄ in dieser Schaltung ist, ist die Beziehung zwischen V_OUT1 und Z durch die unterbrochene Linie der 1(e) gezeigt. In dem Fall, in dem V_OUT an einen gewöhnlichen Inverter 123 angeschlossen wird, ist die Ausgabe V_OUT2 durch die ausgezogene Linie in der 1(e) gezeigt. Das bedeutet, die Funktion eines Neurons, welches in der 19(a) gezeigt ist, wird durch Verwendung dieser einfachen Schaltung realisiert. Die Wirkung dieser Erfindung wird definitiv aus dem Vergleich der 1(d) mit den 20(a) und 20(b), welche Stand der Technik darstellen, verstanden: Nur zwei MOS-Transistoren sind erforderlich, um ein Neuron in diese Erfindung zu konstruieren, während wenigstens 30 Transistoren beim Stand der Technik notwendig sind. In anderen Worten, es wird erstmals möglich, den Bereich auf einem Chip um mehr als eine Größenordnung zu verkleinern und dadurch Integrationen in einem ultrahohen Integrationsgrad zu erzielen. Zudem ist beim Stand der Technik die Schaltung mit bipolaren Transistoren konstruiert, welche einen großen Strom leiten, und die Summenoperation wird durch Verwenden von Stromadditiven ausgeführt, was zu einem großen Leistungsverlust führt. Auf der anderen Seite weist die Schaltung, die in dieser Erfindung mit nur zwei MOS-Transistoren aufgebaut ist, einen sehr geringen Leistungsverlust auf. Ein MOS ist naturgemäß eine spannungsgesteuerte Einrichtung, welche den Ein- und Aus-Zustand mit einem sehr geringen Ausmaß an Ladung steuern kann. Daher ist der Leistungsverlust sehr klein. Zudem, weil das ν MOS die Funktion der direkten Summe der Eingangsspannungen aufweist, erfordert die Schaltung keine Konvertierungsoperation von Spannung in Strom für die Summenoperation, abweichend von dem Fall in der 20(a), in welchem die Summenoperation ausgeführt wird, nachdem die Spannungen in Ströme konvertiert wurden, was nahe legt, dass dieses Neuron in der Lage ist, mit einem sehr geringen Leistungsverlust zu arbeiten. Aus diesen Gründen, der hohen Integrationsdichte und des geringen Leistungsverlustes, wird es erstmals möglich, die Schaltung aufzubauen/zu konstruieren, welche für einen Neuron-Computer auf einem praktischen Niveau verwendet werden kann.
Die 1(f) ist eine Draufsicht des ν MOS, welches in der 1(a) gezeigt ist. In dieser Figur werden dieselben Bezugszeichen wie diejenigen aus der 1(a) verwendet: 107 und 108 sind eine Quelle und eine Senke, 105-1 bis 105-4 sind vier Eingangs-Gates, und 103 ist ein schwebendes Gate. Der Querschnitt entlang der Linie X-X' entspricht der 1(a). Hier werden jedoch ein Isolationsfilm 104, Aluminiumverbindungen 109, 110, 106-1 bis 106-4 ausgelassen, damit man die Zeichnung leichter verstehen kann. Diese Teile sind an geeigneten Seiten ausgebildet.
Die 1(g) ist eine quergeschnittene Ansicht entlang der Linie Y-Y' aus der 1(f). Gemeinsame Bezugszeichen werden ebenso in der Figur verwendet. Hier ist 112 ein Feld-Oxidfilm, um Elemente zu isolieren.
Nachfolgend wird ein konkretes Beispiel dafür, wie die Elemente vorbereitet werden müssen, beschrieben. In der Ausführung, welche in den 1(a), 1(f) und 1(g) gezeigt ist, wurde ein Substrat des p-Typs mit einer (100) Ebene und einem spezifischen Widerstand von 0,5 Ohm × cm verwendet, und jeder Parameter wird wie nachfolgend ausgelegt: Die Dicke des Gate-Oxidfilms (SiO₂) ist 500 A, die des Isolationsfilms (SiO₂) zwischen dem schwebenden Gate und den Eingangs-Gates ist 500 A, der überlappende Bereich zwischen dem schwebenden Gate und der Kanalbildungsregion ist 3 μm × 3,5 μm, und diejenigen zwischen dem schwebenden Gate und den Eingangs-Gates 105-1, 105-2, 105-3 und 105-4 betragen jeweils 4 μm × 0,75 μm, 4 μm × 1,0 μm, 4 μm × 0,5 μm und 4 μm × 0,75 μm. Weil der Feld-Oxidfilm dick ist, zum Beispiel rund 1 μm, sind die Kapazitäten der Bereiche, in welchen der Feld-Oxidfilm zwischen das schwebende Gate 103 und das Substrat 101 oder zwischen das Steuer-Gate 105 und das Substrat 101 gesetzt sind, so klein, dass sie vernachlässigt werden können. Berechnungen, basierend auf solchen Daten ergeben C0 : C1 : C2 : C3 : C4 = 10,5 : 3 : 4 : 2 : 3und Z = 0,13V1 + 0,18V2 + 0,089V3 + 0,13V4. (5)
Wenn V₅ = 0 ist und angenommen wird, dass keine Ladungsinjektion in das schwebende Gate auftritt, wird V_TH* aus der Formel (4) näherungsweise 1,0 V. In dem Fall, dass gilt V₁ = 0 V,V₂= 5 V,V₃ = 5 V und V₄= 5 V, wird Z = 2,0 V und V_OUT2 in der 1(d) wird 5 V. Und in dem Fall, dass gilt V₁ = 0 V, V₂ = 0 V, V₃ = 5 V und V₄ = 0 V wird Z = 0,45 V, und V_OUT2 wird rund 0 V (niedriger Pegel). Obwohl nur die Fälle, dass die Eingangssignale entweder 0 oder 5 V betragen, diskutiert werden, ist dies ebenso möglich für die Fälle von Eingabewerten, welche zwischen 0 und 5 V liegen oder negative Werte sind. Zudem wird V_OUT2 als Ausgabe dieses Neuron verwendet, aber die Inversionsausgabe V_OUT1 kann ebenso direkt als Ausgabe verwendet werden.
Wie aus der 1(f) ersichtlich ist, wird in dem Beispiel 1, welches in den 1(a), 1(f) und 1(g) gezeigt ist, eine Kanallänge des ν MOS zwangsläufig lang, weil die Eingangs-Gates entlang des Kanals ausgerichtet sind, das heißt in die X-X' Richtung. Dies ist ungeeignet für eine Hochgeschwindigkeitsoperation. Somit wird das zweite Beispiel, welches es möglich macht, einen Kanal des ν MOS zu. verkürzen, beschrieben. Die 2(a) ist eine Draufsicht. Die 2(b) und 2(c) sind Querschnitte jeweils entlang der Linien X-X' und Y-Y' aus der 2(a). Alle Verbindungen und Isolierfilme von Zwischenschichten sind in der 2(a) für eine Vereinfachung ausgelassen. 201 ist zum Beispiel ein Substrat des p-Typs, 207 und 208 sind jeweils eine Quelle und eine Senke, 202 ist ein Gate-Oxidfilm, 203 ist ein schwebendes Gate, 205-1 bis 205-4 sind Eingangs-Gates, 206-1 bis 206-4 sind Al-Verbindungen, welche an die Eingangs-Gates angeschlossen sind, 209 und 210 sind Al-Verbindungen, welche jeweils an die Quelle und die Senke angeschlossen sind, 206 ist ein Isolationsfilm zwischen dem schwebenden Film- und den Eingangs-Gates, und 204 ist ein Isolationsfilm unter Al-Verbindungen. Wenn das ν MOS in solch einer Weise ausgelegt wird, dass der überlappende Bereich zwischen dem schwebenden Gate und der Kanalbildungsregion 1 μm × 4 μm beträgt, diejenigen zwischen dem schwebenden Gate und jeweils den Eingangs-Gates 205-1, 205-2, 205-3 und 205-4 1 μm × 0,75 μm, 1 μm × 1 μm, 1 μm × 0,5 μm und 1 μm × 0,75 μm betragen, und die anderen Parameter dieselben wie diejenigen in der 1(a) sind, wird Z gegeben durch Z = 0,107V1 + 0,143V2 + 0,071 V3 + 0,107V4. (6)
Hier bezeichnen V₁, V₂, V₃ und V₄ jeweils an die Eingangs-Gates 205-1, 205-2, 205-3 und 205-4 angelegte Spannungen. Wenn die Schaltung, welche in der 1(d) gezeigt ist, bei Verwendung eines solchen Transistors aufgebaut wird, ist Z = 1,78 und V_OUT2 = 5 V in dem Fall, dass V₁ = 5 V, V₂ = 5 V, V₃ = 0 V und V₄ = 5 V ist; auf der anderen Seite ist Z = 0,99 und V_OUT2 = 0 V in dem Fall, dass V, = 0 V, V₂ = 0 V, V₃ = 5 V und V₄ = 5 V ist. Diese Ergebnisse bedeuten augenscheinlich, dass diese Schaltung eine Neuron-Operation ausführen kann.
In den Beispielen 1 und 2 wird die Anziehungskraft/Gewichtung (engt.: weight), mit welcher die Eingangsspannung multipliziert wird, bestimmt durch das Verhältnis der Kapazität C_i (i = 1 – 4) eines überlappenden Bereiches zwischen dem schwebenden Gate und dem Eingangs-Gate zur Gesamtkapazität,
Somit ist es möglich, die Anziehungskraft frei zu ändern durch Variieren des überlappenden Bereiches zwischen dem schwebenden Gate und dem Eingangs-Gate. Die Kapazität kann ebenso durch Verwenden anderer Werkstoffe des Isolators geändert werden, der zwischen dem schwebenden Gate und dem Eingangs-Gate ausgebildet ist, das heißt durch Ändern der dielektrischen Konstante des Isolators. Zum Beispiel wird das Kapazitätsverhältnis rund 1 : 2 : 2,3 für SiO₂ : Si₃N₄ : Al₂O₃, sogar wenn der überlappende Bereich gleich ist. Es ist selbstverständlich, dass ein großes Verhältnis erzielt werden kann durch Ändern von Beidem, dem überlappenden Bereich und dem Werkstoff. Um einen größeren kapazitiven Kopplungskoeffizienten mit einem besonders kleinen Bereich zu erreichen, das bedeutet, um einen besonders großen Anziehungskraftkoeffizienten W_i (i = 1 – 4) zu erreichen, werden Werkstoffe mit einer großen dielektrischen Konstanten, wie zum Beispiel Ta₂O₅ verwendet. Die Anziehungskraft ist rund fünfmal so groß in diesem Fall wie in dem Fall, in welchem SiO₂ mit demselben überlappenden Bereich verwendet wird. Ferner kann ebenso das Ändern der Isolationsfilmdicke die Änderung in der Kapazität verursachen, das heißt in dem Anziehungskraftkoeffizienten.
In den Beispielen 1 und 2, welche oben beschrieben wurden, werden die Anziehungskraftkoeffizienten (W₁ bis W₄), mit welchen die Eingangssignale multipliziert werden, durch die ν MOS-Struktur bestimmt und können daher nicht geändert werden, nachdem das Element aufgebaut worden ist. Das dritte Beispiel, welches in der 3 gezeigt ist, ist ein Neuron, welches es möglich macht, die Anziehungskraftkoeffizienten frei zu ändern, sogar nachdem das Element aufgebaut worden ist. 301 ist ein Neuron-Element, zusammengesetzt zum Beispiel aus einer Schaltung, wie sie in der 1(d) gezeigt ist. Andere Neuron-Elemente werden ebenso verwendet, welche in anderen Ausführungen bei Verwendung der 4, 5, 6 und 8 beschrieben werden. 302-1, 302-2, 302-n sind Schaltungen, um die Werte von Eingangssignalspannungen V₁, V₂, ..., V_n, gewichtet mit W₁, W₂, W_n, auszugeben. Die Schaltung 302-1 weist zum Beispiel wenigstens drei Anschlüsse 303, 304 und 305 auf. 303 ist ein Eingangsanschluss für die Signalspannung. 304 ist ein Anschluss, um das Produkt W₁V₁ aus der Eingangsspannung V₁ und der Anziehungskraft W₁ auszugeben. Der dritte Anschluss 305 ist ein Eingangsanschluss für das Steuersignal X₁, dessen Größe die Anziehungskraft W₁ ändert. In anderen Worten, mit dieser Schaltungskonfiguration kann die Anziehungskraft, mit welcher das Eingangssignal zu dem Neuron-Element 301 multipliziert wird, frei variiert werden. Dies ist sehr wichtig beim Realisieren eines Neuron-Computers, weil solche Anziehungskraftkoeffizienten sich augenblicklich/flüchtig ändern, um arithmetische Operationen in der biologischen Informationsverarbeitung auszuführen. Lebende Dinge führen komplexe Informationsverarbeitung aus, wie zum Beispiel eine Erkennung, die Zuordnung einer Idee und das Lernen durch Variieren solcher Anziehungskräfte/Gewichtungen, einer nach der anderen, basierend auf der arithmetischen Operation. Die Struktur aus der 3 ist nämlich eine fundamentalste Struktur eines Neuron-Computers. Die Anziehungskraftprodukt-Schaltungen 302-1, 302-2, ... 302-n werden im Detail später diskutiert.
Weil die Gewichtung von Eingabesignalen durch die Anziehungskraftprodukt-Schaltung/Gewichtungsprodukt-Schaltung in der Struktur aus der 3 ausgeführt wird, wird an die Einrichtung 301 nicht die Anforderung gestellt, die Anziehungskraft/Gewichtung durch Ändern des überlappenden Bereiches zwischen dem schwebenden Gate und dem Eingangs-Gate zu ändern, abweichend von dem Beispiel, welches in den 1 und 2 gezeigt ist. Das bedeutet, dass die Einrichtung derart ausgelegt werden kann, dass die überlappenden Bereiche gleich sind, was zu einer Vielseitigkeit der Einrichtung führt. Es ist selbstverständlich möglich, die Anziehungskraftkoeffizienten durch Verwenden der Variation des Bereichs, des Werkstoffs oder der Dicke des Isolationsfilms zu bestimmen, zusammen mit der Verwendung der Anziehungskraftprodukt-Schaltung.
Die 4 bis 6 sind Diagramme, welche Beispiele 4 bis 6 erläutern, die die Struktur von verschiedenen ν MOS darstellen, in welchen jeder überlappende Bereich gleich ist.
In den Beispielen, welche in der 4 gezeigt sind, sind die Lücken zwischen benachbarten Eingangs-Gates von 205-1 bis 205-4 derart ausgelegt, dass sie klein sind, im Vergleich mit denjenigen aus dem Beispiel 2 (2), so dass Elemente mit schmaleren Abmessungen realisiert werden können. Das bedeutet in der 2(c), dass die Lücke zwischen den Eingangs-Gates durch die Auflösungsbegrenzung des Lithographieprozesses bestimmt wird, aber in dem Beispiel aus der 4 die Eingangs-Gates teilweise übereinander ausgebildet sind und die Lücken zwischen benachbarten Eingangs-Gates gleich der Dicke des Isolationsfilmes 402 sind. Diese Struktur wird, wie nachfolgend beschrieben, aufgebaut. Zuerst wird ein schwebendes Gate 403 gebildet. Danach wird ein Isolationsfilm 404, wie zum Beispiel ein thermischer Oxidationsfilm 401 und dann die Eingangs-Gates 401-1, 401-3 und 401-5 auf der Oberfläche des schwebenden Gates 403 ausgebildet. Dann wird ein Isolationsfilm auf den Oberflächen dieser Eingangs-Gates ausgebildet. Schließlich werden die Gates 401-2, 401-4 darauf ausgebildet. In der Figur bezeichnen 405, 406 und 407 jeweils ein Si-Substrat des p-Typs, ein Feld-Oxidationsfilm und eine Al-Verbindung.
Die 5 zeigt schematische Diagramme, welche das Beispiel 5 erläutern. Die 5(a) und 5(b) sind jeweils eine Draufsicht und eine quergeschnittene Ansicht entlang der Linie X-X'. 501 ist ein Feld-Oxidationsfilmbereich. 502 und 503 sind ein Quellen- und ein Senkenbereich.
Al-Verbindungen sind in der Figur zur Vereinfachung ausgespart. Das Merkmal dieser Ausführung ist, dass die Verbindung zwischen dem schwebenden Gate 504 und den Eingangs-Gates 505 auf der Oberfläche des Feld-Oxidfilms ausgeführt ist. In dieser Struktur kann der überlappende Bereich zwischen dem schwebenden Gate und jedem der Eingangs-Gates bestimmt werden, ungeachtet des überlappenden Bereiches zwischen dem schwebenden Gate und dem Silizium-Substrat. Weil jeder Bereich des MOS-Transistors und der Verkopplung zwischen dem schwebenden Gate und dem Eingangs-Gate unabhängig ausgelegt werden kann, wird nämlich der Raum für die Auslegungsauswahl von Elementen groß. Wenn zum Beispiel derart ausgelegt wird, dass C1 + C2 + C3 + C4 ≫ C0 dann wird CTOT = C1 + C2 + C3 + C4 und die nachfolgende Gleichung wird erzielt: W1 + W2 + W3 + W4= 1. (7)
Die Werte von W₁ + W₂ + W₃ + W₄ in den Ausführungen 1 und 2 betragen jeweils 0,529 und 0,428; das bedeutet weniger als 1. In anderen Worten, jeder Wert von Anziehungskräften kann durch diese Ausführung groß gemacht werden.
Als die Gleichung (4) aus der Gleichung (3) abgeleitet wurde, wurde angenommen, dass das Potential V_S des Substrats gleich 0 V ist. Diese Annahme ist näherungsweise korrekt, aber genaugenommen nicht korrekt. Der Grund wird weiter unten beschrieben. Wenn der Kanal auf der Halbleiter-Substratoberfläche 111 in der 1(a) ausgebildet wird, wird das Potential des Kanals 0 V an den Kanten des Quellenbereiches und nähert sich graduell dem Senkenpotential an, wenn die Position sich dem Senkenbereich nähert. Ein großer Potentialabfall findet in der Nähe des Senkenbereichs statt, so dass es eine gute Näherung ist, anzunehmen, dass das Potential des gesamten Kanals rund 0 V beträgt. Trotzdem, wenn ein Transistor dazu kommt, einen kurzen Kanal aufzuweisen, führt diese Annahme zu einem Fehler. Und wenn der Kanal auf der Silizium-Oberfläche 111 ausgebildet wird, wird der kapazitive Kopplungskoeffizient Co zwischen dem schwebenden Gate und dem Si-Substrat nahezu gleich einer Kapazität des Gate-Oxidationsfilmes C_0x, welche durch C_0x = ε₀ε_r S/t_0x gegeben ist. Hier bezeichnet ε₀ die dielektrische Konstante im Vakuum, ε_r die relative dielektrische Konstante und S den Bereich des Kanals. Wenn jedoch kein Kanal erscheint, wird die Verarmungsschicht auf der Silizium-Oberfläche ausgebildet, und Co wird als eine Reihenkombination von C_0X und einer Kapazität Co der Verarmungsschicht ausgedrückt, das heißt Co = (1/C_0X + I/C₀)^–1. Hier bezeichnet C₀ = ε₀ε_r'S/W, ε_r' die dielektrische Konstante von Si, und W bezeichnet die Dicke der Verarmungsschicht. Co ändert sich, wenn sich W mit der Spannungsdifferenz zwischen dem schwebenden Gate und dem Substrat ändert. Daher bleibt der Wert von C₀V₀ in der Formel (3) nicht konstant, sondern ändert sich in Abhängigkeit des Betriebszustandes der Einrichtung. Der Grenzwert V_TH*, welcher durch die Formel (3) gegeben wird, ändert sich nämlich mit diesem Wert. Im Allgemeinen verursacht diese Änderung geringe Probleme, weil sie vergleichsweise klein ist, im Vergleich zu V_TH*. Es ist jedoch für eine hochgenaue Operation wünschenswert, dass sich V_TH* überhaupt nicht ändert. Auf der anderen Seite bleibt die Ungleichheit C₀ ≪ C_TOT in der Ausführung 5, und der zweite Term der Gleichung (3) wird auf den Wert verkleinert, der klein genug ist, um die Probleme der V_TH* Variation zu entfernen.
Die 6 ist eine quergeschnittene Ansicht, welche das sechste Beispiel erklärt. 601 ist zum Beispiel ein Si-Substrat des p-Typs, 602 ein Feld-Oxidfilm und 603 ein schwebendes Gate. 604 bezeichnet vier Eingangs-Gates. Das Merkmal dieser Ausführung ist, dass ein weiteres Steuer-Gate 605 unter dem schwebenden Gate durch einen Isolationsfilm 606 ausgebildet ist. Hier bezeichnet C_C einen kapazitiven Kopplungskoeffizienten zwischen dem schwebenden Gate und dem Steuer-Gate 605, und für C_TOT wird angenommen, dass es groß genug ist, im Vergleich zu Co; das bedeutet C₀/C_TOT = 0(C_TOT = C₁ + C₂ + C₃ + C₄ und C₁ bis C₄ sind kapazitive Kopplungskoeffizienten zwischen dem schwebenden Gate und jedem der vier Eingangs-Gates). Dann reduziert sich die Formel (3) auf VTH* = VTH – (C0/CTOT)VC (8)
Hier ist V_C das Potential des Steuer-Gate, und es wird angenommen, dass Q_F gleich 0 ist. Die Formel (8) zeigt, dass V_TH* durch V_C gesteuert werden kann. In anderen Worten, wenn die Schaltung, welche in der 1(d) gezeigt ist, so aufgebaut wird, dass sie das ν MOS, welches in der 6 gezeigt ist, verwendet, kann der Grenzwert V_TH*, mit welchem V_OUT2 sich von 0V auf V_DD zum Eingang ändert, durch die Eingangsspannung, welche an das Kontroll-Gate angelegt wird, geändert werden, was zeigt, dass der Grenzwert der Neuron-Operation geändert werden kann und ein Neuron-Computer flexibler ausgelegt werden kann.
Solch eine variable Grenzwertfunktion ist nicht auf die Struktur aus der 6 beschränkt. In jedem Fall der 1, 2, 4 und 5 wird dieselbe Funktion durch Verwendung eines der Eingangs-Gates als ein Steuergerät realisiert.
In dem Fall, dass Q_F ≠ 0 in der Gleichung (3) ist, ändert sich die Gleichung 8 zu VTH* = VTH – (CC/CTOT)VC – QF/CTOT. (9)
Unter der Bedingung, dass V_C = 0 ist, arbeitet die Einrichtung mit VTH* = VTH – QF/CTOT. (10) Zuerst, wenn angenommen wird, dass sich die Einrichtung in dem Zustand Q_F = 0 befindet, wird V_TH* = V_TH. Dann wird eine. Spannung von +20 V an jedes Eingangs-Gate 604 angelegt, unter der Bedingung von V_C = 0 (V₁ = V₂ = V₃ = V₄ = 20 V). Wenn die Einrichtung derart ausgelegt ist, so dass (C₁ + C₂ + C₃ + Ca) : C_C = 4 : 1 ist, dann ist V_F = 16 V. Die Dicke des Gate-Oxidfilms 607 in dem Kanalbereich beträgt zum Beispiel 100A. Die Spannung von 16 V, welche an den Gate-Oxidfilm angelegt wird, verursacht, dass Elektronen durch den Oxidfilm zu dem schwebenden Gate fließen; die Elektroneninjektion in das schwebende Gate tritt auf, was zu Q_F < 0 führt. Aus der Formel (10) wird V_TH* wie Folgt ausgedrückt: VTH* = VTH + |QF|/CTOT,was zeigt, dass V_TH* größer wird durch |Q_F|/C_TOT als das vor der Elektronen-Injektion. Die V_TH*-Variation kann durch Steuern der Spannung gesteuert werden, welche an jedem Eingangs-Gate angelegt wird; V_TH* kann von 20 V für die Fälle geändert werden, dass V₁ = V₂ = V₃ = V₄ ist. Es ist ebenso möglich, dass jedes Eingangs-Gate eine unterschiedliche Spannung aufweist. Auf der anderen Seite, in dem Fall, in welchem V₁ = V₂ = V₃ = V₄ = –20 V ist, wird das Elektron aus dem schwebenden Gate entladen, was zu Q_F > 0 führt. In dem Fall gilt VTH* = VTH – QF/CTOT
Der Grenzwert wird nämlich klein, im Vergleich zu demjenigen vor der Injektion. Die Elektronen-Entladung wird ebenso unter der Bedingung ausgeführt, dass V₁ = V₂= V₃= V₄= 0 V und V_C = –20 V ist.
Wie oben beschrieben wurde, wird die Elektronen-Injektion oder -entladung durch einen Isolationsfilm ausgeführt, durch Steuern des Potentials des schwebenden Gates 603. Als ein Ergebnis kann das Ausmaß der Ladung in dem schwebenden Gate gesteuert werden. Der Grenzwert des Neuron-Elements kann nämlich entsprechend der Gleichung (10) geändert werden. Wenn V_TH* durch dieses Verfahren gesteuert wird, wird sein Wert unverändert gehalten, bis die nächste Injektion oder Entladung ausgeführt wird. Das bedeutet, dass der Wert von V_TH* behalten/gespeichert wird, sogar wenn eine Leistungszufuhr der Schaltung unterbrochen wird. In der Erklärung der 6 wird die Elektronen-Injektion oder -entladung durch einen Gate-Oxidfilm beschrieben, aber dieser kann ebenso in anderen Bereichen ausgeführt werden; zum Beispiel ein Oxidfilm 606 zwischen dem schwebenden Gate und dem Steuer-Gate 605 oder ein Oxidfilm 608 zwischen dem schwebenden Gate und dem Eingangs-Gate 604. Es ist ebenso möglich, die Injektion oder Entladung durch einen Bereich des Oxidfilms 606, 607, 608 auszuführen, welcher derart gebildet ist, dass er dünn ist. In der 6 werden unterschiedliche Spannungen an das Steuer-Gate 605 und das Eingangs-Gate 604 angelegt, um die Injektion oder Entladung zu steuern. Die Injektion oder Entladung wird ebenso durch Anlegen unterschiedlicher Spannungen an jedes der Eingangs-Gates ausgeführt. Es ist nämlich nicht notwendig, ein Steuer-Gate wie 605 besonders vorzusehen. Zum Beispielen den Beispielen in den 1, 2, 4 und 5 kann dieselbe Operation offensichtlich durch Steuern der Spannung, welche an jedes Eingangs-Gate angelegt wird, hergestellt werden. Aber in jedem Fall muss die Injektion und die Entladung davor bewahrt werden, dass sie während einer herkömmlichen Schaltungsoperation auftritt. Somit muss eine höhere Spannung für die Injektions- oder Entladungsoperation gefordert werden als für die Schaltoperation.
Ein Neuron-Element, welches das ν MOS dieser Erfindung verwendet, wird in Konfigurationen realisiert, wie diejenige, welche in der 1(d) gezeigt ist, wo der Widerstand 122 als ein Lastelement verwendet wird, das an ν MOS 124 angeschlossen ist. Andere Elemente können anstelle eines Widerstandes verwendet werden. Die Beispiele sind in den 7(a) und 7(b) gezeigt.
In den 7(a) und 7(b) werden der MOS-Transistor 701 des n-Kanal-Verarmungs-Typs und der Transistor 702 des n-Kanal-Anreicherungs-Typs jeweils als ein Lastelement verwendet. Ein n-Kanal-ν MOS ist auf einem p-Typ-Substrat in den 1, 2, 4, 5, 6 oder 7 ausgebildet. Dieselbe Funktion kann ebenso in dem Fall realisiert werden, in welchem ein p-Kanal-ν MOS auf einem n-Typ-Substrat ausgebildet wird.
Als ein Verfahren zum Aufbauen eines Neuron-Elements, welches ein ν MOS verwendet, ist insoweit die Konfiguration, wie eine solche in den 1(d), 7(a) und 7(b) beschrieben worden. Diese Konfigurationen weisen solch ein Problem auf, dass ein direkter Strom von V_DD zu der Masse strömt, wenn sich ν MOS 124, 703, 703 in einem leitenden Zustand befinden. Insbesondere in dem Fall, in welchem das ν MOS an einen NMOS-Inverter angeschlossen ist, wie in der Figur gezeigt ist, strömt stets ein Stand-By-Strom durch einen der zwei Wege, wenn V_OUT2 sich auf einem hohen (HIGH) und einem niedrigen (LOW) Pegel befindet. Dies ist unter dem Geschichtspunkt des Leistungsverlustes unerwünscht. Der Ausgang/die Ausgabe von V_OUT1 liegt auf einem niedrigen Pegel, wenn Z > V_TH* ist. Er ist jedoch nicht genau 0, sondern V_DD × R_0N/(R_0N + R_L). Hier ist R_0N ein Ein-Widerstand von ν MOS, und R_L ist ein Widerstand eines Lastelements. Weil die Werte von R_0N und R_L gewöhnlich derart ausgelegt sind, so dass R_0N ≪ R_L ist, wird die Ausgangsspannung nahezu gleich Null. Aber die Ausgabe von exakt 0 V ist vorzuziehen. Das Beispiel 7 wird als ein Beispiel dafür gezeigt, diese Erfordernisse zu erfüllen. Die 8(a) ist eine Draufsicht, welche das Beispiel 7 erklärt, und die 8(b) ist eine quergeschnittene Ansicht entlang der Linie X – X' aus der 8(a).
801 ist ein n-Kanal-ν MOS, welches auf einem p-Typ-Substrat 803 ausgebildet ist, 802 ist ein p-Kanal-ν MOS, welches auf einem n-Typ-Substrat 804 ausgebildet it. 805 ist ein schwebendes Gate, welches über dem p-Typ-Substrat 803 und dem n-Typ-Substrat 804 durch die Isolationsfilme 806 und 807 ausgebildet ist. 808-1, 808-2, 808-3 und 808-4 sind Eingangs-Gates. 809 und 810 sind jeweils eine n⁺-Quelle und eine n⁺Senke. 811 und 812 sind jeweils eine p⁺-Quelle und p⁺-Senke. 813, 814 und 815 sind Al-Verbindungen; 813 ist an das V_gg-Potential (Erde) angeschlossen und 814 an V_DD (positive Versorgungsspannung, zum Beispiel 5 V). 815 ist ein Feld-Oxidfilm, und 816 ist ein Isolationsfilm unter Al-Verbindungen. 817, 817', 817'' und 817''' sind Kontaktöffnungen, die in dem Isolationsfilm 816 ausgebildet sind. In NMOS und PMOS sind eine Gate-Länge, eine Gate-Breite und eine Dicke eines Gate-Films, zum Beispiel jeweils 1 μm, 3 μm und 200 A. Alle überlappenden Bereiche zwischen dem schwebenden Gate und jedem Eingangs-Gate weisen dieselbe Fläche von 4,5 μm² auf. Der Isolationsfilm zwischen diesen ist aus einem 100 A dicken SiO₂ hergestellt. In diesem Fall soll Z das Potential des schwebenden Gates bezeichnen, welches gegeben wird durch Z = 0,214 (V1 + V2 + V3 + V4). (11)
Hier ist V₁, V₂, V₃ oder V₄ die Eingangsspannung, welche an das jeweilige Eingangs-Gate angelegt wird. Wenn eine Grenzspannung V_Tn* des n-Kanalν MOS 801 und eine Grenzspannung V_Tp* des p-Kanal-ν MOS 802, gesehen ausgehend von dem schwebenden Gate, so gesetzt werden, dass sie jeweils 1 V und –1 V sind, wird das Potential V_OUT1 von 815 zu Z durch die ausgezogene Linie aus der 8(c) gezeigt. Wenn Z < 1 V ist, schaltet das n-Kanal-ν MOS 810 aus, und das p-Kanal-ν MOS 802 schaltet ein. Daher wird V_OUT1 5 V. Wenn auf der anderen Seite Z > 4 V wird, schaltet das p-Kanal-ν MOS 802 ein, und das n-Kanal-ν MOS 801 schaltet aus, und dann wird V_OUT1 0 V. Dies bedeutet, dass der niedrige Pegel genau ausgegeben wird und kein Stand-By-Strom auf dem niedrigen Pegel strömt, was zeigt, dass ein Neuron-Element, welches einen kleinen Leistungsverlust aufweist, ausgebildet werden kann. Die unterbrochene Linie in der 8(c) zeigt die Beziehung zwischen Z und V_OUT1, wenn V_Tn = 2 V und V_Tp = –2 V ist. In diesem Fall ändern sich die Charakteristiken schrittweise von 5 V auf 0 V. Diese Charakteristiken können durch die Auswahl von V_Tn und V_Tp gesteuert werden. Das siebte Beispiel ist ein ν MOS, welches exzellente Charakteristiken eines geringen Leistungsverlustes aufweist. Beide n-Kanal-ν MOS und p-Kanal-ν MOS teilen dasselbe schwebende Gate und steuern gegenseitig das komplementäre Ein und Aus, so dass dieses ν MOS kurz Komplementär-ν MOS oder C-ν MOS genannt wird.
Insoweit ist nur der Fall, in welchem ν MOS auf dem Halbleitermassen-Si-Wafer (bulk Si wafer) ausgebildet worden ist, beschrieben worden, aber die Einrichtung von allen Beispielen kann ebenso zum Beispiel auf einem SOI-Substrat ausgebildet werden, das heißt einer Silizium-Schicht auf einem Isolationsfilm.
Die 9 zeigt das achte Beispiel und ein Beispiel der Konfiguration eines Neuron-Elements, welches C-νMOS verwendet. 901 ist ein Symbol für ein Cν MOS mit vier Eingangs-Gates, und 902 ist ein CMOS-Inverter. 903, 904, 905 und 906 sind die Schaltungen, welche die Eingangsspannung V₁, V₂, V₃ und V₄ mit jeweiligen Anziehungskraftkoeffizienten W₁, W₂, W₃ und W₄ multiplizieren, welche durch die Steuerspannungen X₁, X₂, X₃ und X₄ bestimmt werden, und dann die gewichteten Spannungen an die Eingangs-Gates des C-ν MOS ausgeben. Die Ausgabe von V_OUT2 ist LOW, wenn V_OUT1 HIGH ist, und HIGH, wenn V_OUT1 LOW ist. In beiden Fällen, dass V_OUT2 sich auf HIGH- und LOW-Pegeln befindet, strömt kein Stand-By-Strom im C-ν MOS 901 oder CMOS-Inverter 902. Obwohl 801-1 bis 801-4 alle als Eingangs-Gates in den Beispielen der 8 und 9 verwendet werden, kann wenigstens eines von diesen als ein Steuer-Gate wie 605 verwendet werden, wie in der 6 beschrieben worden ist. V_Tn und V_Tp werden zum Beispiel durch Anlegen einer festen Spannung an 801-1 gesteuert. Das Steuer-Gate, wie zum Beispiel 605, kann getrennt vorbereitet werden. Es ist nicht notwendig, zu sagen, dass die Injektion oder Ladung zu dem schwebenden Gate ebenso verwendet wird.
Als nächstes wird nachfolgend die Anziehungskraftprodukt-Schaltung, welche in den 3 und 9 (302-1 bis 302-n, 903, 904, 905 und 906) gezeigt wird, beschrieben. Die 10 ist eine Schaltung, welche ein Beispiel einer Anziehungskraftprodukt-Schaltung demonstriert. Zum Beispiel ist 1001 ein NMOS, welches einen Grenzwert V_TH von rund 0 V aufweist. R₀ bezeichnet einen Widerstand und R_x einen variablen Widerstand, der durch die Eingangsspannung X gesteuert wird. Man nehme an, dass V_m das Potential an 1001 bezeichnet, welches durch V_m = V_in – V_TH gegeben ist. Wenn V_TH = 0 ist, dann ist Vm = V_in. Daher wird die Ausgangsspannung V_OUT gegeben durch VOUT = Vin·RX/(R0 + RX ) (12)
Diese Schaltung weist nämlich solch eine Funktion auf, dass die Eingabe von V_in mit dem Anziehungskraftkoeffizienten von R_X/(R₀ + R_X) multipliziert wird und dann ausgegeben wird. Wenn somit der Wert Rx eines variablen Widerstands durch die Eingangsspannung X gesteuert wird, kann der Anziehungskraftkoeffizient willkürlich geändert werden. Solch ein variabler Widerstand kann durch Verwenden eines MOSFET, wie in der 11 gezeigt ist, realisiert werden. Wenn eine konstante Spannung V_G an das Gate angelegt wird, wird die Strom-Spannungs-Charakteristik, so, wie in der Figur gezeigt ist, was zeigt, dass das MOSFET als ein variabler Widerstand verwendet wird. Es muss jedoch, wie aus der Figur ersichtlich ist, eine große Sorgfalt für die Auslegung der Schaltung aufgebracht werden, wegen der großen Nichtlinearität.
Es wird nachfolgend beschrieben werden, dass ein variabler Widerstand mit einer exzellenten Linearität durch Verwenden eines νMOS dieses Beispiels realisiert wird. Zuerst wird die Charakteristik des νMOS im Allgemeinen analysiert. Die 12 zeigt ein Symbol eines νMOS mit zwei Eingangs-Gates 1201, 1202, wobei V_D das Senkenpotential bezeichnet, wenn eine Quelle geerdet ist, V, und V₂ die Eingangs-Gate-Potentiale und Z das Potential des schwebenden Gate 1203. Hier bezeichnen L und W jeweils eine Kanallänge und eine Kanalbreite des νMOS, und V_TH bezeichnet die Grenzwertspannung, gesehen von dem schwebenden Gate aus. Der Senkenstrom I_D wird durch die folgende Gleichung ausgedrückt: ID = (W/L)μnC0⌊(Z – VTH )VD – (1/2)V2D ⌋ (12')
Hier ist μ_n die Oberflächenelektronenmobilität, und Co ist eine Kapazität von einem Gate-Oxidfilm unter dem schwebenden Gate. Z wird gegeben durch Z = W1V1 + W2V2, (13)wobei gilt W1 = C1/(C0 + C1 + C2) W2 = C2/(C0 + C1 + C2).
Die Ausführung dieser Endung ist in der 13 gezeigt. Das erste Eingangs-Gate 1201 von νMOS ist an eine Senke angeschlossen, und eine konstante Spannung ist an das zweite Eingangs-Gate 1202 angelegt. Wenn V₁ = V_D in die Gleichung (13) und dann in die Gleichung (12') eingesetzt wird, wird I_D erzielt als ID = (W/L)μnC0⌊(W1VD + W2V2 – VTH)VD – (1/2)V2D ? = (W/L)μnC0⌊(W1 – 1/2)V2D + (W2V2 – VTH)VD⌋
Wenn man annimmt, dass W₁ = 1/2 ist, verschwindet hier der Term von V ², und die folgende Gleichung wird erzielt: ID = (W/L)μnC0[W2Y2 – VTH)VD] (14)
Wie in der 13(b) gezeigt ist, ist I_D proportional zu V_D, was zeigt, dass das νMOS als ein lineares Widerstandselement arbeitet. Der Widerstand Rx für den direkten Strom, gesehen von der Außenseite aus, wird gegeben durch (1/RX) = (W/L)μnC0(W2V2 – VTH) (15)
In anderen Worten, der Wert des Widerstands kann durch den Wert von V₂ gesteuert werden. Für R_X > 0 in der Gleichung (15) ergibt sich W2V2 – VTH > 0 (16)
Daher müssen W₂ und V_TH derart bestimmt werden, dass die Gleichung (16) erfüllt ist. Wenn ein νMOS des Verarmungstyps verwendet wird, wird V_TH < 0; das bedeutet, die Gleichung (16) ist immer erfüllt. Für W₁ = 1/2 gilt C1/(C0 + C1 + C2),das heißt C0 + C2 = C1.
Aus diesem Grund ist es wünschenswert, die Struktur zu verwenden, welche in der 5 als das Beispiel 5 gezeigt ist und welche die Wirkung von C₀ verkleinern kann. Durch Verwenden der Schaltung aus der 13(a) für R_X aus der 10 kann der Widerstandswert durch den Wert von V₂ gesteuert werden, und somit kann eine ideale Anziehungskraftprodukt-Schaltung/Gewichtungsprodukt-Schaltung realisiert werden. Wie schon dargelegt worden ist, kann das νMOS effektiv für verschiedene Schaltungen verwendet werden.
Insoweit ist für die Ladung in dem schwebenden Gate angenommen worden, dass sie gleich Null ist. In dem Fall, dass die Ladung Q_F nicht Null ist, wird der Widerstand in der Gleichung (15) ersetzt zu (1/RX) = (W/L)μnC0(W2V2 – VTH + QF/CTOT) (15')
Wie in dem Beispiel 6 beschrieben worden ist, kann der Wert des Widerstands gespeichert/gemerkt werden, durch Verwendung des Phänomens der Elektronen-Injektion in das schwebende Gate oder der Elektronen-Entladung aus dem schwebenden Gate. Die Spannung wird an V₂ nur angelegt, wenn eine Elektronen-Injektion ausgeführt wird. V₂ wird während herkömmlichen Operationen konstant gehalten.
Alle Neuron-Schaltungen, welche insoweit beschrieben worden sind, sind bei Verwendung einer einzigen positiven Versorgungsspannung aufgebaut worden. Daher weisen alle Signale nur einen positiven Wert auf und negative Signale können nicht verarbeitet werden.
Die 14 ist eine Schaltung eines Beispiels 10, welche mit Beidem, positiven und negativen Signalen, umgehen kann. 1401 ist ein C-νMOS, wie das, welches in der 8 beschrieben worden ist. Die Quelle 1402 des n-KanalνMOS ist an eine negative Versorgungsspannung (–V_DD) angeschlossen. 1403 ist ein CMOS-Inverter. Die Quelle 1404 des NMOS ist ebenso an (–V_DD) angeschlossen. 1405 und 1406 sind jeweils ein p-Kanal-MOS und ein n-Kanal-MOS, deren Grenzwerte nahe gegen 0 V gesetzt sind. V₁ ... V_n sind Eingänge mit positiven oder negativen Werten. Es gilt V_OUT2 = + V_DD, wenn Z > V_TH* ist und –V_DD, wenn Z < V_TH* ist. Dann wird die Operation der Schaltung 1408 diskutiert. Wenn V_OUT2 positiv ist, schaltet PMOS 1405 aus und 1408 wird durch die 14(b) ausgedrückt. Dann ist V_OUT3 gegeben durch VOUT3 = (RX/(R + RX))VOUT2. (17)
V_OUT3 gibt positive Werte aus. In dem Fall, dass V_OUT2 negativ ist, schaltet auf der anderen Seite NMOS aus und 1408 ist durch die 14(c) gezeigt. Nämlich VOUT3 = (RX|(R + RX))VOUT2. (18)
Daher wird der negative Wert ausgegeben, wobei vorgeschlagen wird, dass die Multiplikation der Anziehungskraftkoeffizienten, welche das Vorzeichen berücksichtigt, ausgeführt werden kann. Durch Verwenden einer Schaltung, wie 1408 für 903 bis 906 in der 8(c) kann eine Neuron-Schaltung aufgebaut werden, welche geeignet ist, mit beidem, positiven und negativen Signalen umzugehen. Als ein variabler Widerstand dieser Schaltung kann die νMOS-Schaltung, welche in dem Beispiel 9 gezeigt ist, verwendet werden.
νMOS wird für verschiedene Elemente für Neural-Computer verwendet, wie oben beschrieben worden ist, und weist ebenso auf anderen Gebieten einen großen Anwendungsbereich auf. Die 15 ist eine Schaltung eines Beispiels 11. 1501 ist ein νMOS mit vier Eingangs-Gates, und die Eingangs-Spannungen V₁, V₂, V₃, V₄ werden an die jeweiligen Eingangs-Gates angelegt. Wenn man annimmt, dass Z das Potential des schwebenden Gates bezeichnet, welches gegeben ist durch Z = W₁V₁ + W₂V₂ + W₃V₃ + W₄V₄, dann gilt VOUT = Z – VTH.
Hierbei ist V_TH der Grenzwert des MOS, wenn man ihn von dem schwebenden Gate aus betrachtet. In dem Fall, dass V_TH nahezu 0 V ist, wird V_OUT ausgedrückt als VOUT = W1V1 + W2V2 + W3 V3 + W4 V4.
Dies ist eine Schaltung, um eine lineare Summe der gewichteten Eingangs-Spannung auszugeben. Solch eine Funktion ist sehr nützlich, zum Beispiel für eine Schaltung mit einer mehrwertigen Logik. Die Schaltung mit dieser Funktion weist einen sehr geringen Leistungsverlust auf, verglichen mit der Schaltung, welche die Summenoperation der Spannung dadurch ausführt, dass sie Stromadditive verwendet. Es wird ebenso eine bemerkenswerte Verbesserung der Integrationsdichte erreicht, weil die Schaltung in einem einzelnen Element realisiert wird.
Die 16 zeigt das zwölfte Beispiel, welches ein Beispiel der Neuron-Schaltungen ist, welche die Schaltung verwenden, die in der 15 gezeigt ist. V_OUT ist an die zweistufigen Inverter 1602, 1603 angeschlossen und V_OUT2 wird ausgegeben. Der Grenzwert des Inverters 1602 ist definiert als V_TH. Wenn gilt W₁V₁ + W₂V₂ + W₃V₃ + W₄V₄ > V_TH, dann wird die Ausgabe von V_OUT HIGH. Diese Schaltung leistet nämlich augenscheinlich eine Neuron-Funktion. Als Inverter 1602, 1603 können E-R-Typen, E-E-Typen oder E-D-Typen von Invertern des NMOS- oder CMOS-Typs verwendet werden.
Die 17 ist eine Struktur des νMOS, welches das dreizehnte Beispiel darstellt. Kapazitive Kopplungskoeffizienten zwischen einem schwebenden Gate und vier Eingangs-Gates sind durch C₁, C₂, C₃ und C₄ bezeichnet, und sie sind derart ausgelegt, dass gilt, C₁ = 2C₁, C₃ = 4C₁ und C4 = 8C₁. Das Potential Z des schwebenden Gates ist gegeben durch Z = (C1/CTOT)V1 + (C2/CTOT)V2 + (C3/CTOT)V3 + (C4/CTOT)V4 = (C1/CTOT)(V1 + 2V2 + 4V3 + 8V4) (19)
Hierbei, wenn die Werte von V₁, V₂, V₃ und V₄ jeweils 1 oder 0 sind, entspricht die Anzahl von (V₁ + 2V₂ + 4V₃ + 8V₄) in der Gleichung (19) der dezimalisierten Zahl der binären Zahl (V₄, V₃, V₂, V₁). In anderen Worten, Z bezeichnet die Spannung proportional zu der Dezimalzahl, in welche die binäre Zahl transformiert wird. Daher, wenn das νMOS aus der 17 für das νMOS in der 15 verwendet wird, gibt V_OUT die Spannung aus, welche erzielt wird durch eine D-A-Umwandlung der binären Zahlen (V₄, V₃, V₂, V₁).
Wie oben beschrieben worden ist, kann die D-A Umwandlung durch Verwenden eines einzelnen νMOS ausgeführt werden. Dies ist eine wichtige Anwendung für ein νMOS.
Die 18 ist das vierzehnte Beispiel, welches ein νMOS darstellt, welches zwei Eingangs-Gates V_G und V_C aufweist. Hier bezeichnet Z das Potential des schwebenden Gates, und V_TH bezeichnet den Grenzwert, von dem schwebenden Gate aus gesehen. Damit wird Z gegeben durch Z = W1VG + W2VC.
Der Transistor schaltet sich ein, wenn Z > V_TH, das heißt W1VG + W2VC > VTH.
Wenn gilt VG > (1/W1)(VTH – W2VC), (20)dann schaltet das νMOS ein. Wobei angenommen wird, dass νMOS ein einzelnes MOSFET ist, welches ein Gate V_G aufweist, kann dieses νMOS als ein Transistor betrachtet werden, welcher eine neue Grenzwertspannung V_TH* aufweist. Hier gilt VTH* = (1/W1(VTH – W2VC) (21)
Es ist aus der Formel (21) ersichtlich, dass der Grenzwert durch die angelegte Spannung V_C geändert werden kann. Solch ein Transistor, dessen Grenzwert durch ein externes Signal geändert werden kann, hat bis heute nicht existiert. Dieser Transistor ist ein sehr wichtiges Schaltelement, um die integrierte Schaltung mit der mehrwertigen Logik aufzubauen. Dieses νMOS kann leicht die Schaltung realisieren, ohne verschiedene Ideen und Überlegungen, welche bis heute vorgeschlagen worden sind.
(industrielle Anwendbarkeit)
Wie oben beschrieben worden ist, machen das νMOS der vorliegenden Endung und Beispiele es möglich, einen Neuron-Computer zu realisieren, welche einen geringen Leistungsverlust und eine hohe Integrationsdichte aufweist, von dem bisher angenommen wurde, dass er unmöglich zu realisieren ist. Das νMOS kann auf verschiedenen Gebieten angewendet werden, umfassend zum Beispiel D-A-Wandler, lineare Addierer, Analogschaltungen wie zum Beispiel einen Transistor mit einem variablen Grenzwert, und Schaltungen mit mehrwertiger Logik.

Claims

Halbleitervorrichtung, umfassend: einen Verarmungstyp-νMOS-Transistor mit einem schwebendem Gate (1203), gebildet auf einem Substrat, und eine erste Elektrode (1201) mit einem Kapazitivkopplungskoeffizienten C₁ und eine weitere Elektrode (1202) mit einem Kapazitivkopplungskoeffizienten C₂, wobei die Elektroden (1201, 1202) kapazitiv an das schwebende Gate (1203) gekoppelt sind, folgende Merkmale umfassend: 1.1 die erste Elektrode (1201) ist an den Drain des νMOS-Transistors angeschlossen, und C₀, C₁, C₂ sind so eingestellt, dass der Wert C₁/Σ
nahezu 1/2 wird, wobei Co ein Kapazitivkopplungskoeffizient zwischen dem schwebenden Gate und dem Substrat ist; 1.2 die Kopplung zwischen dem schwebenden Gate (504) und den Elektroden (505) wird auf der Oberfläche von Feldoxidfilm hergestellt; 1.3 die Kopplung zwischen dem schwebenden Gate und dem Eingangs-Gate ist so gestaltet, dass die Gleichung C₁ + C₂ ≫ C₉ gilt.