DE60224727T2

DE60224727T2 - Multimodus-synchronspeichervorrichtung und verfahren zum betrieb und testen derselben

Info

Publication number: DE60224727T2
Application number: DE60224727T
Authority: DE
Inventors: Brian Boise JOHNSON; Brent Boise KEETH; Jeffrey W. Meridian JANZEN; Troy A. Meridian MANNING; Chris G. Boise MARTIN
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2001-12-26
Filing date: 2002-12-18
Publication date: 2009-01-15
Anticipated expiration: 2022-12-19
Also published as: US6842398B2; US7057967B2; WO2003058630A1; US20040090821A1; DE60224727D1; US20050094432A1; US6678205B2; AU2002361761A1; CN1620696A; EP1459323A1; CN100424781C; TW200301482A; KR100592648B1; US20030117881A1; EP1459323B1; JP2005514721A; TWI222068B; ATE384328T1; KR20040074105A

Description

Gebiet der Erfindung
Diese Erfindung bezieht sich allgemein auf Halbleitervorrichtungen bzw. Bausteine und bezieht sich insbesondere auf synchrone Halbleitervorrichtungen, d. h. Halbleitervorrichtungen, deren Betrieb durch ein extern angelegtes oszillierendes Taktsignal bzw. Clocksignal koordiniert wird.
Hintergrund der Erfindung
Das Gebiet von Halbleitervorrichtungen einschließlich Mikroprozessoren, Speichervorrichtungen, digitalen Signalprozessoren und ähnlichen ist ungeheuer aktiv und entwickelt sich schnell. Verschiedene Kategorien und Unterkategorien von Halbleitervorrichtungen sind bekannt und kommerziell verfügbar. Die ständig steigende Beliebtheit und Allgegenwart von Computern und computerbasierten Vorrichtungen, sowohl im Verbraucher- als industriellen Bereich ist derart, dass die Nachfrage nach Halbleitervorrichtungen einer Vielfalt verschiedener Typen in absehbarer Zukunft weiterhin wachsen wird.
Als ein allgemeiner Vorschlag können Halbleitervorrichtungen in eine von zwei umfassenden Kategorien klassifiziert werden: synchron und asynchron. Eine synchrone Halbleitervorrichtung ist eine, deren Betrieb von einem (typischerweise) extern angelegten Taktsignal koordiniert wird oder mit diesem synchronisiert ist; während eine asynchrone Vorrichtung kein Taktsignal benötigt.
Eine der üblicheren Kategorien heute verwendeter Halbleiterspeichervorrichtungen ist der dynamische Direktzugriffsspeicher oder DRAM. Unter den wünschenswerten wesentlichen Eigenschaften jedes DRAMs sind eine hohe Speicherkapazität pro Einheitsfläche der Halbleiterdie- bzw. Chipfläche, schnelle Zugriffsgeschwindigkeiten, niedriger Leistungsverbrauch und niedrige Kosten.
Ein Ansatz, der verwendet wurde, um die erwünschten Eigenschaften des DRAMs zu optimieren, war, derartige Vorrichtungen zu konzipieren, so dass sie synchron zugreifbar bzw. ansprechbar sind. Ein synchroner DRAM benötigt typischerweise ein extern angelegtes Taktungssignal ebenso wie andere extern angelegte Steuersignale, deren Zeitsteuerung gewisse vorbestimmte Beziehungen mit dem Taktsignal erfüllen muss. Ebenso werden digitale Daten aus einer synchronen Speichervorrichtung in einer synchronen Beziehung zu dem extern angelegten Taktsignal gelesen und in sie geschrieben. Synchrone DRAM-Technologien sind seit vielen Jahren in der Entwicklung, und der synchrone DRAM (auf den häufig als „SDRAM" Bezug genommen wird) wird in einem weiten Spektrum kommerzieller und industrieller Anwendungen, einschließlich der Personalcomputerindustrie, verwendet.
Leute mit gewöhnlichen Kenntnissen der Technik werden verstehen, dass, wenn die Speicherkapazität von SDRAMs erhöht wird, die Diegröße des Halbleitersubstrats normalerweise ebenfalls zunimmt (ungeachtet gleichzeitigen Verbesserungen in Halbleiterverarbeitungstechnologien, die eine höhere Speicherdichte pro Einheitsfläche erlauben). Es wird auch erkannt, dass bei zunehmender Substratgröße andere Faktoren, welche die Gesamtsynchronisation der elektrischen Signale, die sich durch das Substrat ausbreiten, ebenfalls ins Spiel kommen. Themen, wie etwa kapazitive Kopplung, Impedanzlast, Verarbeitungsabweichungen bzw. Variationen und ähnliche können es anspruchsvoll machen, sicherzustellen, dass der Zusammenhang zwischen der Zeitsteuerung einzelner Signale, die entlang und innerhalb des Substrats geleitet werden, synchronisiert bleibt. Wenn die Verarbeitungsgeschwindigkeit einer Halbleitervorrichtung zunimmt, können derartige Synchronisationsthemen (auf die manchmal allgemein als „Skew" Bezug genommen wird) immer kritischer werden. Zeitsteuerungsdifferenzen in der Größenordnung von Pikosekunden können bestimmend dafür werden, ob eine Vorrichtung zuverlässig und richtig arbeitet.
In typischen Implementierungen umfasst das externe Taktsignal eine einfache, periodische „Rechteck"-Welle, wie etwa in 3a gezeigt, die mit einer einigermaßen gleichmäßigen Periodizität zwischen einem logischen Hochspannungspegel (zum Beispiel 3,3 V) und einem logischen Tiefspannungspegel (typischerweise 0 V) mit einem Tastgrad von 50% oszilliert (was bedeutet, dass das Signal während jedem vollständigen Taktzyklus den gleichen Zeitbetrag auf einem logischen „Hoch"-Pegel ist wie es auf einem logischen „Tief"-Pegel ist). In gegenwärtigen Halbeleitervorrichtungen des Stands der Technik kann das Taktsignal eine Frequenz in der Größenordnung von hunderten Megahertz haben.
Eine synchrone Halbleitervorrichtung, wie etwa ein SDRAM, benötigt typischerweise ein externes Eingangssignal, wie etwa ein Taktsignal, das an mehrere (oder sogar zahlreiche) getrennte, aber zusammenhängende funktionale Teilschaltungen der Vorrichtung bereitgestellt wird. Als eine Frage des gewöhnlichen Halbleitervorrichtungslayouts ist es typisch für jede der einzelnen Teilschaltungen, physikalisch an verschiedenen und vielleicht verteilten Stellen über das Substrat als ein Ganzes verteilt zu sein. Dies bedeutet, dass die leitenden Längen und folglich derartige Charakteristiken, wie die kapazitiven und komplexen Impedanzlasten der verschiedenen Leiterbahnen, die elektrische Signale durch das Substrat befördern, von Signal zu Signal variieren. Folglich kann zum Beispiel die Ausbreitungsverzögerung eines Taktsignals von einem Taktsignaleingangspin bzw. Stift zu einer funktionalen Teilschaltung unterschiedlich zu der Ausbreitungsverzögerung zu einer anderen funktionalen Teilschaltung sein; derartige Unterschiede können kritisch sein für Vorrichtungen, die bei sehr hohen Taktraten in der Größenordnung von etwa 100 MHz (und vielleicht weniger) arbeiten.
Um derartige Überlegungen zu adressieren, kann ein Ansatz verwendet werden, auf den als „Delay-Lock-Loop" bzw. Verzögerungsschleife oder „DLL" Bezug genommen wird. 1 erläutert ein einfaches Beispiel einer DLL-Implementierung. In 1 wird ein extern angelegtes Taktsignal CLK an einen Eingangspin 12 einer theoretischen Speichervorrichtung 10 angelegt. Wie in 1 gezeigt, wird das extern angelegte CLK-Signal an einen DLL-Block 20 angelegt. Der DLL-Block 20 arbeitet derart, dass er eine Vielzahl von getrennten internen Taktsignalen ableitet, die dann an die verschiedenen Teilschaltungen der Speichervorrichtung 10 auf den Leitungen 22, 24 und 26 bereitgestellt werden. (Obwohl in 1 nur drei interne Taktsignale abgebildet sind, werden Leute mit gewöhnlichen Kenntnissen einsehen, dass in einer beliebigen gegebenen Implementierung mehr als drei interne Taktsignale erforderlich sein können.) Die Funktion des DLL-Blocks 20 (der, abweichend von der zentralisierten Stelle, die der Einfachheit halber in 1 dargestellt ist, eine über die Fläche des Substrats verteilte Schaltungsanordnung darstellen kann) ist, die relative Zeitsteuerung der auf den Leitungen 22, 24 und 26 bereitgestellten Signale an die verschiedenen verteilten Teilschaltungen der Vorrichtung 10 anzupassen, so dass der insgesamt synchrone Betrieb der Vorrichtung 10 erreicht werden kann.
DLL-Blöcke, wie etwa der DLL-Block 20 in 1 können eine Art von Loopback- bzw. Prüfschleifenbetrieb nutzen, wie etwa durch die beispielhafte gestrichelte Linie 28 in 1 dargestellt, wodurch der DLL-Block 20 mit einer Rückkopplung versorgt wird zum Vergleichen der Zeitsteuerung des Taktsignals, das auf der Leitung 22 an den Befehlsblock 14 zugeführt wird, mit der Zeitsteuerung des externen Taktsignals CLK.
Da in dem vereinfachten Beispiel von 1 der Befehlseingangspuffer 14 und der Dateneingangspuffer 16 jeweils basierend auf einem Taktsignal empfangen und arbeiten, gelten der Befehls-(CMD-)Eingangspin 15 und der Daten-(DATA-)Eingangspin 17 als synchrone Eingänge. Als solche werden binäre Daten, die an die Eingangspins 15 und 17 angelegt werden, nur nach einer ansteigenden oder abfallenden Flanke des entsprechenden Taktsignals in den jeweiligen Puffern 14 und 16 gespeichert (ein Verfahren, auf das manchmal als „Signaleinfang" Bezug genommen wird).
Als ein Ergebnis der Funktionalität einer typischen DLL-Schaltung, wie etwa dem DLL-Block 20 in 1, wenn die Ausbreitungs- und Lastcharakteristik der Leitung 22 erheblich von der, sagen wir, der Leitungen 24 und 26 variiert, kann die DLL-Schaltung derartige Differenzen berücksichtigen, um sicherzustellen, dass ein ordentlicher Vorrichtungsbetrieb aufrechterhalten werden kann. Intern von der DLL-Schaltung 20 können getrennte Verzögerungen und Skews (programmierbar oder automatisch eingestellt) in das extern angelegte Taktsignal eingeführt werden, um sicherzustellen, dass jeder der anderen Funktionsblöcke 10 Taktsignale empfängt, die im Wesentlichen mit den anderen synchronisiert sind. Die durch einen DLL eingeführten Verzögerungen und Skews können winzig, in der Größenordnung von Pikosekunden sein, können aber trotzdem kritisch für die ordnungsgemäßen Betrieb einer Halbleitervorrichtung sein.
Die Funktionalität von DLLs kann im Allgemeinen als ein Prozess der internen Taktsignalerzeugung betrachtet werden, und Leute mit gewöhnlichen Kenntnissen der Technik werden zweifellos zumindest allgemein mit dem Konzept von DLLs in Halbleitervorrichtungen vertraut sein. Verschiedene Beispiele für DLL-Implementierungen für synchrone Speichervorrichtungen werden vorgeschlagen in US-A-5 920 518 , Harrison et al., mit dem Titel „Synchronous Clock Generator Including Delay-Locked Loop"; US-A-6201 424B1 , Harrison, mit dem Titel „Synchronous Clock Generator Including Delay-Locked Loop Signal-Loss Detector" und US-A-6 130 856 , McLaury, mit dem Titel „Method and Apparatus for Multiple Latency Synchronous Dynamic Random Access Memory". Die vorher erwähnten '518-, '424- und '856-Patente sind alle dem Inhaber bzw. Erwerber der vorliegenden Erfindung erteilt.
Leute mit gewöhnlichen Kenntnissen der Technik werden zu schätzen wissen, dass DLLs häufig in einer Weise implementiert werden, die für eine geplante Betriebsgeschwindigkeit einer getakteten Halbleitervorrichtung spezifisch ist. Zum Beispiel kann ein SDRAM (und seine DLLs) mit einer Spezifikation konzipiert werden, dass er mit einer Taktrate von, sagen wir 100 MHz, betrieben wird. In einem derartigen Fall kann der Betrieb einer Vorrichtung mit einer Geschwindigkeit, die erheblich unterschiedlich (entweder langsamer oder schneller) als ihre spezifizierte Geschwindigkeit ist, zu einer Situation führen, in der die Fähigkeit ihres/ihrer internen DLL-Blocks/Blöcke, die Synchronisation zwischen intern erzeugten Taktsignalen und dem/den extern angelegten Taktsignal/en aufrechtzuerhalten, beeinträchtigt sein kann.
Die Unfähigkeit, die Synchronisation zwischen intern erzeugten Taktsignalen und einem extern angelegten Taktsignal aufrechtzuerhalten, ist im Lauf des Normalbetriebs einer Halbleitervorrichtung typischerweise nicht problematisch. Ein Grund, warum eine derartige Unfähigkeit zu einem Problem werden kann, betrifft jedoch das Testen von Halbleitervorrichtungen. In manchen Fällen kann es notwendig oder erwünscht sein, Tests an einer teilweise oder vollständig hergestellten Vorrichtung mit einer Betriebsgeschwindigkeit (z. B. Taktrate) auszuführen, die sich wesentlich von dem schließlich geplanten Betrieb der getesteten Vorrichtung(en) unterscheidet.
DRAMs einschließlich SDRAMs sind häufig in sogenannten „Speichermodulen" eingebaut, die eine Vielzahl einzelner Speichervorrichtungen umfassen, die auf eine gedruckte Schaltungsplatine bzw. printed circuit board montiert sind. Nachdem DRAMs (die eine oder mehrere diskrete integrierte Schaltungskomponenten umfassen) auf einer gedruckten Schaltungsplatine montiert sind, wird das Testen der einzelnen Speicherschaltungen problematisch aufgrund der Unzugänglichkeit von internen Schaltungsknoten, wie etwa denen, welche die DLL-Schaltungsanordnung betreffen. Ein Grund dafür, dass dies problematisch ist, ist, dass die dedizierten bzw. zweckbestimmten Testeinrichtungen bzw. Geräte und Befestigungen, die zum Testen von Halbleitervorrichtungen, wie etwa einem Speicher, verwendet werden, nicht fähig sind, bei den Geschwindigkeiten zu arbeiten, für deren Betrieb die getesteten Vorrichtungen spezifiziert sind. Folglich kann es erwünscht und/oder notwendig sein, die getesteten Vorrichtung(en) mit einer langsameren Taktrate zu betreiben als sie im Verlauf des „normalen" Betriebs wäre. Wie vorstehend bemerkt, kann dies jedoch Probleme im Hinblick auf die Fähigkeit gewisser interner Schaltungsanordnungen, insbesondere DLLs, darstellen, abgesehen von gewissen Bereichen „normaler" Betriebsfrequenzen richtig zu funktionieren.
Eine Lösung für dieses potentielle Problem war, ein „Modenregister" bereitzustellen, an das vorbestimmte Bitmuster adressiert werden können, um die Vorrichtung dazu zu bringen, den Betrieb in alternativen Modi, wie etwa einem Testmodus, zu beginnen. In einem derartigen Ansatz ist eine mit dem Modenregister gekoppelte Decodiererschaltungsanordnung derart konditioniert, dass sie gewisse vorbestimmte Bitmuster erfasst und passende Steuersignale ausgibt und passende interne Einstellungen vornimmt, um die Vorrichtung in die Lage zu versetzen, in einem Modus zu arbeiten, der dem vorbestimmten Bitmuster entspricht.
Der Betrieb in einem Testmodus kann das vorübergehende Sperren gewisser interner Teilschaltungen, wie etwa der DLL-Schaltungsanordnung, bedingen, die andernfalls, den ordnungsgemäßen Betrieb der Vorrichtung mit Taktraten, die sich erheblich von der „normalen" Betriebsgeschwindigkeit der Vorrichtung unterscheiden, verhindern könnten. Wenn die fragliche Schaltungsanordnung einmal gesperrt wurde, kann der Betrieb in einem Testmodus (z. B. einem Modus, der eine wesentlich niedrigere Betriebsgeschwindigkeit bedingt) ohne Bedenken über derartige ungünstige Wirkungen beginnen.
Ein möglicher Nachteil des vorstehend beschriebenen Testmodusregisteransatzes ist, dass die Testmodusschaltungen geschwindigkeitsempfindliche und kritische Leiterbahnen bzw. Leitungswege beeinflussen könnten. Das heißt, das Außerkraftsetzen der Schaltungsanordnung, von der bekannt ist, dass sie für wesentliche Änderungen der Betriebsgeschwindigkeit empfindlich ist, könnte andere Zeitsteuerungsbeziehungen zwischen internen Signalen beeinflussen. Ein anderes mögliches Problem mit dem vorstehend beschriebenen Ansatz ist, dass das Bereitstellen eines Modusregisters selbst unerwünscht sein kann, da es wertvollen Halbleiter-„grund” (d. h. Substratfläche) verbraucht und die Schaltungskomplexität erhöht. Selbst wenn ein Ansatz, wie etwa ein Modenregister verwendet wird, ist die Anzahl verschiedener Betriebsmodi, die spezifiziert werden kann, notwendigerweise durch die Anzahl von Modusregisterbits beschränkt, so dass eine unzureichende Anzahl von Modi verfügbar sein kann, um alle die verschiedenen Testmodi, die man implementieren möchte, unterzubringen.
Noch ein anderer möglicher Nachteil des „Modusregister"-Ansatzes für die Herausforderung des Spezifizierens eines alternativen Betriebsmodus einer Halbleitervorrichtung ist, dass eine Steuerung oder ein Datensignal-„Einfang” nicht nur erforderlich ist, um die Vorrichtung in den alternativen Modus zu versetzen, sondern auch, um die Vorrichtung in ihren „normalen" Modus zurückzubringen. Betrachten wir zum Beispiel eine Implementierung, in der ein Befehls- oder Dateneingangsport bzw. Anschluss, der verwendet wird, um eine Vorrichtung in einen alternativen Betriebsmodus zu versetzen, auf einer „Einfang"-Teilschaltung (wie etwa der Befehlsteilschaltung 14 oder der Datenteilschaltung 16 in dem theoretischen Beispiel von 1) beruht, die selbst von einem DLL-erzeugten Taktsignal für den ordnungsgemäßen Betrieb abhängt. Während es möglich sein könnte, eine derartige Halbleitervorrichtung in den alternativen Betriebsmodus zu versetzen (wobei angenommen wird, dass sie den Betrieb in einem Modus beginnt, in dem die DLL-Schaltungsanordnung aktiviert ist), könnte es, wenn der alternative Betriebsmodus einmal begonnen hat, in dem die DLL-Schaltungsanordnung deaktiviert ist, schwierig oder unmöglich sein, danach den/die Befehl/e oder Daten einzufangen, die notwendig sind, damit die Vorrichtung in ihren „normalen" Betriebsmodus zurückgebracht werden kann. Dies liegt daran, dass die Teilschaltungen, die verwendet werden, um die Befehle oder Daten einzufangen, die verwendet werden könnten, um den „normalen" Betrieb zurückzubringen, nicht von den entsprechenden Teilschaltungen „eingefangen" werden können, solange die DLL-Schaltungsanordnung deaktiviert ist. Dies ist eine „Zwickmühlen-" oder eine „Henne-Ei"-Situation, in der der wirkliche Mechanismus, der erlaubt, dass der „normale" Betrieb der Vorrichtung wieder aufgenommen wird, unfähig ist, wieder aktiviert zu werden, bis der „normale" Betrieb wieder aufgenommen wird.
Folglich nimmt man an, dass ein Bedarf an einem verbesserten Verfahren und einer Vorrichtung bleibt, durch welche eine Teilschaltung innerhalb einer integrierten Schaltungsvorrichtung vorübergehend ausgeschaltet oder gesperrt und anschließend in den Normalbetrieb zurück gebracht werden kann.
US-A-6 266 294 offenbart einen SDRAM gemäß dem vorkennzeichnenden Abschnitt von Anspruch 1.
US-A-5 796 673 offenbart einen SDRAM mit einer Verzögerungsschleifenimplementierung.
Die Erfindung stellt eine Vorrichtung, wie in Anspruch 1 definiert, und Verfahren, wie in den Ansprüchen 9 und 11 definiert, zum Betreiben und Testen derartiger Vorrichtungen zur Verfügung.
Die vorliegende Erfindung betrifft eine Vorrichtung und ein entsprechendes Verfahren, mit denen eine Halbleitervorrichtung mit einer oder mehreren auf eine DLL angewiesenen Teilschaltungen in alternative Betriebsmodi versetzt werden können, in denen die DLL-Schaltungsanordnung vorübergehend deaktiviert und danach wieder in den „normalen" Betrieb (d. h. einen Modus, in dem die DLL-Schaltungsanordnung aktiv ist) zurückgebracht wird.
Gemäß einer Ausbildung bezieht sich die Erfindung auf ein Verfahren und eine Vorrichtung, in denen ein oder mehrere Eingangssignale, die normalerweise ohne Beteiligung der internen auf eine DLL angewiesenen Teilschaltungen angenommen werden (d. h. nicht synchrone Eingaben) zusätzlich genutzt werden, um eine Halbleitervorrichtung in einen alternativen Betriebsmodus zu versetzen, in dem eine oder mehrere interne DLL-Teilschaltungen gesperrt sind.
In einer Ausbildung umfasst die vorliegende Erfindung einen synchronen DRAM mit einem oder mehreren extern anlegbaren Eingangssignalen, die in der internen Schaltungsanordnung durch Mittel empfangen werden, die keine Synchronisation mit einem intern erzeugten DLL-Taktsignal bedingen. Gemäß verschiedenen denkbaren Ausbildungen der Erfindung konditioniert eine Kombination aus einem oder mehreren extern an eine Halbleitervorrichtung angelegten Signalen die Vorrichtung, in einem Modus zu arbeiten, der alternativ zu einem „normalen" Betriebsmodus ist. Ein derartiger alternativer Modus umfasst bevorzugt (aber nicht ausschließlich) einen Modus, in dem die Vorrichtung, die eine synchrone Vorrichtung ist, die in einem Normalmodus anspricht, um in einer vorgegebenen Weise zu arbeiten, in dem alternativen Modus konditioniert wird, um auf die gleiche vorgegebene Weise zu arbeiten, abgesehen von einer niedrigeren oder höheren Rate der synchronen Geschwindigkeit, d. h. bei einer niedrigeren oder höheren Taktrate relativ zu ihrem normalen Modus.
In einer Ausbildung umfasst die vorliegende Erfindung einen synchronen DRAM mit einer Vielzahl von Eingangspins, die geeignet sind, Signale synchron mit einem der mehreren intern erzeugten Taktsignalen zu empfangen, die von wenigstens einem extern angelegten Taktsignal abgeleitet werden, wobei auf das eine oder die mehreren intern erzeugten Taktsignale im Allgemeinen als DLL-(delay lock loop)Signale Bezug genommen wird. Außerdem hat der offenbarte DRAM wenigstens einen und bevorzugt zwei Eingangspins, die geeignet sind, Signale asynchron in Bezug auf jedes intern oder extern erzeugte Taktsignal zu empfangen, oder die geeignet sind, Signale entweder synchron oder asynchron in Bezug auf jedes intern oder extern erzeugte Signal zu empfangen.
In einer offenbarten Ausbildung ermöglicht die Halbleitervorrichtung sowohl die Deaktivierung als auch die Aktivierung interner Prozesse, die sich auf die Erzeugung synchroner Signale beziehen. In einer bestimmten Ausbildung umspannt die Erfindung das Sperren und anschließende Freigeben einer internen Verzögerungsschleifen-Teilschaltung, die in ihrem normalen Betrieb geeignet ist, die Erzeugung eines oder mehrerer interner Taktungssignale mit dem Anlegen eines oder mehrerer extern angelegter Taktsignal zu koordinieren. Gemäß einem Aspekt der Erfindung werden die Deaktivierung und Aktivierung der internen DLL-Teilschaltung mittels des Anlegens von Signalen an den einen oder die mehreren Eingangspins erreicht, welche im Normalbetrieb geeignet sind, Signale asynchron in Bezug auf jedes intern oder extern erzeugte Taktsignal zu empfangen.
In einer insbesondere offenbarten Ausbildung umfasst die Erfindung die Verwendung externer „Reset"- und „Chipselekt"-Eingänge in einen SDRAM. Wenn in dieser bestimmten Ausbildung ein externes „Reset"-Signal in einem externen Eingang in den SDRAM aktiviert bzw. aufgedrückt wird, wobei der extern angelegte „Chipselekt"-Eingang mit einer ersten logischen Stufe an einen anderen externen Eingang angelegt wird, der SDRAM konditioniert ist, um in einem „normalen" Betrieb zu arbeiten, aber wenn das „Reset"-Signal aktiviert wird, wobei der „Chipselekt"-Eingang an eine zweite logische Stufe angelegt wird, der SDRAM derart konditioniert wird, dass er in einem alternativen Betriebsmodus arbeitet, in dem eine gewisse Verzögerungsschleifen-(DLL-)Teilschaltungsanordnung innerhalb des SDRAMs gesperrt ist. Wenn die DLL-Teilschaltungsanordnung gesperrt ist, ist der SDRAM fähig, in einem ansonsten normalen Betriebsmodus aber mit einem Taktsignal zu arbeiten, bei dem eine wesentlich andere Frequenz als die für seinen Normalbetrieb spezifizierte an seinen einen oder mehreren Taktsignaleingänge angelegt wird.
Kurzbeschreibung der Zeichnungen
Die vorangehenden und andere Merkmale und Aspekte der vorliegenden Erfindung werden am besten unter Bezug auf die folgende detaillierte Beschreibung einer spezifischen Ausbildung der Erfindung verstanden, wenn sie in Verbindung mit den beigefügten Zeichnungen gelesen wird, wobei:
1 ein schematisches/Block-Diagramm einer Halbleitervorrichtung des Stands der Technik mit einer oder mehreren intern erzeugten Verzögerungsschleifen darin ist;
2 ist ein schematisches/Block-Diagramm einer Halbleiterspeichervorrichtung gemäß einer Ausbildung der Erfindung;
3a ein Zeitsteuerungsdiagramm ist, das elektrische Signale in Verbindung mit der Inbetriebnahme der Speichervorrichtung von 2 in einen ersten Betriebmodus darstellt;
3a ein Zeitsteuerungsdiagramm ist, das elektrische Signale in Verbindung mit der Inbetriebnahme der Speichervorrichtung von 2 in einen zweiten Betriebmodus darstellt;
3b ein Zeitsteuerungsdiagramm ist, das elektrische Signale in Verbindung mit der Inbetriebnahme der Speichervorrichtung von 2 in einen zweiten Betriebmodus darstellt; und
4 ist ein Diagramm, das ein Speichermodul darstellt, das eine Vielzahl der Speichervorrichtungen von 2 darin eingearbeitet hat.
Detaillierte Beschreibung spezifischer Ausbildungen der Erfindung
In der Offenbarung, die folgt, sind im Interesse der Deutlichkeit nicht alle Merkmale tatsächlicher Implementierungen beschrieben. Es wird natürlich verstanden, dass in der Entwicklung jeder derartigen tatsächlichen Implementierung, wie in jedem derartigen Projekt, zahlreiche Konstruktions- und Programmierentscheidungen getroffen werden müssen, um die spezifischen Ziele und Teilziele der Entwickler (z. B. Übereinstimmung mit dem System und technische Randbedingungen) zu erreichen, welche von einer Implementierung zur anderen variieren werden. Außerdem wird das Augenmerk notwendigerweise auf einwandfreie Konstruktionsmethoden für die fragliche Umgebung gelegt. Es wird verstanden, dass ein derartiger Entwicklungsaufwand komplex und zeitaufwendig sein könnte, aber trotzdem eine Routineunternehmung für Leute mit gewöhnlichen Kenntnissen der relevanten Gebiete wäre.
Bezug nehmend auf 2 ist ein höchst vereinfachtes schematisches/Block-Diagramm einer Halbleiterspeichervorrichtung 50 gemäß einer Ausbildung der Erfindung gezeigt. In der offenbarten Ausbildung ist die Speichervorrichtung 50 ein synchroner dynamischer Direktzugriffsspeicher (SDRAM), wenngleich Leute mit gewöhnlichen Kenntnissen der Technik, die den Vorteil der vorliegenden Offenbarung haben, einsehen werden, dass die Erfindung in ihrem Bereich nicht nur auf die Anwendung in einem SDRAM beschränkt ist. Es versteht sich auch, dass der SDRAM 50 eine wesentliche Menge an Schaltungsanordnungen neben den funktionalen Komponenten eingebaut hat, die insbesondere in 2 dargestellt sind. Derartige andere Schaltungsanordnungen wurden jedoch im Interesse der Kürze und Klarheit weggelassen, da derartige Schaltungsanordnungen Leuten mit gewöhnlichen Kenntnissen der Technik wohlbekannt sind und nicht besonders für die Anwendung der vorliegenden Erfindung relevant sind.
In dem in 2 dargestellten Detaillierungsgrad ist zu erkennen, dass der SDRAM 50 eine Steuer- bzw. Regelungsschaltung 52, eine Verzögerungsschleifenschaltung 54, eine Adressierungsschaltung 56, eine Eingangs-/Ausgangsschaltung 58, Speicherbänke 60, eine Leseverstärkerschaltungsanordnung 62, eine Spaltendecodiererschaltungsanordnung 64 und eine Zeilendecodierschaltungsanordnung 66 umfasst. In einer Ausbildung umfasst die Speichervorrichtung 50 eine Mehrzahl von (z. B. vier) Speicherbänken 60, Leseverstärkerschaltungen 62, Spaltendecodieren 64 und Zeilendecodierern 66, aber der Deutlichkeit der vorliegenden Offenbarung und der Zeichnungen halber ist nur eine jeder dieser funktionalen Komponenten dargestellt.
Unter fortgesetztem Bezug auf 2 hat der SDRAM 50 eine Mehrzahl (z. B. acht) von Eingangs-/Ausgangs-(Daten-)Pins 68. Jede der Speicherbänke 60 enthält eine Anordnung von Speicherzellen, die in Zeilen und Spalten angeordnet sind und mit einem jeweiligen Zeilendecodierer 66 und einer Leseverstärkerschaltung 62 verbunden sind. Jede Speicherbank ist auch mit der Eingangs-/Ausgangsschaltung 58 verbunden, die mit dem/den Spaltendecodierer/n 64 verbunden ist. Die Eingangs-/Ausgangsschaltung 58 umfasst eine herkömmliche Leseschaltungsanordnung (nicht gezeigt) zum Ausgeben von Daten von der/den Speicherbank/bänken 60 auf den Datenpins 68. Die Eingangs-/Ausgangsschaltung umfasst auch eine herkömmliche Schreibschaltungsanordnung (ebenfalls nicht gezeigt) zum Eingeben von Daten, die auf den Datenpins 68 empfangen werden, in die Speicherbank/bänke 60.
Die Steuer- bzw. Regelungsschaltung 52 ist mit der Adressierungsschaltung 56 gekoppelt und empfängt verschiedene externe Steuersignale als Eingaben. Beispielhaft, aber nicht einschränkend kann die Steuer- bzw. Regelungsschaltung 52 ein Chipselekt-(CS#-)Signal und ein RESET-Signal empfangen, wenngleich sich versteht, dass ein typischer DRAM zahlreiche andere Steuersignale, wie etwa Zeilen- und Spaltenadressabtast-(RAS- und CAS-)Signale, ein Schreibfreigabe-(WE#-)Signal und so weiter, empfangen wird. In 2 sind die verschiedenen Steuersignale durch den Befehls-(CMD-)Bus 69 dargestellt. Leute mit gewöhnlichen Kenntnissen der Technik werden mit den verschiedenen Steuersignalen, die über den Befehlsbus 69 an die Vorrichtung 50 angelegt werden, vertraut sein. Wenngleich in 2 nicht gezeigt, ist die Steuer- bzw. Regelungsschaltungsanordnung 52 wahrscheinlich mit den meisten der anderen funktionalen Komponenten der Vorrichtung 60 in einer herkömmlichen Anordnung gekoppelt, so dass die Steuer- bzw. Regelungsschaltungsanordnung 52 fähig ist, die verschiedenen Steuersignale, die an sie angelegt werden, zu interpretieren und den Gesamtbetrieb der restlichen Schaltungsanordnungen in der Vorrichtung 50 zu steuern bzw. zu regeln.
Es versteht sich, dass, obwohl die verschiedenen funktionalen Komponenten der in 2 dargestellten Vorrichtung 50 als getrennte diskrete Schaltungen gezeigt sind, die in einer wohldefinierten räumlichen Beziehung zueinander angeordnet sind, die verschiedenen Schaltungen in einer tatsächlichen Implementierung wahrscheinlich über einen Teil oder das ganze Halbleitersubstrat verteilt sind, wobei Abschnitte gewisser funktionaler Komponenten miteinander vermischt sind. Das heißt, 2 stellt die Vorrichtung 50 eher aus einer funktionalen Perspektive als einer implementierungsspezifischen Perspektive dar.
Die Verzögerungsregelschleifen-(DLL-)Schaltung 54 empfängt ein externes Taktsignal CLK an einem Eingang und erzeugt eine Vielzahl von internen Taktsignalen INTCLK1...INTCLKN an einer Vielzahl von ihren Ausgängen 70. Jede der INTCLKx-Ausgaben von der DLL-Schaltung 54 wird an eine oder mehrere der anderen funktionalen Komponenten innerhalb der Vorrichtung 50 bereitgestellt. Der Deutlichkeit in den Zeichnungen halber sind nur einige beispielhafte Verbindungen zwischen der DLL-Schaltung 54 und anderen funktionalen Schaltungen in 2 dargestellt, wobei sich versteht, dass interne Taktsignale wahrscheinlich in vielen anderen funktionalen Komponenten der Vorrichtung 50 bereitgestellt werden.
Wie vorstehend diskutiert, ist die Funktion der DLL-Schaltung 54, interne Taktsignale zu erzeugen, die jeweils zeitlich richtig abgestimmt sind, so dass sie synchron zueinander sind, was einen ordnungsgemäßen Betrieb der Vorrichtung ermöglicht.
Unter den in 2 als ein internes Taktsignal empfangend gezeigten Schaltungen ist die Adressierungsschaltung 56. Da der SDRAM 50 eine synchrone Vorrichtung ist, müssen Speicheradressen an die ADDR-Pins synchron mit dem externen CLK-Signal angelegt werden, damit die Adresseinformation richtig von der Adressierungsschaltung 56 „eingefangen" wird. Ebenso müssen Daten, die in die Vorrichtung 50 geschrieben oder aus ihr gelesen werden, auf Eingangs-/Ausgangs-Datenpins 68 in einer synchronen Weise erscheinen.
Gemäß einem Aspekt der Erfindung ist der SDRAM 50 bevorzugt fähig, zumindest in einem Testmodus zu arbeiten, in dem die DLL-Schaltung 54 gesperrt ist. Um eine derartige Funktionalität bereitzustellen, ist die Steuer- bzw. Regelungsschaltungsanordnung 52 in einer Ausbildung derart konditioniert, dass sie auf ein vorbestimmtes Muster extern angelegter Steuersignale auf dem Befehlsbus 69 anspricht, um die DLL-Schaltungsanordnung 54 zu sperren und den Betrieb der Vorrichtung 50 in einem Testmodus (d. h. einem „DLL-Aus"-Modus) zu beginnen. In dem DLL-Aus-Modus wird das extern angelegte CLK- Signal direkt an die verschiedenen funktionalen Komponenten der Vorrichtung 50 angelegt, die normalerweise die INTCLK-Taktsignale empfangen würden, die von der DLL-Schaltung 54 erzeugt werden, d. h. die DLL-Schaltung 54 würde keine Anpassung an das extern angelegte CLK-Signal durchführen. Wenn die Vorrichtung 50 in dem DLL-Aus-Modus arbeitet, kann sie auf diese Weise mit jeder Taktrate betrieben werden, einschließlich einer Geschwindigkeit, die erheblich langsamer als die normale Betriebsgeschwindigkeit der Vorrichtung ist. Zum Beispiel könnte ein Speicher, dessen Normalbetrieb für die Verwendung eines 100 MHz-Takt spezifiziert ist, zu Testzwecken bei 10 MHz in einem DLL-Aus-Modus betrieben werden.
Gemäß einem anderen Aspekt der Erfindung sind die Steuersignale, die daran beteiligt sind, die Vorrichtung 50 in den DLL-Aus-Modus und aus ihm heraus zu versetzen, asynchrone ungetaktete Signale, wie etwa ein Chipselekt-(CS#-) und RESET#-Signal, die über den Befehlsbus 69 an die Vorrichtung 50 angelegt werden. Die Bedeutung davon liegt in der Fähigkeit, die Vorrichtung 50 in einen „normalen" Betriebsmodus zurück zu bringen, nachdem sie in einem DLL-AUS-Modus war. Wenn synchrone (d. h. getaktete) Eingänge zum Zwecke des Wechsels von Betriebsmodi der Vorrichtung 50 verwendet werden sollten, könnte es schwierig, wenn nicht unmöglich sein, die Vorrichtung 50 in einen normalen Betriebsmodus zurück zu bringen, wenn sie einmal in einen Betriebsmodus versetzt wurde, in dem die DLL-Schaltung 54 gesperrt ist.
Bezug nehmend auf 3a ist ein Zeitsteuerungsdiagramm gezeigt, das den Zustand gewisser Signale zeigt, die mit dem Betrieb der Vorrichtung 50 in einem normalen Betriebsmodus verbunden sind. Gemäß der herkömmlichen Implementierung von SDRAMs, muss die Vorrichtung 50 nach dem Einschalten zurückgesetzt werden. Zu diesem Zweck umfasst der Befehlsbus 69 einen RESET#-Eingangspin zum Empfangen eines RESET#-Eingangssignals. Ebenso empfängt die Vorrichtung 50 gemäß der herkömmlichen SDRAM-Implementierung ein Chipselekt-(CS#-)Eingangssignal auf einem Pin in dem Befehlsbus 60. Das Chipselekt-(CS#-)Eingangssignal gibt gewisse Decodierungsschaltungsanordnungen innerhalb der Steuer- bzw. Regelungsschaltung 52 frei oder sperrt sie, so dass verschiedene an den Befehlsbus 69 angelegte Eingangssignale (Befehle) markiert werden, wenn der Chipselektsignaleingang anzeigt, dass der Chip nicht für den Betrieb ausgewählt ist. In einer herkömmlichen Weise sorgt der Chipselekteingang für die externe Bankselektion in Systemen, die mehrere Speichervorrichtungen 50 eingebaut haben, von denen jede als ein getrennte der mehreren Speicherbanken arbeitet bzw. funktioniert.
Gemäß einem Aspekt der Erfindung sind sowohl die Chipselekt-(CS#-)- als auch Reset-(RESET#-)Eingänge asynchrone Eingänge, was bedeutet, dass der Zustand der an diese Eingänge angelegten CS#- und RESET#-Signale ohne Berücksichtigung des Takt-(CLK-)Signals abgetastet werden.
Gemäß herkömmlicher Implementierung muss die Vorrichtung 50 in einer vordefinierten Weise eingeschaltet und initialisiert werden. Danach wird die Leistung an verschiedene Leistungszuführungseingänge (nicht gezeigt) in einer spezifizierten Reihenfolge (um ein Latch-Up der Vorrichtung zu vermeiden) angelegt. Nachdem alle Leistungszuführungs- und Referenzspannungen stabil sind, wird ein Taktsignal CLK an den Takteingang angelegt. Ein stabiles Taktsignal CLK muss für eine vorbestimmte Zeitspanne (zum Beispiel 200 μs) vorhanden sein.
Als nächstes muss ein Reset-Befehl ausgegeben werden. In der offenbarten Ausbildung ist ein Reset-Befehl ein logischer hoher Impuls, der an den RESET-Eingang angelegt wird, während das Chipselektsignal CS auf einem logischen Tiefpegel bleibt. (Wiederum sind die RESET- und CS-Eingänge Teil des Befehlsbusses 69 in 2). In einer Ausbildung muss der RESET-Impuls eine minimale Dauer haben. Der Reset-Befehl löst die DLL-Taktsignale aus und synchronisiert (fixiert) sie und lädt die Speicherbänke 60 vor.
Bezug nehmend auf 3a wird das Taktsignal CLK beginnend zur Zeit t₁ erzeugt und bleibt für 200 μs bis zur Zeit t₂ stabil. In einer Ausbildung kann das Taktsignal CLK eine Frequenz in der Größenordnung von 200 bis 300 mHz haben. Zur Zeit t₂ wird das RESET-Signal aktiviert bzw. aufgedrückt (logisch hoch) und bleibt für wenigstens eine minimale Zeitspanne, die in 3 mit T_RSTPW bezeichnet ist, bis zur Zeit t₃ aktiviert. Zur Zeit t₃ wird das RESET-Signal deaktiviert (logisch tief). Nach einem weiteren minimalen Zeitintervall, das in 3a mit t_RESET bezeichnet ist, geht der Betrieb der Vorrichtung 50 weiter mit einem Auffrischbefehl, der die Aktivierung des Chipselekt-(CS-)Signals zur Zeit t₄ bedingt. Es muss bemerkt werden, dass während des in 3a dargestellten Reset-Befehls das Chipselekt-(CS-)Signal auf einem logisch tiefen (deaktivierten) Pegel gehalten wird. Das heißt, während des Betriebs der Vorrichtung 50 in ihrem normalen Betriebsmodus ist das CS-Signal nicht gleichzeitig mit dem RESET-Signal aktiviert und umgekehrt.
Uns nun 3b zuwendend ist ein Zeitsteuerungsdiagramm gezeigt, das der Initialisierung der Vorrichtung 50 in einen Modus entspricht, in dem die DLL-Schaltung 54 gesperrt ist (der „DLL-Aus"-Modus). Wie in 3b gezeigt, beginnt die Initialisierung in den DLL-Aus-Modus mit der Aktivierung des Chipselektsignals CS zur Zeit t5. Gemäß einem Aspekt der Erfindung ist das Taktsignal WCK während der Initialisierungsfolge von 3b in einem „gleichgültigen" Zustand.
Das Chipselektsignal muss für eine minimale Zeitspanne aktiviert werden, die in 3b als T_{SCS_DLL} bezeichnet ist. Dann zu einer Zeit t₆ beginnt ein Reset-Impuls mit der Aktivierung (logisch hoch) des RESET-Signals. Der Reset-Impuls dauert das Reset-Impulsintervall T_RSTPW bis zur Zeit T₇, wenn RESET deaktiviert wird. Das Chipselektsignal (CS) bleibt jedoch aktiviert, wenn RESET deaktiviert wird, und muss in der gegenwärtig offenbarten Ausbildung für ein minimales Intervall T_{HCS_DLL} nach der Deaktivierung von RESET oder bis zu einer Zeit t₈ aktiviert bleiben.
Nach der Zeit t₈ bleiben sowohl RESET als auch CS deaktiviert, bis ein Intervall t_DLLAUS nach der Deaktivierung des RESET zur Zeit t₇ verstrichen ist oder bis zur Zeit t₈. Danach kann der Betrieb der Vorrichtung 50 im DLL-Aus-Modus beginnen, welcher mit dem Anlegen eines Taktsignals an den CLK-Eingang startet. Gemäß einem Merkmal der Erfindung kann das CLK-Signal in 3b bei gesperrter DLL-Schaltungsanordnung 54 wesentlich unterschiedlich zu dem sein, das für die Vorrichtung 50 im Normalbetrieb spezifiziert ist. Besonders kann das CLK-Signal in 3b nach der Initialisierung der Vorrichtung 15 in den DLL-Aus-Modus eine Größenordnung oder mehr langsamer als das CLK-Signal im Normalbetrieb sein. Während folglich das Taktsignal CLK 200 bis 300 mHz in 3a ist, kann das Taktsignal CLK in 3b zum Beispiel 10 bis 50 mHz sein. Leute mit gewöhnlichen Kenntnissen der Technik werden die Vorteile davon für die Zwecke des Testens der Vorrichtung 50 zu schätzen wissen. Insbesondere wenn die Vorrichtung 50 in den DLL-Aus-Modus initialisiert wurde, kann der Betrieb der Vorrichtungen unter Verwenddung herkömmlicher Techniken und Testausstattungen getestet werden, während mit einer synchronen Taktfrequenz gearbeitet wird, die wesentlich niedriger als die für die Vorrichtung spezifizierte minimale normale Betriebsfrequenz ist. Wie vorstehend bemerkt, kann eine gegebene Halbleitervorrichtung von dem Hersteller derart spezifiziert werden, dass sie mit einer synchronen externen Taktfrequenz von nicht weniger als 100 mHz arbeitet (auf was manchmal als „Part Rating" bzw. „Teilbewertung" Bezug genommen wird), während die Vorrichtung im DLL-Aus-Modus im Testmodus mit einer wesentlich niedrigeren Frequenz, zum Beispiel weniger als 50 mHz, betrieben werden kann.
Außerdem werden Leute mit gewöhnlichen Kenntnissen der Technik die Attraktivität der Nichtverwendung eines Modenregisters für die Zwecke des Umschaltens zwischen dem normalen Betriebsmodus und dem DLL-Aus-Betriebsmodus zu schätzen wissen. Insbesondere erfordert die vorliegende Erfindung nicht, dass eines der begrenzten Anzahl von Modusregister-Bitmuster fest für die DLL-Aus-Funktionalität zugeordnet wird. In der Tat erfordert die vorliegende Erfindung überhaupt nicht das Vorhandensein eines Modusregisters.
Wenn in einer bevorzugten Ausbildung der Erfindung einmal das Testen in dem DLL-Aus-Modus abgeschlossen wurde, kann die Speichervorrichtung 50 in einen „normalen" Betriebsmodus zurück gebracht werden, indem ein herkömmlicher RESET-Befehl, wie vorstehend beschrieben, ausgegeben wird.
Wie vorstehend bemerkt, hält man die vorliegende Erfindung für besonders vorteilhaft zur Erleichterung des Testens von Speichervorrichtungen wie der Speichervorrichtung 50, nachdem mehrere Speichervorrichtungen auf einer Schaltungsplatine montiert wurden, wie etwa Arten des wohlbekannten Single Inline Memory Modules (SIMM, einreihiges Speichermodul) oder des Dual Inline Memory Modules (DIMM, doppelreihiges Speichermodul). Dies liegt daran, dass die meisten Testanwendungen bzw. Geräte für derartige Module nicht für den Betrieb der getesteten Vorrichtungen bei ihren spezifizierten „normalen" Betriebstaktraten geeignet sind. Dies kann problematisch sein, wenn die in ein Modul eingebauten einzelnen Speichervorrichtungen DLL-Schaltungsanordnungen werden, die nicht fähig sind, sich an die langsameren Betriebsgeschwindigkeiten des Testgeräts anzupassen. Uns nun 4 zuwendend ist eine Darstellung eines SIMM 80 gezeigt, das mehrere (12) Speichervorrichtungen 50 eingebaut hat. Das Modul 80 umfasst eine Schaltungsplatine 82, die eine Vielzahl von einzelnen Speichervorrichtungen 50, die im Wesentlichen gleich den hier unter Bezug auf 2, 3a und 3b beschriebenen sind, darauf angeordnet hat. In dieser Ausbildung ist das Modul 80 vom JEDEC- und Industriestandard-72-Pin-Typ, der zum Beispiel Kapazitäten von 16 MB der 32 MB haben kann.
Aus der vorangehenden detaillierten Beschreibung spezifischer Ausbildungen der Erfindung sollte offensichtlich sein, dass eine Speichervorrichtung, die fähig ist, in wenigstens zwei Modi zu arbeiten, wobei in einem Modus eine gewisse Teilschaltung(en) der Speichervorrichtung gesperrt ist/sind, offenbart wurde. Verfahren für den Betrieb einer derartigen Speichervorrichtung wurden ebenfalls offenbart. Vorteilhafterweise nutzt die vorliegende Erfindung kein Modusregister zum Zwecke des Freigebens der Vorrichtung, so dass sie zwischen einem normalen Betriebsmodus und einem DLL-Aus-Betriebsmodus umgeschaltet werden soll. Wenngleich hier spezifische Ausbildungen der Erfindung in einigen Details offenbart wurden, wurde dies lediglich zum Zwecke der Beschreibung verschiedener Merkmale und Aspekte der Erfindung getan und soll in Bezug auf den Bereich der Erfindung nicht einschränkend sein. Es wird davon ausgegangen, dass vielfältige Ersetzungen, Änderungen und/oder Modifikationen an den offenbarten Ausbildungen vorgenommen werden können, welche die Implementierungsvariationen umfassen, die hier vorgeschlagen wurden, aber nicht darauf beschränkt sind, ohne den Bereich der Erfindung, wie er durch die folgenden beigefügten Patentansprüche definiert ist, zu verlassen.

Claims

SDRAM-Vorrichtung (50), die in einem normalen Betriebsmodus und einem alternativen Betriebsmodus betreibsam ist, umfassend: einen ersten Eingangsanschluss zum Empfangen eines ersten asynchronen Eingangssignals; einen zweiten Eingangsanschluss zum Empfangen eines zweiten asynchronen Eingangssignals, wobei das zweite asynchrone Eingangssignal und das erste asynchrone Eingangssignal während eines Betriebs der Vorrichtung im normalen Modus nicht gleichzeitig aktiviert bzw. aufgedrückt werden; wenigstens einen Eingangspuffer zum Empfangen eines synchronen Eingangssignals; wenigstens einen Taktanschluss zum Empfangen eines externen Taktsignals bzw. Clocksignals; eine Verzögerungsschleifenschaltung bzw. delay lock loop circuit (54), die mit dem Taktanschluss gekoppelt ist und auf das externe Taktsignal anspricht, um wenigstens ein internes Taktsignal zu erzeugen, das an den wenigstens einen Eingangspuffer angelegt werden soll, wobei die Verzögerungsschleifenschaltung angepasst ist, während des normalen Betriebsmodus aktiviert zu werden und während des alternativen Betriebsmodus deaktiviert zu werden; Steuer- bzw. Regelschaltungsanordnung (52), die mit dem ersten und zweiten Eingangsanschluss und der Verzögerungsschleifenschaltung gekoppelt ist, wobei die Steuerschaltungsanordnung auf eine gleichzeitige Aktivierung des ersten und zweiten asynchronen Eingangssignals anspricht, um die Verzögerungsschleifenschaltung zu deaktivieren, wodurch sie die Vorrichtung in den alternativen Betriebsmodus versetzt; dadurch gekennzeichnet, dass das erste asynchrone Eingangssignal ein RESET-Signal ist, wobei das zweite asynchrone Eingangssignal ein Chipselektsignal ist, wobei der alternative Betriebsmodus ein Testmodus ist und die Frequenz des Taktsignals für den Testbetriebsmodus niedriger ist als für den normalen Betriebsmodus.
Vorrichtung nach Anspruch 1, wobei die Frequenz des Taktsignals für den normalen Betriebsmodus höher als etwa 100 MHz ist
Vorrichtung nach Anspruch 2, wobei die Frequenz des Taktsignals für den alternativen Betriebsmodus niedriger als etwa 50 MHz ist.
Vorrichtung nach Anspruch 1, 2 oder 3, umfassend: einen Befehlsbus zum Empfangen einer Mehrzahl von synchronen Steuersignalen; wobei die Vorrichtung anspricht auf eine Aktivierung des ersten asynchronen Signals, während das zweite asynchrone Signal deaktiviert ist, um eine erste Funktion in dem normalen Betriebsmodus auszuführen, und anspricht auf eine Aktivierung des zweiten asynchronen Signals, während das erste asynchrone Signal deaktiviert ist, um eine zweite Funktion in dem normalen Betriebsmodus auszuführen.
Vorrichtung nach Anspruch 4, wobei die Taktsschaltung in dem alternativen Betriebsmodus gesperrt ist.
Vorrichtung nach Anspruch 4 oder 5, wobei die erste Funktion in dem normalen Betriebsmodus eine Reset-Funktion ist.
Vorrichtung nach Anspruch 6, wobei die zweite Funktion in dem normalen Betriebsmodus das Freigeben eines Befehlsdecodierers umfasst, der mit dem Befehlsbus gekoppelt ist.
Speichermodul, umfassend eine Mehrzahl von diskreten Halbleiterspeichervorrichtungen nach einem der vorhergehenden Ansprüche, das auf einer gedruckten Schaltungsplatine bzw. printed circuit board montiert ist.
Verfahren zum Betreiben einer synchronen Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, umfassend: (a) Ansprechen auf eine Aktivierung des ersten asynchronen Eingangssignals und Deaktivierung des zweiten asynchronen Signals, um eine erste Funktion in dem normalen Betriebsmodus auszuführen; (b) Ansprechen auf eine Aktivierung des zweiten asynchronen Signals und Deaktivierung des ersten asynchronen Signals, um eine zweite Funktion in dem normalen Betriebsmodus auszuführen; und (c) Ansprechen auf eine gleichzeitige Aktivierung des ersten und zweiten asynchronen Signals, um in den alternativen Betriebsmodus einzutreten.
Verfahren nach Anspruch 9, wobei die Vorrichtung auf ein Eintreten in den alternativen Betriebsmodus anspricht, um eine interne Taktsschaltung außer Kraft zu setzen.
Verfahren zum Testen einer synchronen Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, die sowohl synchrone als auch asynchrone gefangene Eingangsanschlüsse (captured input terminals) und einen Takteingangsanschluss aufweist und bestimmt ist, in einem normalen Modus bei nicht weniger als einer minimalen Synchrontaktfrequenz zu arbeiten, umfassend: (a) Anlegen einer vorbestimmten Folge von asynchronen Eingangssignalen an die synchronen Eingangsanschlüsse, um die Vorrichtung in einen Testmo dus zu initialisieren; (b) als Antwort auf eine Initialisierung in den Testmodus, Außerkraftsetzen einer internen Taktsschaltung in der Vorrichtung; (c) Anlegen eines Taktsignals, das eine Frequenz niedriger als die minimale Synchrontaktfrequenz aufweist, an den Takteingangsanschluss; und (d) Testen des Betriebs der Vorrichtung, die in dem Testmodus arbeitet.
Verfahren nach Anspruch 11, wobei die vorbestimmte Folge von asynchronen Eingangssignalen eine gleichzeitige Aktivierung von zwei asynchronen Eingangssignalen umfasst, die während des normalen Betriebs der Vorrichtung nicht gleichzeitig aktiviert bzw. aufgedrückt werden.
Verfahren nach Anspruch 12, wobei die beiden asynchronen Eingangssignale ein RESET-Signal und ein Chipselektsignal umfassen.