DE60035926T2

DE60035926T2 - Abbildung von beliebigen Signalen mit SONET

Info

Publication number: DE60035926T2
Application number: DE60035926T
Authority: DE
Inventors: Kim B. Nepean Roberts
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1999-07-08
Filing date: 2000-07-07
Publication date: 2007-12-06
Anticipated expiration: 2020-07-08
Also published as: US7257117B2; CA2308968C; JP2001069104A; EP1067722A2; US7286564B2; JP4530385B2; US7002986B1; US20020159473A1; EP1067722A3; DE60035926D1; CA2308968A1; EP1067722B1; US20060088061A1

Description

Die Erfindung ist auf den transparenten Transport von Datensignalen mit einem kontinuierlichen Format gerichtet, und insbesondere auf ein Verfahren zur Umsetzung beliebiger kontinuierlicher Signale in einem SONET-Rahmen.
Die schnelle Bereitstellung von von einem Kunden angeforderten Diensten ist eine wertvolle Netzwerkfunktion. Es kann einen großen Bereich von möglichen Bitraten für derartige Dienste geben, und es kann sogar sein, dass der Dienst und seine Bitrate noch nicht einmal definiert wurden, als die Netzwerkausrüstung installiert wird. Daher ist die schnelle Bereitstellung eines Dienstes mit einer beliebigen Bitrate eine wertvolle Funktion.
Datenübertragungsformate können in SONET, andere kontinuierliche Formate und Burst-artige Formate unterteilt werden. Burst-artige Formate haben keinen kontinuierlichen Takt, und die Übertragung derartiger Signale erfordert keine vorgegebene Phasenbeziehung zwischen den Bursts. Andererseits hat die Phase des Taktes kontinuierlicher Formate eine Kontinuität unter Normalbedingungen, und die Frequenz des Taktes ist begrenzt. Beispiele derartiger Begrenzungen sind ±20 ppm (Teile pro Million der Bitrate) und ±100 ppm.
Das dominante Signalformat in Lichtleitfaser-Netzwerken folgt in Nordamerika der synchronen SONET-Norm und SDH an anderen Orten. In dieser Beschreibung ist SONET so definiert, dass es SDH einschließt. SONET ermöglicht das Multiplexieren, Hinzufügen und Abzweigen und den allgemeinen Transport von Signalen. Für einen Dienst stellt es ein wertvolles Merkmal dar, in einfacher Weise über ein SONET-Netzwerk transportiert werden zu können, weil es dies den Netzwerk-Anbietern ermöglicht, eine große Basis von installierten SONET-kompatiblen Ausrüstungen zu verwenden.
SONET ist eine physikalische Träger-Technologie, die einen Transportdienst für ATM, SMDS, Frame Relay, T1, E1 usw. bereitstellen kann. Weiterhin ergeben die Betriebsverwaltungs- Wartungs- und Bereitstellungs- (OAM&P-) Merkmale von SONET die Möglichkeit, das Ausmaß der Rücken-an-Rücken-Multiplexierung zu verringern, und, was noch wichtiger ist, die Netzwerk-Anbieter können die Betriebskosten des Netzwerkes verringern.
Die SONET-Norm ANSI T1.105 und Bellcore GR-253-CORE definieren die physikalische Schnittstelle, die optischen Leitungsraten, die als optische Träger-(OC-) Signale bekannt sind, ein Rahmenformat und ein OAM&P-Protokoll. Eine optoelektrische Umwandlung erfolgt an dem Außenrand des SONET-Netzwerkes, wo die optischen Signale in ein genormtes elektrisches Format umgewandelt werden, das als das synchrone Transportsignal (STS) bezeichnet wird, das das Äquivalent des optischen Signals ist. Dies heißt, dass die STS-Signale durch einen jeweiligen optischen Träger übertragen werden, der entsprechend dem STS definiert ist, das er überträgt. Somit wird ein STS-192-Signal von einem optischen OC-192-Signal übertragen.
Der STS-1-Rahmen besteht aus 90 Spalten von 9 Reihen von Bytes, und die Rahmenlänge beträgt 125 Mikrosekunden. Ein Rahmen umfasst einen Transport-Zusatzdatenteil (TOH), der 3 Spalten mal 9 Reihen von Bytes belegt, und einen synchronen Nutzdaten-Umschlag (SPE), der 87 Spalten von 9 Reihen von Bytes belegt. Die erste Spalte des SPE ist durch Pfad-Zusatzdaten-Bytes belegt.
Ein STS-1 als solches hat eine Bitrate von 51.840 Mb/s. Niedrigere Bitraten sind Teilmengen von STS-1 und sind als virtuelle Zubringer (VT) bekannt, die Raten unterhalb von DS3 transportieren können. Höhere Raten, STS-N, worin N = 1, 3, 12,... 192 oder höher ist, werden durch Multiplexieren von Zubringerkanälen mit einer niedrigeren Rate aufgebaut, wobei SONET-Hinzufügungs-/Abzweigungs-Multiplexer verwendet werden. Ein STS-N-Signal wird durch Verschachteln von N STS-1-Signalen gewonnen. Beispielsweise besteht ein STS-192 aus 192 STS-1-Zubringern, die jeweils getrennt sichtbar sind und die getrennt innerhalb des Umschlages ausgerichtet sind. Die einzelnen Zubringer könnten eine unterschiedliche Nutzinformation, jeweils mit einem unterschiedlichen Ziel, übertragen.
Das STS-N hat einen TOH, der aus allen den N TOHs der einzelnen Zubringer besteht, und einen SPE, der aus allen den N SPEs der Zubringer gebildet ist, jeweils mit einem eigenen POH.
Einige Dienste, die mit einer höheren Rate arbeiten, werden in einem STS-Nc-Signal (c für Verkettung) übertragen. Die STS-1s in dem STS-Nc-Signal werden zusammengehalten. Der gesamte Umschlag des STS-Nc-Signals wird als eine einzige Einheit Routen-geführt, multiplexiert und transportiert, anstatt als N einzelne Einheiten. Der TOH und der Anfang des SPE für die N Bestandteile sind alle miteinander ausgerichtet, weil alle Bestandteile von der gleichen Quelle erzeugt werden, mit dem gleichen Takt. Das erste STS-1 in dem verketteten Signal überträgt den einzelnen Satz von POH, was alles ist, was für ein STS-Nc erforderlich ist.
Die Umsetzung von einer Rate oder einem Format in eine bzw. ein anderes ist gut bekannt. Die Bellcore-TR-0253-Norm beschreibt im Einzelnen die genormten Umsetzungen der üblichen asynchronen Übertragungsformate (DSO, DS1, DS2, DS3, usw.) in SONET. Ähnliche Umsetzungen sind für die ETSI-Hierarchie-Umsetzung in SDH definiert. Optische Übertragungsausrüstungen haben ein proprietäres Format in ein anderes umgesetzt. Beispielsweise könnte FD-565 sowohl das proprietäre FD-135-Format der Firma Nortel als auch das genormte DS3-Format übertragen.
Die Normen oder proprietären Schemas ermöglichen jedoch den Transport eines sehr speziellen Satzes von Signalen mit Format-spezifischer Hardware. Diese Verfahren der Umsetzung oder Abbildung können nicht zur Umsetzung von Raten verwendet werden, die erheblich von der Norm abweichen. Weiterhin sind diese Umsetzungen jeweils präzise auf ein bestimmtes Format und eine bestimmte Bitrate mit beispielsweise einer Toleranz von ±20 ppm abgestimmt. Wenn ein Signal beispielsweise eine Bitrate mit einer Abweichung von nur 1% von der von DS3 hat, so kann es nicht innerhalb von SONET transportiert werden. Zusätzlich ist im Allgemeinen eine unterschiedliche Hardware-Einheit erforderlich, um die Umsetzung jeder Art von Signal durchzuführen.
Eine Lösung für das vorstehende Problem besteht darin, einen „Wrapper" zu einem beliebigen kontinuierlichen Signal hinzuzufügen. Die Rate des resultierenden Signals ist eine Funktion des durch den Wrapper umschlossenen Signals. Beispielsweise wird ein 1 Mb/s-Wrapper zu einem Signal mit einer Rate X hinzugefügt und erzeugt ein Format mit einer Rate von X+1 Mb/s. Eine Variation hiervon fügt einen prozentualen Teil von X hinzu. Beispielsweise erzeugt eine übliche Leitungscodierung 8B/10B ein Format mit einer Rate von 112,5% von X. Als solche erzeugen die „Wrapper"-Verfahren keine Formate, die eine vorher definierte feste Bitrate für beliebige Eingangssignale haben. Das resultierende Signal kann im Allgemeinen nicht zeitmultiplexiert werden, um auf einem Hochgeschwindigkeits-Netzwerk transportiert zu werden.
Das US-Patent 5 784 594 (Beatty) schlägt ein „TDM-Wrapper"-Format vor, bei dem ein beliebiges Signal soweit wie erforderlich in einen Rahmen umgesetzt wird, während der Rest des Rahmens leer bleibt. Dieses Verfahren erfordert jedoch einen großen Speicher für jede Umwandlungsrichtung, um die Bits aufzunehmen, während auf den passenden Zeitschlitz für deren Übertragung gewartet wird. Als Ergebnis ist dieses Format bei Signalen mit hoher Geschwindigkeit aufwändig zu realisieren.
Paket- oder Zellen-basierte Formate können beliebige Eingangsströme in SONET und SDH umsetzen. Obwohl dies für Paketsysteme adäquat ist, erfüllen diese Verfahren nicht die Forderungen hinsichtlich schneller oder langsamer Phasenschwankungen Qitter oder wander) der meisten kontinuierlichen Signalformate, und zwar aufgrund der verwendeten Umsetzungsformate mit „einer Größe für alle". Die Taktphaseninformation des Eingangssignals wird effektiv bei diesen Verfahren beseitigt, und sie kann nicht übertragen werden.
Das US-Patent 6 522 671 (Solheim et al. mit dem Titel „Protocol Independent subrate-device", das auf die Firma Nortel Networks Corporation übertragen wurde) beschreibt ein Verfahren zum Transport unterschiedlicher Arten von Klienten (IP, ATM, SONET, Ethernet, usw.) miteinander. Das '671-Patent beschreibt die Zeitmultiplexierung von eine niedrigere Geschwindigkeit aufweisenden (Teilraten-) Kanälen mit beliebigen Raten und Formaten in einen einzigen eine höhere Geschwindigkeit aufweisenden Kanal und die nachfolgende Demultiplexierung der Kanäle an dem entfernt liegenden Ende des Systems. Der Teil der Bandbreite, der irgendeinem vorgegebenen Teilraten-Kanal zugeordnet ist, kann ohne jede Änderung der Hardware oder Software bereitgestellt werden. Hierdurch wird die Bereitstellung dieser Dienste durch den Betreiber beträchtlich vereinfacht und beschleunigt. Zubringer mit neuen Protokollen können ebenfalls berücksichtigt werden, wodurch die Bereitstellung einer Unterstützung für diese neuen Protokolle beträchtlich beschleunigt wird.
Andere Verfahren und Vorrichtungen zu Synchronisierung asynchroner Datensignale sind in den US-Patenten 4 928 275 und 4 791 652 beschrieben. Diese Patente beschreiben die Synchronisation von Datensignalen durch Stopf-Bits in Abhängigkeit von einem Stopf-Anforderungssignal, das durch einen Vergleich einer Phasendifferenz zwischen Lese- und Schreib-Phasen eines elastischen Speichers mit einem Schwellenwert-Pegel erzeugt wird.
Es bleibt ein Bedarf an einem effizienten Verfahren und einer Vorrichtung, das bzw. die beliebige Signale in SONET derart umsetzt, dass die Signale mit einem geringen Zeitsteuer-Jitter bei niedrigen Kosten zurückgewonnen werden können.
Entsprechend umfasst die Erfindung ein Verfahren zur Übertragung eines kontinuierlichen digitalen Signals mit einer beliebigen Rate R1 über ein synchrones Netzwerk als ein transparenter Zubringer, mit den folgenden Schritten: Auswahl eines eine feste Länge aufweisenden Container-Signals mit einer Rate R, worin R höher als die beliebige Rate R1 des kontinuierlichen Signals ist; und, an einer Sendeseite, adaptives Verteilen der Bits des kontinuierlichen Signals als eine Funktion der Rate R1 des kontinuierlichen Signals auf gültige Positionen eines Rahmens des Container-Signals, und Bereitstellen von Stopf-Bits für ungültige Positionen, wobei die ungültigen Positionen gleichmäßig über den Rahmen verteilt sind.
Das Verfahren der vorliegenden Erfindung kann beliebige Signale, die ein kontinuierliches Format haben, in einen SONET-Rahmen umsetzen. Dies ermöglicht es, dass irgendein qualifiziertes Format transparent in einem SONET-Netzwerk transportiert wird.
Die Erfindung ergibt weiterhin eine Synchronisationseinrichtung zum adaptiven Anpassen eines ein kontinuierliches Format aufweisenden Signals mit einer beliebigen Rate für einen Transport über ein synchrones Netzwerk als ein transparentes Zubringer-Signal, mit: einer Datenrückgewinnungseinheit, die zum Empfang des ein kontinuierliches Format aufweisenden Signals und zur Rückgewinnung eines Stromes von Datenbits und eines Datentaktes angeordnet ist, der die beliebige Rate anzeigt; einer Empfänger-Puffereinheit, die zum Empfang des Stromes von Datenbits, zur Bestimmung einer Phasendifferenz zwischen der beliebigen Rate und der Rate eines Rahmens des Zubringers und zur Erzeugung einer Steuerfunktion β angeordnet ist; und einer Umsetzungseinheit, die zur Ableitung des Stromes von Datenbits aus der Empfänger-Puffereinheit mit einer Umsetzungs-Taktrate und zur adaptiven und gleichförmigen Verteilung einer Anzahl von Stopf-Bits und Datenbits in den Rahmen mit einer Block-Taktrate gemäß der Steuerfunktion β angeordnet ist;
Gemäß einem weiteren Gesichtspunkt der Erfindung wird eine De-Synchronisationseinrichtung zur adaptiven Rückwärts-Umsetzung eines ein kontinuierliches Format aufweisenden Signals mit einer beliebigen Rate, das über ein asynchrones Netzwerk empfangen wurde, als ein transparentes Zubringer-Signal geschaffen, mit: einer Rückwärts-Umsetzungseinheit, die zum Empfang eines Rahmens des Zubringers mit einer Block-Taktrate und einer Steuerfunktion β angeordnet ist und adaptiv einen Strom von Datenbits mit einer Umsetzungs-Taktrate ableitet, während Stopf-Bits entsprechend der Steuerfunktion β ausgeschlossen werden; einer Sender-Puffereinheit, die zum Empfang der Datenbits und zur Feststellung einer Phasendifferenz zwischen der beliebigen Rate und der Rate des Rahmens angeordnet ist; und einer Datenübertragungseinheit, die zum Empfang der Datenbits und zum Senden des ein kontinuierliches Format aufweisenden Signals mit einer Datenrate angeordnet ist, die durch die Phasendifferenz gesteuert ist.
In vorteilhafter Weise ermöglicht das Verfahren der Umsetzung gemäß der Erfindung die Verwendung einer üblichen Technologie, wie z.B. von SONET, zum transparenten Transport von Zubringern gleicher oder unterschiedlicher Formate. Nahezu jedes kontinuierliche Format könnte durch SONET unter Verwendung dieser neuartigen Umsetzung ohne Änderung irgendeines Bits transportiert werden. Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass schnelle oder langsame Phasenschwankungen, die durch das Verfahren hinzugefügt werden, minimal sind.
Der Synchronisierer/Desynchronisierer gemäß der Erfindung behandelt Signale, deren Format zum Zeitpunkt der Konstruktion unbekannt ist, solange die Jitter-Toleranz- und Erzeugungs-Spezifikationen mit dem sehr weiten Bereich kompatibel sind, der in die Einheit hineinkonstruiert wurde. Dies ist eine proprietäre Umsetzung, die an Ort und Stelle durch die Zubringer-Software ausgelegt wird, und die innerhalb des Kanals zu dem entsprechenden Zubringer an den fernliegenden Ende übertragen wird.
Beispiele der Erfindung werden nunmehr im Einzelnen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
1A ein Blockschaltbild eines Kommunikations-Netzwerkes mit dem Umsetzungssystem gemäß der Erfindung ist;
1B ein OC-192c-Rahmen ist, der die Blöcke gemäß einer Ausführungsform der Erfindung zeigt;
1C ein Beispiel der Struktur eines Blockes zeigt;
2 ein Blockschaltbild für eine Synchronisationseinrichtung gemäß einer Ausführungsform der Erfindung zeigt; und
3 ein Blockschaltbild für eine Desynchronisisationseinrichtung gemäß einer Ausführungsform der Erfindung zeigt.
Das Umsetzungssystem gemäß der Erfindung setzt ein digitales Signal, das eine konstante Leitungsrate, bis zu der konstruktiven maximalen Kapazität hat, in einen SONET-Umschlag mit einer vorgesehenen Größe um. Die Umsetzungsfunktion könnte in einer Zubringereinheit eines SONET-Transport-Gerätegestells ausgeführt werden, und die umgekehrte Umsetzungsfunktion (die auch als Rückumsetzung bezeichnet wird) könnte in einer ähnlichen Einheit an dem fernliegenden Ende einer SONET-Verbindung ausgeführt werden.
1A zeigt ein Blockschaltbild eines Beispiels eines Übertragungssystems mit dem Umsetzungssystem gemäß der Erfindung, wodurch in transparenter Weise eine Vielzahl von Diensten über ein SONET-Netzwerk transportiert wird. Lediglich eine Übertragungsrichtung, wie sie durch die Pfeile dargestellt ist, ist in dieser Figur aus Gründen der Vereinfachung gezeigt.
Signale S₁,...S_j,...S_n, worin n die Anzahl der Zubringer ist und j der Bereich eines Zubringers ist, werden zwischen zwei Orten A und B in einem SONET-Signal S über ein SONET-Netzwerk 7 übertragen. Die Signale S₁-S_n sind digitale Signale mit einem kontinuierlichen Format, und sie werden an den Knoten A und B als Zubringer des SONET-Signals S behandelt. Die Rate jedes Signals S_j ist mit R; bezeichnet, und die Rate der Signale S ist mit R bezeichnet. Die Signale S; können die gleichen oder unterschiedliche Arten von Diensten übertragen. Jeder Zubringer-Empfänger 1–1_n gewinnt die Datenbits für das jeweilige, ein kontinuierliches Format aufweisende Signal S₁-S_n zurück. Ein Knoten A ist mit einer oder mehreren Synchronisationseinrichtungen 20_1i –20_n versehen, wobei jede Synchronisationseinrichtung 20_j zur Umsetzung der Datenbits des entsprechenden Zubringer-Signals S_j in einem SONET-Umschlag mit einer passenden Größe dient.
Die Größe des Rahmens zur transparenten Übertragung der kontinuierlichen Signale zwischen bestimmten Übertragungsknoten wird in Software ausgewählt und wird im Hinblick auf eine befriedigende Bandbreiten-Nutzung für einen großen Bereich von ein kontinuierliches Format aufweisenden Signalen bereitgestellt. Beispielsweise liegt, wenn ein nxSTS-12-Signal für den Umschlag verwendet wird, n zwischen vier und zwanzig für eine Hochgeschwindigkeits-Variante der Synchronisationseinrichtung, und zwischen eins und fünf für eine eine mittlere Geschwindigkeit aufweisende Variante. Dies vermeidet die Vergeudung einer erheblichen Netzwerk-Kapazität.
Nachdem jedes Signal in einen jeweiligen SONET-Umschlag umgesetzt wurde, werden die Zubringer in einem SONET-Multiplexer 3 auf ein eine hohe Rate aufweisendes Signals S multiplexiert, das von einem SONET-Sender 5 über das optische Netzwerk 7 in Richtung auf den Ort B ausgesandt wird.
Die Rückwärts-Betriebsweise wird an dem Ort B ausgeführt. Das heißt, der optische Empfänger 9 gewinnt die Daten in dem Signal S zurück, der Demultiplexer 3' trennt die Signale und liefert sie an eine jeweilige De-Synchronisationseinrichtung 40–40_n . Jede Desynchronisationseinrichtung 40_j ordnet die Bits wieder in dem dem jeweiligen Signal S; zugeordneten Format an, das einem Zubringer-Sender 11_j dargeboten wird. Jeder Zubringer-Sender 11–11_n sendet das jeweilige Signal S₁-S_n auf das zugehörige Zubringer-Netzwerk oder einen zugehörigen Endbenutzer aus.
Ein Beispiel eines Umsetzungs-Algorithmus wird als Nächstes für ein STS-192c Signal angegeben, um die grundlegenden Konzepte und die Möglichkeiten zu zeigen. Andere Umschläge können ebenfalls verwendet werden, wobei die Erfindung nicht auf die STS-192c-Signale beschränkt ist.
1B zeigt einen STS-192c-Rahmen 1, der einen TOH-Teil 2 und den STS-192c SPE (synchronen Nutzdaten-Umschlag) 4 umfasst. Die Nutzdaten umfassen 192×87×9×8 = 1202688 Bits.
Ein Block 10-j ist hier als ein 1056-Bit-Feld definiert, das Datenbits, feste Stopf-Bits und adaptive Stopf-Bits umfasst, wie dies weiter unten zu erkennen ist. Ein STS-192 SPE kann 1138 derartiger Blöcke 10-1 bis 10-K aufnehmen (worin K = 1138 ist), die den Bereich belegen, der in grau dargestellt ist und mit der Bezugsziffer 8 bezeichnet ist. Das Blockfeld 8 hat 1201728 Bits. Die verbleibenden 969 Bits in dem Umschlag 4 bilden die POH-Bits 6 (9×8 = 72 Bits) und ein Restfeld 14 von 888 Bits. Die Anzahl der Bits in den Feldern 6 und 14 ist unverändert, unabhängig von der Rate R1 des ein kontinuierliches Format aufweisenden Signals, das in den SONET-Rahmen 1 umgesetzt wird. Daher werden diese Bits nachfolgend als feste Stopf-Bits bezeichnet.
Andererseits ändert sich die Anzahl der Stopf-Bits, die zum Füllen des Blockfeldes 8 erforderlich sind, als eine Funktion der Rate R1 des ein kontinuierliches Format aufweisenden Signals S1. Diese Stopf-Bits werden hier als adaptive Stopf-Bits bezeichnet.
Gemäß der Erfindung werden die Datenbits des Signals S1 in einen Rahmen 1 mit gleichmäßig darin verteilten festen Stopf-Bits und adaptiven Stopf-Bits umgesetzt. Diese Stopf-Bits sind gleichförmig innerhalb jedes Blockes auf der Stelle verteilt, weil die Rate R1 nicht im Voraus bekannt sein kann. Daher definiert die Synchronisationseinrichtung eine gültige Position, die eine Position für ein Datenbit ist, und eine ungültige Position, die eine Position für ein Stopf-Bit ist, für den nächsten Block, auf der Grundlage der Phaseninformation, die akkumuliert wird, wenn die Datenbits des laufenden Blockes umgesetzt werden. Zusätzlich verteilt die Synchronisationseinrichtung auch die Zusatzdaten-Bits zu der Zeit der tatsächlichen Umsetzung in gleichmäßiger Weise, richtet diese jedoch in den Zeitschlitzen aus, die gemäß der SONET-Norm nach der Umsetzungsoperation bereitgestellt werden, so dass der Rahmen von der SONET-Ausrüstung erkannt wird. Am fernliegenden Ende führt die Synchronisationseinrichtung die umgekehrte Betriebsweise dadurch aus, dass sie die festen Stopf-Bits und die adaptiven Stopf-Bits absorbiert, so dass die Daten zur Regeneration von S1 in Rückwärtsrichtung umgesetzt werden können.
Es sei bemerkt, dass 1B die Struktur eines Rahmens intuitiv zeigt; gemäß dieser Erfindung verteilt der Umsetzungs-Algorithmus die festen Stopf-Bits und die adaptiven Stopf-Bits gleichmäßig in dem Rahmen 1. Es ist weiterhin feszustellen, dass die vorstehenden Berechnungen für einen STS-192c-Rahmen gültig sind; ähnliche Betrachtungen gelten für andere SONET-Signale.
Die Bits in jedem Block werden in der in 1 C gezeigten Weise zugeteilt. Ein Block 10-1 umfasst ein Datenfeld 17 mit 1023 (2¹⁰-1) Datenbits, ein Steuerfeld 13 mit 16 Bits und ein Reservefeld 15 mit 17 Bits für eine zukünftige Verwendung.
Die 1023 Bits des Feldes 17 ergeben eine Bitrate von 9313392 Nbps (1023×1138×8000) für den Transport der Daten in einen STS-192c-Rahmen. Die Größe des Rahmens wird bereitgestellt und für eine bestimmte Anwendung festgelegt, beispielsweise Zubringer mit beliebigen Raten, die in Rahmen mit einer gleichen Größe umgesetzt werden. Die Umsetzungstechnik ist für jeden Zubringer adaptiv, statt das ein unterschiedlicher Rahmen für jeden Zubringer verwendet wird. Wenn ein Zubringer eine niedrigere Rate als 9313392 Nbps hat, so kann er in dem STS-192c dadurch ausgerichtet werden, dass mehr der Bits des Datenfeldes 8 in Stopf-Bits umgeändert werden. 1C zeigt ein Feld 19 innerhalb des Feldes 17 mit einer veränderlichen Größe v, wobei diese Größe während der Umsetzung durch Vergleichen der Phase zwischen dem Takt der Signale S1 mit dem des Signals S bestimmt wird.
Das Feld 13 umfasst eine 10-Bit-Steuerfunktion β. Die Größe von β wurde entsprechend der Größe des Blockes so ausgewählt, dass in eindeutiger Weise die Position der gültigen Bits in dem nächsten Block entsprechend dem nachfolgend beschriebenen adaptiven Stopf-Algorithmus bestimmt wird. Die 10-Bit-Zahl kann 1024 Werte annehmen, was eins mehr als die Größe eines Blockes ist. Der Wert von β ergibt weiterhin die Anzahl von gültigen Bits in dem nächsten Block. Die zusätzlichen 6 Bits des Feldes 13 sind für eine Einzelbit-Fehlerkorrektur und eine Mehrfach-Fehlerkorrektur erforderlich.
Im Fall der Feststellung von mehrfachen Fehlern wird β von dem vorhergehenden Block als Vorgabewert für eine schnelle Netzabwärts-Neu-Rahmenbildung mit einem minimalen PLL-Sprung verwendet. Die Bits der Felder 15 und 19 werden innerhalb des Blockes verteilt.
Der Wert von β kann sich zwischen benachbarten Blöcken ändern, weil nicht alle Blöcke die gleiche Anzahl von adaptiven Stopf-Bits haben, doch bleibt β innerhalb jedes Blockes konstant.
Der adaptive Stopf-Algorithmus definiert die binäre Bit-Umkehr von β , die mit α bezeichnet ist. Das heißt, dass das höchstbewertete Bit von β zu dem niedrigstbewerteten Bit von α wird; in gleicher Weise wird das niedrigstbewertete Bit von α zu dem höchstbewerteten Bit von β. Die Tabelle 1 gibt Einzelheiten dieser Übersetzung in Form von Beispielen an: Tabelle 1: Bestimmung von α
α wird weiterhin auf einer Grundlage pro Block bestimmt, und wie im Fall von β kann sich der Wert von α zwischen den benachbarten Blöcken ändern, ändert sich jedoch nicht innerhalb eines Blockes.
Weiterhin ist hier ein Zähler C und ein Wert D definiert. C ist der Zähler von Bits in einem Block, und er wird durch eine 10-Bit-Binärzahl dargestellt. C wird schrittweise von 1 bis 1023 weitergeschaltet und identifiziert damit den Zeitschlitz, der von einem Bit in dem Block belegt wird.
D ist der Bit-weise Übergangs-Delta von C und er wird durch eine 10-Bit-Binärzahl dargestellt, von der exakt ein Bit gesetzt ist. Dieses Bit ist in der Position eines 0-zu-1-Überganges gesetzt, der auftritt, wenn der Zähler C um ein Bit weiterschaltet. Unter Verwendung Bool'scher Funktionen ist jedes Bit von D durch die Bits des Bereiches n und n-1 des Zählers C gemäß der folgenden Gleichung gegeben: Dn = Cn UND NICHT (C – 1)n Gl. 1
Die Tabelle 2 gibt Beispiele der Werte, die D für einen vorgegebenen Wert von C annimmt: Tabelle 2: Bestimmung von D für ein vorgegebenes C
Um die Stopf-Bits mehr oder weniger gleichförmig über gültige Daten in dem Block zu verteilen, sagt der adaptive Stopf-Algorithmus gemäß der Erfindung aus, dass ein Bit gültig ist, wenn ein Bit in D auch in α gesetzt ist.
Dies kann wie in Gleichung 2 für das C-te Bit eines Blockes wie folgt beschrieben werden: Gültig (C,β) wenn irgendein Bit von (α_1,2..._n UND D_1,2..._n) ungleich Null ist Gl. 2 Ein gültiges Bit entspricht einem Bit, das Daten zugeordnet ist, und daraus folgt, dass ein ungültiges Bit einem Stopf-Bit entspricht. Die Tabelle 3 zeigt ein einfaches Beispiel, wie der Algorithmus für einen Block mit 7 Bits arbeitet, für den die Größe von β gleich 3 Bits ist. Es ist verständlich, dass der Algorithmus in einer ähnlichen Weise für Blöcke von 1023 Bits und ein 10-Bit-β arbeitet, doch ist es unpraktisch, im Einzelnen die vollen Stopf-Sequenzen in dieser Beschreibung anzugeben.
Die Einträge in der Tabelle 3 sind das Ergebnis der binären Funktion Gültig (C,β). Die Spalten zeigen, wie Daten und Stopf-Bits für eine bestimmte Anzahl von gültigen Bits in dem Block verteilt sind, wie dies durch β angegeben ist.
Für jeden Wert von C, für den Gültig (C) wahr ist, ist ein gültiges Datenbit in dem Zeitschlitz vorhanden, der durch C identifiziert ist, während für jeden nicht-wahren Wert von Gültig (C) ein Stopf-Bit in dem Zeitschlitz angeordnet wird. Unter Verwendung dieses Schemas werden die ungültigen Stopf-Bits nahezu gleichförmig über den Rahmen verteilt.
Tabelle 3: Beispiel einer flexiblen Umsetzung für einen 7-Bit-Block für ein β mit 3 Bit
In diesem Beispiel zählt der Zähler C von 1 bis 7 und D wird in der jeweiligen Spalte für alle Werte von C ausgewertet. Jeder Wert von D wird, während C weitergeschaltet wird, dann mit averglichen. Wenn das in D gesetzte Bit auch in α gesetzt ist, so ist das entsprechende C-te Bit in dem Block ein Datenbit. Wenn das gesetzte Bit in D nicht in α gesetzt ist, so ist das entsprechende C-te Bit in dem Block ein Stopf-Bit.
Es sei als Beispiel ein Block angenommen, bei dem die Bitrate R1/R ein 5/7-tel der verfügbaren Kapazität ist, was bedeutet, dass β eine binäre 5 (101) ist, und dass α, die binäre Bitumkehrung von β, ebenfalls 5 ist (101). Die Folge von Daten- und Stopf-Bits in dem Block ergibt sich wie in der Spalte gültig (C,5) und ist wie folgt: Daten, Stopf-Bit, Daten, Daten, Daten, Stopf-Bit, Daten.
Es ist weiterhin aus Tabelle 3 zu erkennen, dass für Gültig (C,5) β, das fünf ist, auch die Anzahl der gültigen Bits fünf ist, und dass die ungültigen Bits nahezu gleichförmig über den Rahmen verteilt sind.
Die Tabelle 4 gibt Einzelheiten der Stopf-Sequenz für 5 aufeinanderfolgende Blöcke an, mit einem etwas anderen β zwischen den Blöcken. In dieser Tabelle zählt der Zähler C von 1 bis 7, und es sind zwei aufeinanderfolgende Blöcke mit unterschiedlichem Hintergrund (grau und weiß) aus Gründen der Klarheit gezeigt. Tabelle 4: Adaptiver Stopf-Algorithmus für fünf aufeinanderfolgende 7-Bit-Blöcke
Wie dies oben angegeben wurde, wird β für jeden Block eingestellt, kann sich jedoch zwischen aufeinanderfolgenden Blöcken ändern, weil das Verhältnis der Gesamtzahl von Stopf-Bits und der Anzahl der Blöcke eine nicht-ganzzahlige Zahl sein kann. Es sei das folgende Beispiel betrachtet:
Block 1 (grau) hat ein β von 5
Block 2 (schwarz) hat ein β von 6
Block 3 (grau) hat ein β von 5
Block 4 (schwarz) hat ein β von 5
Block 5 (grau) hat ein β von 6.
In diesem Fall ist die Verteilung der Stopf-Bits zwischen den Datenbits wie folgt:
DSDDDSD DDDSDDD DSDDDSD DSDDDSD DDDSDDD
worin D für Daten steht, und S für Stopf-Bits. Um eine Verwechslung zwischen dem vorstehenden D und S zu vermeiden, sind sie in geraden Zeichen beschrieben, während Kursivschrift für die Signale S und für D verwendet werden, den bit-weisen Übergang Δ von C.
Es ist wiederum aus der Tabelle 4 zu erkennen, dass die Stopf-Bits mehr oder weniger gleichförmig zwischen den Datenbits verteilt sind, selbst bei einer geringen Änderung von β.
2 zeigt ein Blockschaltbild eines Zubringerkanal-Synchronisierers 20. Eine Transparenz wird in der vorstehend erläuterten Weise durch Füllen eines SONET-SPE mit Daten erreicht, die mit einer beliebigen Rate empfangen werden. Der Datenpfad wird unter Verwendung von breiten Pfeilen und den Bezugsziffern 22 und 22' dargestellt. Das Signal S, mit einem kontinuierlichen Format und einer Rate R1 wird von einer Datenrückgewinnungseinheit 36 erfasst. Die Datenbits durchlaufen dann eine Füll-Steuereinheit 38, eine Umsetzungseinheit 30, einen Empfänger-Zusatzdaten-FIFO (als erste eingegebene Daten werden als erste ausgeleitet) 31 und einen Zusatzdaten-Multiplexer 33. Das von der Synchronisiereinrichtung 20 abgegebene Signal ist nun in einem SONET-Rahmen. Es ist verständlich, dass das Signal S einen Zusatzdatenteil (TOH und POH) vom SONET-Typ mit der betreffenden OAM&P-Information hat, und dass es eine SONET-Rate R hat, während die Anordnung der Bits in den synchronen Nutzdaten entsprechend dem Umsetzungs-Algorithmus erfolgt, statt nach der SONET-Norm.
Der Synchronisierer 20 manipuliert vier unterschiedliche Takte: einen Daten-Takt 24, einen Block-Takt 26, einen Umsetzungs-Takt 32 und SONET-Takte 28 und 28A. Der Takt 28 hat die STS-192-Rate und der Takt 28A hat die Rate des Rahmens. Der Daten-Takt 24 (Rate R1) wird aus den ankommenden Daten mit Hilfe der Datenrückgewinnungseinheit 36 zurückgewonnen, die einen Empfänger 21 und eine flexible Taktrückgewinnungsschaltung 25 umfasst. Die flexible Taktrückgewinnungsschaltung 25 ist in der Lage, eine Taktrückgewinnung über einen breiten kontinuierlichen Bereich von Bitraten auszuführen.
Ein bestimmter Satz von bekannten Signalformaten könnte durch eine Offline-Rahmenbildungseinrichtung 39 erkannt werden, die mit gestrichelten Linien in 2 gezeigt ist, wobei eine Rahmen- und BER-Betriebsleistungs-Information berichtet wird. Weiterhin könnte eine Leitungscodierung von einigen Signalen an dem Empfänger entfernt und an dem Sender wieder hinzugefügt werden, um bei der Umsetzung eine bessere Effizienz zu erzielen. Diese Optionen hängen von der speziellen Art von Dienst ab, und werden daher hier nicht ausführlicher beschrieben.
Eine Empfänger-Puffereinheit 38 umfasst einen elastischen Speicher 23 und eine digitale Empfänger-PLL 29. Der Daten-Takt 24 wird zum Takten des Einganges der Daten in den elastischen Speicher 23 verwendet, der unter der Steuerung eines Umsetzungs-Taktes 32 geleert wird. Der Umsetzungs-Takt 32 ist ein mit Lücken versehener Takt, der von dem STS-192-Takt 28 abgeleitet wird. Dieser Takt wird zu passenden Phasenzeitpunkten unterbrochen, wie sie durch den Umsetzungs-Algorithmus bestimmt sind, zusätzlich zu den Lücken in dem Block-Takt. Auf diese Weise werden die Daten 22 auf die Umsetzungs-Frequenz an dem Eingang der Umsetzungseinrichtung 27 synchronisiert.
Wenn das Nutzdaten-Feld 4 kontinuierlich mit Datenbits bis zu der erforderlichen Kapazität gefüllt werden würde, und die verbleibende Kapazität ein Kontinuum von Stopf-Bits sein würde, so würde sich die Füllung des elastischen Speichers 23 in weitem Umfang ändern, was eine ziemlich große Tiefe für den Speicher 23 erfordern würde. Der elastische Speicher 23 würde sich sehr schnell füllen, während Stopf-Bits geladen werden, und er würde sehr schnell entleert, während ein kontinuierlicher Strom von Zubringer-Datenbits geladen würde. Diese Situation wird bei der Konfiguration nach 2 vermieden, bei der der elastische Speicher 23 unter im Wesentlichen regelmäßigen Intervallen durch den Umsetzungs-Takt 32 geleert wird.
Andererseits muss der elastische Speicher 23 ausreichend tief sein, um alle schnellen und langsamen Eingangs-Phasenschwankungen von dem Zubringer absorbieren zu können. Wenn der Füllzustand des elastischen Speichers 23 ausreichend gut kontrolliert wird, so kann garantiert werden, dass er niemals überoder unterläuft, selbst bei Vorliegen der schnellen und langsamen Phasenschwankungen im Schlimmstfall, und der Synchronisierer 20 wird immer noch kurzzeitige Phasenschwankungs- oder Jitter-Toleranz-Anforderungen erfüllen.
Experimentell wurde festgestellt, dass die minimale Größe des elastischen Speichers 23 bei 256 Bits liegt.
Die digitale Empfänger-PLL 29 steuert die Rate, mit der der elastische Speicher geleert wird, um den optimalen Füllzustand aufrecht zu erhalten, mit Hilfe von β, wodurch der Umsetzungs-Takt 32 bestimmt wird. Dies heißt mit anderen Worten, dass die mittlere Rate des Umsetzungs-Taktes 32 so gesteuert wird, dass er der mittleren Rate des Daten-Taktes 24 nachfolgt, und β ergibt sich aus der Phasendifferenz zwischen diesen Takten. Wie dies weiter oben angegeben wurde, steuert β das Füllen des nächsten Blockes. Diese Steuerung hat den Vorteil, dass der Synchronisierer 20 keine Zeigereinstellung wie bei der SONET-Norm benötigt.
Vielmehr verbessert die Steuerung des Füllzustandes des elastischen Speichers irgendwelche Zubringer-Raten-Änderungen mit der Zeit (Leitungs- und Zubringer-Jitter und Wander), solange die maximale Zubringer-Rate niemals die Nutzdaten-Rate übersteigt.
Um β zu bestimmen, wird der Eingang des elastischen Speichers 23 periodisch abgetastet, und die Phaseninformation an den Daten 22 wird in die PLL 29 eingegeben. Die digitale PLL 29 kann beispielsweise einen 24-Bit-Akkumulator umfassen. Zu Beginn des Blockes wird der Füllzustand des elastischen Speichers 23, der durch den Zähler C der Umsetzungseinrichtung 27 gegeben ist, auf einen Wert relativ zu beispielsweise 50% gespeichert. Dann wird die Phase der Abtastprobe 34 in den Akkumulator weitergeschaltet und zu der Phase unter Linksverschiebung um 3 Bits addiert. Die oberen 10 Bits dieser Summe S sind β. Der Akkumulator muss bei FFFFFF abgeschnitten werden, um nicht überzulaufen, und er wird an einem untersten Wert begrenzt, wie z.B. 400000, um die Niederfrequenz-Grenze des Analog-Ausgangs-PLL-Bereiches wiederzugeben. Andere Implementierungen einer digitalen PLL sind ebenfalls möglich.
Wenn der elastische Speicher 23 beginnt, überfüllt zu sein, so würde β vergrößert, um den Speicher durch Beschleunigen des Umsetzungs-Taktes 32 zu leeren. In ähnlicher Weise würde, wenn der Speicher 23 sich zu leeren beginnt, β verkleinert, um ein Füllen des Speichers 23 zu ermöglichen. Der Ziel-Füllzustand ist vorzugsweise 50%.
Die Umsetzungseinheit 30 umfasst eine Blocktakt-Lückeneinrichtung 37, eine Umsetzungstakt-Lückeneinrichtung 35 und eine Umsetzungseinrichtung 27.
Die Blocktakt-Lückeneinrichtung 37 empfängt den STS-192-Takt 28, der Lücken und regelmäßige Zyklen unter Berücksichtigung des SONET-TOH aufweist. Der Takt 28 erzeugt den Block-Takt 26, der in dem vorstehenden Beispiel 1138 (Anzahl der Blöcke) × 1056 (Größe eines Blockes) = 1.201.728 Zyklen pro SONET-Rahmen aufweist, wobei 42.432 Lücken gleichmäßig über den Rahmen verteilt sind. Wie dies weiter oben angegeben wurde, ergeben sich die Lücken in dem Block-Takt 26 aufgrund der SONET-Zusatzdaten, nämlich des Feldes 2 in 1B, deren Größe 3×9×8×192 ist, und aufgrund des festen Stopfens, nämlich Felder 6 und 14, deren Größe 960 ist. Der Block-Takt 26 stellt die Gesamt-Zuteilung von Bits in dem Feld 8 dar. Dies heißt mit anderen Worten, dass der Block-Takt 26 bei ungefähr jedem 30ten Bit unterbrochen wird, um Raum für die TOH-Bits, PON-Bits und die festen Stopf-Bits zu lassen, wenn die Zusatzdaten-Größe des Rahmens gemäß der SONET-Norm ist.
Der Umsetzungs-Takt-Lückenblock 35 weist die gleiche Rate wie der Block-Takt auf, wird jedoch weiter unter der Steuerung von β mit Lücken versehen, wie dies weiter oben beschrieben wurde, mit einem Impuls an jeder gültigen Bit-Position, um weiterhin die adaptiven Stopf-Bits zu berücksichtigen, die sich aus der Differenz zwischen den Raten R1 und R ergaben.
Die Umsetzungseinrichtung 27 empfängt den Umsetzungs-Takt 32, den Block-Takt 26 und irgendwelche anderen komplementären Takte, die aus Gründen der Einfachheit nicht gezeigt sind, und er richtet die Daten 22 unter Verwendung von sowohl festen als auch adaptiven Stopf-Bits aus. Die Datenbits werden taktgesteuert aus dem elastischen Speicher 23 in die Umsetzungseinrichtung unter Verwendung des Umsetzer-Taktes 32 ausgeleitet. Die Datenbits, feste und adaptive Stopf-Bits werden aus der Umsetzungseinrichtung 27 unter Verwendung des Block-Taktes 26 ausgeleitet. Die Umsetzungseinrichtung 27 hat im Wesentlichen keinen Speicher, wobei der elastische Speicher 23 und der FIFO 31 den gesamten Speicher der Synchronisationseinrichtung darstellen.
Die Bits von der Umsetzungseinrichtung 27, die mit der Bezugsziffer 22' bezeichnet sind, weil sie Daten, feste und adaptive Stopf-Bits umfassen, werden in den Empfänger-Zusatzdaten-FIFO 31 taktgesteuert eingeleitet, der Zeitschlitze für die SONET-Zusatzdaten-Positionen reserviert. Als nächstes werden die Bits 22' mit einem Takt 28A taktgesteuert aus dem FIFO 31 ausgeleitet, wodurch der FIFO 31 synchron einmal pro Rahmen zurückgesetzt wird. Die Tiefe des FIFO 31 muss lediglich ausreichend sein, um Nutzdaten-Bits während der Phasenzeitpunkte des Rahmens zu speichern, wenn der Rahmen-OH-Teil taktgesteuert in den OH-MUX eingeleitet wird. Wenn der Rahmen das gleiche OH-zu-Nutzdaten-Verhältnis wie SONET hat, muss diese Tiefe größer als 192×8×9×3 Bits sein, und ist vorzugsweise größer als 192×8×12×3 Bits.
Aus dem FIFO-Block 31 werden die Bits 22' taktgesteuert in den SONET-Zusatzdaten-Multiplexer 33 eingeleitet, in dem die SONET-Zusatzdaten zu den jeweiligen leeren Zeitschlitzen hinzugefügt werden und das Signal wird dann als ein STS-192 behandelt. Die SONET-Takte 28 und 28A, die mit dünnen Linien gezeigt sind, werden auf dem Rest des Gerätegestells in üblicher Weise verriegelt.
Eine serielle Hardware-Implementierung wurde aus Gründen der Einfachheit beschrieben. Parallel-Implementierungen dieser Art von Umsetzung, wie z.B. Byte-Breite-Implementierungen, können niedrigere Taktgeschwindigkeiten erzielen. Diese parallelen Implementierungen können abgestufte Block-Ausrichtungen für verringertes Jitter aufweisen. Eine DSP-Steuerung anstelle einer Hardware-Steuerung würde eine größere Freiheit zur Optimierung der PLLs ergeben.
3 zeigt das Blockschaltbild der Sender-Seite der transparenten Rückwärts-Synchronisationseinrichtung oder Desynchronisationseinrichtung 40. Die Desynchronisationseinrichtung 40 führt die inverse Funktion zu der aus, die von der Synchronisationseinrichtung 20 ausgeführt wird, und zwar in einer sehr ähnlichen Weise, und sie ist mit ähnlichen Blöcken versehen.
Ein SONET-Zusatzdaten-Demultiplexer 53 grenzt die SONET-Zusatzdaten von dem Signal 42' unter Verwendung eines STS-192-Taktes 28 ab, der auf den Rest des Gerätegestells in üblicher Weise verriegelt ist. Ein Sender-Zusatzdaten-FIFO 51 wird synchron einmal pro Rahmen mit einem Takt 28A zurückgesetzt. Der Zusatzdaten-FIFO 51 absorbiert Zusatzdaten-Positionen, um der Umsetzungseinrichtung 47 die Daten 42' zuzuführen, die in den Nutzdaten empfangen werden, und Datenbits zusammen mit den festen Stopf-Bits und den adaptiven Stopf-Bits umfassen.
Wenn eine Zeigereinstellung nicht in Betracht gezogen wird, könnte der Sender-OH-FIFO 51 eine ähnliche Tiefe wie die des Empfänger-FIFO 31 der Synchronisationseinrichtung 20 haben. Wenn beispielsweise der SONET-OH für den Rahmen verwendet wird, so ist die erforderliche Tiefe, wie im Fall des FIFO 31, 192×8×12×3 Bits. Der FIFO könnte somit ausreichende Mengen an Datenbits speichern, so dass der Sender-ON-FIFO 51 während der Rahmen-Phase nicht geleert wird, wenn der OH von dem Bitstrom demultiplexiert wird. Weil jedoch eine Zeiger-Ausrichtung für die Desynchronisationseinrichtung erforderlich ist, muss der Sender-OH-FIFO 51 eine zusätzliche Tiefe haben, um die Schlimmstfall-Serie von positiven oder negativen Zeiger-Einstell-Ereignissen zu tolerieren.
Eine Rückwärts-Umsetzungseinheit 50 umfasst eine Rückwärts-Umsetzungseinrichtung 47, eine Umsetzungstakt-Lückeneinrichtung 55 und eine Blocktakt-Lückeneinrichtung 57.
Die Blocktakt-Lückeneinrichtung 57 bildet Lücken in dem STS-192-Takt 28 aus, um den Block-Takt 26 zu schaffen. Der Block-Takt 26 hat wie im Fall der Synchronisationseinrichtung 20 pro Rahmen 1.201.728 Zyklen, wobei 42.432 Lücken gleichförmig über den Rahmen verteilt sind. Die Lücken berücksichtigen die Felder 2, 6 und 14 nach 1B. Dies heißt mit anderen Worten, dass dieser Takt den TOH und die festen Stopf-Bits unterdrückt.
Die Blocktakt-Lückeneinrichtung 57 der Desynchronisationseinrichtung fügt weiterhin Lücken für Zeigereinstellungen ein oder löscht diese. Diese Einfügungen müssen für drei Rahmen aufgespreizt werden, um die Phasenauswirkung von einer Zeiger-Einstellung zu einem Minimum zu machen.
Die Umsetzungstakt-Lückeneinrichtung 55 empfängt den Block-Takt 26 und β, die von einem In-Band-OH-Kanal innerhalb des Blockes gelesen werden. Unter Verwendung von β wird der mit Lücken versehene Block 26 mit weiteren Lücken versehen, um den Umsetzungs-Takt 32 zu erzeugen. Der Umsetzungs-Takt 32 taktet die Datenbits 42' aus, so dass ausschließlich Zubringer-Datenbits 42 Taktgesteuert ausgeleitet werden.
Die Bits 42 werden als nächstes in einer Sender-Puffereinheit 54 verarbeitet, die einen elastischen Speicher 43 und eine digitale Sender-PLL 49 umfasst. Die Zubringer-Datenbits 42 werden taktgesteuert in den elastischen Ausgangsspeicher 43 unter Verwendung des Umsetzungs-Taktes 32 eingelesen. Der elastische Speicher 43 wird durch den Daten-Takt 24 geleert, der von der flexiblen Taktrückgewinnungsschaltung 45 abgegeben wird.
Die Phase des elastischen Ausgangsspeichers 43 wird periodisch durch die digitale Sender-PLL abgetastet. Die Abtastprobe 34 wird digital verarbeitet, und ein Ausgangssignal wird an die flexible Taktschaltung 45 geleitet, um die Spannung des VCO zu steuern. Die flexible Taktschaltung 45 ist von einem ähnlichen Typ wie die flexible Taktschaltung 25 der Synchronisationseinrichtung, und sie liefert den Daten-Takt 24.
Die Bandbreite der Sender-PLL 49 muss so niedrig wie möglich sein, um Jitter aus der Umsetzung und von Zeigereinstellungen auszufiltern, und sie muss dennoch hoch genug sein, um VCO-Rauschen zu unterdrücken.
Obwohl die Erfindung unter Bezugnahme auf spezielle Ausführungsbeispiele beschrieben wurde, können weitere Modifikationen und Verbesserungen, die für den Fachmann naheliegend sind, innerhalb des Umfanges der beigefügten Ansprüche vorgenommen werden, ohne von dem Schutzumfang der Erfindung in ihrem weiteren Gesichtspunkt abzuweichen.

Claims

Verfahren zum Senden eines kontinuierlichen digitalen Signals mit einer beliebigen Rate R1 über ein synchrones Netzwerk als einen transparenten Zubringer, mit den folgenden Schritten: Auswählen eines eine feste Länge aufweisenden Container-Signals mit einer Rate R, worin R höher als die beliebige Rate R1 des kontinuierlichen Signals ist; und an einer Sende-Seite, adaptives Verteilen der Bits des kontinuierlichen Signals als eine Funktion der Rate R1 des kontinuierlichen Signals in gültige Positionen des Rahmens des Container-Signals und Liefern von Stopf-Bits in ungültige Positionen, wobei die ungültigen Positionen gleichförmig über den Rahmen verteilt sind.
Verfahren nach Anspruch 1, bei dem das Container-Signal ein SONET/SDH-Signal ist, und das synchrone Netzwerk ein SONET-/SDH-Netzwerk ist.
Verfahren nach Anspruch 2, bei dem das SONET/SDH-Signal weiterhin einen synchronen Zubringer umfasst.
Verfahren nach Anspruch 2, bei dem das SONET-/SDH-Signal eine Vielzahl von transparenten Zubringern umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Stopf-Bits feste Stopf-Bits und adaptive Stopf-Bits umfassen.
Verfahren nach Anspruch 5, bei dem der Schritt des adaptiven Verteilens Folgendes umfasst: Empfangen eines kontinuierlichen Stromes von Datenbits und Bestimmen der Phasendifferenz zwischen der beliebigen Rate R1 und der Rate R; adaptives Hinzufügen, zu dem kontinuierlichen Strom, einer festen Anzahl von Positionen zur Aufnahme der festen Stopf-Bits in dem Rahmen und einer einstellbaren Anzahl von Positionen zur Aufnahme der adaptiven Stopf-Bits innerhalb des Rahmens, auf der Grundlage der Phasendifferenz.
Verfahren nach Anspruch 6, bei dem die einstellbare Anzahl größer als die feste Anzahl ist.
Verfahren nach Anspruch 6, bei dem die feste Anzahl Transport-Zusatzdaten-TOH-Positionen und die übrigen festen Stopfbit-Positionen einschließt.
Verfahren nach Anspruch 8, das weiterhin die Bereitstellung von Wartungs-, Betriebs-, Verwaltungs- und Bereitstellungs-Information in den TOH-Positionen umfasst.
Verfahren nach einem der Ansprüche 6–9, bei dem der Schritt des adaptiven Hinzufügens Folgendes umfasst: Unterteilen des Rahmens in eine Anzahl von eine gleiche Größe aufweisenden Datenblöcken und die definierte Anzahl von Positionen; für jeden Block: Bestimmen der Anzahl von festen Stopf-Bits und gleichförmiges Verteilen der festen Stopf-Bits innerhalb des Blockes; Bestimmen einer Steuerfunktion β, die die einstellbare Anzahl anzeigt; und gleichförmiges Umsetzen der festen Stopf-Bits und der adaptiven Stopf-Bits in gleichförmiger Weise innerhalb eines nächsten Blockes auf der Grundlage der Steuerfunktion.
Verfahren nach Anspruch 10, bei dem der Schritt des Umsetzens Folgendes umfasst: Bereitstellen eines Zählers C zur Identifikation einer Position in dem Block; Definieren einer binären Bit-Umkehrung α der Steuerfunktion β Berechnen des Bit-weisen Übergangs-Deltas des Zählers C; und Feststellen, ob eine durch den Zähler C identifizierte Position eine ungültige Position ist, immer dann, wenn eine Funktion gültig (C, β) falsch ist; und Liefern eines adaptiven Stopf-Bits in die ungültige Position.
Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin die Rückgewinnung des kontinuierlichen Signals aus dem synchronen Signal an einem Empfangsort durch Ableiten der Datenbits des kontinuierlichen Signals aus den gültigen Positionen des Rahmens umfasst.
Synchronisationseinrichtung (20) zum adaptiven Umsetzen eines ein kontinuierliches Format aufweisenden Signals mit einer beliebigen Rate für einen Transport über ein synchrones Netzwerk als ein transparentes Zubringer-Signal, mit: einer Datenrückgewinnungseinheit (36), die zum Empfang des das kontinuierliche Format aufweisenden Signals und zur Rückgewinnung eines Stromes von Datenbits und eines Daten-Taktes angeordnet ist, der die beliebige Rate anzeigt; einer Empfangs-Puffereinheit (38), die zum Empfang des Stromes von Datenbits, zur Bestimmung einer Phasendifferenz zwischen der beliebigen Rate und der Rate eines Rahmens des Zubringer-Signals und zur Erzeugung einer Steuerfunktion β angeordnet ist; einer Umsetzungseinheit (30), die zur Ableitung des Stromes von Datenbits von der Empfänger-Puffereinheit mit einer Umsetzungs-Taktrate und zur adaptiven und gleichförmigen Verteilung einer Zählung von Stopf-Bits und Datenbits in den Rahmen mit einer Block-Taktrate gemäß der Steuerfunktion β angeordnet ist.
Synchronisationseinrichtung nach Anspruch 13, bei der die Empfänger-Puffereinheit Folgendes umfasst: einen elastischen Speicher (23) zur vorübergehenden Speicherung einer Menge an Datenbits des Stromes mit dem Daten-Takt und zur Lieferung der Datenbits an die Umsetzungseinheit (30) mit der Block-Taktrate; eine digitale PLL (29) zur Bestimmung der Phasendifferenz zwischen der beliebigen Rate und dem Umsetzungs-Takt und zur Lieferung der Steuerfunktion β.
Synchronisationseinrichtung nach Anspruch 13 oder 14, bei der die Datenrückgewinnungseinheit (36) eine Frequenz-agile PLL (25) zur Feststellung der beliebigen Rate und einen Empfänger (21) zur Detektion der Datenbits unter Verwendung des Daten-Taktes umfasst.
Synchronisationseinrichtung nach Anspruch 13, 14 oder 15, bei der die Umsetzungseinheit (30) Folgendes umfasst: eine Blocktakt-Lückeneinrichtung (37) zum Empfang eines die Rate des synchronen Rahmens anzeigenden Taktes und zur Lieferung des Block-Taktes mit einer Block-Rate, die alle Positionen des synchronen Rahmens berücksichtigt, und wobei Lücken eine definierte Anzahl von Positionen zur Aufnahme fester Stopf-Bits berücksichtigen; eine Umsetzungstakt-Lückeneinrichtung (35) zum Empfang des Block-Taktes und des Steuersignals β und zur Lieferung eines Umsetzungs-Taktes mit einer Umsetzungs-Rate, die alle Positionen des synchronen Rahmens berücksichtigt, und mit Lücken, die eine einstellbare Anzahl von Positionen zur Aufnahme von adaptiven Stopf-Bits innerhalb des Rahmens berücksichtigen; und eine Umsetzungseinrichtung (27) zum Empfang des Block-Taktes und des Umsetzungs-Taktes und zur entsprechenden Umsetzung des Stromes von Datenbits in dem Rahmen.
Synchronisationseinrichtung nach einem der Ansprüche 13–16, die weiterhin einen Empfänger-ON-FIFO (31) zur Neuanordnung einer Vielzahl von Transport-Zusatzdaten-TOH-Positionen zum nahtlosen Transport des Rahmens innerhalb des synchronen Netzwerkes umfasst.
Synchronisationseinrichtung nach Anspruch 17, die weiterhin einen Zusatzdaten-Multiplexer (33) zum Hinzufügen von Betriebs-, Verwaltungs-, Wartungs- und Bereitstellungs-Daten in die TOH-Positionen umfasst.
Desynchronisationseinrichtung zum adaptiven Umkehren der Umsetzung eines ein kontinuierliches Format aufweisenden Signals mit einer beliebigen Rate, das über ein synchrones Netzwerk als ein transparentes Zubringersignal empfangen wird, mit: einer Rückwärts-Umsetzungseinheit (50), die zum Empfang eines Rahmens des Zubringersignals mit einer Block-Taktrate und einer Steuerfunktion β und zur adaptiven Ableitung eines Stromes von Datenbits an einer Umsetzungs-Taktrate angeordnet ist, während Stopf-Bits entsprechend der Steuerfunktion β ausgeschlossen werden; eine Sender-Puffereinheit (54), die zum Empfang der Datenbits und zur Feststellung einer Phasendifferenz zwischen der beliebigen Rate und der Rate des Rahmens angeordnet ist; und einer Daten-Sendeeinheit (52), die zum Empfang der Datenbits und zur Aussendung des das kontinuierliche Format aufweisenden Signals mit einer Datenrate angeordnet ist, die durch die Phasendifferenz gesteuert ist.
Desynchronisationseinrichtung nach Anspruch 19, bei der die Steuerfunktion β in dem Rahmen empfangen wird.