DE60030480T2

DE60030480T2 - Gerät und verfahren zum selektiven verdichten von testergebnissen

Info

Publication number: DE60030480T2
Application number: DE60030480T
Authority: DE
Inventors: Janusz West Linn RAJSKI; Jerzy Tyszer; Mark Wilsonville KASSAB; Nilanjan Wilsonville MUKHERJEE
Original assignee: Mentor Graphics Corp
Current assignee: Mentor Graphics Corp
Priority date: 1999-11-23
Filing date: 2000-11-15
Publication date: 2007-06-06
Anticipated expiration: 2020-11-16
Also published as: US20030115521A1; EP1722246A3; WO2001038889A1; EP1722246B1; EP1256008B1; JP4047584B2; EP2146212B1; HK1049206A1; DE60030480D1; US20090228749A1; US20050097419A1; EP1256008A4; US20110138242A1; JP2004500558A; US6557129B1; ATE338280T1; US8108743B2; EP1722246A2; HK1097600A1; DE60043319D1

Description

Technisches Gebiet
Diese Erfindung bezieht sich allgemein auf das Testen integrierter Schaltungen und insbesondere auf die Kompaktierung von Testantworten, die beim Testen auf Fehler in integrierten Schaltungen verwendet werden.
Hintergrund
Während integrierte Schaltungen mit immer höheren Niveaus der Schaltungsdichte hergestellt werden, werden effiziente Testschemata wichtiger, die eine sehr hohe Fehlüberdeckung sicherstellen, während sie die Testkosten und den zusätzlichen Chip-Platzbedarf minimieren. Allerdings wird es mit herkömmlichen Testparadigmen schwieriger, eine hohe Fehlüberdeckung mehrerer Typen von Fehlermodellen zu erzielen, während die Komplexität der Schaltungen weiter zunimmt. Diese Schwierigkeit ergibt sich aus mehreren Gründen. Zunächst haben größere integrierte Schaltungen ein sehr hohes und weiter steigendes Logik/Anschlussstift-Verhältnis, das bei den Chipanschlußstiften einen Testdatenübertragungs-Engpaß erzeugt. Zweitens erfordern größere Schaltungen ein ungeheuer großes Volumen an Testdaten, die daraufhin in einem externen Testgerät gespeichert werden müssen. Drittens erfordert das Anlegen der Testdaten an eine große Schaltung eine zunehmend lange Testanwendungszeit. Außerdem kann viertens das gegenwärtige externe Testgerät solche größeren Schaltungen nicht bei ihrer Betriebsgeschwindigkeit testen.
Integrierte Schaltungen werden gegenwärtig unter Verwendung einer Anzahl strukturierter Entwurf-für-Testfähigkeit-Techniken (DFT-Techniken) getestet. Diese Techniken beruhen auf dem allgemeinen Konzept, alle oder einige Zustandsvariablen (Speicherelemente wie Flipflops und Zwischenspeicher) direkt steuerbar und beobachtbar zu machen. Falls dies eingerichtet werden kann, kann eine Schaltung, soweit es das Testen von Kombinationsfehlern betrifft, als ein Kombinationsnetz oder nahezu als ein Kombinationsnetz behandelt werden. Die am häufigsten verwendete DFT-Methodik beruht auf Scan-Ketten. Wie im Patent der Vereinigten Staaten Nr. 4.503.537 gezeigt ist, nimmt sie an, daß während des Testens alle (oder nahezu alle) Speicherelemente zu einem oder zu mehreren Schieberegistern verbunden sind. Eine Schaltung, die für den Test entworfen worden ist, hat zwei Betriebsarten: eine Normalbetriebsart und eine Testbetriebsart oder Scan-Betriebsart. In der Normalbetriebsart führen die Speicherelemente ihre regulären Funktionen aus. In der Scan-Betriebsart werden die Speicherelemente zu Scan-Zellen, die verbunden sind, um eine Anzahl von Schieberegistern zu bilden, die Scan-Ketten genannt werden. Diese Scan-Ketten werden verwendet, um eine Menge von Testmustern in die Schaltung zu schieben und um Schaltungs- oder Testantworten auf die Testmuster herauszuschieben. Diese Testantworten werden daraufhin mit fehlerfreien Antworten verglichen, um zu bestimmen, ob die Schaltung im Test (CUT) richtig arbeitet.
Die Scan-Entwurfs-Methodik hat wegen ihrer einfachen automatischen Testmustererzeugung (ATPG) und Silicium-Austestfähigkeiten umfassende Anwendung erlangt. ATPG-Software-Hilfsmittel sind heute so effizient, daß es möglich ist, Testsätze (eine Sammlung von Testmustern) zu erzeugen, die eine fast vollständige Fehlerüberdeckung mehrerer Typen von Fehlermodellen einschließlich Hängenbleib-, Übergangs-, Wegverzögerungsfehlern und Überbrückungsfehlern sicherstellen. Wenn sich ein ATPG-Hilfsmittel auf einen besonderen potentiellen Fehler in einer Schaltung konzentriert, müssen üblicherweise nur eine kleine Anzahl von Scan-Zellen (deterministisch spezifizierte Zellen), z.B. 2–5%, spezifiziert werden, um den besonderen Fehler zu erfassen. Die verbleibenden Scan-Zellen in den Scan-Ketten (zufällig spezifizierte Zellen) werden mit zufälligen Bitwerten gefüllt. Auf diese Weise wird das Muster vollständig spezifiziert, wobei wahrscheinlicher einige zusätzliche Fehler erfaßt werden können, und kann in einem Tester gespeichert werden.
1 ist ein Blockschaltplan eines herkömmlichen Systems 10 zum Testen digitaler Schaltungen mit Scan-Ketten. In der Scan-Betriebsart legt ein externes automatisches Testgerät (ATE) oder ein Tester 12 über Scan-Ketten 18 in der Schaltung eine Menge vollständig spezifizierter Testmuster 14 einzeln an eine CUT 16 an. Daraufhin wird die Schaltung unter Verwendung des Testmusters als Eingabe in der Normalbetriebsart betrieben, wobei die Testantwort auf die Testmuster in den Scan-Ketten gespeichert wird. Während die Schaltung wieder in der Scan-Betriebsart ist, wird die Antwort daraufhin zu dem Tester 12 geleitet, der die Antworten, ebenfalls einzeln, mit einer fehlerfreien Referenzantwort 20 vergleicht. Für große Schaltungen wird dieser Zugang wegen großer Testsatzgrößen und langer Testanwendungs zeiten undurchführbar. Es ist berichtet worden, daß das Volumen der Testdaten in einem großen Entwurf ein Kilobit pro einzelnes Logikgatter übersteigen kann. Die wesentliche Beschränkung dieses Zugangs ist, daß er zum Testen einer komplexen Schaltung einen teuren, speicheraufwändigen Tester und eine lange Testzeit erfordert.
Diese Zeit- und Speicherbeschränkungen können in gewissem Umfang durch Annahme eines Systems des eingebauten Selbsttests (BIST-Systems) überwunden werden, wie es in 2 gezeigt ist. Im BIST ist zusätzliche On-Chip-Schaltungsanordnung enthalten, um Testmuster zu erzeugen, Testantworten zu bewerten und den Test zu steuern. Zum Beispiel wird ein Pseudozufallsmustergenerator 21 verwendet, um die Testmuster zu erzeugen, anstatt deterministische Testmuster zu haben. Zusätzlich wird ein Mehreingangs-Signaturregister (MISR) 22 verwendet, um aus Testantworten eine resultierende Signatur zu erzeugen und zu speichern. Im herkömmlichen Logik-BIST, wo als Testmuster Pseudozufallsmuster verwendet werden, können 95–96% Überdeckung von Hängenbleibfehlern erzielt werden, sofern Testpunkte zum Adressieren zufallsmusterresistenter Fehlern genutzt werden. Durchschnittlich können je 1000 Gatter einer oder zwei Testpunkte erforderlich sein. Im BIST pflanzen sich alle Antworten zu beobachtbaren Ausgaben fort, wobei das Signaturregister bekannt sein muß. Unbekannte Werte verfälschen die Signatur und müssen daher durch zusätzliche Testlogik begrenzt werden. Obgleich Pseudozufallstestmuster einen erheblichen Prozentsatz von Hängenbleibfehlern zu überdecken scheinen, müssen diese Muster durch deterministische Muster ergänzt werden, die sich auf die verbleibenden zufallsmusterresistenten Fehler konzentrieren. Sehr häufig übersteigt der zum Speichern der Zusatzmuster im BIST erforderliche Testerspeicher 50% des Speichers, der in dem oben beschriebenen deterministischen Zugang erforderlich ist. Eine weitere Beschränkung des BIST ist, daß durch Pseudozufallsmuster andere Typen von Fehlern wie etwa Übergangs- oder Wegverzögerungsfehler nicht effizient behandelt werden. Wegen der Komplexität der Schaltungen und der im BIST inhärenten Beschränkungen ist es äußerst schwierig, wenn nicht unmöglich, eine Menge von Testmustern bereitzustellen, die schwer zu testende Fehler vollständig überdecken.
Einige der DFT-Techniken enthalten Kompaktierer zum Komprimieren der Testantworten aus den Scan-Ketten. Allgemein gibt es zwei Typen von Kompaktierern: Zeitkompaktierer und räumliche Kompaktierer. Zeitkompaktierer besitzen üblicherweise eine Rückkopplungsstruktur mit Speicherelementen zum Speichern einer Signatur, die die Ergebnisse des Tests reprä sentiert. Beispiele von Zeitkompaktierern, die in einer BIST-Struktur verwendet werden, sind im U.S.-Patent 5,831,992 beschrieben. Nachdem die Signatur fertiggestellt ist, wird sie gelesen und mit einer fehlerfreien Signatur verglichen, um zu bestimmen, ob in der integrierten Schaltung ein Fehler vorhanden ist. Räumliche Kompaktierer komprimieren allgemein eine Sammlung von Bits (die ein Vektor genannt wird) von Scan-Ketten. Die kompaktierte Ausgabe wird in Echtzeit analysiert, während die Testantworten aus den Scan-Ketten herausgeschoben werden. Wie im U.S.-Patent 5,790,562 und in einigen weiteren Arbeiten, die auf multiplexierten Paritätsbäumen oder nichtlinearen Bäumen, die Elementargatter wie etwa UND-, ODER-, NAND- und NOR-Gatter umfassen, beruhen, gezeigt ist, können räumliche Kompaktierer für eine gegebene Schaltung im Test angepaßt werden, um die Aliasing-Erscheinung zu verringern.
Lineare räumliche Kompaktierer sind aus Exklusiv-ODER-(XOR-) oder aus Exklusiv-NOR-(XNOR-)Gattern aufgebaut, um aus den m primären Ausgaben der Schaltung im Test n Testausgaben zu erzeugen, wobei n < m ist. Lineare Kompaktierer unterscheiden sich von nichtlinearen Kompaktierern dadurch, daß sich der Ausgangswert eines linearen Kompaktierers bei einer Änderung in nur einer Eingabe in den Kompaktierer ändert. Bei nichtlinearen Kompaktierern kann eine Änderung in einem Eingabewert bei der Ausgabe des Kompaktierers unerfaßt bleiben. Allerdings können sogar lineare Kompaktierer Fehler in einer integrierten Schaltung maskieren. Zum Beispiel ist eine Grundcharakteristik eines XOR-(Paritäts-)Baums, daß sich irgendeine Kombination einer ungeraden Anzahl von Fehlern an seinen Eingängen zu ihren Ausgängen fortpflanzt, während irgendeine Kombination einer geraden Anzahl von Fehlern unerfaßt bleibt.
Ein idealer Kompaktierungsalgorithmus weist die folgenden Merkmale auf (1) Er ist leicht als Teil der On-Chip-Testschaltungsanordnung zu implementieren, (2) er ist kein begrenzender Faktor in Bezug auf die Testzeit, (3) er stellt eine logarithmische Kompression der Testdaten bereit und (4) er verliert keine Fehler betreffenden Informationen. Allerdings gibt es allgemein keinen bekannten Kompaktierungsalgorithmus, der alle obigen Kriterien erfüllt. Insbesondere ist schwer sicherzustellen, daß die von einer fehlerhaften Schaltung erhaltene komprimierte Ausgabe nicht die gleiche wie die der fehlerfreien Schaltung ist. Diese Erscheinung wird häufig als Fehlermaskierung oder Aliasing bezeichnet und hinsichtlich der Wahrscheinlichkeit ihres Auftretens gemessen. Ein Beispiel einer Fehlermaskierung tritt auf, wenn der räumliche Kompaktierer zwei Fehlereffekte gleichzeitig liest. Die mehreren Fehlereffekte heben sich gegenseitig weg, und die Kompaktiererausgabe ist dieselbe, wie wenn keine Fehler aufgetreten wären.
Unbekannte Zustände sind ebenfalls problematisch für die Fehlerfassung. Ein unbekannter Zustand an einem oder an mehreren Eingängen eines XOR-Baums erzeugt an seinem Ausgang unbekannte Werte und maskiert folglich die Fortpflanzung von Fehlern an anderen Eingängen. Eine häufige Anwendung von Raumkompaktierern ist das Kombinieren der Beobachtungspunkte, die als Teil der Entwurf-für-Test-Methodik in die CUT eingeführt werden. Außerdem können die räumlichen Kompaktierer verwendet werden, um durch Begrenzung der Anzahl ihrer parallelen Eingänge die Größe der Zeitkompaktierer zu verringern.
Die populärsten in der Praxis verwendeten Zeitkompaktierer sind zweifellos Schieberegister mit linearer Rückkopplung (LFSR). In seiner Grundform ist das LFSR (siehe 3) so geändert, daß es eine externe Eingabe annimmt, um als ein Polynomteiler zu wirken. In 4 ist eine alternative Implementierung (Typ-II-LFSR genannt) gezeigt. Die durch ein Polynom dargestellte Eingabefolge wird durch das charakteristische Polynom des LFSR dividiert. Während die Division fortschreitet, erscheint an dem Ausgang des LFSR die Quotientenfolge, während der Rest in dem LFSR gehalten wird. Wenn das Testen abgeschlossen ist, kann der Inhalt des LFSR als eine Signatur behandelt werden.
5 zeigt einen weiteren Zeitkompaktierer (der eine natürliche Erweiterung des Kompaktierers auf LFSR-Grundlage ist), der ein Mehreingangs-LFSR genannt wird und auch als ein Mehreingangs-Signaturregister (MISR) bekannt ist. Wie etwa in dem U.S.-Patent 4,503,537 und in dem U.S.-Patent 5,612,963 gezeigt ist, wird das MISR zum Testen von Schaltungen in der Mehr-Scan-Ketten-Umgebung verwendet. MSIR weisen eine Anzahl zu den Flipflops hinzugefügter XOR-Gatter auf. Die CUT-Scan-Ketten-Ausgänge sind dann mit diesen Gattern verbunden.
6 zeigt ein Beispiel eines räumlichen Pipeline-Kompaktierers mit einer Bank von Flip-flop-Trennstufen von XOR-Gattern. Ein Takt (nicht gezeigt) steuert die Flipflops und erlaubt vor dem Lesen der kompaktierten Ausgabe eine Ein-Zyklus-Verzögerung.
Die Beschränkung räumlicher Kompaktierer wie etwa des in 6 gezeigten ist, daß unbekannte Zustände die Fehlerüberdeckung verringern können. Zeitkompaktierer, wie sie etwa in den 3, 4 und 5 gezeigt sind, sind vollständig unfähig, unbekannte Zustände zu behandeln, da ein unbekannter Zustand an irgendeinem Eingang die durch den Kompaktierer erzeugte komprimierte Ausgabe verfälschen kann. Sowohl bei Zeitkompaktierern als auch bei räumlichen Kompaktierern können Mehrfachfehlereffekte die Fehlerüberdeckung verringern. Außerdem haben diese Kompaktierer eine beschränkte Fähigkeit, den Fehler zu lokalisieren, falls in der integrierten Schaltung ein Fehlereffekt erfaßt wird.
Somit ist es eine Aufgabe der Erfindung, einen effizienten Kompaktierer zu schaffen, der auswählen kann, welche Scan-Ketten analysiert werden. Diese Fähigkeit auszuwählen ermöglicht, daß der Kompaktierer selbst dann eine gültige komprimierte Ausgabe erzeugt, wenn er an seinen Eingängen unbekannte Zustände oder Mehrfachfehlereffekte empfängt. Außerdem kann der Kompaktierer diagnostisch verwendet werden, um den Ort von Fehlern in einer integrierten Schaltung zu bestimmen.
Zusammenfassung
Es wird ein Kompaktierer offenbart, der Testantworten in einer oder in mehren Scan-Ketten auswählt, um sie zu einer komprimierten Ausgabe zu kompaktieren, während eine oder mehrere weitere Testantworten maskiert werden. Somit können Testantworten, die unbekannte Zustände enthalten, maskiert werden, um sicherzustellen, daß der Kompaktierer eine gültige komprimierte Ausgabe erzeugt. Zusätzlich können Testantworten maskiert werden, um sicherzustellen, daß keine Fehlermaskierung auftritt. Außerdem kann der Kompaktierer Testantworten von einzelnen Scan-Ketten analysieren, um Fehler in einer integrierten Schaltung diagnostisch aufzufinden.
Ein Kompaktierer enthält eine Selektorschaltungsanordnung, die steuert, welche Scan-Ketten analysiert werden. Die Selektorschaltungsanordnung leitet gewünschte Testantworten von Scan-Ketten an einen Kompaktierer, während sie andere Testantworten maskiert. In einer Ausführungsform kann die Selektorschaltungsanordnung ein Identifizierungsregister enthalten, das mit eine eindeutigen Kennung einer Scan-Kette geladen wird. Anhand des Zustands eines Flag-Registers wird entweder nur die Testantwort, die in der identifizierten Scan-Kette gespeichert ist, an den Kompaktierer übergeben oder werden alle Testantworten mit Ausnahme der Testantwort, die mit der identifizierten Scan-Kette assoziiert ist, an den Kompaktierer übergeben.
In einer weiteren Ausführungsform enthält die Selektorschaltungsanordnung ein Flag, das steuert, ob nur ausgewählte Testantworten kompaktiert werden oder ob alle Testantworten kompaktiert werden.
In einer abermals weiteren Ausführungsform wird ein Steuerregister verwendet, das jede in der Kompaktierung enthaltene Scan-Kette einzeln identifiziert. In dieser Ausführungsform kann in der Kompaktierung eine variable Anzahl (z.B. 1, 2, 3, 4 ...) von Testantworten in Scan-Ketten enthalten sein. Alternativ kann das Steuerregister eine eindeutige Kennung speichern, die decodiert wird, um eine Testantwort auszuwählen, die kompaktiert wird.
In einer nochmals weiteren Ausführungsform enthält die Selektorschaltungsanordnung eine Steuerleitung, die Bits von Scan-Ketten auf taktzyklusbezogener Grundlage maskiert. Folglich können nur einzelne Bits einer Testantwort maskiert werden, während die verbleibenden Bits der Testantwort kompaktiert werden.
Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der Erfindung gehen besser aus der folgenden ausführlichen Beschreibung hervor, die anhand der folgenden Zeichnung fortfährt.
Beschreibung von bevorzugten Ausführungsbeispielen
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf Figuren einer Zeichnung näher erläutert. Hierbei zeigen:
1 ein Blockschaltplan eines Systems des Standes der Technik zum Testen integrierter Schaltungen;
2 ein Blockschaltplan eines Systems des Standes der Technik, das ein eingebautes Testsystem verwendet;
3 ein Stromlaufplan eines Typ-I-LFSR-Kompaktierers des Standes der Technik;
4 ein Stromlaufplan eines Typ-II-LFSR-Kompaktierers des Standes der Technik;
5 ein Stromlaufplan einer Architektur des Standes der Technik eines Mehreingangs-Signaturregister-Kompaktierers (MISR-Kompaktierers), der gezeigt ist, wie er Eingaben von Scan-Ketten empfängt;
6 ein Stromlaufplan eines räumlichen Pipeline-Kompaktierers des Standes der Technik;
7 ein Blockschaltplan eines selektiven Kompaktierers gemäß der Erfindung;
8 eine Ausführungsform eines selektiven Kompaktierers, der eine Selektorschaltungsanordnung und einen räumlichen Kompaktierer zum Maskieren von Testantworten von Scan-Ketten enthält;
9 eine weitere Ausführungsform eines selektiven Kompaktierers, der eine Selektorschaltungsanordnung und einen Zeitkompaktierer zum Maskieren von Testantworten von Scan-Ketten enthält;
10 eine abermals weitere Ausführungsform eines selektiven Kompaktierers, der eine Selektorschaltungsanordnung und einen hintereinandergeschalteten Kompaktierer zum Maskieren einzelner Bits von Testantworten von Scan-Ketten enthält;
11 eine weitere Ausführungsform eines selektiven Kompaktierers, der eine Selektorschaltungsanordnung und mehrere Kompaktierer zum Maskieren von Testantworten enthält;
12 ist eine weitere Ausführungsform eines selektiven Kompaktierers mit einer Selektorschaltungsanordnung, die irgendeine variable Anzahl von Testantworten aus den Scan-Ketten maskiert;
13 eine weitere Ausführungsform eines selektiven Kompaktierers mit programmierbarer Auswahl von Scan-Ketten; und
14 ein Ablaufplan eines Verfahrens zum selektiven Kompaktieren von Testantworten von Scan-Ketten.
Ausführliche Beschreibung
7 zeigt einen Blockschaltplan einer integrierten Schaltung 24, die mehrere Scan-Ketten 26 in einer Schaltung 28 im Test enthält. Mit den Scan-Ketten 26 ist ein selektiver Kompaktierer 30 gekoppelt, der eine Selektorschaltung 32 und einen Kompaktierer 36 enthält. Da die Scan-Ketten 26 mit vorbestimmten Testmustern von einem ATE (nicht gezeigt) geladen wer den, ist das veranschaulichte System eine deterministische Testumgebung. Die Testmuster werden an die Kernlogik der integrierten Schaltung angelegt, um Testantworten zu erzeugen, die ebenfalls in den Scan-Ketten 26 gespeichert werden (wobei jede Scan-Kette eine Testantwort enthält). Die Testantworten enthalten Informationen, die mit Fehlern in der Kernlogik der integrierten Schaltung 24 assoziiert sind. Leider können die Testantworten ebenfalls unbekannte Zustände und/oder Mehrfachfehlereffekte enthalten, die die effektive Überdeckung der Testantworten negativ beeinflussen können. Falls z.B. eine Speicherzelle nicht initialisiert wird, kann sie einen unbekannten Zustand zu der Testantwort fortpflanzen. Die Testantworten werden zu der Selektorschaltung 32 des selektiven Kompaktierers 30 geleitet. Die Selektorschaltung 32 enthält eine Steuerlogik 34, die steuert, welche der Testantworten über die Selektorschaltung zu dem Kompaktierer 36 geleitet werden. Die Steuerlogik 34 kann die Selektorschaltung 32 in der Weise steuern, daß Testantworten mit unbekannten Zuständen oder Mehrfachfehlereffekten maskiert werden. Die Steuerlogik wird durch eine oder mehrere Steuerleitungen gesteuert. Obgleich dies nicht gezeigt ist, können die Steuerleitungen direkt mit einem Kanal eines ATE verbunden sein oder mit einer weiteren Logik in der integrierten Schaltung verbunden sein. Zum Beispiel können die Steuerleitungen mit einer linearen Maschine endlicher Zustände (z.B. LSFR-Typ 1, LSFR-Typ 2, Zellularautomaten usw.) in Kombination mit einem Phasenschieber gekoppelt sein. Der Kompaktierer 36 empfängt die gewünschten Testantworten von der Selektorschaltung 32 und kompaktiert die Antworten zur Analyse zu einer komprimierten Ausgabe. Die komprimierte Ausgabe wird mit einer gewünschten Ausgabe verglichen, um zu bestimmen, ob die Schaltung im Test irgendwelche Fehler enthält. Die Selektorschaltungsanordnung, der Kompaktierer und die Schaltung im Test sind alle in einer einzigen integrierten Schaltung gezeigt. Allerdings können sich die Selektorschaltungsanordnung und der Kompaktierer außerhalb der integrierten Schaltung wie etwa in dem ATE befinden.
8 zeigt ein Beispiel einer integrierten Schaltung 40, die einen selektiven Kompaktierer 42 enthält, der mit mehreren Scan-Ketten 44 in einer Schaltung im Test gekoppelt ist. Obgleich nur 8 Scan-Ketten gezeigt sind, kann die Testschaltung 40 irgendeine Anzahl von Scan-Ketten enthalten. Der selektive Kompaktierer 42 enthält eine Selektorschaltung 46 und einen Kompaktierer 48. Der Kompaktierer 48 ist ein linearer räumlicher Kompaktierer, wobei aber mit der Selektorschaltung 46, wie im Folgenden weiter beschrieben wird, irgendein herkömmliches paralleles Test-Antwort-Kompaktierungsschema verwendet werden kann. Die Selektor schaltung 46 enthält eine Steuerlogik 50, die ein Eingangsregister 52 enthält, das in diesem Beispiel als ein Schieberegister gezeigt ist. Das Eingangsregister 52 besitzt einen Takteingang 54 und einen Dateneingang 56. Bei jedem Zyklus eines Takts an dem Takteingang 54 werden Daten vom Dateneingang 56 in das Eingangsregister 52 geschoben. Das Register 52 besitzt mehrere Felder einschließlich eines Scan-Identifikationsfelds 58, eines "Eine/Nicht-eine"-Felds 60 und eines "Nicht-alle/Alle"-Felds 62. Ein Steuerregister 64 besitzt dem Eingangsregister 52 entsprechende Bitstellen, wobei das Steuerregister 64 beim Empfang eines Aktualisierungssignals auf einer Aktualisierungsleitung 66 jede Bitstelle vom Eingangsregister 52 parallel lädt. Somit enthält das Steuerregister 64 ebenfalls Felder 58, 60 und 62. Obgleich das Steuerregister 64 allgemein als ein Schieberegister gezeigt ist, ist die Aktualisierungsleitung 66 tatsächlich eine Steuerleitung zu einem (nicht gezeigten) Multiplexer, der erlaubt, daß jede Bitstelle im Register 64 ihre eigenen Daten in jedem Taktzyklus neu lädt, wenn die Aktualisierungsleitung deaktiviert ist. Wenn die Aktualisierungsleitung aktiviert ist, leitet der Multiplexer den Inhalt des Registers 52 zu entsprechenden Bitstellen des Steuerregisters 64. Das Steuerregister 64 wird dann synchron mit dem Takt geladen.
Die Selektorschaltung 46 enthält allgemein bei 68 gezeigte Logikgatter, die mit dem Steuerregister 64 gekoppelt sind. Die Logikgatter 68 sprechen auf die verschiedenen Felder 58, 60, 62 des Steuerregisters 64 an. Zum Beispiel enthält das Scan-Identifikationsfeld 58 eine ausreichende Anzahl von Bits, um irgendeine der Scan-Ketten 44 eindeutig zu identifizieren. Das Scan-Identifikationsfeld 58 des Steuerregisters 64 ist mit einem Decodierer verbunden, der bei 70 als eine Reihe von UND-Gattern und Invertern gezeigt ist. Der Decodierer 70 stellt an einem Decodiererausgang je nach dem Scan-Identifikationsfeld eine logische Eins bereit, während die anderen Ausgaben des Decodierers eine logische Null sind.
Das Eine/Nicht-eine-Feld 60 des Steuerregisters 64 wird verwendet, um entweder nur eine Testantwort, die mit der in dem Scan-Identifikationsfeld 58 identifizierten Scan-Kette assoziiert ist, zu leiten oder alle Testantworten mit Ausnahme der in dem Scan-Identifikationsfeld identifizierten Scan-Kette zu leiten. Das Alle/Nicht-alle-Feld 62 ist effektiv ein Überschreiben der anderen Felder. Insbesondere steuert das Feld 62, ob alle Testantworten in den Scan-Ketten 44 zu dem Kompaktierer 48 geleitet werden oder ob nur die Testantworten, wie sie durch das Scan-Identifikationsfeld 58 und das Eine/Nicht-eine-Feld 60 gesteuert werden. Wenn das Feld 62 gelöscht ist, werden nur Testantworten, wie sie durch das Scan- Identifikationsfeld 58 und durch das Feld 60 gesteuert werden, zu dem Kompaktierer 48 geleitet. Umgekehrt werden alle Testantworten von allen Scan-Ketten 44 unabhängig von dem Scan-Identifikationsfeld 58 und dem Eine/Nicht-eine-Feld 60 zu dem Kompaktierer 48 geleitet, falls das Feld 62 auf eine logische Eins eingestellt ist.
9 zeigt eine weitere Ausführungsform eines selektiven Kompaktierers 80, der mit Scan-Ketten 82 gekoppelt ist. Der selektive Kompaktierer enthält eine Selektorschaltung 84, die gleich der in Bezug auf 8 beschriebenen Selektorschaltung 46 ist. Außerdem enthält der selektive Kompaktierer 80 einen Zeitkompaktierer 84', der im Gebiet als ein zirkulärer Kompaktierer gut verstanden ist. Der Zeitkompaktierer 84' enthält mehrere Flipflops 86 und XOR-Gatter 88, die in Reihe geschaltet sind. Mit den Flipflops 86 ist eine Rücksetzleitung 90 zum Zurücksetzen des Kompaktierers 84' gekoppelt. Die Rücksetzleitung kann während des Lesens der Scan-Ketten mehrmals zurückgesetzt werden. Das Ausgangsregister 92 stellt bei Aktivierung einer Leseleitung 94 eine gültige Ausgabe des Kompaktierers bereit.
Sowohl anhand von 8 als auch von 9 werden die Scan-Ketten 82 im Betrieb durch das Schieben von Daten in Scan-Kanälen (nicht gezeigt) von einem ATE (nicht gezeigt) seriell mit vorbestimmten Testmustern geladen. Gleichzeitig wird das Eingangsregister 52 mit einer Scan-Identifikation und mit den Steuer-Flags in den Feldern 60, 62 geladen. Die Testmuster in den Scan-Ketten 44, 82 werden an die Schaltung im Test angelegt und die Testantworten in den Scan-Ketten gespeichert. Vor dem Schieben der Testantworten aus den Scan-Ketten wird die Aktualisierungsleitung 66 aktiviert, so daß die Felder 58, 60, 62 zu dem Steuerregister 64 verschoben werden. Dadurch steuert das Steuerregister die Logikgatter 68 zum Auswählen der Testantworten, die zu den Kompaktierern 48, 84 geleitet werden. Falls das Feld 62 in einem solchen Zustand ist, daß die Auswahl nicht überschrieben wird, werden bestimmte der Testantworten maskiert. In dem Beispiel aus 8 stellt der räumliche Kompaktierer 48 die entsprechende komprimierte Ausgabe seriell und gleichzeitig mit dem Schieben der Testantworten aus den Scan-Ketten bereit. Umgekehrt stellt der selektive Kompaktierer 80 in 9 die geeignete komprimierte Ausgabe erst bereit, wenn die Leseleitung 94 aktiviert wird. Der selektive Kompaktierer 80 stellt im Gegensatz zu einer seriellen eine parallele komprimierte Ausgabe bereit. Der selektive Kompaktierer 80 kann während des Auslesens der Testantworten mehrmals (z.B. jeden achten Taktzyklus) gelesen werden.
10 zeigt eine weitere Ausführungsform eines selektiven Kompaktierers 100. Der selektive Kompaktierer enthält wieder eine Selektorschaltung 102 und einen Kompaktierer 104. Der Kompaktierer 104 ist ein Typ eines räumlichen Kompaktierers, der ein hintereinandergeschalteter Kompaktierer genannt wird. N Scan-Ketten 106 enthalten M Scan-Zellen 108, von denen jede ein Bit der Testantwort speichert. Die Selektorschaltung 102 enthält Logikgatter 110, die in diesem Fall als UND-Gatter gezeigt sind und mit einer Steuerleitung 112 gekoppelt sind. Der Kompaktierer 104 ist ein Zeitkompaktierer mit einem einzelnen seriellen Ausgang 114. Die Steuerleitung 112 wird zum Maskieren der Testantworten verwendet. Insbesondere maskiert die Steuerleitung 112 entweder alle entsprechenden Scan-Zellen in den Scan-Ketten oder erlaubt, daß alle Scan-Zellen zu dem Kompaktierer 80 geleitet werden. Die Steuerleitung 112 arbeitet so, daß sie eher jede Spalte von Scan-Zellen maskiert als eine gesamte Scan-Kette zu maskieren. Somit können auf taktzyklusbezogener Grundlage einzelne Bits aus irgendeiner Scan-Kette maskiert werden, während die verbleibenden Bits dieser Scan-Kette an den Kompaktierer 104 angelegt werden. Bei aktivierter Steuerleitung 112 werden alle Bits aus den Scan-Ketten zu dem Kompaktierer geleitet. Bei deaktivierter Steuerleitung 112 werden alle Bits aus den Scan-Ketten maskiert. Obgleich 10 nur eine einzelne Steuerleitung zeigt, können zusätzliche Steuerleitungen verwendet werden, um verschiedene Gruppen von Scan-Ketten zu maskieren. Obgleich die Steuerleitung 112 als aktiv hoch gezeigt ist, kann sie außerdem als aktiv tief konfiguriert sein.
11 zeigt eine abermals weitere Ausführungsform des selektiven Kompaktierers 120. Ein automatisches Testgerät 122 stellt Testmuster für die Scan-Ketten 124 bereit. Die Scan-Ketten 124 sind ein Teil der Schaltung im Test 126. Die Muster, die durch das ATE in die Scan-Ketten 124 geladen werden, werden zum Erfassen von Fehlern in der Kernlogik der Schaltung 126 verwendet. Die Testantworten werden in den Scan-Ketten 124 gespeichert und auf serielle Weise zu dem selektiven Kompaktierer 120 getaktet. Der selektive Kompaktierer enthält eine Selektorschaltung 128 und einen Kompaktierer 130. Die Selektorschaltung 128 enthält eine Steuerlogik, die ein Eingangsregister 132, mehrere Steuerregister 134, 136 und mehrere Decodierer 137 und 139 enthält. Das Register 132 wird mit einem Muster von Bits geladen, die bei Aktivierung einer Aktualisierungsleitung (nicht gezeigt) zu den Steuerregistern 134, 136 verschoben werden. Die Steuerregister 134, 136 werden durch die Decodierer 137 und 139 gelesen und decodiert, um eines oder mehrere Logikgatter 138 auszuwählen. Um die Decodierer 137 und 139 zu überschreiben und alle Testantworten zu dem Kompaktierer 130 zu leiten, wird ein Flag 140 verwendet. Obgleich nur ein einzelnes Flag 140 gezeigt ist, können mehrere Flags verwendet werden, um die Decodierer getrennt zu steuern. In diesem Beispiel enthält der Kompaktierer 130 mehrere räumliche Kompaktierer wie etwa die Kompaktierer 142 und 144. Jedes Steuerregister kann mit verschiedenen Daten geladen werden, so daß die Kompaktierer 142, 144 unabhängig voneinander gesteuert werden können.
12 zeigt eine abermals weitere Ausführungsform der vorliegenden Erfindung mit einem selektiven Kompaktierer 150. Die Steuerlogik 152 steuert variabel, welche Testantworten maskiert und welche Testantworten kompaktiert werden. Somit aktiviert das Aktivieren der entsprechenden Bitstelle in der Steuerlogik 152 das entsprechende mit diesem Bit assoziierte Logikgatter und erlaubt, daß die Testantwort zu dem Kompaktierer geleitet wird. Umgekehrt maskiert irgendein Bit, das nicht aktiviert wird, die entsprechende Testantwort.
13 zeigt eine weitere Ausführungsform eines selektiven Kompaktierers 156, der eine Selektorschaltung 158 und einen Kompaktierer 160 enthält. In diesem Fall wird ein Eingangsschieberegister 162 mit einer Bitstelle, die jeder Scan-Kette 164 entspricht, verwendet, um die Scan-Ketten selektiv zu maskieren. An die Leitung 166 wird ein Takt angelegt, um an die Datenleitung 168 angelegte Daten seriell in das Schieberegister 162 zu verschieben. Zur geeigneten Zeit wird eine Aktualisierungsleitung 165 aktiviert, um die Daten von dem Schieberegister zu einem Steuerregister 169 zu verschieben. Jede Bitstelle, die in dem Steuerregister 169 aktiviert wird, erlaubt, daß eine Testantwort aus den Scan-Ketten 164 zu dem Kompaktierer geleitet wird. Alle anderen Testantworten werden maskiert. Somit kann der selektive Kompaktierer irgendeine variable Anzahl von Testantworten maskieren.
Jede der oben beschriebenen Ausführungsformen kann als ein Diagnosehilfsmittel zum Auffinden von Fehlern in der Schaltung im Test verwendet werden. Zum Beispiel kann jede Testantwort durch Maskieren aller anderen Testantworten in den mit demselben Kompaktierer verbundene Scan-Ketten einzeln analysiert werden. Durch einzelnes Betrachten der Testantwort kann diejenige Bitstelle in der Testantwort bestimmt werden, die Fehlereffekte enthält.
14 zeigt einen Ablaufplan eines Verfahrens zum selektiven Kompaktieren von Testantworten. Im Prozeßblock 170 lädt ein ATE vorbestimmte Testmuster in Scan-Ketten in einer integrierten Schaltung. Üblicherweise wird dieses Laden dadurch ausgeführt, daß die Testmu ster seriell in die Scan-Ketten geschoben werden. Die Testmuster werden an die Schaltung im Test angelegt (Prozeßblock 172) und die Testantworten in den Scan-Ketten gespeichert (Prozeßblock 174). Im Prozeßblock 176 steuert die Selektorschaltung, welche Testantworten maskiert werden. Insbesondere steuert die Selektorschaltung, welche Scan-Ketten maskiert werden oder welche Bits in den Scan-Ketten maskiert werden. Zum Beispiel maskiert die Selektorschaltung in 8 die gesamte Scan-Kette, die in dem Scan-Identifikationsfeld 58 identifiziert ist. In 10 sind nur einzelne Bits einer Scan-Kette maskiert. Auf jeden Fall maskiert die Selektorschaltung im Prozeßblock 176 üblicherweise unbekannte Daten oder Mehrfachfehlereffekte, so daß sich der gewünschte Fehlereffekt zu dem Ausgang fortpflanzen kann (wobei in einigen Betriebsarten alle Testantworten zu dem Ausgang geleitet werden können). Falls die Selektorschaltung ein Steuerregister enthält, kann das Steuerregister gleichzeitig mit dem Laden der Testmuster in die Scan-Ketten geladen werden oder kann es vor dem Lesen der Testantworten geladen werden. Im Prozeßblock 178 werden die Testantworten (von denen eine oder mehrere maskiert worden sind) zu dem Kompaktierer geleitet, wobei der Kompaktierer eine komprimierte Ausgabe erzeugt, die mit den Testantworten assoziiert ist. Im Prozeßblock 180 wird die durch den Kompaktierer erzeugte komprimierte Ausgabe mit einer idealen Antwort verglichen. Falls sie angepaßt sind, wird angenommen, daß die integrierte Schaltung fehlerfrei ist.
Nachdem die Prinzipien der veranschaulichten Ausführungsformen veranschaulicht und beschrieben worden sind, ist für den Fachmann auf dem Gebiet klar, daß die Ausführungsformen in Bezug auf Anordnung und Einzelheit geändert werden können, ohne von diesen Prinzipien abzuweichen. Zum Beispiel können irgendwelche der veranschaulichten Kompaktierer mit irgendeiner der veranschaulichten Selektorschaltungen mit minimaler Änderung verwendet werden, um einen selektiven Kompaktierer zu erzeugen. Außerdem kann die Selektorschaltung unter Verwendung anderer Logikgatter leicht geändert werden, um die Auswahlfunktionalität zu erzielen. Obgleich die Aktualisierungsleitungen mit einer getrennten Bank von Flipflops gekoppelt gezeigt sind, können die Aktualisierungsleitungen statt dessen z.B. mit Eingangsregistern mit Dreizustandsausgängen zum Steuern der Logik in der Selektorschaltung gekoppelt werden. Obgleich die Scan-Ketten als serielle Schieberegister gezeigt sind, kann nochmals weiter eine Logik hinzugefügt werden, um Testantwortdaten parallel an den selektiven Komparator auszugeben. Obgleich mehrere räumliche und Zeitkompaktierer gezeigt wurden, können außerdem Kompaktierer mit Merkmalen sowohl von räumlichen als auch von Zeitkompaktierern verwendet werden. Tatsächlich kann mit der Selektorschaltungsanordnung irgendein herkömmlicher oder neu entwickelter Kompaktierer verwendet werden.
Angesichts der vielen möglichen Ausführungsformen wird erkannt, daß die veranschaulichten Ausführungsformen nur Beispiele der Erfindung enthalten.
Eher ist die Erfindung durch die folgenden Ansprüche definiert. Somit beanspruchen die Erfinder als die Erfindung alle diese Ausführungsformen, die im Umfang dieser Ansprüche liegen.

Claims

Vorrichtung zum selektiven Kompaktieren von Testantworten einer integrierten Schaltung (24, 40), umfassend: mehrere Scan-Ketten (26, 44, 82, 106, 124) in der integrierten Schaltung (24, 40) zum Speichern von Testantworten, die Fehler in der integrierten Schaltung (24, 40) anzeigen; mindestens einen räumlichen Kompaktierer (36, 40, 48, 142, 144) zum Komprimieren der in den Scan-Ketten (26, 44, 82, 106, 124) gespeicherten Testantworten; und eine zwischen die Scan-Ketten (26, 44, 82, 106, 124) und den räumlichen Kompaktierer (36, 40, 48, 142, 144) geschaltete Selektorschaltung (32, 46, 84, 102, 128, 158), die eine oder mehrere der aus den Scan-Ketten (26, 44, 82, 106, 124) zu dem räumlichen Kompaktierer (36, 40, 48, 142, 144) empfangenen Testanworten maskiert; wobei die Selektorschaltung (32, 46, 84, 102, 128, 158) ein Register (64, 134, 136, 169) und einen an das Register (64, 134, 136, 169) angekoppelten Decodierer (70, 139, 137) enthält, wobei der Decodierer (70, 139, 137) auf den Inhalt des Registers (64, 132, 134, 169) anspricht, um zu steuern, ob die Testantworten aus den Scan-Ketten (26, 44, 82, 106, 124) zu dem Kompaktierer (36, 40, 48, 142, 144) weitergeleitet werden.
Vorrichtung nach Anspruch 1, wobei die Selektorschaltung (32, 46, 84, 102, 128, 158) ein Register (64, 134, 136, 169) enthält, das eine Identifikation einer der Scan-Ketten (26, 44, 82, 106, 124) und ein Flag speichert, das, wenn es aktiviert ist, es nur der Testantwort, die mit einer Scan-Kette (26, 44, 82, 106, 124) assoziiert ist, die in dem Register identifiziert ist, erlaubt, zu dem räumlichen Kompaktierer (36, 40, 48, 142, 144) geleitet zu werden, und das, wenn es deaktiviert ist, es allen Testantworten erlaubt, zu dem räumlichen Kompaktierer (36, 40, 48, 142, 144) weitergeleitet zu werden, mit Ausnahme der in dem Register (64, 134, 136, 169) identifizierten Testantwort.
Vorrichtung nach einem der vorherigen Ansprüche, wobei jede Scan-Kette (26, 44, 82, 106, 124) einen Ausgang aufweist und die Selektorschaltung (32, 46, 84, 102, 128, 158) eine Menge von Logikgattern mit an die Ausgänge der Scan-Ketten (26, 44, 82, 106, 124) angekoppelten ersten Eingängen, an eine oder mehrere Steuerleitungen angekoppelten zweiten Eingängen und an den räumlichen Kompaktierer (36, 40, 48, 142, 144) angekoppelten Ausgängen enthält, wobei, wenn die eine oder mehreren Steuerleitungen aktiviert sind, die Logikgatter Daten an den Ausgängen der Scan-Ketten (26, 44, 82, 106, 124) zu dem räumlichen Kompaktierer (36, 40, 48, 142, 144) leiten und wenn die eine oder mehreren Steuerleitungen deaktiviert sind, die Logikgatter verhindern, daß die Daten an den Ausgängen der Scan-Ketten (26, 44, 82, 106, 124) zu dem räumlichen Kompaktierer (36, 40, 48, 142, 144) geleitet werden.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei jede Scan-Kette (26, 44, 82, 106, 124) einen Ausgang aufweist und die Selektorschaltung (32, 46, 84, 102, 128, 158) eine Menge von Logikgattern mit an die Ausgänge der Scan-Ketten (26, 44, 82, 106, 124) angekoppelten ersten Eingängen und an ein Register (64, 132, 134, 169) angekoppelten zweiten Eingängen enthält, wobei in das Register (64, 132, 134, 169) geladene Daten steuern, welche Scan-Ketten (26, 44, 82, 106, 124) zu dem räumlichen Kompaktierer (36, 40, 48, 142, 144) geleitet werden.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei sich der Kompaktierer (36, 40, 48, 142, 144) und die Selektorschaltung (32, 46, 84, 102, 128, 158) physisch auf der integrierten Schaltung (24, 40) befinden.
Vorrichtung nach einem der Ansprüche 1 bis 4, wobei sich der Kompaktierer (36, 40, 48, 142, 144) und die Selektorschaltung (32, 46, 84, 102, 128, 158) physisch außerhalb der integrierten Schaltung (24, 40) befinden.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das Maskieren einer Testantwort das Maskieren eines oder mehrerer Bit einer Testantwort in einer Scan-Kette (26, 44, 82, 106, 124) umfaßt.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das Maskieren einer Testantwort umfaßt, alle Bit in einer Scan-Kette (26, 44, 82, 106, 124), die die Testantwort enthält, zu maskieren.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei ein Ausgang des räumlichen Kompaktierers (36, 40, 48, 142, 144) in Echtzeit beobachtet wird.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Selektorschaltung (32, 46, 84, 102, 128, 158) Testantworten mit unbekannten Zuständen maskiert.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Selektorschaltung (32, 46, 84, 102, 128, 158) durch ein externes ATE gesteuert wird.
Verfahren zum selektiven Kompaktieren von Testantworten einer integrierten Schaltung (24, 40), mit den folgenden Schritten: Leiten von N Testantworten in einer integrierten Schaltung (24, 40) zu einer Selektorschaltung; unter Verwendung der Selektorschaltung, selektives Verhindern, daß zwischen 0 und N der Testantworten zu einem Kompaktierer (36, 40, 48, 142, 144) geleitet werden, während es den übrigen Testantworten erlaubt wird, zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet zu werden; und Kompaktieren der zu dem Kompaktierer (36, 40, 48, 142, 144) durch die Selektorschaltung geleiteten Testantworten; wobei die Selektorschaltung (32, 46, 84, 102, 128, 158) Testantworten mit unbekannten Zuständen maskiert, wobei das Kompaktieren unter Verwenden eines räumlichen Kompaktierers (36, 40, 48, 142, 144) erzielt wird.
Verfahren nach Anspruch 12, wobei das Leiten der Testantworten zu der Selektorschaltung (32, 46, 84, 102, 128, 158) ein serielles Schieben jeder Testantwort zu der Selektorschaltung umfaßt.
Verfahren nach einem der Ansprüche 12 bis 13, ferner mit den folgenden Schritten: Laden von Scan-Ketten (26, 44, 82, 106, 124), die sich in der integrierten Schaltung (24, 40) befinden, mit vorbestimmten Testmustern zum Testen der integrierten Schaltung (24, 40); und Erzeugen und Speichern von Testantworten als Reaktion auf das Anlegen der Testmuster an die integrierte Schaltung (24, 40).
Verfahren nach einem der Ansprüche 12–13, ferner mit den folgenden Schritten: Laden von Scan-Ketten (26, 44, 82, 106, 124), die sich in der integrierten Schaltung (24, 40) befinden, mit vorbestimmten Testmustern; Erzeugen und Speichern von Testantworten in den Scan-Ketten (26, 44, 82, 106, 124); Identifizieren einer der Scan-Ketten (26, 44, 82, 106, 124); und wobei das selektive Verhindern umfaßt, nur zu verhindern, daß die Testantwort in der identifizierten Scan-Kette (26, 44, 82, 106, 124) zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet wird.
Verfahren nach einem der Ansprüche 12–13, ferner mit den folgenden Schritten: Laden von Scan-Ketten (26, 44, 82, 106, 124), die sich in der integrierten Schaltung (24, 40) befinden, mit vorbestimmten Testmustern; Speichern von Testantworten in den Scan-Ketten (26, 44, 82, 106, 124); Identifizieren einer Scan-Kette (26, 44, 82, 106, 124) als eine interessierende Scan-Kette (26, 44, 82, 106, 124) und Leiten nur der Testantwort in der identifizierten Scan-Kette (26, 44, 82, 106, 124) zu dem Kompaktierer (36, 40, 48, 142, 144), während verhindert wird, daß alle anderen Testantworten zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet werden.
Verfahren nach einem der Ansprüche 12–16, ferner mit dem Schritt des Ladens einer Kennung einer Scan-Kette (26, 44, 82, 106, 124) in ein Register (64, 132, 134, 169), wobei die Kennung der Scan-Kette (26, 44, 82, 106, 124) eine der Scan-Ketten (26, 44, 82, 106, 124) eindeutig identifiziert.
Verfahren nach einem der Ansprüche 12–17, wobei das selektive Verhindern, daß die Testantworten zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet werden, umfaßt, zu verhindern, daß ein oder mehrere Bit einer Testantwort zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet werden, während es anderen Bit der Testantwort erlaubt wird, zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet zu werden.
Verfahren nach einem der Ansprüche 12–17, wobei das selektive Verhindern, daß die Testantworten zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet werden, umfaßt, alle Bit einer Testantwort davon abzuhalten, zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet zu werden.
Verfahren nach einem der Ansprüche 12–13, ferner mit den folgenden Schritten: Laden mehrerer Scan-Ketten (26, 44, 82, 106, 124), die sich in der integrierten Schaltung (24, 40) befinden, mit Testmustern; Speichern der Testantworten in den Scan-Ketten (26, 44, 82, 106, 124); Laden eines Registers (64, 132, 134, 169) mit einer Kennung der Scan-Kette (26, 44, 82, 106, 124), die eine der Scan-Ketten (26, 44, 82, 106, 124) eindeutig identifiziert; und wahlweises Konfigurieren der Selektorschaltung (32, 46, 84, 102, 128, 158) dergestalt, daß entweder alle Testantworten in den Scan-Ketten (26, 44, 82, 106, 124) mit Ausnahme der in der Scan-Kette (26, 44, 82, 106, 124), die in dem Register (64, 132, 134, 169) identifiziert wird, gespeicherten Testantwort zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet werden, oder nur die Testantwort, die in der Scan-Kette (26, 44, 82, 106, 124) gespeichert ist, die in dem Register (64, 132, 134, 169) identifiziert wird, zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet wird und alle anderen Testantworten aus dem Kompaktierer (36, 40, 48, 142, 144) herausmaskiert werden.
Verfahren nach einem der Ansprüche 12–20, wobei das selektive Verhindern umfaßt, es allen Testantworten zu erlauben, zu dem Kompaktierer (36, 40, 48, 142, 144) geleitet zu werden.
Verfahren nach einem der Ansprüche 12–21, ferner mit dem Schritt des Steuerns der Selektorschaltung (32, 46, 84, 102, 128, 158) über ein externes ATE.
Verfahren nach einem der Ansprüche 12–21, wobei das Leiten der Testantworten zu der Selektorschaltung (32, 46, 84, 102, 128, 158) ein serielles Schieben jeder Testantwort zu der Selektorschaltung umfaßt.