DE60010238T2

DE60010238T2 - Stabilisierungsschaltung mit frequenzgeformtem Pseudozufalls-Chopper und Verfahren für einen Delta-Sigma-Modulator

Info

Publication number: DE60010238T2
Application number: DE60010238T
Authority: DE
Inventors: Binan Wang
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1999-03-05
Filing date: 2000-02-10
Publication date: 2005-06-23
Anticipated expiration: 2020-02-11
Also published as: EP1157494A1; US6201835B1; EP1157494A4; EP1157494B1; DE60010238D1; JP2002538719A; JP3546017B2; WO2000052867A1

Description

Hintergrund der Erfindung
Die Erfindung bezieht sich auf Techniken zum Zerhacker- bzw. Chopperstabilisieren eines Delta-Sigma-Modulators, um dessen Umwandlungsgenauigkeit zu verbessern, und insbesondere auf ein Reduzieren von Ungenauigkeiten bei der Umwandlung, die durch Intermodulation zwischen Choppertaktsignalen und der Ausgabe des Delta-Sigma-Modulators hervorgerufen werden, die bewirkt, dass "Töne" hoher Frequenz zum Basisband des Delta-Sigma-Modulators" rückgefaltet (engl. aliased back) werden.
Als Hintergrund wird als nächstkommender Stand der Technik die Kombination des Patents 5,703,589 (Kalthoff et al.), das am 30. Dezember 1997 erteilt wurde, und das US-Patent 5,115,202 (Brown), das am 19. Mai 1992 erteilt wurde, angesehen. 2A und 2B des Patents 5,703,589 zeigen einen differentiellen chopperstabilisierten Delta-Sigma-Analog-Digital-Wandler. Der erste Integrator des Delta-Sigma-Modulators ist in 2A des '589-Patents dargestellt. Die differentiellen Eingangssignale in den Operationsverstärker 18 werden durch Choppersignale ϕ_CHA und ϕ_CHB mit fester Frequenz, die in 3 des '589-Patents dargestellt sind, abwechselnd umgekehrt oder umgelagert (engl. swapped). Ähnlich werden auch die durch den Operationsverstärker 18 erzeugten differentiellen Ausgangssignale als Antwort auf die gleichen Choppertaktsignale mit fester Frequenz abwechselnd vertauscht bzw. umgelagert. Diese bekannte Zerhacker- bzw. Chopper-Technik verschiebt DC-Offset- und Rauschsignale mit niedriger Frequenz zu einer höheren Frequenz, die gleich der festen Frequenz der Choppertaktsignale ist oder nahe dieser liegt. Solche verschobenen Offset- und Rauschsignale werden dann durch eine digitale Filterschaltung herausgefiltert.
Ein Nachteil der vorerwähnten Technik einer Chopperstabilisierung ist, dass unvermeidlich eine parasitäre Kopplung zwischen dem Choppertaktsignal mit fester Fre quenz und der Ausgabe des Delta-Sigma-Modulators auftritt, die "Töne" mit hoher Frequenz enthält, wenn die analoge Einspeisung bei bestimmten DC-Pegeln liegt. Auf diese parasitäre Kopplung wird auch als "Intermodulation" verwiesen, und sie erzeugt niederfrequente "Bilder" der Töne mit hoher Frequenz innerhalb des Basisbands des Delta-Sigma-Modulators. Die Bildsignale innerhalb des Basisbands rufen eine Ungenauigkeit bei der Umwandlung hervor.
Man beachte, dass, selbst wenn man eine verschiedene Choppertaktfrequenz wählen könnte, man unvermeidlich ein Tonproblem bei bestimmten DC-Eingangspegeln haben wird. Dies verhält sich so, weil die Frequenz eines Tons mit hoher Frequenz eine Funktion des DC-Pegels des Eingangssignalpegels ist. Wenn der Ton mit hoher Frequenz der Chopperfrequenz nahekommt, wird eine Intermodulation den Ton mit hoher Frequenz in das Basisband einbringen.
Das oben erwähnte Patent 5,115,202 offenbart die Verwendung einer Schaltung 12 zur Erzeugung von Choppertakten mit Pseudozufalls-Frequenz, die die differentiellen Eingaben und Ausgaben eines Operationsverstärkers umlagert, um dadurch die eingespeisten DC-Offset- und Rauschsignale mit niedriger Frequenz des differentiellen Eingangssignals mittels eines Choppers zu stabilisieren. Die Pseudo-Zufälligkeit der Frequenz des Choppertaktsignals "verteilt" die Rauschenergie des Choppertakts effektiv über das ganze Frequenzspektrum und reduziert dadurch die Intermodulation zwischen dem Eingangssignal des Verstärkers und dem Choppertaktsignal, die ein Nebenbild des Eingangssignals hervorruft.
Das US-Patent 5,323,157 offenbart einen Sigma-Delta-Analog-Digital-Wandler, der ein Analogsignal repräsentierende übertastete Eingangsdaten empfängt. Ein rausch-formender Sigma-Delta-Modulator liefert eine Ausgabe an einen Filter mit endlicher Impulsantwort. Der Filter mit endlicher Impulsantwort hat eine Charakteristik des Frequenzansprechverhaltens, die die geformten Rausch- und überlappten Komponenten reduziert.
GB 2 289 811 A offenbart einen Verstärker mit einer ersten chopperstabilisierten Schaltung, die unerwünschtes Rauschen bei der Chopperfrequenz erzeugt, und eine Schaltung mit geschalteten Kondensatoren. Die Einspeisung in die Schaltung mit geschalteten Kondensatoren wird mit einer Rate abgetastet, die die doppelte Chopperfrequenz der ersten chopperstabilisierten Schaltung und ein ganzzahlig Vielfaches der Ausgabe-Abtastfrequenz der Schaltung mit geschalteten Kondensatoren ist.
Das US-Patent 4,939,516 offenbart einen chopperstabilisierten Analog-Digital-Wandler, der einen analogen Modulator und einen digitalen Filter enthält. Der analoge Modulator besteht aus zwei Integratoren. Der erste Integrator ist ein chopperstabilisierter Integrator, der aus einem chopperstabilisierten Differenzverstärker und einem kapazitiv geschalteten Eingang besteht.
Das US-Patent 5,144,641 offenbart eine Multiplex-Datenübermittlungseinrichtung, in der ein Referenzsignal und mehrere Informationssignale so multiplexiert werden, dass sie übertragen werden, nachdem jedes von ihnen mittels Spread-Verarbeitung moduliert wurde.
Das US-Patent 5,528,240 offenbart ein Verfahren und ein Gerät zum Phasenverrasten an einem Eingangssignal und Abgeben eines Sigma-Delta modulierten Steuersignals. Eine Periode des Eingangssignals wird bestimmt und in einen Phasenregelkreis eingespeist, der einen Sigma-Delta-Modulator enthält, um das Sigma-Delta-modulierte Steuersignal zu liefern. Der Phasenregelkreis enthält auch einen Phasendetektor, um eine Phase und eine Frequenzdifferenz zwischen dem Eingangssignal und einem durch den Phasenregelkreis erzeugten Umwandlungssignal zu bestimmen.
Das US-Patent 5,821,892 offenbart ein System zur Digital-Analog-Umwandlung, das eine Rausch-Formeinrichtung und einen Digital-Analog-Wandler enthält. Der Digital-Analog-Wandler enthält eine Reihe gewichteter Taps bzw. Stufen (engl. taps) mit Schaltungen mit geschalteten Kondensatoren und einen Verstärker mit einem zugeordneten integrierenden Kondensator.
Es bleibt ein nicht erfüllter Bedarf an einem Verfahren zur Vermeidung von Umwandlungsfehlern, die in einem Delta-Sigma-Analog-Digital-Wandler durch Intermodulation zwischen einem Taktsignal zur Chopperstabilisierung und Tönen mit hoher Frequenz in der Ausgabe des Delta-Sigma-Modulators hervorgerufen werden.
Zusammenfassung der Erfindung
Dementsprechend ist eine Aufgabe der Erfindung, eine Technik zum Reduzieren von Umwandlungsfehlern aufgrund einer Intermodulation in einem Delta-Sigma-Analog-Digital-Wandler zu schaffen.
Eine weitere Aufgabe der Erfindung ist, die Empfindlichkeit einer Analog-Digital-Umwandlung gegenüber Intermodulation in einem Delta-Sigma-Analog-Digital-Wandler zu reduzieren.
Eine weitere Aufgabe der Erfindung ist, ein Taktsignal mit einem frequenzgeformten Pseudozufalls-Frequenzspektrum zu schaffen.
Eine andere Aufgabe der Erfindung ist, die Effekte eines Offset und Rauschens bei niedriger Frequenz in einem Delta-Sigma-Modulator oder einem Verstärker zu reduzieren.
Die Erfindung ist durch die unabhängigen Ansprüche definiert. Die abhängigen Ansprüche spezifizieren bevorzugte Ausführungsformen der Erfindung.
Kurz gesagt liefert die Erfindung, gemäß einer Ausführungsform davon, eine frequenzformende Generatorschaltung für Pseudozufalls-Taktsignale, die einen Pseudozufalls-Sequenzgenerator und einen digitalen Delta-Sigma-Modulator enthält. Der digitale Delta-Sigma-Modulator enthält eine Rückkopplungsverzögerungsschaltung, einen ersten digitalen Addierer, der als Eingaben ein durch den Pseudozufalls- Sequenzgenerator erzeugtes Pseudozufalls-Sequenzsignal und ein durch die Rück kopplungsverzögerungsschaltung erzeugtes Fehlerrückkopplungssignal empfängt. Ein 1-Bit-Quantisierer erzeugt ein frequenzgeformtes Pseudozufalls-Taktsignal als Antwort auf das Pseudozufalls-Sequenzsignal und das Fehlerrückkopplungssignal, und ein zweiter digitaler Addierer erzeugt ein digitales Fehlersignal als eine Eingabe in die Rückkopplungsverzögerungsschaltung als Antwort auf das frequenzgeformte Pseudozufalls-Taktsignal und das Fehlerrückkopplungssignal.
In einer weiteren Ausführungsform wird die Empfindlichkeit einer integrierten Schaltung eines chopperstabilisierten Verstärkers gegenüber Intermodulation redu ziert, indem an einen ersten Eingang eines ersten Addieres ein Pseudozufalls-Sequenzsignal angelegt wird und an einen zweiten Eingang des ersten Addieres und einen ersten Eingang eines zweiten Addierers ein Fehlerrückkopplungssignal angelegt wird. Als Antwort auf den ersten Addierer wird ein Quantisierungssignal erzeugt und an einen LSB eines zweiten Eingangs des zweiten Addierers angelegt, der ein Fehlersignal erzeugt, das die Differenz zwischen dem Quantisierungssignal und dem Fehlerrückkopplungssignal repräsentiert. Das Fehlersignal wird um einen vorbestimmten Betrag verzögert, um das Fehlerrückkopplungssignal zu erzeugen, wobei eine Energie des Quantisierungssignals für ein breites Frequenzspektrum zwischen dem DC und F_S/2 verteilt wird. Ein Paar phasenverschobene, nicht überlappende Choppersignale werden als Antwort auf das Quantisierungssignal erzeugt und für die Choppersignale an die entsprechenden Chopperschalter des chopperstabilisierten Verstärkers verwendet.
In einer anderen Ausführungsform enthält ein Delta-Sigma-Modulator eine Abtastschaltung für eine Rückkopplungsreferenzspannung mit geschalteten Kondensatoren, einen Integrator, einen Komparator, eine Eingangsabtastschaltung mit geschalteten Kondensatoren, mehrere Eingangsschalter zur Chopperstabilisierung, die die Eingangsabtastschaltung mit geschalteten Kondensatoren mit einem Eingang des Integrators koppeln, mehrere Ausgangsschalter zur Chopperstabilisierung, die einen Ausgang des Integrators mit einem Eingang des Komparators koppeln, und eine Generatorschaltung für frequenzgeformte Pseudozufalls-Choppertaktsignale. Die frequenzformende Generatorschaltung für Pseudozufalls-Choppertaktsignale enthält einen Pseudozufalls-Sequenzgenerator und einen digitalen Delta-Sigma-Modulator. Der digitale Delta-Sigma-Modulator enthält eine Rückkopplungsverzögerungsschaltung und einen ersten digitalen Addierer, der als Eingaben ein durch den Pseudozufalls-Sequenzgenerator erzeugtes Pseudozufalls-Sequenzsignal und ein durch die Rückkopplungsverzögerungsschaltung erzeugtes Fehlerrückkopplungssignal empfängt. Ein 1-Bit-Quantisierer erzeugt ein frequenzgeformtes Pseudozufalls-Taktsignal als Antwort auf das Pseudozufalls-Sequenzsignal und das Fehlerrückkopplungssignal. Ein zweiter digitaler Addierer erzeugt ein digitales Fehlersignal als eine Eingabe in die Rückkopplungsverzögerungsschaltung als Antwort auf das frequenzgeformte Pseudozufalls-Taktsignal und das Fehlerrückkopplungssignal. Eine logische Schaltung erzeugt komplementäre, nicht überlappende Choppertaktsignale als Antwort auf das frequenzgeformte Pseudozufalls-Taktsignal. Die komplementären, nicht überlappenden Choppertaktsignale werden verwendet, um verschiedene der Eingangsschalter zur Chopperstabilisierung und Ausgangsschalter zur Chopperstabilisierung zu steuern.
Kurze Beschreibung der Zeichnungen
1 ist ein Blockdiagramm eines chopperstabilisierten Delta-Sigma-Modulators, der einen frequenzformenden Pseudozufalls-Choppertaktgenerator enthält.
2A ist ein Blockdiagramm einer Ausführungsform des frequenzformenden Pseudozufalls-Choppertaktgenerators im Block 1 von 1.
2B ist ein Blockdiagramm einer weiteren Ausführungsform eines frequenzformenden Pseudozufalls-Choppertaktgenerators, der im Block 1 von 1 verwendet werden könnte.
3A ist ein Frequenzspektrum des Signals auf einem Leiter 11A, das durch den Pseudozufalls-Sequenzgenerator 11 in 2A erzeugt wird.
3B ist ein Frequenzspektrum des frequenzgeformten Pseudozufalls-Taktsignals ϕ_CH, das durch den digitalen Delta-Sigma-Modulator 2 in 2A erzeugt werden würde, falls das zweite Verzögerungselement 14 weggelassen werden würde.
3C ist eine graphische Darstellung des Frequenzspektrums des Taktsignals ϕ_CH, das durch den frequenzformenden Pseudozufalls-Choppertaktgenerator von 2A erzeugt wird.
4 ist ein schematisches Diagramm einer Ausführungsform der chopperstabilisierenden Integratorstufe 36 in 1.
Ausführliche Beschreibung der bevorzugten Ausführungsformen
Nach 1 erhält ein Analog-Digital-Wandler 30 einen chopperstabilisierten Delta-Sigma-Modulator 29, der eine Eingangsabtastschaltung 31 mit geschalteten Kondensatoren enthält, die eine differentielle analoge Eingabe V_IN abtastet. Zwei Taktsignale ϕ1 und ϕ2 mit fester Frequenz bewerkstelligen die analoge Eingangsabtastung in bekannter Weise, wie in dem oben angegebenen Patent 5,703,589 offenbart ist. Das abgetastete differentielle analoge Eingangssignal erscheint zwischen einem Paar Summierknotenleiter 32, die jeweils mit den differentiellen Eingängen einer chopperstabilisierten ersten Integratorstufe 36 gekoppelt sind. Die Summierknotenleiter 32 sind auch mit entsprechenden Anschlüssen einer Schaltung 33 zum Abtasten von Rückkopplungsreferenzspannungen mit geschalteten Kondensatoren gekoppelt, die der in 2A des oben erwähnten '589-Patents dargestellten Schaltungsanordnung 22A ähnlich ist. (Obgleich in 1 eine differentielle Ausführung dargestellt ist, ist die hierin beschriebene Erfindung gleichermaßen auf eine einseitige bzw. unsymmetrische Ausführung anwendbar).
Der chopperstabilisierte Delta-Sigma-ADC 30 kann auch mehrere zusätzliche Integratorstufen wie z.B. 37 und zugeordnete Versorgungsschaltungen für Referenzrückkopplungsspannungen mit geschalteten Kondensatoren enthalten, die chopperstabilisiert sein können oder nicht. Die differentiellen Ausgänge 34 der letzten Inte gratorstufe 37 (oder der Integratorstufe 36, falls sie die einzige ist), sind mit den Eingängen eines herkömmlichen differentiellen Komparators 35 gekoppelt. Die differentiellen Ausgänge 40 des Komparators 35 sind mit den Eingängen sowohl eines herkömmlichen digitalen Filters 38 als auch einer herkömmlichen Rückkopplungs-Referenzsteuerschaltung 39 gekoppelt. Die Rückkopplungs-Referenzsteuerschaltung 39 erzeugt Taktsignale ϕ1 und ϕ2 mit einer ersten Frequenz und erzeugt auch die zusätzlichen Taktsignale ϕ'_1A, ϕ'_1B, ϕ_2N und ϕ_2P, die von der Referenzspannungs-Abtastschaltung 33 benötigt werden, wie durch die Ausgabe des Komparators 35 bestimmt wird, in bekannter Art und Weise. Der digitale Filter 38 erzeugt das digitale Ausgangssignal D_OUT, in das das analoge Eingangssignal V_IN umgewandelt wird.
Gemäß der vorliegenden Erfindung enthält der chopperstabilisierte Delta-Sigma-ADC 30 eine Generatorschaltung 1 für frequenzgeformte Pseudozufalls-Choppertakte, die Choppertaktsignale ϕ_CHA und ϕ_CHB erzeugt, die an zumindest die erste Integratorstufe 36 angelegt werden, wobei jedes Choppertaktsignal ein Frequenzspektrum hat, das wie in 3 dargestellt "geformt" ist, statt eine einzige feste Frequenz zu haben, wie in allen bekannten früheren chopperstabilisierten Delta-Sigma-Analog-Digital-Wandlern.
Nach 2A enthält die frequenzformende Generatorschaltung 1 für Pseudozufalls-Choppersignale einen digitalen (statt analogen) Delta-Sigma-Modulator 2 erster Ordnung. Sie weist keinen Eingang auf, der in der Tat ein Nullwerteingang ist (d.h. da die Eingabe Null ist, ist der normalerweise in einem Delta-Sigma-Modulator zum Addieren der Eingabe zur Ausgabe des Verzögerungselements 14 vorhandene digitale Addierer unnötig und daher weggelassen.) Der digitale Delta-Sigma-Modulator 2 erster Ordnung enthält zwei digitale 2-Bit-Verzögerungselemente 14 und 15 (von denen jedes von einem Paar herkömmliche Flipflops gebildet sein kann, die mit der F_S-Abtastrate des Delta-Sigma-Modulators 29 getaktet werden), die in einer Fehlerrückkopplungsschaltung geschaltet sind. Die Fehlerrückkopplungsschaltung enthält einen digitalen 2-Bit-Addierer 16 mit einem 2-Bit-(+)-Eingang, der mit einem 2-Bit-Bus 18 verbunden ist. Der Addierer 16 enthält auch einen (–)-Eingang, dessen MSB mit einem Leiter 17 verbunden ist, und einen 2-Bit-Ausgang 16A, der mit dem Eingang des ersten digitalen Verzögerungselements 15 verbunden ist. Der Ausgang des ersten digitalen Verzögerungselements 15 ist mit dem Eingang des zweiten digitalen Verzögerungselements 14 verbunden, dessen Ausgang mit dem 2-Bit-Bus 18 verbunden ist. Der Ausgang des Verzögerungselements 14 liefert ein verzögertes serielles digitales Signal auf dem 2-Bit-Bus 18, das an die 2 Bits eines ersten Eingangs eines digitalen 2-Bit-Addierers 12 angelegt wird. Ein LSB-Bit des zweiten Eingangs des digitalen Addierers 12 ist mit einem 1-Bit-Ausgang des Pseudozufalls-Sequenzgenerators 11 verbunden.
Der Pseudozufalls-Sequenzgenerator 11, der einen konventionellen Entwurf wie z.B. ein 1-Bit-Maximum-Sequenzgenerator aufweisen kann, der in dem Text "Shift Register Sequences" von S. Goloumb, Aegan Park Press, Laguna Hills, Calif. 1982, beschrieben ist, oder der in Block 12 des oben erwähnten '202-Patents gezeigte, erzeugt ein serielles 1-Bit-Pseudozufallssignal auf dem Leiter 11A, der mit einem zweiten Eingang des digitalen Addierers 12 verbunden ist.
In der Tat dient das 1-Bit-Pseudozufallssignal auf dem Leiter 11A als Pseudozufalls-Zittersignal, das in den digitalen Delta-Sigma-Modulator 2 eingespeist wird. Der digitale Addierer 12 erzeugt auf einem Leiter 19 ein 1-Bit-Signal, das das MSB der Ausgabe des 2-Bit-Addierers 12 und daher gleich der Summe des digitalen 1-Bit-Signals auf dem Leiter 11A und der 2-Bit-Fehlerrückkopplungsdaten auf dem 2-Bit-Bus 18 ist. An sich dient das MSB-Ausgangssignal auf dem Leiter 19 tatsächlich als ein digitaler 1-Bit-Quantisierer. Diese 1-Bit-Quantisiererfunktion ist durch Block 13 in 2A veranschaulicht, obgleich in der tatsächlichen Ausführung von 2A der Leiter 19 direkt mit dem Leiter 17 verbunden ist. Das 1-Bit-Quantisierersignal auf dem Leiter 17 bildet ein frequenzgeformtes Pseudozufalls-Taktsignal ϕ_CH auf dem Leiter 17.
Der Leiter 17 legt ϕ_CH an den (–)-Eingang des digitalen 2-Bit-Addierers 16 an, um die Rückkopplung zu liefern, die notwendig ist, um die darauf bezogene Frequenzformgebung durchzuführen. Der Leiter 17 ist auch mit dem Eingang einer herkömmlichen logischen Schaltung 41 verbunden, die zwei Choppertaktsignale ϕ_CHA und ϕ_CHB erzeugt, wobei ϕ_CHA mit ϕ_CH identisch und ϕ_CHB gegen ϕ_CHA phasenverschoben ist und mit ihm nicht überlappt. Die 2-Bit-Rückkopplungsstruktur im digitalen Delta-Sigma-Modulator 2, der in 2A gezeigt ist, wurde verwendet, weil sie die durch A angegebene Formgebung bei niedriger Frequenz und durch B angegebene Formgebung bei hoher Frequenz im in 3C dargestellten Frequenzspektrum ϕ_CH sehr effektiv erzeugt. Eine 1-Bit-Rückkopplungstruktur oder eine N-Bit-Rückkopplungsstruktur, wobei N größer als 2 ist, könnte jedoch auch verwendet werden.
Unter Bezugnahme auf das in 3C dargestellte Spektrum der Choppertaktfrequenz dämpft der frequenzformende Pseudozufalls-Choppertaktgenerator 1 den DC-Offset und das Rauschen bei niedriger Frequenz im Bereich niedrigerer Frequenzen, der durch A angegeben ist, so dass diese niederfrequenten Rauschkomponenten reduziert werden. Im Hochfrequenzbereich B wird die Kopplung hochfrequenter Töne bei F_S/2 minimiert, wo die größten hochfrequenten Töne beobachtet werden (wobei F_S die Abtastfrequenz des Delta-Sigma-Modulators 29 ist).
Ein digitaler 1-Bit-Delta-Sigma-Modulator 2 arbeitet dahingehend, eine Rückkopplungsverzögerung zu liefern, in der die beiden 2-Bit-Verzögerungselemente 15 und 14 die Differenz zwischen der 1-Bit-Ausgabe 17 des digitalen Quantisierers 13 und dem 2-Bit-Wort auf dem digitalen 2-Bit-Bus 18 verzögern. Dieses verzögerte 2-Bit-Wort wird zu der 1-Bit-Pseudozufallssequenz addiert, die durch den Pseudozufalls-Sequenzgenerator 11 auf dem Leiter 11A erzeugt wird. Das MSB des 2-Bit-Wortes, das durch den Addierer 12 erzeugt wird, repräsentiert das algebraische Vorzeichen dieses 2-Bit-Wortes. Die "1" Bits der Pseudozufallssequenz auf dem Leiter 11A addieren einen LSB-Wert zum verzögerten 2-Bit-Wort auf dem Leiter 18, um eine Hälfte des quantisierenden Pegels zu repräsentieren.
Die oben beschriebene Struktur eines digitalen Modulators erster Ordnung mit einer Fehlerrückkopplung wie in 2 gezeigt liefert in der Schleifenrückkopplungsschaltung zwei Verzögerungen statt einer. Das Vorsehen der beiden Verzögerungen in der Rückkopplung hat zur Folge, dass die Ausgabe des Delta-Sigma-Modulators nicht nur bei DC, sondern auch bei F_S/2 eine Dämpfung aufweist. Dies ergibt den digitalen Delta-Sigma-Modulator 2 mit dem in 3C gezeigten gewünschten frequenzgeformten Spektrum. Vielleicht kann man dies verstehen, indem man besonders erwähnt, dass das durch den Pseudozufalls-Sequenzgenerator 11 auf dem Leiter 11A erzeugte Sequenzsignal das in 3A dargestellte Frequenzspektrum aufweist. Indem man den digitalen Delta-Sigma-Modulator 2 mit nur einer Verzögerung verwendet, d.h. wobei das Verzögerungselement 14 weggelassen und der Ausgang des Verzögerungselements 15 direkt mit dem 2-Bit-Bus 18 verbunden ist, hat das Frequenzspektrum von ϕ_CH eine Spitze bei F_S/2, wie in 3B dargestellt ist. Der Pseudozufalls-Sequenzgenerator 11 wird bei F_S getaktet. Das Addieren des zweiten Verzögerungselements 14, wie in 2A gezeigt ist, hat den Effekt, dass die Frequenzskala halbiert wird, um das in 3C gezeigte Frequenzspektrum zu erzeugen, mit einer Spitze bei F_S/4 statt F_S/2, wie der Fachmann für digitale Signalverarbeitung erkennt.
Das in 3B dargestellte Frequenzspektrum wird in einigen Fällen dafür völlig ausreichend sein, um ein frequenzgeformtes Pseudozufalls-Taktsignal zu liefern, selbst wenn es keine Rauschdämpfung bei F_S/2 gibt. Dies verhält sich so, weil das Verteilen der Taktsignalenergie, was sich durch Zerhacken bzw. Chopper-Verarbeitung bei einer Pseudozufallsfrequenz statt bei einer festen Frequenz ergibt, die Taktsignalenergie bei der festen Frequenz stark reduziert. Falls die parasitäre Kopplung, die die oben erwähnte Intermodulation liefert, halbwegs gering ist, reicht es dann aus, ein einziges Verzögerungselement in der Rückkopplungsschleife zu verwenden. Folglich würde eine merkliche, aber weniger effektive Verteilung der Ausgangssignalenergie von ϕ_CH (und daher ϕ_CHA und ϕ_CHB) unter Verwendung nur eines einzigen Verzögerungselements statt der Verwendung der beiden Verzögerungselemente 14 und 15 erreicht werden.
Man beachte, dass für eine Digital-Analog-Umwandlung der nicht übliche digitale 1-Bit-Delta-Sigma-Modulator in 2 ohne Einspeisung mit einer internen 2-Bit-Rückkopplung nicht praktisch wäre, selbst wenn er modifiziert wäre, um eine Einspeisung zu akzeptieren.
Die obige Schaltungsanordnung formt somit das Frequenzspektrum des auf dem Leiter 17 erzeugten Pseudozufalls-Choppertakts ϕ_CH, um das Spektrum für die in der graphischen Darstellung von 3C gezeigte Choppertaktenergie zu liefern, wobei somit die Empfindlichkeit gegen Intermodulation bei jedem beliebigen DC-Eingangspegel für einen analogen Modulator mit Chopperstabilisierung reduziert wird.
Man sollte jedoch erkennen, dass, falls "eine reine" oder "nicht geformte" Pseudozufalls-Choppperverarbeitung genutzt würde, sie die DC-Einspeisungsfehlerenergie und DC-Offset-Energie über das Basisband "verteilen" würde. Ein solch erhöhtes Basisbandrauschen kann oft nicht toleriert werden. Gemäß der vorliegenden Erfindung reduziert jedoch die Dämpfung bei und nahe DC, was einen Bereich A im Spektrum (3) eines frequenzformenden Pseudozufalls-Choppertaktgenerators 1 erzeugt, das erhöhte Basisbandrauschen, das sich aus einer reinen (d.h. "nicht geformten") Pseudozufalls-Chopperverarbeitung ergeben würde. Daher wird der Großteil des DC und Offset-Fehlers zu höheren Frequenzen "verformt", die dann durch einen folgenden Filter entfernt werden, so dass das reduzierende Basisband verhältnismäßig rauschfrei ist. Das Vorsehen der Dämpfung im Bereich B (2C) im Spektrum des frequenzformenden Pseudozufalls-Taktgenerators 1 reduziert auch die Empfindlichkeit des Delta-Sigma-Modulators 30 gegenüber Intermodulation bei und nahe der Frequenz der F_S/2.
Das pseudozufällige Verteilen des Trägersignals über das gesamte Spektrum verhindert somit eine Konzentration von zu viel Energie in einem bestimmten Band. In Kombination mit dem "Frequenzformen", das durch den digitalen 2-Bit-Delta-Sigma-Modulator durchgeführt wird, reduziert dies die Empfindlichkeit des Delta-Sigma-Modulators 30 gegenüber die oben erwähnte Intermodulation. Die Verwendung der frequenzformenden Pseudozufalls-Choppertakte ϕ_CHA und ϕ_CHB, die gemäß der vorliegenden Erfindung erzeugt werden, verbessert die Umwandlungsgenauigkeit des Delta-Sigma-ADC 30 von 1 sehr, weil die schädlichen Effekte einer Intermodulation zwischen den frequenzgeformten Pseudozufalls-Choppertakten und der Ausgabe 40 des Delta-Sigma-Modulators durch das oben erwähnte "Verteilen" der Ausgangssignalenergie des Choppertaktes über das gesamte Frequenzspektrum stark reduziert werden. Folglich ist der Delta-Sigma-Modulator 30 von 1 weniger empfindlich gegenüber Intermodulation bei DC- und niederfrequenten Eingangspegeln.
Obgleich die Erfindung mit Verweis auf mehrere bestimmte Ausführungsformen davon beschrieben wurde, erkennt der Fachmann, dass verschiedene Modifikationen an den beschriebenen Ausführungsformen der Erfindung vorgenommen werden können, wie sie durch die Ansprüche definiert ist.
Zum Beispiel könnte anstelle der in 2A gezeigten Fehlerrückkopplungsarchitektur ein modifizierter digitaler Delta-Sigma-Modulator mit einer auf einen Integrator gestützten Architektur verwendet werden, wie in 2B gezeigt ist. In 2B enthält ein digitaler Delta-Sigma-Modulator 2A erster Ordnung ein erstes Verzögerungselement 23 und ein zweites Verzögerungselement 22. Der Eingang des Verzögerungselements 23 ist mit dem Ausgang eines digitalen 2-Bit-Addierers 24 verbunden. Der Ausgang des Verzögerungselements 23 ist mit dem Eingang des Verzögerungselements 22 verbunden, dessen Ausgang durch einen 2-Bit-Bus 25 mit einem ersten Eingang eines digitalen 2-Bit-Addierers 21 verbunden ist. Wie in 2A wird die Ausgabesequenz 11A, die durch den Pseudozufalls-Sequenzgenerator 11 erzeugt wird, in 2B auf das LSB eines zweiten Eingangs des digitalen Addierers 21. angewendet. Die MSB-Ausgabe des digitalen Addierers 21 dient als Quantisierer genau wie in 2A, wobei ϕ_CH auf dem Leiter 17 erzeugt wird, das zum MSB eines ersten Eingangs eines digitalen 2-Bit-Addierers 24 rückgekoppelt wird. Der Ausgang des 2-Bit-Addierers 24 ist mit dem Eingang des Verzögerungselements 23 verbunden. Das digitale 2-Bit-Signal auf dem Bus 25 wird in einen zweiten Eingang des 2-Bit-Addierers 24 rückgekoppelt. Der digitale Delta-Sigma-Modulator 2A könnte ein Delta-Sigma-Modulator niedrigerer oder höherer Ordnung sein, indem jeweils weniger oder mehr Integratoren in der Architektur von 2B vorgesehen werden. Die Bauformen des digitalen Delta-Sigma-Modulators beider 2A und 2B liefern beide eine 1-Bit-Ausgabe und verwenden beide ein Zittersignal als LSB-Einspeisung, um das Ausgangsspektrum zu glätten, haben keinen Eingang (d.h. implizit einen Nulleingang) und können von jeder beliebigen Ordnung sein, die dafür geeignet ist, das gewünschte Verteilen der Choppertaktenergie und einen niedrigen Pegel der Choppertaktenergie bei und nahe DC zu erreichen. Wie es bei der Schaltung von 2A der Fall ist, ergibt ein Eliminieren eines der Verzögerungselemente 22 oder 23 in 2B das Frequenzspektrum von 3B statt 3C.
Die oben in Verbindung mit einem Delta-Sigma-Modulator mit geschalteten Kondensatoren beschriebenen Techniken zur Chopperstabilisierung sind auch anwendbar auf einen "zeitkontinuierlichen" Delta-Sigma-Modulator. Der Ausdruck "zeitkontinuierlich" verweist auf eine Schaltung wie z.B. einen Delta-Sigma-Modulator, der anstelle von Netzwerken aus geschalteten Kondensatoren Widerstände oder Stromquellen nutzt. Die durch einen Integrator in einem "zeitkontinuierliche" Delta-Sigma-Modulator integrierte Ladung wird statt in diskreten Größen wie in einem Delta-Sigma-Modulator mit geschalteten Kondensatoren kontinuierlich integriert; daher der Ausdruck "zeitkontinuierlich". Die hierin beschriebene frequenzgeformte Pseudozufalls-Chopperverarbeitung ist auch anwendbar auf Chopperschalter, die sich innerhalb statt außerhalb eines Operationsverstärkers befinden und mit den Eingängen oder Ausgängen des Operationsverstärkers darin gekoppelt sind.

Claims

Verfahren zum Reduzieren der Empfindlichkeit einer integrierten Schaltung eines Chopperverstärkers gegen Intermodulation darin, aufweisend: (a) Anlegen eines Pseudozufalls-Sequenzsignals an einen ersten Eingang eines ersten Addierers (12; 21); (b) Anlegen eines Fehlerrückkopplungssignals an einen zweiten Eingang des ersten Addierers (12; 21) und einen ersten Eingang eines zweiten Addierers (16; 24); (c) Erzeugen eines Quantisierungssignals (ϕ_CH) als Antwort auf den ersten Addierer (12; 21) und Verwenden des Quantisierungssignals (ϕ_CH) für ein MSB einer zweiten Eingabe des zweiten Addierers (16; 24); (d) Erzeugen eines Fehlersignals, das die Differenz zwischen dem Quantisierungssignals (ϕ_CH) und dem Fehlerrückkopplungssignal repräsentiert, mit Hilfe des zweiten Addierers (16; 24); (e) Verzögern des Fehlersignals um einen vorbestimmten Betrag, um das Fehlerrückkopplungssignal zu erzeugen, wobei die Energie des Quantisierungssignals (ϕ_CH) überein breites Frequenzspektrum zwischen Gleichstrom und einer Chopperfrequenz gespreizt wird; und (f) Erzeugen eines Paars phasenverschobener nicht überlappender Choppersignale (ϕ_CHA, ϕ_CHB) aus dem Quantisierungssignal (ϕ_CH) und Anlegen der Choppersignale (ϕ_CHA, ϕ_CHB) an entsprechende Chopperschalter des Chopperverstärkers.
Verfahren nach Anspruch 1, worin das Quantisierungssignal (ϕ_CH) ein 1-Bit-Signal ist, das für das MSB der zweiten Eingabe des zweiten Addierers (16; 24) verwendet wird.
Verfahren nach Anspruch 2, worin das Pseudozufalls-Sequenzsignal ein 1-Bit-Pseudozufalls-Sequenzsignal ist.
Verfahren nach Anspruch 3, einschließlich eines zweimaligen Verzögerns des Fehlersignals um den vorbestimmten Betrag, um eine erhöhte Dämpfung nahe Gleichstrom und nahe der Frequenz F_S/2 zu erzielen.
Frequenzformende Generatorschaltung (1) für Pseudozufalls-Taktsignale mit einem Pseudozufalls-Sequenzgenerator (11) und einem digitalen Delta-Sigma-Modulator (2; 2A), wobei der digitale Delta-Sigma-Modulator (2; 2A) enthält: eine Rückkopplungsverzögerungsschaltung (14, 15; 22, 23), einen ersten digitalen Addierer (12; 21), der als Eingaben ein vom Pseudozufalls-Sequenzgenerator (11) erzeugtes Pseudozufalls-Sequenzsignal und ein von der Rückkopplungsverzögerungsschaltung (14, 15; 22, 23) erzeugtes Fehlerrückkopplungssignal empfängt, einen 1-Bit-Quantisierer (12, 13; 21), der ein frequenzgeformtes Pseudozufalls-Taktsignal (ϕ_CH) als Antwort auf das Pseudozufalls-Sequenzsignal (11A) und das Fehlerrückkopplungssignal erzeugt, und einen zweiten digitalen Addierer (16; 24), der als eine Eingabe in die Rückkopplungsschaltung (14, 15; 22, 23) ein digitales Fehlersignal als Antwort auf das frequenzgeformte Pseudozufalls-Taktsignal (ϕ_CH) und das Fehlerrückkopplungssignal erzeugt.
Frequenzformende Generatorschaltung (1) für Pseudozufalls-Taktsignale nach Anspruch 5, worin der digitale Delta-Sigma-Modulator (2; 2A) ein digitaler 1-Bit-Delta-Sigma-Modulator ist.
Frequenzformende Generatorschaltung (1) für Pseudozufalls-Taktsignale nach Anspruch 6, worin der erste und zweite digitale Addierer (12, 16; 21, 24) 2-Bit-Addierer sind und der erste digitale Addierer (12; 21) einen ersten LSB-Eingang aufweist, der vom Pseudozufalls-Sequenzgenerator (11) eine 1-Bit-Ausgabesequenz empfängt.
Frequenzformende Generatorschaltung (1) für Pseudozufalls-Taktsignale nach Anspruch 7, worin der zweite Addierer (16; 24) das Fehlersignal als ein 2-Bit-Signal erzeugt und die Rückkopplungsverzögerungsschaltung (14, 15; 22, 23) das Fehlerrückkopplungssignal als ein 2-Bit-Signal erzeugt.
Frequenzformende Generatorschaltung (1) für Pseudozufalls-Taktsignale nach Anspruch 8, worin die Rückkopplungsverzögerungsschaltung (14, 15; 22, 23) zumindest eine 2-Bit-Verzögerungsschaltung einschließt.
Frequenzformende Generatorschaltung (1) für Pseudozufalls-Taktsignale nach Anspruch 9, worin die Rückkopplungsverzögerungsschaltung (14, 15; 22, 23) eine erste und zweite sequentiell gekoppelte 2-Bit-Verzögerungsschaltung (14, 15; 22, 23) einschließt.
Frequenzformende Generatorschaltung (1) für Pseudozufalls-Taktsignale nach Anspruch 7, worin der 1-Bit-Quantisierer (12, 13; 21) ein MSB-Bit der Ausgabe des ersten Addierers (12; 21) enthält.
Verwendung einer frequenzformenden Generatorschaltung (1) für Pseudozufalls-Taktsignale nach einem der Ansprüche 5–11 in einem Verstärker, einschließlich mehrerer Chopperstabilisierungs-Eingangsschalter, die einen Eingangsport mit einem Eingang des Verstärkers koppeln, und mehrerer Chopperstabilisierungs-Ausgangsschalter, die einen Ausgang des Verstärkers mit einem Ausgangsport koppeln, wobei der Verstärker eine logische Schaltung (41) enthält, die als Antwort auf das Pseudozufalls-Taktsignal (ϕ_CH) komplementäre nicht überlappende Choppertaktsignale (ϕ_CHA, ϕ_CHB) erzeugt, die angelegt werden, um verschiedene Schalter der Chopperstabilisierungs-Eingangsschalter und Chopperstabilisierungs-Ausgangsschalter zu steuern.
Verwendung nach Anspruch 12, worin das frequenzgeformte Pseudozufalls-Taktsignal (ϕ_CH) ein für das MSB der zweiten Eingabe des zweiten Addierers (16; 24) verwendetes 1-Bit-Quantisierungssignal ist.
Verwendung nach Anspruch 13, worin das Pseudozufalls-Sequenzsignal ein 1-Bit-Pseudozufalls-Sequenzsignal ist.
Verwendung nach Anspruch 14, worin die Rückkopplungsverzögerungsschaltung (14, 15; 22, 23) das Fehlersignal zweimal um einen vorbestimmten Betrag verzögert, um eine erhöhte Dämpfung nahe Gleichstrom und nahe einer Chopperfrequenz zu erzielen.
Verwendung einer frequenzformenden Generatorschaltung (1) für Pseudozufalls-Taktsignale nach einem der Ansprüche 5–11 in einem Delta-Sigma-Modulator mit einem Integrator, einem Komparator (35), einer Abtastschaltung (31) mit geschaltetem Kondensatoreingang, mehreren Chopperstabilisierungs-Eingangsschaltern, die die Abtastschaltung (31) mit geschaltetem Kondensatoreingang mit einem Eingang des Integrators koppeln, mehreren Chopperstabilisierungs-Ausgangsschaltern, die einen Ausgang des Integrators mit einem Eingang des Komparators (35) koppeln, und einer Logikschaltung (41), die als Antwort auf das frequenzgeformte Pseudozufalls-Taktsignal (ϕ_CH) komplementäre nicht überlappende Choppertaktsignal (ϕ_CHA, ϕ_CHB) erzeugen, die angelegt werden, um verschiedene Schalter der Chopperstabilisierungs-Eingangsschalter und Chopperstabilisierungs-Ausgangsschalter zu steuern.
Verwendung nach Anspruch 16, worin das frequenzgeformte Pseudozufalls-Taktsignal (ϕ_CH) ein 1-Bit-Quantisierungssignal bildet, das für das MSB der zweiten Eingabe des zweiten Addierers (16; 24) verwendet wird.
Verwendung nach Anspruch 17, worin das Pseudozufalls-Sequenzsignal ein 1-Bit-Pseudozufalls-Sequenzsignal ist.
Verwendung nach Anspruch 18, worin die Rückkopplungsverzögerungsschaltung (14, 15; 22, 23) das Fehlersignal zweimal um einen vorbestimmten Betrag verzögert, um eine erhöhte Dämpfung nahe Gleichstrom und nahe einer Chopperfrequenz zu erzielen.