DE4235005A1

DE4235005A1 - Mikroprozessor

Info

Publication number: DE4235005A1
Application number: DE4235005A
Authority: DE
Inventors: James W Conary; Robert R Beutler
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1991-10-17
Filing date: 1992-10-16
Publication date: 1993-04-22
Anticipated expiration: 2012-10-17
Also published as: ITMI922317A1; FR2682785B1; DE4235005C2; GB9218302D0; GB2260631B; CN1071525A; US5537581A; ITMI922317A0; US5634117A; KR930008647A; US5481731A; US5630146A; FR2682785A1; CN1130646C; IT1255851B; GB2260631A; KR100265218B1; JPH05233275A; US5884068A

Description

Die Erfindung befaßt sich mit der Erhöhung der Mikroprozes sorgeschwindigkeit in einem Digitalrechner und betrifft insbe sondere einen Mikroprozessor, dessen Kern wahlweise bei einem Mehrfachen der Frequenz des Eingabetaktes zum Adreß/Daten-Bus arbeiten kann.

Üblicherweise enthält ein Computersystem einen Mikroprozes sor, einen Bus und andere Peripheriegeräte. Der Mikroprozessor führt logische Operationen an den Daten in dem Computersystem aus. Der Bus wird von dem Mikroprozessor und den Peripheriege räten zum Übertragen von Daten, Adressen und Steuersignalen be nutzt. Die Peripheriegeräte sind Speichergeräte, Ein/Ausgabe(I/O)-Geräte usw.. Im allgemeinen arbeitet das ge samte Computersystem auf der gleichen Frequenz (d. h. es ist vom Zyklustyp).

Der Mikroprozessor hat eine Kerneinheit zur Verarbeitung der Daten. Der Kern besteht aus der zentralen Verarbeitungsein heit (CPU), dem Cache-Speicher usw.. Der Mikroprozessor kommu niziert mit dem Bus mit Hilfe einer Bus-Steuereinrichtung. Da sämtliche Operationen des Computersystems bei der gleichen Fre quenz auftreten, werden die logischen Operationen des Kerns bei der gleichen Frequenz, wie die Übertragung von Daten, Adressen und Steuersignalen über den Computersystembus ausgeführt. Die Bus-Steuereinrichtung sorgt für diese Zeitgabe durch Erzeugen der Steuersignale für den Bus.

Einige durch die Kerneinheit ausgeführte logische Operatio nen, wie beispielsweise arithmetische Operationen, erfordern zu ihrer Beendigung mehrere Zyklen. Während der Beendigung dieser Mehrzyklus-Operationen bleibt der Bus leer. Die Erfindung ge stattet der Kerneinheit, bei einer höheren Geschwindigkeit als der Bus zu arbeiten. Dabei wird der Bus zum häufigeren Übertra gen von Daten benutzt. Folglich werden die Leerzustände des Busses minimiert, und die Operationen können schneller ausge führt werden.

Wird der Mikroprozessor derart verändert, daß er bei einer höheren Geschwindigkeit arbeitet, ist es vorteilhaft, die Ände rung in einer solchen Weise vorzunehmen, daß die Änderungen des restlichen Computersystems minimal bleiben. Auf diese Weise braucht der neue Mikroprozessor ohne Änderungen irgendwelcher anderer System-Hardware (ohne ein vollständiges Neuentwerfen der Leiterplatte) nur in das Computersystem eingefügt zu wer den. Außerdem ist es vorteilhaft, die Hardware-Veränderungen auf einem Minimum zu halten, um die bereits existierenden Com puteranwendungen bei einer Computersystem-Verbesserung ohne die Notwendigkeit eines Erwerbs neuer Systemkomponenten benutzen zu können, wobei ein gewaltiger Aufwand vermieden wird.

Um diese Anforderungen leichter zu erfüllen, liefert die Erfindung einen Mikroprozessor, welcher sowohl bei der Busge schwindigkeit als auch bei einer höheren Geschwindigkeit be trieben werden kann. Die Erfindung gestattet es, daß die zeit lichen Spezifikationen des Busses in beiden Moden gleichbleiben können. Auf diese Weise werden Veränderungen des gesamten Com putersystems minimiert.

Ein Vorteil der Erfindung gegenüber dem Stand der Technik ist, daß sie eine Modifizierung des Mikroprozessordesigns bei nur einer geringen Anzahl von Designänderungen gestattet, um dem Kern zu ermöglichen, bei dem Mehrfachen der Busfrequenz zu arbeiten. Dies reduziert drastisch die Designzeit. Darüber hinaus kann mit Hilfe dieser Technik der größte Teil der Bus- Steuerlogik (etwa 99%) unter Annahme des alleinigen Betriebs bei der Busgeschwindigkeit konzipiert werden. Diese Lösung ge stattet zusätzlich das Hinzufügen einer Auswahllogik in Form eines einzelnen Bondanschlusses, um zwischen der schnellen und der langsamen Arbeitsweise zu wählen. Dieses Einzelchipkonzept kann folglich benutzt werden, um über die Verwendung eines Drahtbondprogrammierens des logischen Auswahlanschlusses die Erfordernisse einer Anzahl von Mikroprozessorarten zu erfüllen.

Es wird ein Mikroprozessor beschrieben, der entweder bei der Geschwindigkeit des Busses oder bei einer höheren Geschwin digkeit arbeitet. Der Mikroprozessor enthält einen Taktgenera tor, der sowohl die Kern-Taktsignale zum Takten des Betriebs des Mikroprozessorkerns als auch die Bus-Taktsignale zum Takten der Datenübertragung über den Computerbus erzeugt. Mit dem Taktgenerator ist ein Umschalter gekoppelt, um den Mikroprozes sor aus dem normalen Modus in den schnellen Modus und zurück schalten zu können. Im normalen Modus arbeitet der Mikroprozes sor bei der gleichen Frequenz wie der Bus. Im schnellen Modus arbeitet der Mikroprozessor bei einer Geschwindigkeit, welche einem Mehrfachen der Busfrequenz entspricht. Bei einem bevor zugten Ausführungsbeispiel arbeitet der Mikroprozessor im schnellen Modus bei der doppelten Frequenz.

Der Mikroprozessor enthält eine Kerneinheit, welche die Operationen und Manipulationen an den Daten für das Computersy stem ausführt, und eine Bus-Steuereinrichtung, welche in Ant wort auf die Bus-Taktsignale die Daten auf den Bus treibt.

Bei dem bevorzugten Ausführungsbeispiel ist der Taktgenera tor eine Vierfach-PLL-Anordnung. Diese PLL-Anordnung verwendet eine Schaltung zur Impulsunterdrückung, um während des schnel len Modus jedes zweite Taktsignal zu maskieren. Dies bewirkt ein Erzeugen eines Bus-Taktsignals bei der halben Frequenz des Kern-Taktsignals. Beim bevorzugten Ausführungsbeispiel ist die Schaltung zur Impulsunterdrückung ein UND-Gatter in Verbindung mit einer Frequenzhalbierschaltung.

Die Erfindung enthält außerdem einen Fernhaltesignalgenera tor zum Ezeugen eines Fernhaltesignals in der Bus-Steuerein richtung. Wenn ein Signal im schnellen Modus maskiert worden ist, hindert das Fernhaltesignal die Bus-Steuereinrichtung an der Ausführung ihrer regulären Zyklusübertragung, welche wäh rend des normalen Modus auftritt.

Im folgenden wird die Erfindung anhand eines in der Zeich nung dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigt

Fig. 1 eine Darstellung der Architektur des Computersy stems;

Fig. 2 eine Blockdarstellung des Mikroprozessors des Aus führungsbeispiels;

Fig. 3 ein Schaltbild des Taktgenerators des Ausführungs beispiels; und

Fig. 4 eine Darstellung der von dem Taktgenerator erzeugten Zeitgabesignale.

Es wird ein Mikroprozessor beschrieben, der wahlweise bei der gleichen Frequenz oder einer höheren Frequenz als der Adreß/Daten-Bus arbeitet. In der folgenden Beschreibung werden zahlreiche spezielle Details angegeben, wie beispielsweise spe zielle Nummern bzw. Zahlen von Signalen und Gates, um ein bes seres Verständnis für die Erfindung zu erreichen. Für den Fach mann ist es jedoch klar, daß die Erfindung auch ohne diese spe ziellen Details ausgeführt werden kann. An anderen Stellen wer den bekannte Computeroperationen und -komponenten nicht im De tail beschrieben, um das Verständnis der Beschreibung nicht un nötig zu erschweren.

Überblick über das erfindungsgemäße Computersystem

Fig. 1 zeigt einen Überblick über ein erfindungsgemäßes Computersystem in Form einer Blockdarstellung. Fig. 1 ist für eine Gesamtbeschreibung des erfindungsgemäßen Computersystems zweckmäßig; es ist jedoch klar, daß eine Anzahl von Details des Systems nicht gezeigt sind. Soweit dies für die Offenbarung der Erfindung notwendig ist, werden weitere Details in Verbindung mit den anderen Figuren angegeben.

Ein beim bevorzugten Ausführungsbeispiel der Erfindung ver wendbares Computersystem enthält, wie in Fig. 1 dargestellt, im allgemeinen ein Bus- oder anderes Kommunikationsmittel 101 zum Informationsaustausch, ein mit dem Bus 101 gekoppeltes Verar beitungsmittel 102 zur Informationsverarbeitung, einen mit dem Bus 101 gekoppelten RAM oder einen anderen dynamischen Speicher 104 (allgemein als Hauptspeicher bezeichnet) zum Speichern von Informationen und Befehlen für das Verarbeitungsmittel 102, einen mit dem Bus 101 gekoppelten ROM oder einen anderen stati schen Speicher 106 zum Speichern statischer Informationen und Befehle für das Verarbeitungsmittel 102, ein mit dem Bus 101 gekoppeltes Datenspeichergerät 107, wie beispielsweise eine Ma gnetplatte und ein Plattenlaufwerk, zum Speichern von Informa tionen und Befehlen, ein mit dem Bus 101 gekoppeltes Anzeigege rät 121, wie beispielsweise eine Kathodenstrahlröhre, eine Flüssigkristallanzeige usw., zum Anzeigen von Imformationen für den Computerbenutzer, ein mit dem Bus 101 gekoppeltes alphanu merisches Eingabegerät 122 mit alphanumerischen und anderen Ta sten zum Informationsaustausch und zur Befehlsauswahl für den Prozessor 102 und zur Steuerung der Cursorbewegung. Schließlich enthält das System ein Hardcopy-Gerät 123, wie beispielsweise einen Plotter oder einen Postscript-Drucker, das bzw. der eine sichtbare Darstellung von Computerabbildungen zur Verfügung stellt. Das Hardcopy-Gerät 123 ist mit dem Prozessor 102, dem Hauptspeicher 104, dem statischen Speicher 106 und dem Massen speichergerät über den Bus 101 gekoppelt.

Selbstverständlich brauchen bestimmte Implementierungen und Anwendungen der Erfindung einige der o.g. Komponenten nicht zu enthalten. Beispielsweise können in bestimmten Implementierun gen eine Tastatur und ein Cursorsteuergerät zur Eingabe von In formationen in das System überflüssig sein. In anderen Imple mentierungen kann es sein, daß ein Anzeigegerät zur Anzeige von Informationen nicht erforderlich ist.

Überblick über den erfindungsgemäßen Mikroprozessor

Fig. 2 zeigt eine Blockdarstellung des Mikroprozessors 200 des bevorzugten Ausführungsbeispiels der Erfindung. Der Prozes sor 200 wird vorzugsweise als integrierte Schaltung mit Hilfe eines MOS-Prozesses hergestellt. Der Prozessor 200 enthält ganz allgemein eine Kerneinheit 210 zur Datenverarbeitung, eine Bus- Steuereinrichtung 220 zur Steuerung der Kommunikation des Pro zessors 200 mit dem Bus des Computersystems (Fig. 1) und einen Taktgenerator 230 zur Schaffung der grundlegenden Zeitgabe und der internen Arbeitsfrequenz des Prozessors 200.

Bei dem beschriebenen Ausführungsbeispiel arbeitet die Kerneinheit 210 selektiv bei der einfachen oder der doppelten Geschwindigkeit des Busses in dem Computersystem. Die Kernein heit 210 weist Register 211 zum Halten und Speichern von Daten werten, einen Befehlsdecoder 212 zum Interpretieren der aufein anderfolgenden Befehle (geholt aus dem Speicher), um die durch die Kerneinheit 210 auszuführende Operation zu bestimmen, und eine arithmetisch-logische Einheit (ALU) 213 zum Ausführen der befehlsgemäßen Operationen, wie beispielsweise Addieren, Kom plementbilden, Vergleichen, Verschieben, Bewegen, etc., an den in den Registern 211 enthaltenen Werten. Ferner weist die Kerneinheit 210 einen Befehlszähler 214 zum Verfolgen des aktu ellen Ortes im ausgeführten Programm auf. Normalerweise wird der Befehlszähler 214 nach jedem Befehl inkrementiert. Jedoch kann er einen neuen Wert nach einem Sprung- oder Verzweigungs befehl erhalten. Ein Stapelzeiger 215 und Flags 216 (Übertrag, Null, Vorzeichen) enthalten Statusinformationen, welche bei be dingten Verzweigungen getestet werden. Ein Cache-Speicher 217 hält jüngst aus dem Speicher herangeholte Werte für einen schnelleren Zugriff. Die Spezifika der Arbeitsweise dieser Ein zelelemente sind allgemein bekannt.

Der Taktgenerator 230 erzeugt die Taktsignale für den Be trieb des Prozessors 200 und den Bus des Computersystems. Ge trennte Taktsignalgeneratoren sowohl für das Kern-Taktsignal als auch das Bus-Taktsignal können verwendet werden. Im be schriebenen Ausführungsbeispiel erzeugt der Taktgenerator 230 wahlweise Taktsignale bei der einfachen oder der doppelten Fre quenz des Busses. Jedoch kann die Lehre der Erfindung benutzt werden, um Kern-Taktsignale bei anderen Vielfachen des Bus- Taktsignals zu erzeugen.

Die Kern-Taktsignale takten die durch die Kerneinheit 210 und die Bus-Steuereinrichtung 220 ausgeführten Operationen. Im beschriebenen Ausführungsbeispiel sind die erzeugten Kern-Takt signale Phase 1, PH1, und Phase 2, PH2. Die Bus-Taktsignale synchronisieren die auf dem Computersystembus auftretenden Da tenübertragungen. Datenübertragungen treten in zwei Taktphasen auf. Während einer Hinaus-Phase werden die Daten auf den Bus hinausgegeben, wogegen während einer Hinein-Phase die Daten vom Bus an den Prozessor 200 übergeben werden. Im Ausführungsbei spiel sind die der Hinaus- und der Hinein-Phase entsprechenden, durch den Taktgenerator 230 erzeugten Bus-Taktsignale das CLKOUT-Signal bzw. das CLKIN-Signal.

Im bevorzugten Ausführungsbeispiel haben die Zweifach-Kern- Taktsignale eine Frequenz von 66 MHz und die Einfach-Takt-Si gnale eine Frequenz von 33 MHz. Diese Kern-Taktsignale steuern den Betrieb der Kerneinheit 210 (Fig. 2) und der Bus-Steuerein richtung 220 (Fig. 2). Folglich arbeiten während des Zweifach- Modus des beschriebenen Ausführungsbeispiels die Kerneinheit 210 und die Bus-Steuereinrichtung 220 bei 66 MHz. Nur ein ge ringer Teil der Bus-Steuereinrichtung 220 hat Kenntnis davon, daß der Bus bei 33 MHz arbeitet. Während des Einfach-Modus sind die Bus-Taktsignale CLKOUT und CLKIN gleich den Kern-Taktsigna len PHl und PH2 (mit Ausnahme einer geringen Verzögerung). Im bevorzugten Ausführungsbeispiel haben alle Signale 33 MHz. Wäh rend des Zweifach-Modus sind die Bus-Taktsignale CLKOUT und CLKIN 33MHz-Taktsignale mit einem Tastverhältnis von 1: 4, die mit jedem zweiten Kern-Taktsignal PHl bzw. PH2 synchronisiert sind. Da diese synchronisierten Bus-Taktsignale, die in die die Gesamtarbeitsgeschwindigkeit des Busses bestimmende Bus-Steuer einrichtung 220 gehen, auf der halben Frequenz der Kern-Taktsi gnale liegen, arbeitet der Bus auf der halben Frequenz. Im Aus führungsbeispiel der Erfindung empfängt der Taktgenerator 230 ein Eingangstaktsignal CLK und ein Auswahlsignal SELECT. Das Signal CLK ist ein externes Taktsignal des Computersystems. Alle externen Zeitgabeparameter sind in bezug auf die anstei gende Flanke von CLK spezifiziert. Im beschriebenen Ausfüh rungsbeispiel ist CLK ein 33MHz-Signal. Das Signal SELECT zeigt die Frequenz an, auf welcher die Kern-Taktsignale durch den Taktgenerator 230 erzeugt werden sollen. Im Ausführungsbeispiel zeigt SELECT an, daß die durch die Takterzeugungsmittel zu er zeugenden Kern-Taktsignale entweder auf der einfachen oder der doppelten Frequenz der Bus-Taktsignale liegen. Im Ausführungs beispiel wird das Signal SELECT aus einer Bondoption gewonnen. Diese Wählbarkeit gestattet es, daß ein einzelnes Chip mit Hilfe einer Drahtverbindungsprogrammierung des Bondanschlusses für die Auswahllogik die Erfordernisse einer Anzahl von Mikro prozessorarten erfüllt.

Die Bus-Steuereinrichtung 220 steuert die Übertragung von Daten zwischen dem Prozessor 200 und dem Bus des Computersy stems (Fig. 1). Da die ursprüngliche Phase-High-Zeit der Kern- Phasen PH1 und PH2 des Zweifach-Modus von den Bus-Taktsignalen CLKOUT und CLKIN des Einfach-Modus benutzt wird, und die Phasen der Bus-Taktsignale mit dem Beginn und dem Ende der Zweifach- Kern-Taktsignale ausgerichtet sind, gelingt eine Minimierung der Schaltung zum Treiben des Busses auf halber Geschwindig keit.

Wenn die Kerneinheit 210 bei dem Doppelten der Geschwindig keit des Busses arbeitet, sucht die Bus-Steuereinrichtung 220 vom alten Zyklusstart zum alten Zyklusende überzugehen. Um dies zu verhindern, erzeugt die Bus-Steuereinrichtung 220 ein Fern haltesignal. Das Fernhaltesignal definiert die Bus-Zustände der Bus-Steuereinrichtung neu. Die Bus-Taktsignale werden mit Hilfe eines Wartezustands gegenüber dem von dem Beginn des Einfach- Zyklusstarts und dem Ende des Einfach-Zyklusendes verschoben. Dies ermöglicht die gleiche Zeitgabe. Folglich erübrigen sich bei der Erfindung zusätzliche Ausgangstreiber und Eingangspuf fer (Latch-Schaltungen) als Schnittstellen zwischen dem Prozes sor 200 und dem Bus des Computersystems im Zweifach-Modus.

Das Fernhaltesignal wird von dem Fernhalte-Generator 221 erzeugt. Der Fernhalte-Generator 221 erzeugt das Fernhalte signal durch Hinzufügen von zwei Verzögerungsphasen zu dem Si gnal CLKOUT. Dies hindert die Bus-Steuereinrichtung 220 an ei nem vorzeitigen Übergang. Der Fernhalte-Generator wird mit Hilfe des Signals SELECT aktiviert. Ein UND-Gatter empfängt das Signal SELECT und gibt eine logische Null aus, wenn der Prozes sor 200 im Einfach-Modus ist. Diese Ausgabe einer logischen Null sperrt den Fernhalte-Generator 221.

Überblick über den erfindungsgemäßen Taktgenerator

Im beschriebenen Ausführungsbeispiel ist der Taktgenerator ein Phasenregelkreis (PLL) 300, wie er in Fig. 3 gezeigt ist. Der PLL 300 erzeugt sowohl die Kern-Taktsignale PH1 und PH2 als auch die Bus-Taktsignale CLKOUT und CLKIN. Im Ausführungsbei spiel ist der PLL 300 ein Vierfach-Phasenregelkreis, welcher die Kern-Taktsignale bei dem Einfachen oder dem Doppelten der Frequenz der Bus-Taktsignale erzeugt.

Wie in Fig. 3 gezeigt, weist der PLL 300 Eingangspuffer 301a und 301b, einen Frequenz-Phasen-Detektor 302, eine La dungspumpe 303, ein Schleifenfilter 304, einen spannungsgesteu erten Oszillator (VCO) 305, eine Frequenzhalbierschaltung 306, Verzögerungsglieder 307a bis d und 312, ein D-Flip-Flop 308, ein ODER-Gatter 309, UND-Gatter 310a und b und 311, einen In verter 313 und eine PH2/PH1-Schaltung 314 auf.

Die Eingangspuffer 301a und 301b puffern die Signale an ih ren Eingängen und geben die Signale in invertierter Form aus. Der Zweck dieser Puffer ist ein Abgleich der positiven Flanken ihrer Eingangssignale, so daß der Frequenz-Phasen-Detektor 302 die Phasendifferenz zwischen den zwei Signalen bestimmen kann. Der Phasen-Detektor 302 überprüft nur die gepufferten negativen Flanken der Signale. Der Eingang des Eingangspuffers 301a ist mit dem Eingangstakt CLK gekoppelt. Im beschriebenen Ausfüh rungsbeispiel ist CLK ein 33MHz-Eingangssignal des Prozessors aus einer externen Taktquelle. Der Ausgang des Puffers 301a ist mit dem Eingang Ref CLK des Fequenz-Phasen-Detektors 302 gekop pelt. Der Eingang des Eingangspuffers 301b ist mit dem Verzöge rungsglied 312 gekoppelt. Das Eingangssignal stellt das Rück kopplungssignal für die PLL 300 dar. Der Ausgang des Puffers 301b ist mit dem Rückkopplungseingang des Frequenz-Phasen-De tektors 302 gekoppelt.

Der Phasen-Detektor 302 vergleicht die Eingangsfrequenzen der Eingangspuffer 301a und 301b und erzeugt ein Ausgangssi gnal, das ein Maß für die Phasendifferenz zwischen den Signalen ist. Der Phasen-Detektor 302 hat zwei Ausgänge. Der Ausgang ADJUP ist mit einem der Eingänge der Ladungspumpe 303 gekop pelt. Der Ausgang ADJDWN ist mit dem anderen Eingang der La dungspumpe gekoppelt. Die Ausgangssignale ADJUP und ADJDWN wer den erzeugt, wenn die Flanken des Rückkopplungssignals den Flanken des Signals CLK nach- bzw. voreilen.

Die Ladungspumpe 303 ist mit dem Schleifenfilter 304 und dem Eingang VCNTL des VCO 305 gekoppelt. In Abhängigkeit von den ADJUP- oder ADJDWN-Impulsen vom Phasen-Detektor 302 erzeugt die Ladungspumpe 303 einen Lade- bzw. Entladestrom und legt ihn an die kapazitiven Elemente des Schleifenfilters 304 an. Dieser Strom lädt oder entlädt die kapazitiven Elemente im Schleifen filter 304, wobei eine Steuerspannung erzeugt wird. Die Steuer spannung zeigt das Ausmaß der Differenz zwischen den Eingangs frequenzen des Signals CLK und des Rückkopplungssignals an. Die Steuerspannung ist mit dem Eingang VCNTL des VCO 305 gekoppelt.

Der VCO 305 empfängt die Steuerspannung und ein Freigabesi gnal EN und erzeugt VCOUNT. Der VCOUNT-Ausgang des VCO 305 ist mit dem CLK-Eingang der Frequenzhalbierschaltung 306 gekoppelt. Der VCO 305 wird freigegeben, wenn das Computersystem einge schaltet wird. Der freigegebene VCO 305 erzeugt in Abhängigkeit von der Steuerspannung eine Frequenz VCOUNT. Wenn die Frequenz des Signals CLK nicht gleich der Frequenz des rückgekoppelten Signals ist, weicht die durch den VCO 305 erzeugte Frequenz in Richtung der Frequenz des Signals CLK ab.

Die Frequenzhalbierschaltung 306 erzeugt zwei Ausgangssi gnale, PA und PB. Diese Ausgangssignale haben die halbe Fre quenz des Ausgangssignals VCOUNT des VCO 305 und sind nicht überlappende Impulse. Die Ausgänge PA und PB sind mit den Ver zögerungsgliedern 307b bzw. 307d gekoppelt. Im beschriebenen Ausführungsbeispiel enthalten die Verzögerungsglieder 307b und d Inverter. Der Ausgang des Verzögerungsglieds 307b ist mit dem Verzögerungsglied 307a, einem der Eingänge des UND-Gatters 310a, dem Takteingang des D-Flip-Flops 308 und dem Eingang des Inverters 313 gekoppelt. Der Ausgang des Verzögerungsglieds 307b ist mit dem Eingang des Verzögerungsglieds 307c und einem der Eingänge des UND-Gatters 310b gekoppelt.

Die Verzögerungsglieder 307a und c weisen im beschriebenen Ausführungsbeispiel Inverter auf. Der Ausgang des Verzögerungs glieds 307a ist mit dem Eingang EPH2 der PH1/PH2-Schaltung 314 gekoppelt. Der Ausgang des Verzögerungsglieds 307c ist mit dem Eingang EPH1 der PH1/PH2-Schaltung 314 gekoppelt.

Das D-Flip-Flop 308 erzeugt das Ausgangssignal Q in Antwort auf eine Taktung durch das von dem Verzögerungsglied 307b ge pufferte Ausgangssignal PA der Frequenzhalbierschaltung 306. Der Ausgang Q ist mit dem Eingang D des D-Flip-Flops 308 gekop pelt. Der Ausgang des D-Flip-Flops 308 ist mit einem der Ein gänge des ODER-Gatters 309 gekoppelt. Der andere Eingang des ODER-Gatters 309 ist mit dem MODUS-Signal gekoppelt. Im be schriebenen Ausführungsbeispiel zeigt das Signal MODUS an, ob der Taktgenerator 300 Kern-Taktsignale erzeugen soll, welche die einfache (1X) oder die doppelte (2X) Frequenz der Bus-Takt signale haben. Der Ausgang des ODER-Gatters 309 ist mit den an deren Eingängen des UND-Gatters 310a und 310b gekoppelt. Das Ausgangssignal des UND-Gatters 310b ist das Signal CLKOUT. Der Ausgang des UND-Gatters 310a ist mit einem der Eingänge des UND -Gatters 311 gekoppelt. Der andere Eingang des UND-Gatters 311 ist mit dem Ausgang des UND-Gatters 313 gekoppelt. Das Aus gangssignal des UND-Gatters 311 ist das Signal CLKIN. Der Aus gang des UND-Gatters 311 ist außerdem mit dem Eingang des Ver zögerungsgliedes 312 gekoppelt. Im beschriebenen Ausführungs beispiel weist das Verzögerungsglied 312 eine Reihe von Inver tern auf. Der Ausgang des Verzögerungsglieds 312 ist invertiert und mit dem Eingang des Puffers 301b gekoppelt.

Die PH1/PH2-Schaltung 314 empfängt die Signale EPH2 und EPH1 als Eingangssignale und erzeugt die Kern-Taktsignale Phase-2, PH2, und Phase-1, PH1. Gemäß Fig. 3 ist der Eingang EPH2 mit dem Eingang des Inverters 314f und dem Gate des pnp- Transistors 314a gekoppelt. Die Source des Transistors 314a ist mit VCC gekoppelt. Das Drain des Transistors 314a ist mit dem Gate des pnp-Transistors 314b, das Drain des Transistors 314d mit der Source des Transistors 312c gekoppelt. Das Gate des Transistors 314d ist mit VCC und die Source mit dem Ausgang PH1 gekoppelt. Das Gate des Transistors 314c ist mit Masse verbun den und sein Drain mit dem Ausgang PH1 gekoppelt. Die Source des Transistors 314b ist mit VCC gekoppelt und sein Drain ist mit dem Ausgang PH2 und dem Drain des npn-Transistors 314e ge koppelt. Das Gate des Transistors 314e ist mit dem Ausgang des Inverters 314f gekoppelt. Die Source des Transistors 314e ist mit Masse verbunden. Der Eingang EPH1 ist mit dem Eingang des Inverters 314l und dem Gate des pnp-Transistors 314g gekoppelt. Die Source des Transistors 314g ist mit V_CC gekoppelt. Das Drain des Transistors 314g ist mit dem Gate des pnp-Transistors 314h, dem Drain des Transistors 314j und der Source des Transi stors 314i gekoppelt. Das Gate des Transistors 314j ist mit VCC gekoppelt und die Source mit dem Ausgang PH2. Das Gate des Transistors 314i ist mit Masse verbunden und sein Drain ist mit dem Ausgang PH2 gekoppelt. Die Source des Transistors 314h ist mit VCC gekoppelt und sein Drain mit dem Ausgang PH1 und dem Drain des npn-Transistors 314k. Das Gate des Transistors 314k ist mit dem Ausgang des Inverters 314l gekoppelt. Die Source des Transistors 314k ist mit Masse verbunden. Der Zweck der Schaltung 314 ist es zu sichern, daß sich die Signale PH2 und PH1 nicht überlappen. Von ihrer Funktion her gestattet die Schaltung 314 einem Signal auf den niedrigen Pegel zu gehen, bevor das andere Signal auf den hohen Pegel geht. Die Arbeits weise dieser Implementierung ist bekannt.

Arbeitsweise des beschriebenen Ausführungsbeispiels

Im beschriebenen Ausführungsbeispiel erzeugt die PLL300 in Antwort auf ein eingegebenes CLK-Signal die Kern-Signale PH2 und PH1 und die Bus-Taktsignale CLKIN und CLKOUT. Das Signal CLK geht in den Taktgenerator 230 des Prozessors 200 (Fig. 2). Das Signal wird durch den Eingangspuffer 301a gepuffert und ge langt in den Phasen-Detektor 302 gemeinsam mit dem (ebenfalls gepufferten) Rückkopplungssignal. Der Phasen-Detektor 302 gibt entweder ein Aufwärts-Einstellsignal ADJUP oder ein Abwärts- Einstellsignal ADJDWN aus. Die Ladungspumpe 303 empfängt die Signale, erzeugt einen Lade- oder Entladestrom und legt ihn an die kapazitiven Elemente des Schleifenfilters 304 an. Diese Ströme laden oder entladen die kapazitiven Elemente in dem Schleifenfilter 304, wobei eine Steuerspannung erzeugt wird. Die erzeugte Steuerspannung wird an den Eingang VCNTL des VCO 305 angekoppelt.

Die Steuerspannung treibt das Ausgangssignal des VCO 305. In dem Maße, wie die Steuerspannung wächst, erhöht sich die Ausgangsfrequenz des VCO 305. Wenn die Steuerspannung sinkt, sinkt die von dem VCO 305 ausgegebene Frequenz. Das Ausgangssi gnal des VCO 305 wird einer Frequenzhalbierschaltung 306 einge geben. Die Frequenzhalbierschaltung 306 teilt die ausgegebene Frequenz des VCO 305, um zwei Ausgangssignale PA und PB zu er zeugen, wobei jede ansteigende Flanke des vom VCO ausgegeben Signals entweder eine ansteigende oder eine fallende Flanke des Ausgangssignals erzeugt. Diese Ausgangssignale haben die halbe Frequenz des Ausgangssignals VCOUNT des VCO 305 und sind nicht überlappende Impulse.

Die Signale PA und PB sind die Treibersignale für die Kern- Taktsignale Phase-2, PH2, bzw. Phase-1, PH1. Das Signal PA wird durch die Verzögerungsglieder 307b und 307a verzögert und dann dem Eingang EPH2 der Schaltung 314 eingegeben. Das Ausgangssi gnal PB wird durch das Verzögerungsglied 307d verzögert und dann der Schaltung 314 am Eingang EPH1 eingegeben. Die Aus gangssignale der Schaltung 314 sind die Kern-Taktsignale PH2 und PH1.

Das Ausgangssignal PA, insbesondere das Signal PH2 als Aus gangssignal vom Verzögerungsglied 307b erzeugt das Rückkopp lungssignal für die PLL 300 über die UND-Gatter 310a und 311 und das Verzögerungsglied 312. Das Rückkopplungssignal ist das von der PLL 300 erzeugte Signal CLKIN. Abhängig von seinem Ein gangssignal aus dem ODER-Gatter 309 bewirkt das UND-Gatter 310a ein "Verschlucken" oder ein Weiterleiten des Rückkopplungssi gnals. Während des Zweifach-Modus maskiert das UND-Gatter 310a (und das UND-Gatter 310b) jedes zweite Taktsignal. Folglich ist während des Zweifach-Modus′ das dem UND-Gatter 311 eingegebene Rückkopplungssignal auf der halben Frequenz des Rückkopplungs signals, d. h. des PH2-Kern-Taktsignals. Der Inverter 313 lie fert das andere Eingangssignal dem UND-Gatter 311 und gestattet dem Rückkopplungssignal das UND-Gatter 311 zu durchlaufen, wenn das vom Ausgang PB der Frequenzhalbierschaltung 306 kommende, durch das Verzögerungsglied 307d gepufferte Signal PH1 Low ist. Dies sichert ein geeignetes Zeitverhalten zwischen den Kern- Taktsignalen und den Bus-Taktsignalen.

Das Augangssignal des UND-Gatters 311 ist das Signal CLKIN. Im Einfach-Modus, bei dem das Rückkopplungssignal das UND-Gat ter 310a durchlaufen kann, hat das Signal CLKIN die gleiche Frequenz wie das Kern-Taktsignal PH2. Im Zweifach-Modus, wo je der zweite Impuls des Rückkopplungssignals maskiert wird, hat das Signal CLKIN die halbe Frequenz des Kern-Taktsignals PH2. Die gleiche Relation besteht zwischen dem Signal CLKOUT und dem Kern-Taktsignal PH1, wie es durch das UND-Gatter 310b ausgege ben wird.

Das Signal CLKIN, d. h. das Rückkopplungssignal, wird durch das Verzögerungsglied 312 verzögert und über den Eingangspuffer 301b durch die PLL 300 zurückgekoppelt. Im Zweifach-Modus, wo die Rückkopplungsfrequenz die Hälfte der Frequenz des Eingangs signals CLK ist, erzeugen die Ladungspumpe 303 und das Schlei fenfilter 304 eine höhere Spannung, um die großen Differenzen zwischen den Frequenzen der Signale CLK und CLKIN zu kompensie ren. Die erzeugte große Steuerspannung veranlaßt den VCO 305, eine höhere Frequenz zu erzeugen. Eine höhere Frequenz aus dem VCO 305 erzeugt höhere Kern-Taktsignale PH1 und PH2. Auf diese Weise sind die erfindungsgemäß erzeugten Kern-Taktsignale PH1 und PH2 auf der doppelten Frequenz des Signals CLK.

Die Arbeit des UND-Gatters 310a wird durch das Ausgangssi gnal des ODER-Gatters 309 gesteuert. Ist das Signal MODUS auf einem aktiven hohen Pegel, so wird die PLL 300 in den Einfach- Modus umgeschaltet; ist das Signal auf einem niedrigen Pegel, so wird die PLL 300 in den Zweifach-Modus geschaltet. Wenn sich die PLL im Einfach-Modus befindet, ist folglich das Ausgangssi gnal des ODER-Gatters 309 stets logisch gleich 1. Somit pas siert das Rückkopplungssignal das UND-Gatter 210a, ohne mas kiert zu werden. Darüberhinaus passiert das Signal PH1 das UND- Gatter 310b als das CLKOUT-Signal. In dieser Situation haben die Signale CLKOUT und CLKIN die gleichen Frequenzen wie die Kern-Taktsignale PH1 und PH2. Somit arbeitet der Bus (Fig. 1) bei der gleichen Frequenz wie die Kerneinheit 210 (Fig. 2).

Wenn die PLL in den Zweifach-Modus umgeschaltet wird, wird das Ausgangssignal des ODER-Gatters 309 durch das Ausgangssi gnal des D-Flip-Flops 308 bestimmt. Wenn das Ausgangssignal des D-Flip-Flops 308 logisch gleich 1 ist, erscheint eine logische 1 am UND-Gatter 310a und gestattet den Durchgang des Rückkopp lungssignals. Wenn das Ausgangssignal des D-Flip-Flops 308 lo gisch gleich 0 ist, erscheint eine logische 0 am UND-Gatter 310a und das UND-Gatter 310a maskiert das Rückkopplungssignal, wobei es daran gehindert wird, das Gatter zu passieren. Darü berhinaus maskiert das UND-Gatter 310b die Ausgabe des Signals CLKOUT, wenn der Ausgang des D-Flip-Flops 308 logisch gleich 0 ist.

Das D-Flip-Flop 308 ist als eine zweite Frequenzhalbier schaltung hinzugefügt. Das D-Flip-Flop 308 ist phasenverschoben hinzugefügt, so daß es nicht im kritischen Pfad ist. Das Aus gangssignal des Verzögerungsglieds 307b taktet das D-Flip-Flop 308. Folglich erzeugt jeder zweite Taktimpuls des Ausgangssi gnals des Verzögerungsglieds 307b eine logische 1 am Ausgang des D-Flip-Flops 308. Wenn die PLL 300 im Zweifach-Modus ist, erzeugt folglich jeder zweite Taktimpuls des Ausgangssignals des Verzögerungsglieds 307b am Ausgang des ODER-Gatters 309 eine logische 1, die das UND-Gatter 310a für das Rückkopplungs signal sperrt. Darüberhinaus hindert in dieser Situation das UND-Gatter 310b das Signal PH1 daran, als CKOUT-Signal durchge lassen zu werden. Folglich haben die Signale CLKOUT und CLKIN die halbe Frequenz der Kern-Taktsignale PH1 und PH2, da die Hälfte der Signalimpulse maskiert wird. Obwohl sie die halbe Frequenz haben, ist die zeitliche Synchronisation der Signale jedoch exakt die gleiche, da die ansteigenden und fallenden Flanken der Bus-Taktsignale CLKIN und CLKOUT mit den ansteigen den und fallenden Flanken der Kern-Taktsignale PH2 bzw. PH1 synchronisiert sind. Dies gestattet der Kerneinheit 210 (Fig. 2), ohne Änderung der Zeitgabe bei der doppelten Geschwindig keit des Busses zu arbeiten.

Die durch die PLL 300 des beschriebenen Ausführungsbei spiels während des Einfach-Modus erzeugten Zeitgabesignale sind in Fig. 4 gezeigt. In Fig. 4 ist das Eingangs-Taktsignal CLK gezeigt. Das Signal CLK ist ein externes 33-MHz-Eingangssignal. PHl und PH2 sind 33-MHz-Kern-Taktsignale der Taktphase 1 bzw. 2, die von der PH2/PH1-Schaltung 314 ausgegeben werden. Die Si gnale CLKOUT und CLKIN sind ebenfalls 33-MHz-Bus-Taktsignale, die mit jedem zweiten PH1- bzw. PH2-Kern-Taktsignal synchroni siert sind.

Fig. 4. zeigt außerdem den Bus-Zustand des erfindungsgemä ßen Computersystems während des Einfach-Modus. Der Buszyklus startet bei T1, wenn die Adressen auf den Computersystembus ausgegeben werden und wenn die Signale CLKOUT auf High gehen. Die Bus-Steuereinrichtung 220 benutzt dann eine Logik, um einen Übergang von T1 nach T2 während der PH2-Kern-Taktsignale von T1 aufzubauen. Zum Beginn von T2 werden, sofern der Zyklus ein Schreibzyklus ist, die Daten auf den Computersystembus ausgege ben, wenn das Signal CLKOUT auf High geht; anderenfalls ge schieht nichts während des High-Zustandes des Signals CLKOUT. Während T2 werden in der CLKIN-Phase die Daten vom Computer systembus zurückgegeben . Die Daten werden benutzt, wenn ein Fertig-Signal anzeigt, daß die Daten in Ordnung sind. In diesem Zustand kann die Bus-Steuereinrichtung 220 entweder zu einem neuen T2, einem neuen T1 oder einem Leerzustand übergehen, was vom Zyklustyp abhängt.

Die durch die PLL 300 des beschriebenen Ausführungsbei spiels während des Zweifach-Modus, erzeugten Zeitgabesignale sind in Fig. 5 gezeigt. In Fig. 5 ist das Eingangstaktsignal CLK gezeigt. Das Signal CLK ist ein externes 33-MHz-Eingangssi gnal. PH1 und PH2 sind 66-MHz-Kern-Taktsignale der Taktphasen 1 bzw. 2, die von der PH2/PH1-Schaltung 314 ausgegeben werden. Die Signale CLKOUT und CLKIN sind 33-MHz-Bus-Taktsignale mit einem Tastverhältnis von 1:4, die mit jedem zweiten PH1- bzw. PH2-Kern-Taktsignal synchronisiert sind.

Fig. 5 zeigt außerdem den Bus-Zustand des beschriebenen Computersystems. Der Buszyklus beginnt mit T1-ADRESSE, wenn die Adressen auf den Computersystembus ausgegeben werden und wenn die Signale CLKOUT auf High gehen. Es sei angemerkt, daß T1 in zwei Zustände aufgeteilt ist, T1-ADRESSE und T1-ENDE. Dadurch wird effektiv ein Wartezyklus zu T1 hinzugefügt, da während des T1-ADRESSE-Zustandes die Zustandsmaschine der Bus-Steuerein richtung 220 nicht weiß, daß sie in T1 ist. Bei T1-ENDE bestimmt die Bus-Steuereinrichtung 520, daß sie in T1 ist. Die Bus- Steuereinrichtung 220 benutzt dann eine Logik, um einen Über gang von T1 zu T2 während der PH2-Kern-Taktsignale von T1-ENDE aufzubauen. Zum Beginn von T2 werden die Daten auf den Com putersystembus getrieben, wenn das Signal CLKOUT auf High geht, sofern der Zyklus ein Schreibzyklus ist; anderenfalls geschieht nichts während des High-Zustandes von CLKOUT. Während T2-ENDE werden die Daten vom Computersystembus während der CLKIN-Phase zurückgegeben. Die Daten werden benutzt, wenn ein Fertig-Signal anzeigt, daß die Daten in Ordnung sind. In diesem Zustand kann die Bus-Steuereinrichtung 220 entweder zu einem neuen T2, einem neuen T1 oder einem Leerzustand übergehen, was vom Zyklustyp abhängt.

Claims

1. Mikroprozessor zur Verwendung in einem Computersystem mit einem Daten übertragenden Bus (101), gekennzeichnet durch
Taktgeneratormittel (230) zum Erzeugen von Kern-Taktsigna len auf einer ersten oder zweiten Frequenz und Bus-Taktsignalen auf der ersten Frequenz, wobei die zweite Frequenz höher als die erste Frequenz ist;
eine auf die Kern-Taktsignale ansprechende Kerneinheit (210) zum Manipulieren der Daten; und
auf die Bus-Taktsignale ansprechenden Bus-Steuermittel (220) zum Treiben der Daten auf den Bus (101).

2. Mikroprozessor nach Anspruch 1, dadurch gekennzeichnet, daß ein Umschaltmittel (309) mit den Taktgeneratormitteln (230) gekoppelt ist und die Taktgeneratormittel (230) derart umschal tet, daß sie die Kern-Taktsignale bei der ersten Frequenz er zeugen, wenn das Umschaltmittel in einer ersten Position ist, und bei der zweiten Frequenz, wenn das Umschaltmittel in einer zweiten Position ist.

3. Mikroprozessor nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß die Impulsbreite der Bus-Taktsignale die gleiche ist wie die der Kern-Taktsignale.

4. Mikroprozessor nach einem der Ansprüche 1 bis 3, ferner gekennzeichnet durch Mittel (221) zum Erzeugen eines Fernhal tesignals, das die Bus-Steuermittel (220) am Übergang vom alten Zyklusbeginn zum alten Zyklusende hindert.

5. Mikroprozessor nach Anspruch 4, dadurch gekennzeichnet, daß das Umschaltmittel (309) die Fernhaltesignal-Mittel in ei nem normalen Modus entaktiviert.

6. Mikroprozessor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Taktgeneratormittel (230) aufweisen
Kern-Taktsignal-Generatormittel zum Erzeugen der Kern-Takt signale in Abhängigkeit von einem globalen Taktsignal (CLK) derart, daß die Frequenzen der Kern-Taktsignale größer als die Frequenzen des globalen Taktsignals sind; und
mit den Kern-Taktsignal-Generatormitteln gekoppelte Bus- Taktsignal-Generatormittel, welche die Bus-Taktsignale in Ab hängigkeit von den Kern-Taktsignalen erzeugen, wobei die Bus- Taktsignal-Generatormittel die Kern-Taktsignale maskieren, um die Bus-Taktsignale derart zu erzeugen, daß die Kern-Takt signale nicht beeinflußt werden.

7. Mikroprozessor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die zweite Frequenz doppelt so groß wie die erste Frequenz ist.

8. Mikroprozessor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Taktgeneratormittel (230) einen Phasen regelkreis (PLL 300) enthalten.

9. Mikroprozessor nach Anspruch 8, dadurch gekennzeichnet, daß der Phasenregelkreis (PLL 300) aufweist
ein Phasendetektormittel (302), das das globale Taktsignal (CLK) und ein Rückkopplungssignal aufnimmt und ein erstes Signal (ADJUP, ADJDWN) als Maß für die Phasendifferenz zwischen dem globalen Taktsignal und dem Rückkopplungssignal erzeugt;
ein Spannungsgeneratormittel (303, 304) zum Erzeugen einer dem ersten Signal entsprechenden Steuersignalspannung;
ein spannungsgesteuertes Oszillatormittel (305) zum Erzeu gen von Kern-Taktsignalen in Abhängigkeit von der Steuersignal spannung, wobei die Frequenz der Kern-Taktsignale entsprechend dem Pegel der Steuersignalspannung variiert; und
ein Frequenzteilermittel (306, 307-311) zum Erzeugen des Rückkopplungssignals in Abhängigkeit von den Kern-Taktsignalen, wobei das Rückkopplungssignal eine Frequenz hat, welche ein Mehrfaches derjenigen der Kern-Taktsignale ist, so daß die Os zillatormittel ein Signal erzeugen, welches die N-fache Fre quenz des globalen Taktsignals hat.

10. Mikroprozessor nach Anspruch 11, dadurch gekennzeich net, daß das Frequenzteilermittel (306, 307-311) aufweist
erste Logikmittel (308, 309) zum Erzeugen eines Maskierungs signals in Abhängigkeit von zumindest einem der Kern-Takt signale, wobei das Maskierungssignal entweder in einem ersten oder in einem zweiten Zustand ist; und
zweite Logikmittel (310, 311) zum Erzeugen des Rückkopp lungssignals in Abhängigkeit von dem einen Kern-Taktsignal und dem Maskierungssignal derart, daß die zweiten Logikmittel das Rückkopplungssignal erzeugen, wenn das Maskierungssignal in dem ersten Zustand ist, und das Rückkopplungssignal maskieren, wenn das Maskierungssignal in dem zweiten Zustand ist.

11. Mikroprozessor nach Anspruch 9 oder 10, dadurch gekenn zeichnet, daß das Frequenzteilermittel die Bus-Taktsignale er zeugt.

12. Zu einem durch ein globales Taktsignal getakteten Mi kroprozessor gehörige Schaltung, die das Arbeiten des Mikropro zessors bei der N-fachen Frequenz der Adreß- und Daten-Busse ermöglicht, gekennzeichnet durch:
ein Phasendetektormittel (302) zum Empfangen des globalen Taktsignals (CLK) und eines Rückkopplungssignals und zum Erzeu gen eines ersten Signals (ADJUP, ADJDWN), das ein Maß für die Phasendifferenz zwischen dem globalen Taktsignal und dem Rück kopplungssignal ist;
ein Spannungsgeneratormittel (303, 304) zum Erzeugen einer dem ersten Signal entsprechenden Steuersignalspannung;
ein spannungsgesteuertes Oszillatormittel (305) zum Erzeu gen von Kern-Taktsignalen in Abhängigkeit von der Steuersignal spannung, wobei die Frequenz der Kern-Taktsignale entsprechend dem Pegel der Steuersignalspannung variiert;
erste Logikmittel (308, 309, 310a) zum Erzeugen eines Maskie rungssignals in Abhängigkeit von zumindest einem der Kern-Takt signale, wobei das Maskierungssignal einen ersten Zustand oder einen zeiten Zustand hat; und
zweite Logikmittel (310a, 310b, 311, 313) zum Erzeugen von Bus-Taktsignalen (CLKOUT,CLKIN) in Abhängigkeit von dem einen Kern-Taktsignal und dem Maskierungssignal derart, daß die zwei ten Logikmittel die Bus-Taktsignale erzeugen, wenn das Maskie rungssignal in dem ersten Zustand ist, und die Bus-Taktsignale maskieren, wenn das Maskierungssignal in dem zweiten Zustand ist, wobei die Bus-Taktsignale eine Frequenz haben, welche ein Mehrfaches der Frequenz der Kern-Taktsignale ist, und wobei ei nes der Bus-Taktsignale (CLKIN) das Rückkopplungssignal ist, so daß die Oszillatormittel (305) Kern-Taktsignale erzeugen, wel che die N-fache Frequenz des globalen Taktsignals haben.

13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die zweiten Logikmittel das Maskierungssignal, das die Bus- Taktsignale jedes zweite Mal maskiert, derart erzeugen, daß das Rückkopplungssignal die Oszillatormittel (305) zum Erzeugen von Kern-Taktsignalen treibt, die die doppelte Frequenz des glo balen Taktsignals haben.

14. Schaltung nach Anspruch 12 oder 13, ferner gekennzeich net durch Umschaltmittel zum Umschalten des Kerns zwischen ei nem normalen Modus und einem schnelleren Modus.

15. Schaltung nach einem der Ansprüche 12 bis 14, ferner gekennzeichnet durch Mittel zum Erzeugen eines Fernhalte signals, das eine Bussteuereinrichtung daran hindert, vom alten Zyklusbeginn zum alten Zyklusende überzugehen.

16. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Umschaltmittel im normalen Modus die Fernhaltesignal-Mittel sperren.

17. Mikroprozessor in einem Computersystem mit einem Daten übertragenden Bus, gekennzeichnet durch
einen Kern zum Manipulieren der Daten; und
Bus-Steuermittel (220) zum Treiben der Daten auf den Bus, wobei der Kern schneller als der Bus arbeitet, so daß der Bus mehr Daten unterbringen kann als der Kern bearbeitet.

18. Mikroprozessor nach Anspruch 17, dadurch gekennzeich net, daß die Impulsbreite der Taktimpulse für die Frequenz des Busses gleich der Impulsbreite der Taktimpulse für die Frequenz des Kerns ist.

19. Mikroprozessor nach 17 oder 18, dadurch gekennzeichnet, daß die Bus-Taktsignale Taktzyklen mit einem Tastverhältnis von 1 zu 4 sind.