DE4013317A1 - Stopfverfahren zur reduktion des wartezeitjitters und anordnung zur durchfuehrung des verfahrens - Google Patents
Stopfverfahren zur reduktion des wartezeitjitters und anordnung zur durchfuehrung des verfahrensInfo
- Publication number
- DE4013317A1 DE4013317A1 DE4013317A DE4013317A DE4013317A1 DE 4013317 A1 DE4013317 A1 DE 4013317A1 DE 4013317 A DE4013317 A DE 4013317A DE 4013317 A DE4013317 A DE 4013317A DE 4013317 A1 DE4013317 A1 DE 4013317A1
- Authority
- DE
- Germany
- Prior art keywords
- digital signal
- stuffing
- frame
- tamping
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Description
Die Erfindung betrifft ein Stopverfahren zur Reduktion von
Wartezeitjitter gemäß dem Oberbegriff des Patentanspruches 1
und einer Anordnung zur Durchführung des Verfahrens gemäß dem
Oberbegriff des Patentanspruches 6.
Soll ein erstes asynchrones Digitalsignal in ein zweites
Digitalsignal eingefügt werden, so stellt sich das
grundsätzliche Problem der Frequenzanpassung. Dieses Problem
wird durch Stopfen gelöst. Ein Problem der üblichen
Stopverfahren ist, daß das durch Entstopfen zurückgewonnene
erste Digitalsignal mit einem niederfrequenten Jitter, dem
Wartezeitjitter, der nicht mehr entfernt werden kann, behaftet
sein kann. Die Größe dieses Jitters ergibt sich aus dem
verwendeten Stopfverfahren.
Aus Duttweiler D. L., "Waiting Time Jitter", The BELL System
Technical Journal, Vol. 51, No. 1, 1972, Seiten 165 bis 207
ist das übliche Verfahren zum Positiv-Stopfen und die Größe
des dabei entstehenden Wartezeitjitters bekannt. Der
Wartezeitjitter beim Positiv-Null-Negativ-Stopfen wird im
Artikel von Kühne F., Lang K., "Positiv-Null-Negativ-Stopftechnik
für Multiplexübertragung plesiochroner
Datensignale", Frequenz, Band 32, Nr. 10, 1978, Seiten 281 bis
287 behandelt. Das Problem des Wartezeitjitters und wie dieser
reduziert werden kann, wird in der Veröffentlichung von Grover
W. D., Moore T. E., McEachern J. A. "Waiting Time Jitter
Reduction by Synchronizer Stuff Threshold Modulation",
GLOBECOM, ′87, Seiten 514 bis 518 erläutert. Zur Reduktion des
Wartezeitjitters werden zusätzliche Stopfvorgänge im
Synchronisierer vorgesehen, wobei diese zusätzlichen
Stopfvorgänge in einer solchen Sequenz erfolgen, daß der
Effekt eine Frequenzverschiebung des Jitters ist. Zur
Anwendung dieses Verfahrens ist es nur notwendig, im
Synchronisierer eine neue Steuerung dafür vorzusehen, wann
gestopft werden soll. Während bisher immer dann gestopft
wurde, wenn konstante Schwellen über- oder unterschritten
waren, werden im vorliegenden Fall die Schwellen moduliert.
In CHOI D., "Waiting Time Jitter Reduction", IEEE Transactions
on Communications, Vol. 37, No. 11, 1989, Seiten 1231 bis 1236
wird ein Verfahren zur Reduktion des Wartezeitjitters beim
Positiv-Null-Negativ-Stopfen beschrieben. Der Autor geht davon
aus, daß ein nominelles Stopfverfahren von Null, wie es beim
Positiv-Negativ-Stopfen der Fall ist, einen großen
Wartezeitjitter ergibt. Das vorgestellte Verfahren bildet
daher ein Stopfverhältnis ungleich Null nach und erzielt so
eine Reduktion des Wartezeitjitters.
Die in diesen Aufsätzen beschriebenen Verfahren zur Reduktion
des Wartezeitjitters haben jeweils einen freien Parameter, mit
dem der Wartezeitjitter festgelegt wird (z. B. die
Periodendauer im Fall der Schwellenmodulation). Es ist jedoch
nicht zulässig, diesen Parameter so zu wählen, daß sich ein
möglichst kleiner Wartezeitjitter ergibt. Vielmehr ist
Rücksicht zu nehmen auf die Grenzfrequenz der PLL-Schaltung
des Desynchronisierers. Je größer diese Grenzfrequenz ist,
desto mehr Wartezeitjitter muß durch Wahl des freien
Parameters zugelassen werden. Wird dies nicht beachtet, so
überlagert eine zusätzliche Jitterkomponente den vom
Desynchronisierer erzeugten Takt, wobei diese größer als der
Wartezeitjitter ist.
Aufgrund des freien Parameters ergibt sich die Notwendigkeit,
den Synchronisierer und den Desynchronisierer konstruktiv
aufeinander abzustimmen. Ist die Grenzfrequenz der PLL-
Schaltung im Desynchronisierer größer als erwartet, so ergibt
sich ein erhöhter Jitter des zurückgewonnenen Taktes. Ist die
Grenzfrequenz der PLL-Schaltung dagegen kleiner als erwartet,
so verringert sich dieser Jitter nur unwesentlich, da dann
der Wartezeitjitter dominiert.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren
anzugeben, mit dem der Wartezeitjitter reduziert werden kann.
Außerdem ist es Aufgabe der Erfindung, eine Anordnung
anzugeben, mit der dieses Verfahren durchgeführt werden kann.
Die Aufgabe wird bezüglich des Verfahrens mit den Merkmalen
des Patentanspruches 1 und bezüglich der Anordnung mit den
Merkmalen des Patentanspruches 6 gelöst. Vorteilhafte
Weiterbildungen sind in den Unteransprüchen angegeben.
Beim erfindungsgemäßen Stopfverfahren wird ein erstes
Digitalsignal derart in ein zweites Digitalsignal eingefügt,
daß das erste Digitalsignal beliebig jitterarm zurückgewonnen
werden kann. Ein weiterer Vorteil ist, daß für das zweite
Digitalsignal standardisierte Rahmen verwendet werden können.
Erfindungsgemäß ist zum Einstopfen ein übliches Verfahren und
somit ein üblicher Desynchronisierer anwendbar. Die genannten
Eigenschaften des Stopfverfahrens werden durch Verformung des
Spektrums des Stopfjitters erreicht. Dabei soll der Anteil bei
tiefen Frequenzen des Stopfjitters gering sein, da diese
Anteile durch die in den Desynchronisierern enthaltenen PLL-
Anordnungen nicht herausgefiltert werden können.
Um mit dem erfindungsgemäßen Stopfverfahren zu erreichen, daß
das erste Digitalsignal beliebig jitterarm zurückgewonnen
werden kann, ist es notwendig, beim Stopfen den Füllstand des
elastischen Speichers möglichst genau ermitteln zu können.
Eine Möglichkeit, den Füllstand möglichst genau zu ermitteln,
ist in einem der Ausführungsbeispiele angegeben.
Das erfindungsgemäße Stopfverfahren zeichnet sich durch
folgende Merkmale aus: In jedem Stopfrahmen des zweiten
Digitalsignals werden folgende Verfahrensschritte
durchgeführt:
Der mittlere Füllstand des elastischen Speichers wird möglichst genau ermittelt. Eine Differenz zwischen dem IST- Wert und dem SOLL-Wert des mittleren Füllstandes des elastischen Speichers wird ermittelt. Diese Differenz gibt den Füllstandsfehler an. Der Füllstandsfehler wird aufsummiert, es wird also eine Fehlersumme gebildet. Die Entscheidung, wie und ob gestopft werden soll, erfolgt unter dem Gesichtspunkt, die Fehlersumme möglichst konstant zu halten.
Der mittlere Füllstand des elastischen Speichers wird möglichst genau ermittelt. Eine Differenz zwischen dem IST- Wert und dem SOLL-Wert des mittleren Füllstandes des elastischen Speichers wird ermittelt. Diese Differenz gibt den Füllstandsfehler an. Der Füllstandsfehler wird aufsummiert, es wird also eine Fehlersumme gebildet. Die Entscheidung, wie und ob gestopft werden soll, erfolgt unter dem Gesichtspunkt, die Fehlersumme möglichst konstant zu halten.
Im folgenden wird begründet, warum es wichtig ist, die
Fehlersumme möglichst konstant zu halten. Bei der
Zurückgewinnung des ursprünglichen Digitalsignals liegt der
zugehörige Takt in einer stark verjitterten Form vor. Es ist
üblich, die hochfrequenten Anteile dieses Jitters,
beispielsweise mit einer PLL-Schaltung, für die Stopfrahmen des
zweiten Digitalsignals B im Desynchronisierer herauszufiltern.
Die Übertragungsfunktion des Filters kann näherungsweise mit
der eines Integrators verglichen werden, wobei der Integrator
das Integral des Füllstandsfehler bildet. Da die Fehlersumme
ebenfalls als Näherung für das Integral des Füllstandsfehlers
aufzufassen ist, existiert näherungsweise ein proportionaler
Zusammenhang zwischen dem Zeitverlauf der Fehlersumme und dem
Zeitverlauf des Jitters des gefilterten Taktes des
zurückgewonnenen ursprünglichen Digitalsignals.
In die Proportionalitätskonstante geht die Grenzfrequenz des
Filters und die reziproke Stopfrahmenfrequenz des zweiten
Digitalsignals B ein. Eine möglichst konstante Fehlersumme
bedingt also eine zeitlich unveränderte Phase, eine
Verringerung der Grenzfrequenz des Filters führt zu einer
Verringerung des Jitters.
Anhand der Zeichnungen werden Ausführungsbeispiele der
Erfindung erläutert. Es zeigen:
Fig. 1 einen Synchronisierer zum Positiv-Stopfen und
Fig. 2 einen Synchronisierer zum Positiv-Null-Negativ-
Stopfen.
Fig. 1 zeigt eine Schaltung, die beim Positiv-Stopfen
Stopfentscheidungen so trifft, daß die Fehlersumme möglichst
konstant bleibt. Ein erstes Digitalsignal A mit einer ersten
Bitrate, die einem ersten Takt t A entspricht, wird dem
Synchronisierer zugeführt. Das Ausgangssignal des
Synchronisierers ist ein zweites Digitalsignal B mit einer
zweiten Bitrate, die einem zweiten Takt t B entspricht. Dieses
zweite Digitalsignal B wird zu einem Desynchronisierer
übertragen (in der Figur nicht dargestellt), in dem wiederum
das erste Digitalsignal A mit der ersten Bitrate regeneriert
wird. Die Bitraten der Digitalsignale A und B sind so gewählt,
daß eine Übertragung des ersten Digitalsignals A im zweiten
Digitalsignal B mittels Impulsstopftechnik ermöglicht wird.
Der Synchronisierer weist einen elastischen Speicher ES auf,
dem das erste Digitalsignal A zugeführt wird. Es wird mit dem
Takt t A eingeschrieben. Aus dem elastischen Speicher ES wird
das zweite Digitalsignal B mit dem zweiten Takt t B ausgelesen.
Ein Rahmenzähler RZ ist vorgesehen, der den Rahmen des zweiten
Digitalsignals erzeugt und die Leseaktivierung des elastischen
Speichers ES steuert. Der elastische Speicher ES gibt mit dem
aktuellen Füllstand af an, wieviel Bits sich momentan im
Speicher befinden. Beim Schreiben eines Bits in den
elastischen Speicher ES erhöht sich der aktuelle Füllstand af
um 1 bit, beim Lesen eines Bits verringert sich der aktuelle
Füllstandes af um 1 bit. Der Integrator I bildet aus dem
aktuellen Füllstand af den mittleren Füllstand mf. Der
mittlere Füllstand mf ist das Integral des aktuellen
Füllstand af über ein vorgegebenes Zeitfenster. Für jeden
Rahmen des Digitalsignals B liefert der Integrator I einen
neuen Wert für den mittleren Füllstand mf. Der mittlere
Füllstand des elastischen Speichers ES wird einem
zeitdiskreten Netzwerk ZN, das mit der Stopfrahmenfrequenz des
zweiten Digitalsignals B getaktet ist, zugeführt. In diesem
zeitdiskreten Netzwerk ZN wird zunächst der mittlere Füllstand
mf mit dem SOLL-Wert des mittleren Füllstands smf verglichen.
Der Füllstandsfehler ff wird also ermittelt. Die Summe der
Füllstandsfehler ff aller bisherigen Stopfrahmen, die
bisherige Fehlersumme fs liegt vor. Im zeitdiskreten Netzwerk
ZN wird aus dem Füllstandsfehler ff und der bisherigen
Fehlersumme fs die Fehlersumme des momentanen Stopfrahmens des
Digitalsignals B gebildet, ff + fs. Aus dieser Fehlersumme des
momentanen Stopfrahmens des Digitalsignals B und dem
Füllstandsfehler des momentanen Stopfrahmens des
Digitalsignals B wird ein Schätzwert für die Fehlersumme im
nächsten Stopfrahmen des Digitalsignals B gebildet, fs + 2ff.
Der Schätzwert für die nächste Fehlersumme fs + 2ff wird einer
Schaltung zur Stopfentscheidung SE zugeführt. In dieser
Schaltung SE wird entschieden, ob gestopft wird. Liegt der
Schätzwert für die Fehlersumme im nächsten Rahmen oberhalb
einer Schwelle, so wird nicht gestopft. Liegt er jedoch
unterhalb dieser Schwelle, so wird positiv gestopft. Die
Information, ob gestopft wird, wird von der Schaltung zur
Stopfentscheidung SE zum Rahmenzähler RZ geleitet.
In Fig. 2 ist ein Synchronisierer zum Positiv-Null-Negativ-
Stopfen dargestellt. Er unterscheidet sich vom Synchronisierer
zum Positiv-Stopfen durch den Aufbau der Schaltung zur
Stopfentscheidung SE. In dieser Schaltung wird beim Positiv-Null-Negativ-Stopfen
die Stopfentscheidung ebenfalls so
getroffen, daß die Fehlersumme möglichst konstant bleibt. Die
Entscheidung erfolgt mit Hilfe eines Schwellenpaares, dessen
Schwellen einen Abstand von 1 bit haben. Wenn der Schätzwert
für die Fehlersumme im nächsten Stopfrahmen des Digitalsignals
B innerhalb eines Schwellenpaares liegt, so wird nicht
gestopft. Liegt der Wert jedoch außerhalb des Schwellenpaares,
so wird entweder positiv oder negativ gestopft in Abhängigkeit
von der Abweichung des Schätzwertes vom Schwellenpaar.
Zur Bildung des Schätzwertes für die Fehlersumme des nächsten
Stopfrahmens des Digitalsignals B wird jeweils von einem
Stopfverhältnis von 0 ausgegangen.
Claims (8)
1. Stopfverfahren zur Reduktion des Wartezeitjitters mit den
folgenden Merkmalen:
- a) Ein erstes Digitalsignal (A) mit einer ersten Bitrate wird einem Synchronisierer zugeführt und im Synchronisierer mit einem ersten Takt (t A), der der Bitrate des ersten Digitalsignals (A) entspricht, in einen elastischen Speicher (ES) eingeschrieben.
- b) Aus dem elastischen Speicher (ES) wird ein zweites Digitalsignal (B) mit einem zweiten Takt (t B), der der Bitrate des zweiten Digitalsignals (B) entspricht, ausgelesen.
- c) In einem Rahmenzähler (RZ) wird der Rahmen des zweiten Digitalsignals (B) erzeugt, die Leseaktivierung des elastischen Speichers (ES) gesteuert und das Stopfen in Abhängigkeit von einem zugeleiteten Wert ausgeführt.
- d) Der mittlere Füllstand des elastischen Speichers (ES) wird einmal pro Stopfrahmen des zweiten Digitalsignals (B) ermittelt.
- e) Eine Differenz zwischen dem mittleren Füllstand und dem SOLL-Wert für den mittleren Füllstand wird für jeden Stopfrahmen des Digitalsignals (B) gebildet.
- f) Aus den Diffferenzen des momentanen Stopfrahmens und aller bisherigen Stopfrahmen wird eine Summe ermittelt und es wird ein Wert, der angibt, ob und wie gestopft wird, derart ermittelt, daß diese Summe möglichst konstant bleibt.
- g) Der ermittelte Wert wird dem Rahmenzähler (RZ) zugeleitet.
Die Merkmale a), b) und c) bilden den Oberbegriff.
2. Stopfverfahren zur Reduktion des Wartezeitjitters gemäß
Anspruch 1, dadurch gekennzeichnet, daß der mittlere
Füllstand einem zeitdiskreten Netz (ZN) zugeleitet wird,
das mit der Stopfrahmenfrequenz des zweiten Digitalsignals
(B) getaktet wird und in dem der Füllstandsfehler, also
die Differenz zwischen dem mittleren Füllstand und dem
SOLL-Wert für den mittleren Füllstand, ermittelt wird und
eine Fehlersumme des momentanen Stopfrahmens durch
Summation des Füllstandsfehlers des momentanen
Stopfrahmens und der Summe der Füllstandsfehler aller
bisherigen Stopfrahmen gebildet wird, aus der dann ein
Schätzwert für die Fehlersumme im nächsten Stopfrahmen des
Digitalsignals (B) unter der Annahme, daß nicht gestopft
wird, gebildet wird.
3. Stopfverfahren nach Anspruch 2, dadurch gekennzeichnet,
daß der Schätzwert für die Fehlersumme im nächsten
Stopfrahmen des Digitalsignals (B) einer Schaltung zur
Stopfentscheidung (SE) zugeführt wird, in der festgelegt
wird, ob und wie gestopft wird.
4. Stopfverfahren gemäß einem der Ansprüche 2 oder 3, dadurch
gekennzeichnet, daß beim Positiv-Stopfen der Schätzwert
mit einer Schwelle verglichen wird und immer dann gestopft
wird, wenn der Schätzwert unterhalb der Schwelle liegt und
dann nicht gestopft wird, wenn der Schätzwert oberhalb der
Schwelle liegt.
5. Stopfverfahren nach einem der Ansprüche 3 oder 4, dadurch
gekennzeichnet, daß beim Positiv-Null-Negativ-Stopfen der
Schätzwert für die Fehlersumme im nächsten Stopfrahmen des
zweiten Digitalsignals (B) mit einem Schwellenpaar
verglichen wird, und daß gestopft wird, wenn der
Schätzwert außerhalb des Schwellenpaares liegt, und daß
nicht gestopft wird, wenn er innerhalb des Schwellenpaares
liegt.
6. Anordnung zur Durchführung des Verfahrens mit den
folgenden Merkmalen:
- a) Ein elastischer Speicher (ES) ist vorgesehen, in den ein erstes Digitalsignal (A) mit einem ersten Takt (t A), der der Bitrate des ersten Digitalsignals (A) entspricht, geschrieben wird, und aus dem ein zweites Digitalsignal (B) mit einem zweiten Takt (t B) der Bitrate des zweiten Digitalsignals (B) entspricht, ausgelesen wird.
- b) Ein Rahmenzähler (RZ) ist vorgesehen, der den Rahmen des zweiten Digitalsignals (B) erzeugt, die Leseaktivierung des elastischen Speichers (ES) steuert und in Abhängigkeit von einem zugeleiteten Wert das Stopfen ausführt.
- c) Eine Schaltung zur Ermittlung des mittleren Füllstandes (I) des elastischen Speichers (ES), die den mittleren Füllstand mindestens einmal pro Stopfrahmen des zweiten Digitalsignals (B) ermittelt, ist vorgesehen.
- d) Ein zeitdiskretes Netzwerk (ZN), das mit der Stopfrahmenfrequenz des zweiten Digitalsignals (B) getaktet wird und dem der mittleren Füllstand zugeführt wird, ist vorgesehen.
- e) Das zeitdiskrete Netzwerk (ZN) ermittelt einen Wert, der angibt, ob und wie gestopft wird, derart, daß die Summe aus den Differenzen zwischen dem mittleren Füllstand und einem Sollwert für den mittleren Füllstand über alle Stopfrahmen des zweiten Digitalsignals (B) - eine solche Differenz wird für jeden Stopfrahmen des Digitalsignals (B) gebildet - möglichst konstant bleibt.
- f) Der so ermittelte Wert wird dem Rahmenzähler (RZ) zugeführt.
Die Merkmale a) und b) bilden den Oberbegriff.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4013317A DE4013317A1 (de) | 1990-04-26 | 1990-04-26 | Stopfverfahren zur reduktion des wartezeitjitters und anordnung zur durchfuehrung des verfahrens |
EP91905445A EP0526465B1 (de) | 1990-04-26 | 1991-03-09 | Stopfverfahren zu reduktion des wartezeitjitters und anordnung zur durchführung des verfahrens |
AT91905445T ATE112907T1 (de) | 1990-04-26 | 1991-03-09 | Stopfverfahren zu reduktion des wartezeitjitters und anordnung zur durchführung des verfahrens. |
PCT/DE1991/000205 WO1991016774A1 (de) | 1990-04-26 | 1991-03-09 | Stopfverfahren zu reduktion des wartezeitjitters und anordnung zur durchführung des verfahrens |
DE59103238T DE59103238D1 (de) | 1990-04-26 | 1991-03-09 | Stopfverfahren zu reduktion des wartezeitjitters und anordnung zur durchführung des verfahrens. |
US07/940,886 US5337315A (en) | 1990-04-26 | 1991-03-09 | Stuffing process for reducing waiting time jitter and device for executing the process |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4013317A DE4013317A1 (de) | 1990-04-26 | 1990-04-26 | Stopfverfahren zur reduktion des wartezeitjitters und anordnung zur durchfuehrung des verfahrens |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4013317A1 true DE4013317A1 (de) | 1990-08-23 |
DE4013317C2 DE4013317C2 (de) | 1992-12-10 |
Family
ID=6405139
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4013317A Granted DE4013317A1 (de) | 1990-04-26 | 1990-04-26 | Stopfverfahren zur reduktion des wartezeitjitters und anordnung zur durchfuehrung des verfahrens |
DE59103238T Expired - Lifetime DE59103238D1 (de) | 1990-04-26 | 1991-03-09 | Stopfverfahren zu reduktion des wartezeitjitters und anordnung zur durchführung des verfahrens. |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE59103238T Expired - Lifetime DE59103238D1 (de) | 1990-04-26 | 1991-03-09 | Stopfverfahren zu reduktion des wartezeitjitters und anordnung zur durchführung des verfahrens. |
Country Status (5)
Country | Link |
---|---|
US (1) | US5337315A (de) |
EP (1) | EP0526465B1 (de) |
AT (1) | ATE112907T1 (de) |
DE (2) | DE4013317A1 (de) |
WO (1) | WO1991016774A1 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0473338A2 (de) * | 1990-08-24 | 1992-03-04 | AT&T Corp. | Bitsynchronisierung mittels elastisches Speichers |
EP0475497A2 (de) * | 1990-09-04 | 1992-03-18 | Philips Patentverwaltung GmbH | Stopfentscheidungsschaltung für eine Anordnung zur Bitratenanpassung |
DE4316225A1 (de) * | 1993-05-14 | 1994-11-17 | Deutsche Bundespost Telekom | Verfahren und Anordnung zur störungsfreien empfangsseitigen Taktrückgewinnung für Digitalsignale mit konstanter Bitrate |
DE19515344A1 (de) * | 1995-02-16 | 1996-08-22 | Sel Alcatel Ag | Synchrones digitales Übertragungssystem |
DE10231648A1 (de) * | 2002-07-12 | 2004-01-29 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Stuffing-Regelung |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2616731B2 (ja) * | 1994-12-27 | 1997-06-04 | 日本電気株式会社 | 伝送信号処理回路 |
GB2303981A (en) * | 1995-07-29 | 1997-03-05 | Northern Telecom Ltd | Broadcast video desynchroniser |
US5563891A (en) * | 1995-09-05 | 1996-10-08 | Industrial Technology Research Institute | Waiting time jitter reduction by synchronizer stuffing threshold modulation |
US6064706A (en) * | 1996-05-01 | 2000-05-16 | Alcatel Usa, Inc. | Apparatus and method of desynchronizing synchronously mapped asynchronous data |
US6229863B1 (en) | 1998-11-02 | 2001-05-08 | Adc Telecommunications, Inc. | Reducing waiting time jitter |
US6233629B1 (en) * | 1999-02-05 | 2001-05-15 | Broadcom Corporation | Self-adjusting elasticity data buffer with preload value |
US6819725B1 (en) | 2000-08-21 | 2004-11-16 | Pmc-Sierra, Inc. | Jitter frequency shifting Δ-Σ modulated signal synchronization mapper |
US7218977B2 (en) | 2000-09-08 | 2007-05-15 | Diamondware, Ltd. | Software and process for play-cursor calculation |
DE10121461A1 (de) * | 2001-05-02 | 2002-11-14 | Infineon Technologies Ag | Taktversatzausgleich zwischen einem Bluetooth-Kommunikationsteilnehmer und einer mit dem Teilnehmer verbundenen Bluetooth-Sendebaugruppe |
US7298808B1 (en) | 2003-04-29 | 2007-11-20 | Pmc-Sierra, Inc. | Cascaded jitter frequency shifting Δ-Σ modulated signal synchronization mapper |
US7234007B2 (en) * | 2003-09-15 | 2007-06-19 | Broadcom Corporation | Adjustable elasticity FIFO buffer have a number of storage cells equal to a frequency offset times a number of data units in a data stream |
US8047075B2 (en) * | 2007-06-21 | 2011-11-01 | Invensense, Inc. | Vertically integrated 3-axis MEMS accelerometer with electronics |
US8681917B2 (en) | 2010-03-31 | 2014-03-25 | Andrew Llc | Synchronous transfer of streaming data in a distributed antenna system |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1262173A (en) * | 1986-05-29 | 1989-10-03 | James Angus Mceachern | Synchronization of asynchronous data signals |
US5146477A (en) * | 1987-03-17 | 1992-09-08 | Antonio Cantoni | Jitter control in digital communication links |
CA1326719C (en) * | 1989-05-30 | 1994-02-01 | Thomas E. Moore | Ds3 to 28 vt1.5 sonet interface circuit |
GB9012436D0 (en) * | 1990-06-04 | 1990-07-25 | Plessey Telecomm | Sdh rejustification |
-
1990
- 1990-04-26 DE DE4013317A patent/DE4013317A1/de active Granted
-
1991
- 1991-03-09 US US07/940,886 patent/US5337315A/en not_active Expired - Lifetime
- 1991-03-09 WO PCT/DE1991/000205 patent/WO1991016774A1/de active IP Right Grant
- 1991-03-09 EP EP91905445A patent/EP0526465B1/de not_active Expired - Lifetime
- 1991-03-09 AT AT91905445T patent/ATE112907T1/de not_active IP Right Cessation
- 1991-03-09 DE DE59103238T patent/DE59103238D1/de not_active Expired - Lifetime
Non-Patent Citations (3)
Title |
---|
DUTTWEILER, D.L.: Waiting Time Iitter, IN: The Bell System Technical Journal, IN: Vo.. 51, No. 1, January 1972, S. 165-207 * |
GROVER, W.D., u.a.: Waiting Time Jitter Reduction by Synchronizer Stuff Threshold Modulation, IN: IEEE Transactions on Communications, Vol. 37, No. 11, 1989, S. 1231-1236 * |
KÜHNE, Friedrich, LANG, Karl: Positie-Null- Negativ-Stoptechnik für die Multiplexübertragung plenochroner Datensignale, IN: Frequenz, 32 (1978) 10, S. 281-287 * |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0473338A2 (de) * | 1990-08-24 | 1992-03-04 | AT&T Corp. | Bitsynchronisierung mittels elastisches Speichers |
EP0473338A3 (en) * | 1990-08-24 | 1993-03-17 | American Telephone And Telegraph Company | Bit synchronization with elastic memory |
EP0475497A2 (de) * | 1990-09-04 | 1992-03-18 | Philips Patentverwaltung GmbH | Stopfentscheidungsschaltung für eine Anordnung zur Bitratenanpassung |
EP0475497A3 (en) * | 1990-09-04 | 1992-07-08 | Philips Patentverwaltung Gmbh | Stuffing decision circuit for a bit rate adaption apparatus |
DE4316225A1 (de) * | 1993-05-14 | 1994-11-17 | Deutsche Bundespost Telekom | Verfahren und Anordnung zur störungsfreien empfangsseitigen Taktrückgewinnung für Digitalsignale mit konstanter Bitrate |
DE4316225C2 (de) * | 1993-05-14 | 2000-06-08 | Deutsche Telekom Ag | Verfahren und Anordnung zur störungsfreien empfangsseitigen Taktrückgewinnung für Digitalsignale mit konstanter Bitrate |
DE19515344A1 (de) * | 1995-02-16 | 1996-08-22 | Sel Alcatel Ag | Synchrones digitales Übertragungssystem |
DE10231648A1 (de) * | 2002-07-12 | 2004-01-29 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Stuffing-Regelung |
DE10231648B4 (de) * | 2002-07-12 | 2007-05-03 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Stuffing-Regelung |
US7453911B2 (en) | 2002-07-12 | 2008-11-18 | Infineon Technologies Ag | Method and device for controlling stuffing |
Also Published As
Publication number | Publication date |
---|---|
DE4013317C2 (de) | 1992-12-10 |
EP0526465A1 (de) | 1993-02-10 |
EP0526465B1 (de) | 1994-10-12 |
DE59103238D1 (de) | 1994-11-17 |
ATE112907T1 (de) | 1994-10-15 |
WO1991016774A1 (de) | 1991-10-31 |
US5337315A (en) | 1994-08-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4013317C2 (de) | ||
DE3308903A1 (de) | Adaptive schwellenwertvorrichtung | |
EP0064201B1 (de) | Verfahren zum Entzerren eines Datensignales | |
EP0475498B1 (de) | Schaltungsanordnung zur Bitratenanpassung zweier digitaler Signale | |
DE19515344A1 (de) | Synchrones digitales Übertragungssystem | |
DE2916217A1 (de) | Uebertragungssystem zur uebertragung von informationsimpulsen | |
DE4101270A1 (de) | Verfahren zur uebertragung von digitalsignalen | |
EP0356549B1 (de) | Verfahren und Schaltungsanordnung für eine digitale Regelung der Phase von Abtasttaktimpulsen | |
DE4014814C2 (de) | ||
DE19820572A1 (de) | Desynchronisiereinrichtung für ein synchrones digitales Nachrichtenübertragungssystem | |
EP0455963B1 (de) | Anordnung und Verfahren zum Abbilden eines ersten Nutzsignals aus dem Rahmen eines ersten Digitalsignals mittels Impulsstopftechnik in den Rahmen eines zweiten Digitalsignals | |
EP0461703B1 (de) | Schaltungsanordnung zur Bitratenanpassung | |
DE4339586B4 (de) | Übertragungssystem | |
DE2051940A1 (de) | Selbsttätiger Baud Synchronisierer | |
CH690152A5 (de) | Verfahren zur Datenübertragung über eine Uebertragungseinheit und eine Schaltungsanordnung zur Durchführung des Verfahrens. | |
DE4014800C2 (de) | Verfahren zur Ermittlung des mittleren Füllstandes eines elastischen Speichers und Anordnung zur Durchführung des Verfahrens | |
EP0455865B1 (de) | Anordnung zum Abbilden eines Nutzsignals aus dem Rahmen eines ersten Digitalsignals mittels Impulsstopftechnik in den Rahmen eines zweiten Digitalsignals und Verwendung der Anordnung | |
DE4218132C2 (de) | Verfahren zur Taktrückgewinnung und Synchronisation | |
DE2133037C3 (de) | Verfahren und Schaltungsanordnung zur selbsttätigen Einstellung eines adaptiven Entzerrers | |
DE2257288A1 (de) | Verfahren zur herstellung des phasengleichlaufs | |
EP0653093B1 (de) | Verfahren zur übertragung digitaler daten ohne feste kopplung zwischen den taktfrequenzen und der übertragungsfrequenz | |
DE3800364C2 (de) | Verfahren zur Rückgewinnung eines analogen Signals aus einem digitalen Signal, insbesondere für digitale Fernsprecheinrichtungen, sowie nach diesem Verfahren arbeitende Schaltungsanordnung | |
DE2744245C2 (de) | Schaltungsanordnung zum Ein- und Ausblenden von Impulsen in eine Impulsfolge | |
DE2556353C3 (de) | Anordnung mit einer integrierenden digitalen Signalverarbeitungsvorrichtung | |
DE2532414A1 (de) | Datenmodem mit automatischem abgleich, signalausfallfeststellung und echoschutz |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAV | Publication of unexamined application with consent of applicant | ||
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: ROBERT BOSCH GMBH, 70469 STUTTGART, DE |
|
8339 | Ceased/non-payment of the annual fee |