DE3733682C2

DE3733682C2 -

Info

Publication number: DE3733682C2
Application number: DE3733682A
Authority: DE
Inventors: David Joseph Washington D.C. Us Knapp; Navdeep Singh Austin Tex. Us Sooch; Eric John Buda Tex. Us Swanson
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1986-10-07
Filing date: 1987-10-05
Publication date: 1990-07-26
Also published as: JPS63126320A; FR2604839A1; GB2195848B; US4746899A; FR2604839B1; DE3733682A1; GB2195848A; GB8723073D0

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Vermindern der Auswirkungen von elektrischen Störungen in einem Analog-Digital-Umsetzer oder einem integrierten Schaltkreis.

Es ist aus wirtschaftlichen Gründen bei vielen Anwendungen wünschenswert, daß eine analoge Schaltung in einem monolithischen integrierten Schaltkreis mit einer digitalen Schaltung kombiniert wird. Eine derartige Anwendung ist ein A/D-Umsetzer vom Überabtastungs-(Oversampling)-Typ.

Bei einem A/D-Umsetzer vom Überabtastungs-Typ wird die analoge Eingangsspannung mit einer Abtastrate abgetastet, die wesentlich höher ist als die gewünschte Ausgangsabtastrate des Umsetzers. Umsetzer von diesem Typ sind im Stand der Technik bekannt und sie haben einen analogen Eingangsteil und ein digitales Filter, das die Ausgangssignale des analogen Eingangsteils verarbeitet. Ein geeignetes analoges Eingangsteil für diesen Zweck ist ein Delta/Sigma-Modulator, der in der Literatur als auch ein Sigma/Delta-Modulator bezeichnet wird.

Um sicherzustellen, daß der digitale Ausgang eines A/D-Umsetzers mit hoher Auflösung genau ist, ist es notwendig, daß die Einwirkung von elektrischen Störungen auf das analoge Eingangsteil möglichst klein wird. Ein 16-Bit-A/D-Umsetzer stellt im Idealfall 65 536 verschiedene digitale Ausgangswerte zur Verfügung, von denen jeder einer anderen analogen Eingangsspannung entspricht. Für einen analogen Eingangsspannungsbereich von typischerweise plus oder minus 3 Volt oder 6 Volt insgesamt ist die Schrittweite der analogen Spannungen in der Größenordnung von 100 Mikrovolt.

Es ist bekannt, daß eine digitale logische Schaltung beträchtliche elektrische Störungen erzeugen kann, weil logische Gatter zu Übergängen von einem logischen Zustand zu dem anderen veranlaßt werden. Derartige Störungen erzeugen insbesondere Schwierigkeiten bei der Kombination einer großen Zahl logischer Hochgeschwindigkeisgatter mit einem störungsempfindlichen analogen Eingangsteil auf demselben monolithischen integrierten Schaltkreischip.

Aus der DE-PS 26 53 037 ist bekannt, die bei D/A-Umsetzern auftretenden störenden sogenannten "Glitchimpulse" dadurch zu vermeiden, daß man das treppenförmige Ausgangssignal des D/A- Umsetzers zu Zeitpunkten, die zwischen den Glitches oder Spannungsspitzen liegen, abtastet.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zum Vermindern der nachteiligen Auswirkungen von elektrischen Störungen auf die Analog/Digital-Umsetzung für die Fälle anzugeben, in denen es wünschenswert ist, sowohl die analoge als auch die digitale Schaltung in dem gemeinsamen Halbleitersubstrat eines integrierten Schaltkreises unterzubringen.

Zur Lösung dieser Aufgabe ist das erfindungsgemäße Verfahren zum Vermindern der Auswirkungen von elektrischen Störungen in einem Analog/Digital-Umsetzer bekannt, der in einem integrierten Schaltkreis enthalten ist, wobei der Analog/Digital- Umsetzer sowohl einen analogen als auch einen digitalen Schaltkreis aufweist, die auf einem gemeinsamen Halbleitersubstrat verkörpert sind und wobei die digitale Schaltung auf die ansteigende Flanke eines Hilfstaktsignals anspricht, um die logischen Zustände einer Mehrzahl von logischen Gatter zu ändern, und damit elektrische Störungen erzeugt, gekennzeichnet durch folgende Schritte:

a. Zuführen eines ersten Taktsignals (ACLK) zu der Analogschaltung zum Steuern der Abtastung einer analogen Eingangsspannung;
b. Abtasten der analogen Eingangsspannung während eines Abtastperiodenabschnitts des ersten Taktsignals und Beenden der Abtastung an der abfallenden Flanke des Abtastperiodenabschnitts des ersten Taktsignals (ACLK);
c. Erzeugen eines zweiten Taktsignals (DCLK), dessen ansteigende Flanke bezüglich der abfallenden Flanke des ersten Taktsignals (ACLK) verzögert ist; und
d. Zuführen des zweiten Taktsignals (DCLK) zu der digitalen Schaltung als deren Hilfstakt.

Alternativ ist das erfindungsgemäße Verfahren zum Vermindern der Auswirkungen von elektrischen Störungen in einem integrierten Schaltkreis mit einem darin enthaltenen Analog-Digital-Umsetzer ausgestattet, wobei der Analog-Digital-Umsetzer von dem Typ ist, der ein mit einem digitalen Abschwächungsfilter verbundenes analoges Eingangsteil aufweist, wobei elektrische Störungen in die analoge Schaltung des Analog-Digital-Umsetzers eingekoppelt werden und wobei diese elektrischen Störungen durch den Schaltvorgang des das Abschwächungsfilter enthaltenden Schaltkreis erzeugt werden, gekennzeichnet durch die folgenden Schritte:

a. Zuführen eines Hilfstaktsignals (DCLK) zu dem Abschwächungsfilter (20) zum synchronen Takten der logischen Schaltung, die das Abschwächungsfilter (20) enthält;
b. Vermindern der Anzahl der Gatterlaufzeiten, die auf die ansteigende Flanke des Hilfstaktsignals (DCLK) folgen, durch synchrone zeitliche Staffelung der arithmetischen Operationen des Abschwächungsfilters (20); und
c. Beenden der Abtastung der analogen Eingangsspannung kurz vor der ansteigenden Flanke des Hilfstaktsignals (DCLK).

Schließlich ist alternativ das erfindungsgemäße Verfahren zum Vermindern der Auswirkungen von elektrischen Störungen bekannt, die in eine Analogschaltung eines Analog-Digital-Umsetzers innerhalb einer integrierten Schaltung eingekoppelt werden, wobei der Analog-Digital-Umsetzer eine analoge Eingangsschaltung vom Überabtastungs-Typ hat, welche mit einem digitalen Abschwächungsfilter verbunden ist, wobei die elektrischen Störungen durch den Schaltvorgang der den Abschwächungsfilter enthaltenden Schaltung erzeugt werden, gekennzeichnet durch folgende Merkmale:

a. Zuführen eines Hilfstaktsignals (DCLK) zu dem Abschwächungsfilter (20) zum synchronen Takten der logischen Schaltung, die das Abschwächungsfilter (20) enthält;
b. Vermindern der Anzahl der Gatterlaufzeiten, die auf die ansteigende Flanke des Hilfstaktsignales folgen, durch synchron zeitliche Staffelung der arithmetischen Operationen des Abschwächungsfilters (20);
c. Zuführen eines Abtastpulssignals (ACLK) zu der analogen Eingangsschaltung; und
d. Abtasten der analogen Eingangsspannung während eines Abtastperiodenabschnittes des Abtasttaktsignales (ACLK) und Beenden der Abtastung der analogen Eingangsspannung kurz vor der vorderen oder ansteigenden Flanke des Hilfstaktsignales.

Ausführungsbeispiele der Erfindung werden im folgenden anhand der Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines A/D-Umsetzers, der in Verbindung mit dem Verfahren gemäß der vorliegenden Erfindung verwendet wird;

Fig. 2 ein elektrisches Schaltbild eines Summierers und eines Integrators, die in dem Delta/Sigma-Modulator des A/D-Umsetzers nach Fig. 1 enthalten sind;

Fig. 3 ein Zeitdiagramm, das die Zeitverhältnisse bei dem Verfahren gemäß der vorliegenden Erfindung zeigt;

Fig. 4 eine Balkendarstellung, die die Größen der digitalen Koeffizienten zeigt, welche bei dem Faltungsvorgang des digitalen Abschwächungsfilters verwendet werden, das in dem A/D-Umsetzer nach Fig. 1 enthalten ist; und

Fig. 5 ein Logik- und Blockbild, das Einzelheiten einer Ausführungsform des digitalen Abschwächungsfilters zeigt, das in dem A/D-Umsetzer nach Fig. 1 enthalten ist.

Es wird nun auf die Fig. 1 Bezug genommen, in der ein 16- Bit-A/D-Umsetzer 10 eines Typs gezeigt ist, der in Verbin dung mit dem Verfahren gemäß der vorliegenden Erfindung ver wendet wird. Alle Elemente des A/D-Umsetzers 10 sind in einem CMOS-integrierten Schaltkreis verkörpert, der ein ge meinsames Halbleitersubstrat aufweist. Ein typischer CMOS- integrierter Schaltkreis, der für die Schaltung nach Fig. 1 geeignet ist, hat ein Substrat vom n-Typ, das für alle darin vorgesehenen p-Kanal-Transistoren gemeinsam ist.

Der A/D-Umsetzer 10 umfaßt einen zweistufigen Delta/Sigma- Modulator 12, an dem die an einem Eingangsanschluß 14 ange legte Analog-Spannung anliegt. Der Delta/Sigma-Modulator 12 gibt an einem Schaltungspunkt 16 ein Ausgangssignal ab.

Der A/D-Umsetzer 10 umfaßt auch einen Spannungsumsetzer 18, dessen Eingang mit dem Schaltungspunkt 16 verbunden ist und der einen Ausgang aufweist, der ein als DATEN bezeichnetes Signal abgibt. Die einzige Funktion des Spannungsumsetzers 18 besteht darin, typischerweise plus- und minus-3-Volt-Sig nale an dem Schaltungspunkt 16 in Signaländerungen von Null auf plus 5 Volt für das Signal DATEN umzusetzen.

Weiterhin ist in dem A/D-Umsetzer 10 ein digitales Abschwä chungsfilter 20 enthalten, an dem das Signal DATEN anliegt und das seriell ein 16-Bit-digitales Ausgangssignal an einem Ausgangsanschluß 22 abgibt.

Zusätzlich ist in dem A/D-Umsetzer 10 ein Taktgenerator 24 vorgesehen, der analoge Takte ACLK 1 und ACLK 2 an den Delta /Sigma-Modulator 12 abgibt und der digitale Takte DCLK 1 und DCLK 2 an das digitale Abschwächungsfilter 20 abgibt.

Die Energie wird dem A/D-Umsetzer 10 durch eine positive Analogversorgungsspannung VA+, eine negative Analogversor gungsspannung VA-, eine Analogerdungsbezugsspannung AGND, eine negative Digitalversorgungsspannung VD-, eine Digital erdungsbezugsspannung DGND und eine positive Digitalversor gungsspannung VD+ zugeführt. VA+ und VA- weisen jeweils eine Größe von typischerweise 5 Volt in bezug auf die Analoger dungsbezugsspannung AGND auf. VD+ und VD- weisen jeweils eine Größe von typischerweise 5 Volt in bezug auf die Digi talerdungsbezugsspannung DGND auf. Zum Zweck der Verminde rung von nachteiligen Auswirkungen auf die analoge Wirkungs weise von Störungen auf der digitalen Erdung sind die Ana logerdungsbezugsspannung AGND und die Digitalerdungsbezugs spannung DGND auf dem monolithischen integrierten Schalt kreis, der den A/D-Umsetzer 10 beinhaltet, nicht miteinan der verbunden, sondern statt dessen sind sie außerhalb des monolithischen integrierten Schaltkreises elektrisch mitein ander verbunden.

Der Delta/Sigma-Modulator 12 umfaßt einen ersten Summierer 26, einen ersten Integrator 28, einen zweiten Summierer 30, einen zweiten Integrator 32 und einen verriegelnden Kompara tor 34. Der verriegelnde Komparator 34 wird durch den Takt ACLK 1 abgetastet und gibt an den Schaltungspunkt 16 ein Ausgangs- und Rückführungssignal ab, das als +/-VFS bezeich net ist.

Das digitale Abschwächungsfilter 20 umfaßt ein 384×14-Bit- ROM 36, das durch einen Adreßzeiger 38 adressiert wird. Das ROM 36 gibt 14 Ausgangssignale ab, die mit Bi bezeichnet sind. Die 14 Bi-ROM-Ausgangssignale liegen an den 14 nie drigstwertigen Bits eines 22-Bit-gestaffelten (pipelined) Addierers/Akkumulators 40 an. Die Ausgangssignale der 16 höchstwertigen Bits des Addierers/Akkumulators 40 werden einem 16-Bit-parallel-ein/seriell-aus-Schieberegister 42 zu geführt. Das Schieberegister 42 gibt das digitale Ausgangs signal an dem Schaltungspunkt 22 ab.

Im folgenden wird Bezug auf die Fig. 2 genommen, in der ein elektrisches Schaltbild des Summierers 26 und des Integra tors 28 dargestellt ist, die den Eingangsteil des Delta/Sig ma-Modulators 12 nach Fig. 1 bilden. Der erste Summierer 26 umfaßt Schalter 44, 46, 48, 50, 52, 54, 56 und 58. Die Schalter 44, 50, 52 und 58 werden durch den Analog-Takt ACLK 1 leitend geschaltet, wenn sich dieser auf einem hohen Pegel befindet; die Schalter 46, 48, 54 und 56 werden durch den Analog-Takt ACLK 2 leitend geschaltet. Der erste Summie rer 26 umfaßt weiterhin Kondensatoren 60 und 62, von denen jeder eine Kapazität von typischerweise 5 Picofarat auf weist.

Der erste Integrator 28 umfaßt einen Operationsverstärker 64 und einen Rückführungskondensator 66. Bei der dargestellten Ausführungsform hat der Kondensator 66 eine Kapazität von typischerweise 20 pF.

Die Analog-Takte ACLK 1 und ACLK 2 sind nicht-überlappende Takte, die gleichmäßig mit einer Frequenz von annähernd 2,048 MHz laufen. Wenn der Analog-Takt ACLK 1 einen hohen Pe gel aufweist, wird bewirkt, daß der Kondensator 60 auf den analogen Spannungseingang aufgeladen wird, und es wird be wirkt, daß der Kondensator 62 auf die Spannung des Rückfüh rungssignals +/-VFS aufgeladen wird, das typischerweise ent weder +3 V oder -3 V beträgt. Nach der Aufladung wird be wirkt, daß die Anschlüsse der Kondensatoren 60 und 62 durch das Öffnen aller Schalter 44 bis 58 ein schwebendes Poten tial aufweisen. Danach wird, wenn der Analog-Takt ACLK 2 einen hohen Pegel annimmt, bewirkt, daß die Schalter 46, 48, 54 und 56 leitend werden, wodurch die Kondensatoren 60 und 62 zwischen Erde und dem invertierenden Eingang des Opera tionsverstärkers 64 angeschlossen werden, was zur Folge hat, daß die Ladung zum oder von dem Rückführungskondensator 66 übertragen wird.

Der zweite Summierer 30 und der zweite Integrator 32 sind in derselben Weise ausgebildet wie der erste Summierer 26 und der erste Integrator 28.

Die Theorie und die Wirkungsweise von Delta/Sigma-Modulato ren ist den auf diesem Gebiet tätigen Fachleuten allgemein bekannt und deshalb werden sie hier nicht im einzelnen dis kutiert. Für die vorliegenden Zwecke sollte es ausreichen festzustellen, daß das Ausgangssignal des Delta/Sigma-Modu lators 12 an dem Schaltungspunkt 16 ein kontinuierliches di gitales Bit-Muster mit hoher Geschwindigkeit ist, das einer seits einen logischen Pegel aufweist, der durch einen Pegel von etwa +3 V dargestellt wird, und andererseits einen logi schen Pegel aufweist, der durch einen Spannungspegel von et wa -3 V dargestellt wird. Der digitale Bit-Strom wird mit der 2,048-MHz-Rate des Analog-Takts ACLK 1 getaktet. Diese Rate ist im wesentlichen höher als die interessierenden Fre quenzen, die an den Analogspannungseingangsanschluß 14 ange legt werden. Für die dargestellte Ausführungsform erstrecken sich die interessierenden Frequenzen an dem Analogspannungs eingang von Gleichstrom bis etwa 8 kHz. Für eine gegebene Anzahl von Abtastproben des Analogspannungseingangsignals - beispielsweise 384 Abtastproben - ist die relative Anzahl von logischen Werten Eins zu logischen Werten Null, die von dem Delta/Sigma-Modulator 12 abgegeben werden, ein Kennzei chen der Polarität und der Größe der Spannung, die an den Analogspannungseingangsanschluß 14 angelegt wird.

Eine Funktion des digitalen Abschwächungsfilters 20 besteht darin, die niederfrequente Analogspannungseingangsinfor mation herauszuholen, die in dem seriellen Bit-Strom hoher Geschwindigkeit enthalten ist, der von dem Delta/Sigma-Modu lator abgegeben wird, und eine 16-Bit-Digitaldarstellung des abgetasteten analogen Eingangssignals zur Verfügung zu stel len. Eine andere Funktion des digitalen Abschwächungsfilters 20 besteht darin, eine Tiefpaßfrequenzantwort für das ankom mende Analogsignal zur Verfügung zu stellen.

Die Fig. 3 ist ein Zeitdiagramm, das die Zeitverhältnisse bei dem Verfahren gemäß der vorliegenden Erfindung zeigt. Die oberen beiden Wellenformen zeigen die nicht-überlappen den Analog-Takte ACLK 1 und ACLK 2. Der Analog-Takt ACLK 1 muß nur während einer Zeit auf einem hohen logischen Pegel sein, die ausreicht, um die Kondensatoren 60 und 62 voll aufzula den und den verriegelnden Komparator 34 zu betätigen; der Analog-Takt ACLK 1 kann jedoch identisch mit dem oder sogar breiter als der Analog-Takt ACLK 2 gemacht werden (jedoch un ter der Voraussetzung, daß sichergestellt ist, daß die bei den Analog-Takte nicht zur selben Zeit den hohen Pegel an nehmen). Für Störungsbetrachtungen ist die einzige kritische Zeit der Analog-Takte die Zeit unmittelbar vor der abfallen den Flanke des Taktes ACLK 1. Die Ladung, die den Kondensato ren 60 und 62 infolge von Störspannungen unmittelbar vor der abfallenden Flanke des Takts ACLK 1 zugeführt wird, kann be wirken, daß eine fehlerhafte Analogabtastprobe entnommen wird. Nachdem bewirkt wird, daß die Anschlüsse der Kondensa toren 60 und 62 ein schwebendes Potential annehmen, sind Störspannungen, die den Kondensatoren 60 und 62 zugeführt werden, von geringer Auswirkung infolge des Prinzips, daß die Ladung beibehalten wird.

Die Digital-Takte DCLK 2 und DCLK 1, sind ebenfalls in Fig. 3 dargestellt. Diese Takte sind ebenfalls nicht-überlappende Takte, die kontinuierlich mit einer Rate von 2,048 MHz lau fen. In einer Art und Weise, die für digitale logische Sy steme herkömmlich ist, ist der Takt DCLK 1 Haupttakt für Haupt/Hilfs-(Master/Slave)-digitale Speicherelemente (wie D-Typ Flipflops oder Regelungsspeicher) und der Takt DCLK 2 ist der Hilfstakt für den Hilfsteil von derartigen digitalen Speicherelementen.

Bei einer typischen synchronen Digitalsystem löst die an steigende Flanke des Hilfstaktes eine Folge von logischen Pegelübergängen unter den logischen Gattern aus, die zwi schen den getakteten Speicherelementen angeschlossen sind. Immer dann, wenn ein logisches Gatter einen Übergang von einem logischen Pegel zu einem anderen durchführt, werden Stromübergänge zwischen der Versorgungsspannung und Erde be wirkt. Diese Stromübergänge bewirken zusammen datenabhängige elektrische Störungen in dem Digitalsystem, insbesondere auf den Anschlüssen für die Spannungsversorgung und Erde. Obwohl ein Großteil der elektrischen Störungen, die durch die Ände rung der logischen Zustände der logischen Gatter erzeugt werden, von dem empfindlichen Analogschaltkreis, der in dem selben integrierten Schaltkreis verkörpert ist, unter Ver wendung von getrennten Versorgungen und Erdanschlüssen für den analogen und den digitalen Schaltkreis isoliert werden können, kann ein gewisser Betrag der elektrischen Störungen zu dem Analog-Schaltkreis über das gemeinsame Substrat oder durch kapazitive Kopplung gekoppelt werden. Um das Problem weiter zu erschweren, können elektrische Störübergänge in folge von Schwingungen einer induktiven Zuführung eine län gere Dauer aufweisen.

Zur Verminderung der nachteiligen Effekte von elektrischen Störungen, die durch den digitalen Schaltkreis auf dem Chip erzeugt werden, wird die ansteigende Flanke des digitalen Hilfstakts DCLK 2 im Hinblick auf die abfallende Flanke des abtastenden Analog-Takts ACLK 1 verzögert. Diese Verzögerung ist in Fig. 3 dargestellt und dort als t-VERZÖGERUNG-1 be zeichnet. Bei der bevorzugten Ausführungsform werden Inver tierungsverzögerungen in dem Taktgenerator 24 verwendet, um die Verzögerung t-VERZÖGERUNG-1 von tyischerweise 50 nS zu erzeugen.

Ein mit STÖRUNG bezeichnetes Signal ist ebenfalls in Fig. 3 gezeigt, um die Zeitpunkte der in dem A/D-Umsetzer 10 erzeugten elektrischen Störungen zu zeigen. Die Wellenformen nach Fig. 3 sind nicht notwendigerweise im richtigen Maßstab zueinander gezeichnet.

Obwohl der größte Betrag an Störungen beginnend mit der ansteigenden Flanke des Takts DCLK 2 erzeugt wird, soll festgestellt werden, daß elektrische Störungen in ähnlicher Weise beginnend mit der ansteigenden Flanke des Haupttakts DCLK 1 erzeugt wird. Um die Auswirkungen der elektrischen Störungen auf den Analogteil des A/D-Umsetzers 10 möglichst klein zu halten, ist es vorteilhaft, daß eine lange Zeit dafür vorgesehen wird, daß die elektrischen Störungen vor dem Zeitpunkt abklingen, der der abfallenden Flanke des Analog-Takts ACLK 1 unmittelbar vorangeht. Somit ist es vorteilhaft, daß die Zeit der Erzeugung von großen Störungen, die in Fig. 3 als t 2 bezeichnet wird, möglichst klein gemacht wird, um die Abklingzeit t 3 möglichst groß zu machen. In Weise ist es vorteilhaft, die mit t 4 in Fig. 3 bezeichnete Zeit möglichst groß zu machen.

Die Zeit der großen Störungen, t 2, kann dadurch vermindert werden, daß die Anzahl der Gatterlaufzeiten zwischen den Haupt/Hilfselementen der digitalen Schaltung vermindert wird. Für die Funktionen, die für das digitale Abschwächungsfilter 20 erforderlich sind, gibt es jedoch bedeutende Zwiespälte zwischen der Anzahl der Gatterlaufzeiten und der Chipfläche des integrierten Schaltkreises, die erforderlich ist, um die logische Schaltung zu implementieren.

Die arithmetischen Operationen eines digitalen Abschwä chungsfilters, das in Verbindung mit einem Delta/Sigma-Modu lator verwendet wird, können auf verschiedene Arten imple mentiert werden. Ein A/D-Umsetzer hoher Auflösung, wie bei spielsweise der 16-Bit-A/D-Umsetzer 10 nach Fig. 1, erfor dert eine arithmetische Verarbeitung auf der Grundlage von digitalen Wörtern, die eine wesentliche Anzahl von Bits in jedem Wort aufweisen. Beispielsweise ist es bei dem in Fig. 1 gezeigten digitalen Abschwächungsfilter 20 erforderlich, 14-Bit-Wörter, die von dem ROM 36 ausgegeben werden, entwe der zu einem in einem Akkumulatorregister in dem Addierer /Akkumulator 40 gespeicherten 22-Bit-Wort hinzuzuaddieren oder von diesem zu subtrahieren. Das Signal DATEN steuert, ob eine Addition oder eine Substraktion ausgeführt wird:
wenn das Signal DATEN eine logische Eins ist, wird eine Ad dition ausgeführt; andernfalls wird, wenn das Signal DATEN eine logische Null ist, eine Subtraktion ausgeführt. Folg lich muß bei der dargestellten Ausführungsform, da das Sig nal DATEN Bits an das digitale Abschwächungsfilter 20 mit einer Rate von 2,048 MHz abgibt, jede Addition oder Subtrak tion in annähernd 500 nS abgeschlossen sein. Eine wirksame Chipfläche bedeutet, daß die Addition oder Substraktion durch einen herkömmlichen seriellen Rütteladdierer reali siert werden könnte, aber ein derartiger Addierer für eine 22-Bit-Operation würde typischerweise 44 oder mehr Gatter laufzeiten zwischen den getakteten Elementen zur Folge ha ben. Wenn erneut Bezug auf die Fig. 3 genommen wird, sollte es eigentlich eingeschätzt werden, daß die Zeit t 2 ebenfalls zu lang wäre für eine aktzeptierbare Abklingzeit t 3.

Die Zeit t 2 könnte unter Verwendung einer vollständigen pa rallelen Arithmetikarchitektur für den Addierer/Akkumulator möglichst klein gemacht werden auf Kosten der Komplexität des Schaltkreises und einer möglicherweise unwirtschaftlichen großen Chipfläche.

Ein geeigneter Kompromiß zwischen der Anzahl der Gatterlaufzeiten, um t 2 hinreichend klein zu halten, während Chipfläche für den integrierten Schaltkreis gespart wird, wird durch synchrone Staffelung (Pipelining) der arithmetischen Operationen des digitalen Abschwächungsfilters erreicht. In diesem Zusammenhang bedeutet eine synchrone Staffelung einer arithmetischen Operation die Ausführung der arithmetischen Operation in einer zeit-seriellen Weise, wobei es einem erzeugten Übertrag einer Stufe nicht erlaubt ist, das arithmetische Ergebnis irgendeiner Stufe außer derjenigen des nächst höhenwertigen Bits während des nächsten Taktzyklus zu beeinflussen. Das in Fig. 1 gezeigte digitale Abschwächungsfilter 20 führt seine erforderlichen arithmetischen Operationen in einer derartigen synchron gestaffelten Weise durch, wie es unten beschrieben ist.

Es wird nun Bezug auf die Fig. 4 genommen. Dort ist eine Balkendarstellung gezeigt, die die Größen der digitalen ROM- Koeffizienten zeigt, die in dem Faltungsprozeß des digita len Abschwächungsfilters 20 verwendet werden. Diese Balkendarstellung zeigt etwas, was als Abschwächungsfilter der 384. Ordnung bezeichnet wird. Die Symmetrie um den Mittelpunkt des Diagramms zeigt, daß das Filter eine lineare Phasencharakteristik über der Frequenz hat, was in hohem Maße für viele Anwendungen erwünscht ist. Zusätzlich wird diese Art von Filter als ein Filter mit endlicher Impulsantwort bezeichnet. Für ein Verhältnis des gestaffelten (Pipeline)- Aufbaus wird als nächstes die Art und Weise, in der ein herkömmliches, nicht-gestaffeltes (Non-Pipeline)-Filter der 384. Ordnung arbeiten würde, beschrieben.

Bei einer nicht-gestaffelten Architektur würde der herkömmliche Prozeß mit dem Löschen des Akkumulators beginnen, gefolgt von einer Multiplikation des 384. 14-Bit-ROM-Koeffizienten, bezeichnet als A383, durch die digitalen Daten, die von dem analogen Überabtastungs-(Oversampling)-Modulator ab gegeben werden. Das Ergebnis dieser Multiplikation wird dann in einem Akkumulator gespeichert. Während des nächsten Takt zyklus wird dann der 14-Bit-ROM-Koeffizient A383 in ähnli cher Weise mit den neuen Daten multipliziert, die von dem Überabtastungs-Modulator abgegeben werden, und das Ergebnis wird zu dem Akkumulator hinzuaddiert. Dieser Prozeß wird wiederholt, bis alle Produkte abgeschlossen sind und zu dem Akkumulator hinzuaddiert sind. Das endgültige Ergebnis im Akkumulator ist eine digitale Zahl, die den Wert der Analog spannung angibt, die an den Eingang des A/D-Umsetzers ange legt wird.

Für Überabtastungsmodulatoren, wie beispielsweise dem des Delta/Sigma-Modulators 12 nach Fig. 1, die nur einen 1-Bit- breiten Strom von digitalen Daten zur Verfügung stellen, sind die oben beschriebenen Multiplikationen nicht notwendig; statt dessen ist es für jede arithmetische Operation ausrei chend, entweder eine Addition oder eine Subtraktion des ROM- Koeffizienten zu oder von dem Akkumulator in Abhängigkeit davon durchzuführen, ob das Signal DATEN eine logische Eins oder eine logische Null ist. Um die Angelegenheit weiter zu vereinfachen, ist es allgemein bekannt, daß eine Subtraktion von binären Zahlen durch Invertierung jedes der Bits der zu subtrahierenden binären Zahl und dann Hinzuaddieren der kom plementierten Zahl plus Eins zu dem Minuenten (in diesem Fall dem Akkumulator) durchgeführt werden kann.

Es wird nun Bezug auf die Fig. 5 genommen. Ein Logik- und Blockdiagramm zeigt Einzelheiten einer Ausführungsform des gestaffelten (Pipeline)-Addierers/Akkumulators 40, wie er in dem digitalen Abschwächungsfilter 20 enthalten ist.

Das Signal DATEN liegt an einem 22-Bit-Schieberegister an, von dem in Fig. 5 vier Bit als Verriegelungsspeicher vom D-Typ 68, 70, 72 und 73 dargestellt sind. Jeder der Verrie gelungsspeicher 68, 70, 72 und 73 ist vom Haupt/Hilfs-(Mas ter/Slave)-Typ, wobei der Hauptteil durch den Takt DCLK 1 ge taktet wird und der Hilfsteil durch den Takte DCLK 2 getaktet wird.

14-ROM-Koeffizienten-Bits von dem ROM 36 werden in einem ROM-Verriegelungsspeicher 74 durch den Takt CDLK 1 getaktet und werden zusammen mit ihren Komplementen von den ROM-Ver riegelungsspeicher 74 durch den Takt CDLK 2 ausgegeben. Die Werte und die Komplemente der ROM-Bits werden 14 entspre chenden 1-aus-2-Multiplexern zugeführt, von denen drei als Multiplexer 76, 78 und 80 in Fig. 5 gezeigt sind.

Das Signal DATEN wird auch durch den Takt DCLK 1 in eine arithmetische Steuerlogik 82 getaktet, die einen Ausgangsan schlußpunkt 84 aufweist. Wenn das Signal DATEN eine logische Eins ist und anzeigt, daß ein ROM-Koeffizient zu dem akkumu lierten Ergebnis hinzuaddiert werden muß, wird eine logische Null an den Schaltungspunkt 84 abgegeben; alternativ hierzu wird, wenn das Signal DATEN eine logische Null ist und an zeigt, daß der ROM-Koeffizient subtrahiert werden muß (was dadurch ausgeführt wird, daß das Komplement plus Eins ad diert wird), wird eine logische Eins an den Schaltungspunkt 84 abgegeben.

Der Addierer/Akkumulator 40 enthält zusätzlich 22 kombinato rische logische Addierelemente, von denen vier in Fig. 5 als ADDIERER-0, ADDIERER-1, ADDIERER-13 und ADDIERER-21 dar stellt sind. Jedes der Addierelemente enthält eine herkömm liche kombinatorische Logik zum Addieren von zwei binären Bits und einem Eingangsübertrag, um einen Summenausgang und einen Übertragsausgang zur Verfügung zu stellen. Jedes der Addierelemente ADDIERER-0, bis ADDIERER-21 ist mit einem ent sprechenden Verriegelungsspeicher verbunden, um die Summe zu speichern. Vier der 22 Summenverriegelungsspeicher sind in Fig. 5 gezeigt und sind als Verriegelungsspeicher S 0, S 1, S 13 und S 21 bezeichnet. Nur 21 Übertragungsverriegelungsspei cher sind erforderlich, insoweit als bei diesem Anwendungs fall kein Übertrag von dem höchstwertigen Bit erforderlich ist. Drei der 21 Übertragsverriegelungsspeicher sind in Fig. 5 dargestellt und werden als Verriegelungsspeicher C 0, C 1 und C 13 bezeichnet. Jeder der Summen- und Übertragsverriege lungsspeicher ist vom Haupt/Hilfs-(Master-/Slave)-Typ, wobei der Hauptteil durch den Takt DCLK 1 und der Hilfsteil durch den Takt DCLK 2 getaktet wird.

Eine Rücksetzsteuerlogik 86 hat 22 Ausgänge, die Rücksetzsig nale R 0 bis R 21 erzeugen. Die Komplemente dieser Signale sind jeweils mit 22 UND-Gattern verbunden, von denen vier in Fig. 5 gezeigt sind und als Gatter 88, 90, 92 und 94 be zeichnet sind.

Die gestaffelte (pipelined) arithmetische Operation wird nun beschrieben. Zu Beginn eines Faltungszyklus wählt der Aus gang des Verriegelungsspeichers 68 über den Multiplexer 76 entweder den Wert oder das Komplement des niedrigstwertigen Bits des ROM-Koeffizienten A383 für eine Zuführung zu dem Addierelement ADDIERER-0 aus. Wenn eine Addition ausgeführt werden soll, wird der Wert des Bits ausgewählt, wohingegen das Komplement ausgewählt wird, wenn eine Subtraktion ausge führt werden soll. Auch nimmt während dieser Taktperiode das Rücksetzsignal R 0 den hohen Pegel an und bewirkt, daß das Gatter 88 eine Rückführung einer Summe eines logischen Werts Eins von dem Verriegelungsspeicher S 0 zu dem Addierelement ADDIERER-0 verhindert, wodurch dem Addierelement ADDIERER-0 der Eindruck gegeben wird, daß der Verriegelungsspeicher S 0 zurückgesetzt worden ist. Und wie oben diskutiert, gibt der Schaltungspunkt 84 einen logischen Eins-Eingangswert an das Addierelement ADDIERER-0 ab, wenn eine Subtraktion ausge führt werden soll, aber andernfalls wird er eine logische Null aufweisen. Die niedrigstwertige Bit-Summe und der Über trag der ersten Addition werden dann in den Haupt-(Master)- Teilen der Verriegelungsspeicher S 0 und C 0 gespeichert.

Während des nächsten Taktzyklus wird das DATEN-Bit, das festlegt, ob eine Addition oder eine Subtraktion eines be stimmten ROM-Koeffizienten ausgeführt werden soll, von dem Verriegelungsspeicher 68 zu dem Ausgang des Verriegelungs speichers 70 übertragen. Während dieses nächsten Taktzyklus wird das vorletzte niedrigstwertige Bit des ROM-Koeffizien ten A383 von dem ROM-Verriegelungsspeicher 74 an dem B1-Aus gang ausgegeben. Über den Multiplexer 78 wird entweder der Wert oder das Komplement dieses ROM-Koeffizienten-Bits dem Addierelement ADDIERER-1 als ein Eingangssignal zugeführt. Das Addierelement ADDIERER-1 addiert dieses Eingangssignal zu einem Übertrag, der sich bei einem vorangehenden Zyklus ergeben haben kann. Und während dieses nächsten Zyklus weist das Rücksetzsignal R 1 einen hohen Pegel auf und bewirkt, daß der Ausgang des Gatters 90 eine logische Null aufweist und damit dem Addierelement ADDIERER-1 das Auftreten anzeigt, als ob das Flipflop S 1 zurückgesetzt wäre. Die sich ergeben de Summe und der Übertrag von dem Addierelement ADDIERER-1 werden in dem Verriegelungsspeicher S 1 bzw. C 1 gespeichert.

Auch während dieses nächsten Taktzyklus wurde das nächste Bit des Signals DATEN zu dem Ausgang des Verriegelungsspei chers 68 übertragen und steuert in derselben Weise wie bei dem vorangehenden Taktzyklus den Multiplexer 76 zum Auswäh len entweder des Werts oder des Komplements eines ROM-Koef fizienten-Bits des niedrigstwertigen Bits, das von dem ROM- Verriegelungsspeicher 74 abgegeben wird. Während dieses Zyklus stellt jedoch der B0-Ausgang den logischen Zustand des niedrigstwertigen Bits des ROM-Koeffizienten mit der nächstkleineren Zahl zur Verfügung, das in diesem Fall das jenige des ROM-Koeffizienten A382 ist. Und während dieses Taktzyklus ist das Rücksetzsignal R 0 eine logische Null, die ermöglicht, daß die von dem vorangehenden Taktzyklus akkumu lierte und in dem Verriegelungsspeicher S 0 akkumulierte Sum me zu dem ROM-Bit und zu dem logischen Zustand an dem Schal tungspunkt 84 hinzuaddiert wird.

Während der anfänglichen 22 Taktzyklen einer Faltung gibt die Rücksetzsteuerlogik 86 eine einzige logische Eins ab, wobei sie mit dem Rücksetzsignal R 0 beginnt und bis zu dem Rücksetzsignal R 21 fortsetzt. Die Rücksetzsignale R 0 bis R 21 bleiben dann auf den logischen Werten Null, bis der Fal tungsprozeß abgeschlossen ist. Damit werden die Verriege lungsspeicher S 0 bis S 21 wirksam zu Beginn eines Faltungs prozesses gelöscht und sie werden freigegeben, um ein Ergeb nis zu akkumulieren, wenn der Faltungsprozeß fortgesetzt wird.

Da es nur 14-ROM-Bits gibt, ist jeder der Ausgänge der letz ten 8 Bits des 22-Bit-Schieberegisters, dem das Signal DATEN zugeführt wird, jeweils über einen Inverter mit seinem ent sprechenden Addierelement verbunden, um den Ausgang eines logischen 0-ROM-Bits zu simulieren und damit dem Addierele ment ein logisches 1-Eingangssignal zuzuführen, wenn eine Subtraktionsoperation durchgeführt werden soll. Der letzte dieser Inverter ist in Fig. 5 gezeigt und als Inverter 100 bezeichnet.

Wenn eine Gesamtzahl von 383 Taktzyklen der oben beschriebe nen Operation abgeschlossen ist, wird der Verriegelungsspei cher S 0 das geeignete Ergebnis der Additionen oder Subtrak tionen der niedrigstwertigen Bits von allen 384 ROM-Koeffi zienten enthalten, die in dem ROM 36 gespeichert sind. Ein zusätzlicher Taktzyklus ist erforderlich, damit die Summe des vorletzten niedrigstwertigen Bits abgeschlossen wird und in dem Verriegelungsspeicher S 1 gespeichert wird. Damit stellt am Ende des 384. Taktzyklus und nur während diesem Taktzyklus der logische Zustand, der in dem Verriegelungs speicher S 0 gespeichert ist, das richtige Ergebnis der akku mulierten niedrigstwertigen Bits dar; am Ende des 385. Takt zyklus und während diesem Taktzyklus stellt der logische Zu stand, der in dem Verriegelungsspeicher S 1 gespeichert ist, das richtige Ergebnis der akkumulierten vorletzten nie drigstwertigen Bits dar; usw.

Die Werte der ROM-Koeffizienten sind insbesondere so ge wählt, daß, wenn nur Additionen während des Faltungsprozes ses durchgeführt werden (entsprechend einer maximalen Ana logeingangsspannung, die an den Eingang des A/D-Umsetzers angelegt wird), das maximale akkumulierte Ergebnis in lauter Werten Eins bestehen wird. Obwohl 22 Bits akkumuliert wur den, werden die 6 niedrigstwertigen Bits des Endergebnisses abgestreift und nur die höheren 16 Bits werden als der Aus gang des Faltungsprozesses aufbewahrt. Bei der dargestellten Ausführungsform entspricht der zeitliche Ablauf der Signale, die für die Abtastung des Summenverriegelungsregisters er forderlich sind, um das akkumulierte Ergebnis aufzufangen, dem zeitlichen Ablauf der Rücksetzsteuerlogik 86. Damit wer den Rücksetzsignale R 6 bis R 21 als jeweilige Takte für 16 Verriegelungsspeicher vom D-Typ verwendet, wovon jeder Ver riegelungsspeicher vom D-Typ zu einem geeigneten Zeitpunkt 1 Bit des akkumulierten Ergebnisses erhält. Zwei dieser 16 Verriegelungsspeicher vom D-Typ sind in Fig. 5 gezeigt und als Verriegelungsspeicher 96 und 98 bezeichnet. Die digitale Information, die in den Verriegelungsspeichern 96 und 98 ge speichert ist, wird zusammen mit derjenigen der ihnen zuge hörigen 14 Verriegelungsspeicher aufeinanderfolgend zu dem Parallel-Ein/seriell-Aus-Schieberegister 42 übertragen. Ein Taktsignal CLK-AUS kann dann verwendet werden, um das 16- Bit-digitale Ausgangssignal an dem Ausgangsanschluß 22 se riell herauszuschieben.

Es soll festgestellt werden, daß die gestaffelte arithmeti sche Operation, die oben beschrieben wurde, nicht mehr als 7 Gatterlaufzeiten zwischen den getakteten Haupt/Hilfselemen ten erfordert und damit ist sie insbesondere geeignet, um die Zeit t 2 nach Fig. 3 möglichst klein zu halten.

Es wird nun auf die Fig. 1 Bezug genommen. Es soll bemerkt werden, daß der Adreßzeiger 38 aufeinanderfolgend bei jedem Taktzyklus eines der 14-Bit-ROM-Wörter adressiert, beginnend mit A383 und fortsetzend bis A0, nachdem der Adressierzyklus dann kontinuierlich wiederholt wird. Infolge des gestaffel ten Aufbaus des Addierers/Akkumulators 40 werden die ROM- Bits, die in einem einzigen Koeffizienten enthalten sind, nicht gleichzeitig an den 14 Ausgängen des ROMs 36 ge braucht, sondern statt dessen werden sie in dem ROM derart versetzt angeordnet, daß sie zur geeigneten Zeit dem Addie rer/Akkumulator 40 zugeführt werden.

Eine bevorzugte Ausführungsform der vorliegenden Erfindung wurde beschrieben. Es sollte für auf diesem Gebiet tätige Fachleute offensichtlich sein, daß Änderungen in dem be schriebenen Verfahren und der beschriebenen Schaltung durch geführt werden können, ohne daß von dem Geist und dem Umfang der Erfindung abgewichen wird. Beispielsweise können für eine verbesserte Charakteristik des A/D-Umsetzers 10 Ände rungen in dem digitalen Abschwächungsfilter 20 durchgeführt werden. Das digitale Abschwächungsfilter 20 könnte bei spielsweise verdreifacht werden (wobei dann jeder der ROM- Adreßzeiger der drei Filter 128 Adressen gegeneinander versetzt wäre), so daß ein neuer digitaler Ausgangswert ein mal bei jeweils 128 Taktzyklen zur Verfügung stehen würde, anstelle von einmal während jeweils 384 Taktzyklen. Eine derartige Änderung würde jedoch nicht die Lehre der vorlie genden Erfindung ändern. In ähnlicher Weise ist die Erfin dung anwendbar für synchrone gestaffelte (Pipelining)-Multi plikationsoperationen und auch für derartige Additions- und Subtraktionsoperationen.

Claims

1. Verfahren zum Vermindern der Auswirkungen von elektrischen Störungen in einem Analog-Digital-Umsetzer, der in einem integrierten Schaltkreis enthalten ist, wobei der Analog-Digital-Umsetzer sowohl einen analogen als auch einen digitalen Schaltkreis aufweist, die auf einem gemeinsamen Halbleitersubstrat verkörpert sind, und wobei die digitale Schaltung auf die ansteigende Flanke eines Hilfstaktsignals anspricht, um die logischen Zustände einer Mehrzahl von logischen Gattern zu ändern, und damit elektrische Störungen erzeugt, gekennzeichnet durch die folgenden Schritte:

a) Zuführen eines ersten Taktsignals (ACLK) zu der Analogschaltung zum Steuern der Abtastung einer analogen Eingangsspannung;
b) Abtasten der analogen Eingangsspannung während eines Abtastperiodenabschnitts des ersten Taktsignals und Beenden der Abtastung an der abfallenden Flanke des Abtastperiodenabschnitts des ersten Taktsignals (ACLK);
c) Erzeugen eines zweiten Taktsignals (DCLK), dessen ansteigende Flanke bezüglich der abfallenden Flanke des ersten Taktsignals (ACLK) verzögert ist; und
d) Zuführen des zweiten Taktsignals (DCLK) zu der digitalen Schaltung als deren Hilfstakt.

2. Verfahren zum Vermindern der Auswirkungen von elektrischen Störungen in einem integrierten Schaltkreis mit einem darin enthaltenen Analog-Digital-Umsetzer, wobei der Analog-Digital-Umsetzer von dem Typ ist, der ein mit einem digitalen Abschwächungsfilter verbundenes analoges Eingangsteil aufweist, wobei elektrische Störungen in die analoge Schaltung des Analog-Digital-Umsetzers eingekoppelt werden und wobei diese elektrischen Störungen durch den Schaltvorgang des das Abschwächungsfilter enthaltenden Schaltkreis erzeugt werden, gekennzeichnet durch die folgenden Schritte:

a) Zuführen eines Hilfskraftsignals (DCLK) zu dem Abschwächungsfilter (20) zum synchronen Takten der logischen Schaltung, die das Abschwächungsfilter (20) enthält;
b) Vermindern der Anzahl der Gatterlaufzeiten, die auf die ansteigende Flanke des Hilfstaktsignals (DCLK) folgen, durch synchrone Staffelung der arithmetischen Operationen des Abschwächungsfilters (20); und
c) Beenden der Abtastung der analogen Eingangsspannung kurz vor der ansteigenden Flanke des Hilfstaktsignals (DCLK).

3. Verfahren zum Vermindern der Auswirkungen von elektrischen Störungen, die in eine Analogschaltung eines Analog- Digital-Umsetzers innerhalb einer integrierten Schaltung eingekoppelt werden, wobei der Analog-Digital-Umsetzer eine analoge Eingangsschaltung vom Überabtastungs-Typ hat, welche mit einem digitalen Abschwächungsfilter verbunden ist, wobei die elektrischen Störungen durch den Schaltvorgang der den Abschwächungsfilter enthaltenden Schaltung erzeugt werden, gekennzeichnet durch folgende Merkmale:

a) Zuführen eines Hilfstaktsignals (DCLK) zu dem Abschwächungsfilter (20) zum synchronen Takten der logischen Schaltung, die das Abschwächungsfilter (20) enthält;
b) Vermindern der Anzahl der Gatterlaufzeiten, die auf die ansteigende Flanke des Hilfstaktsignales folgen, durch synchrone zeitliche Staffelung der arithmetischen Operationen des Abschwächungsfilters (20);
c) Zuführen eines Abtastpulssignals (ACLK) zu der analogen Eingangsschaltung; und
d) Abtasten der analogen Eingangsspannung während eines Abtastperiodenabschnittes des Abtasttaktsignales (ACLK) und Beenden der Abtastung der analogen Eingangsspannung kurz vor der vorderen oder ansteigenden Flanke des Hilfstaktsignales.