DE3311880A1 - Steuerung fuer multiprozessor-system - Google Patents

Steuerung fuer multiprozessor-system

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Description

Beschreibung
Steuerung für Multiprozessor-System
Die vorliegende Erfindung bezieht sich auf eine Steuerung für ein Multiprozessor-System, insbesondere für ein System, das mehrere Mikroprozessoren enthält. · In jüngster Zeit wurden zur Verbesserung von persönlichen Computern leistungsstärkere Prozessoren entwickelt. Die üblichen, leistungsstärkeren persönlichen Computer enthalten eine 16-Bit-CPU, die mit N-Kanal-MOS-Feldeffekttransistoren ausgebildet ist. Zum Betreiben derartiger 16-Bit-CPüs benötigt man bei einer Spannung von etwa 5 V einen Strom von einigen hundert mA. Da die persönlichen Computer jedoch von üblichen Netzspannungsquellen gespeist werden, gibt es keine Begrenzung der Leistungsaufnahme.
Andererseits gibt es bei batteriebetriebenen tragbaren Rechnern und Taschenrechnern eine Begrenzung des Energieverbrauchs. Daher sollten solche Rechner mit CMOS-Prozessoren ausgestattet sein, die sich durch geringe Leistungsaufnahme auszeichnen.
Die bekannten CMOS-Prozessoren, die sich durch geringe Leistungsaufnahme auszeichnen, besitzen jedoch keine große Verarbeitungsgeschwindigkeit oder besondere Leistungsfähigkeit.
Es wäre also wünschenswert, bei tragbaren Rechnern den Vorteil einer geringen Leistungsaufnähme verbinden zu können mit dem Vorteil einer hohen Rechengeschwindigkeit.
Der Erfindung liegt demnach die Aufgabe zugrunde, einen verbesserten tragbaren Rechner zu schaffen, der trotz hoher Leistungsfähigkeit nur wenig Energie verbraucht. Insbesondere soll die Erfindung eine Steuerung für ein Multiprozessor-System mit mehreren zentralen Verarbeitungseinheiten (CPUs) schaffen, wobei die CPUs als Verarbeitungseinheit und als Steuerschaltung arbeiten.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst. Bei der erfindungsgemäßen Steuerung arbeiten die Mikroprozessoren als Arbeitseinheit und als Steuer-
2g schaltung. Die Menge der Prozessoren umfaßt einen steuernden Prozessor, der wenig Energie verbraucht, jedoch geringe Rechengeschwindigkeit besitzt, und einen gesteuerten Prozessor, der hohe Leistungsfähigkeit besitzt, jedoch relativ viel Energie verbraucht. Der steuernde Prozessor ist dauernd in Betrieb, während der gesteuerte Prozessor normalerweise außer Betrieb ist, da er normalerweise von der Spannungsquelle abgetrennt ist. Der steuernde Prozessor steuert das An- und Abschalten des gesteuerten Prozessors an bzw. von einer Spannungsquelle.
Im folgenden werden Ausführungsbeispielc der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Blockdiayramm einer Steuerung für ein
Multiprozessor-System,
Fig. 2 eine Schaltungsskizze der in Fig. 1 schematisch dargestellten Steuerung, und
Fig. 3 ein Flußdiagramin zur Veranschaulichung der Betriebsweise der erfindungsgemäßen Steuerung.
Fig. 1 zeigt in Blockdiagrammform eine Steuerung für einen Multiprozessor mit mehreren Prozessoren, die als Arbeitseinheit und als Steuerlogik fungieren. Die in
Fig. 1 gezeigte Steuerung umfaßt in erster Linie einen CMOS-Prozessor 1, einen N-Kanal-MOS-Prozessor 2, einen Multiplexer 8 und Systernspeicher (RAMs) 12. Zwischen diesen Schaltungsteilen verlaufen verschiedene SignaljQ leitungen, darunter eine. EIN-AUS-Signalleitung 3, eine Rücksetzsignalleitung 5, eine Haltesignalleitung 6, eine Unterbrechungssignalleitung Ί ,· zwei lokale Busse 9 und 10, ein Systembus 11 und eine Bussteuersignalleitung Weiterhin ist ein Netzschalter 4 vorgesehen.
Der sich durch geringe Leistungsaufnahme auszeichnende CMOS-Prozessor 1 empfängt von einer ersten Spannungsquelle VCC andauernd Betriebsspannung und arbeitet als Unter-CPU sowie als steuernder Prozessor. Dieser Prozessör 1 arbeitet im Dauerbetrieb als Verarbeitungseinheit mit geringer Arbeitsgeschwindigkeit.
Der N-Kanal-MOS-Prozessor 2 arbeitet als Haupt-CPU sowie als gesteuerter Prozessor. Er stellt eine Verarbeitungseinheit mit hoher Arbeitsgeschwindigkeit dar. Die Haupt-CPU 2 wird normalerweise von einer zweiten Spannungsquelle VCC und dem Netzschalter 4 nicht mit Spannung versorgt. Damit die Haupt-CPU 2 arbeitet, wird der Netzschalter 4 dadurch betätigt, daß er von der Unter-CPU 1 über die ElN-AUS-Signalleitung 3 ein Netz-EIN-Signal mit hohem Pegel ("1") empfängt.
Der Multiplexer 8 steuert den Signalfluß auf den Verbindungsleitungen. Zu dem Multiplexer 8 führen der speziell für die Unter-CPU 1 vorgesehene erste lokale Bus 9, der spezielL für die Haupt-CPU 2 vorgesehene zweite lokale Bus 10 und der an die RAMs 12 ange-
schlossene Systembus 11. Der Systembus 11 kann für die Unter-CPU 1 und die Haupt-CPU 2 arbeiten. Signale auf der Bussteuersignalleitung 13 bestimmen, ob der Systembus 11 Signale für die Haupt-CPU 2 oder für die Unter-CPU 1 überträgt. Damit das in Fig. 1'gezeigte System
mit hoher Verarbeitungsgeschwindigkeit arbeiten kann,
erzeugt die Unter-CPU 2 auf der EIN-AUS-Leitung 3 Ein-
2Q schaltsignale mit hohem Pegel ("1"), um den Netzschalter 4 zu schließen. Hierdurch wird die Haupt-CPU 2 mit der zweiten Spannungsquelle VCC verbunden. Die Unter-CPU 1 erzeugt hohe Signale auf der Bussteuerschaltung 13, so daß der Multiplexer 8 den Systembus 11 für die Haupt-
GPU 2 freigibt.
Wenn die Haupt-CPU 2 feststellt, daß ein Betrieb mit
hoher Arbeitsgeschwindigkeit nicht notwendig ist, gibt sie in eine spezielle Speicherstelle ("Briefkasten") in einem der RAMs 12 eine zu schützende Information. Diese Information ist an die Unter-CPU 1 weiterzuleiten.
Gleichzeitig erzeugt die Haupt-CPU 2 Unterbrechungssignale mit hohem Pegel auf der Leitung 7, um den Betrieb der Unter-CPU 1 zu unterbrechen. Die Unter-CPU 1 spricht hierauf an und erzeugt Haltesignale mit dem
logischen Wert "1" auf der Leitung 6, um den Betrieb der Haupt-CPU 2 anzuhalten. Außerdem erzeugt die Unter-CPU 1 niedrige Signale (logisch "0") auf der Bussteuerleitung 13, so daß der Multiplexer 8 den Systembus 11 für die Unter-CPU 1 freigibt. Diese liest die in dem Briefkasten in einem der RAMs 12 gespeicherte Information
und decodiert sie. Wenn die decodierte Information
einem Befehl "Spannungszufuhr der Haupt-CPU 2 abschalten" entspricht, so erzeugt die Unter-CPU 1 ein niedriges Signal "0" auf der Leitung 3, um die Haupt-CPU 2
abzuschalten. Anschließend übernimmt die Unter-CPU 1
anstelle der CPU 2 notwendige Tasks, die von der Haupt-CPU 2 angewiesen wurden.
Das Umschalten vom Betrieb mit niedriger Arbeitsgeschwindigkeit auf Betrieb mit hoher Arbeitsgeschwindigkeit erfolgt abhängig von den in dem Briefkasten enthaltenen Befehlen. Bedeutet z.B. der in dem Briefkasten abgelegte Befehl "wenn eine spezielle Tasteneingabe vorliegt, soll die Haupt-CPU 2 eingeschaltet und die Benutzung des Systembusses der Haupt-CPU 2 überlassen , Q werden", so gibt die Unter-CPU 1, wenn sie eine solche Tasteneingabe liest, hohe Signale ("1") auf die Leitungen 3, 5 und 13, um die Haupt-CPU 2 zu starten und auf diese Weise den Betrieb bei hoher Arbeitsgeschwindigkeit auszuwählen.
Bei Betrieb mit niedriger Verarbeitungsgeschwindigkeit
wird also die schnelle Haupt-CPU 2 nicht mit Spannung gespeist. Die Speisung erfolgt nur bei Bedarf. Hierdurch trägt man sowohl dem Erfordernis einer geringen 2Q Leistungsaufnahme als auch dem Erfordernis hoher Arbeitsgeschwindigkeit Rechnung.
Fig. 2 zeigt die in Fig. 1 schematisch dargestellte Steuerung im einzelnen.
Entsprechend der in Fig. 1 gezeigten Unter-CPU 1 enthält die in Flg. 2 gezeigte Schaltung eine Unter-CPU 21, * die in CMOS-Technik ausgeführt ist und relativ niedrige Arbeitsgeschwindigkeit aufweist. Diese Unter-CPU 21
QQ besitzt mehrere Eingangs-/Ausgangs-Ports. Über einen lokalen Adreßbus 24 und einen lokalen Datenbus 25 sind an diese Unter-CPU 21 ein lokaler Speicher 22 und ein lokales E/A-Gerät 23 angeschlossen. Das lokale E/AGerät 23 ist z.B. ein Drucker, ein Kassettenrekorder oder dgl., so daß das Gerät 23 über große Zeiträume hinweg arbeiten kann. Die Unter-CPU 21 kann unabhängig vom Betrieb der Haupt-CPU 26 arbeiten.
Die Haupt-CPU 26 ist in N-Kanal-MOS-Technik ausgebildet und durch hohe Verarbeitungsgeschwindigkeit gekennzeichnet, wie es bei der in Fig. 1 dargestellten Haupt-CPU 2 der Fall ist. Die Haupt-CPU 26 ist z.B. eine 16-Bit-CPU. Puffer 27 werden ausgewählt, um entweder die CPU 21 oder die CPU 26 mit einem Systemadreßbus 28 und einem Systemdatenbus 29 zu verbinden. Ein Hauptadreßbus 30 ist an die Haupt-CPU 26 angeschlossen. Über diese Busse sowie die Puffer 27 sind die CPUs 21 und 26 an einen Systemspeicher 31 sowie ein System-E/A-Gerät 32, z.B. eine Floppy-Disk oder dgl. angeschlossen.
Eine De-Multiplexsteuerung 33 spricht auf die CPUs 21 und 26 an, um eine Art eines Lesesignals und eines Schreibsignals auszuwählen, die von diesen CPUs erzeugt werden, und um die ausgewählten Signale dem System zuzuführen.
Eine Multiplexsteuerung 34 gibt ein Wartesignal und ein Bestätigungssignal von dem System an die jeweils maßgebliche CPU 21 bzw. 26. Diese Schaltungen 33 und 34 werden abhängig von einem Prozessor-Umschaltsignal geschaltet, welches von der Unter-CPU 21 auf eine Leitung 35 gegeben wird.
Eine Unterbrechungssteuerung 37 unterbricht den Betrieb sowohl der CPU 21 als auch der CPU 26. Beide können unabhängig voneinander unterbrochen werden.
Ein Po^tn in der Unter-CPU 21 empfängt ein Halte-Beendigungssignal. Ein Port., dieser CPU 21 gibt ein Halte-Steuersignal ab. Anschlüsse IRQ in der CPU 21 und der CPU 26 empfangen Unterbrechungs-Anforderungssignale Ein Port„ in der Unter-CPU 21 gibt ein Rücksetz-Steuersignal ab. Ein Port., gibt ein Netzanschluß-Steuersignal
ab. An die Haupt-CPU 26 ist ein Netzsteuerschalter angeschlossen.
5
Wenn die Haupt-CPU 26 nicht mit Energie versorgt wird, befinden sich auf sämtlichen an diese CPU 26 angeschlossenen Leitungen Signale mit niedrigem Pegel, oder die Leitungen zeigen hohe Impedanz.
Fig. 3 zeigt ein Flußdiagramm, das die Arbeitsweise des in Fig. 1 dargestellten Systems veranschaulicht, wenn dem System bestimmte Tasteneingabesignale zugeführt werden.
Schritt a: Es wird Betriebsspannung zugeführt.
Schritt b: Es werden Arbeitsbereiche und benötigte Teile der Unter-CPU 21 initialisiert. 20
Schritt c: Zum Anschließen der Haupt-CPU 26 an die Spannungsquelle wird die Bedingung Port=0 (niedriger Pegel) und Port=1 (hoher Pegel) ausgewählt.
Schritt d: Es wird gewartet, bis Versorgungsspannung und Taktsignale stabil sind.
Schritt e: In einem "Briefkasten " im Systemspeicher wird ein Code für einen Kaltstart (Anfangsstart) eingestellt.
Schritt f: Mit Port =1 wird der Rücksetzzustand der Haupt-CPU 26 gelöst.
Schritt g: Die Haupt-CPU 26 startet.
Schritt h: Der Befehlsinhalt des "Briefkastens'1 des Systemspeichers 31 wird vintersucht, um eine Startbe-
dingung zu erfassen.
Schritt i: Entsprechend dem Ergebnis der Untersuchung wird der Kaltstart der Haupt-CPU 26 freigegeben.
Schritt j: Die Arbeitsbereiche und die benötigten Teile der Haupt-CPU 26 werden initialisiert. 10
Schritt k: Es werden die notwendigen Tasks ausgeführt.
Schritt 1: Im "Briefkasten" des Systemspeichers 31 wird ein Tasteneingabebefehl eingestellt. Notwendige Bedingungen für einen Warmstart (Betriebsneuaufnähme) der Haupt-CPU 26 werden geschützt. Die notwendigen Bedingungen sind Adreßinformation, Registerinhalte und dgl.
Schritt m: Die Haupt-CPU 26 erzeugt ein Unterbrechungssignal für die Unter-CPU 21.
Schritt n: In diesem Zustand befindet sich die Unter-CPU 21 im Wartezustand; sie wartet auf ein Unterbrechungssignal von der Haupt-CPU 26. 25
Schritt o: Ansprechend auf das von der Haupt-CPU 26 kommende Unterbrechungssignal wird der Betrieb der CPU 21 unterbrochen.
Schritt p: Die Unter-CPU 26 bestimmt, welche Befehle in dem "Briefkasten " des Systemspeichers 31 gespeichert sind.
Schritt q: Da angenommen wird, daß dieser Befehl für die Tasteneingabe gilt, werden Tasteneingabevorgänge ermöglicht.
Schritt r: Es wird bestimmt, ob irgendeine der Tasten betätigt wird.
Schritt s: Wenn keine Tasteneingabevorgänge erfolgen, wird mit Port„=Q die Haupt-CPU 26 zurückgesetzt und mit Port=0 wird die Spannungszufuhr zu der Haupt-CPU 26 abgeschaltet.
Schritt t: Bei Vorhandensein von Tasteneingaben erfolgt die Durchführung der die Schritte c und d umfassenden Schritte (1), wonach die Haupt-CPU 26 mit Spannung versorgt wird.
Schritt u: Nach der Stabilisierung der Versorgungsspannung werden in dem "Briefkasten " des Systemspeichers 31 ein Code für den Warmstart (Betriebsneubeginn) und der diesbezügliche Tastencode eingestellt.
Es wird Schritt f zum Starten der Haupt-CPU 26 nochmals ausgewählt.
Schritt v:· Es erfolgt ein Warmstart der Haupt-CPU 26 entsprechend dem Inhalt des "Briefkastens.." .
Schritt w: Ansprechend auf die Tastencodes führt die Haupt-CPU 26 die notwendigen Schritte durch.
Die Unter-CPU 21 wird also derart betrieben, daß sie Tasks mit niedriger Geschwindigkeit abarbeitet, einschließlich der Wartezustände, in denen auf Tasteneingabevorgänge gewartet wird. In einem solchen Fall überwacht die Unter-CPU 21 bei geringer Energiezufuhr die
35' Tasteneingabevorgänge. Hierbei wird die durch eine große Leistungsaufnahme gekennzeichnete Haupt-CPU 26 nicht mit Spannung versorgt. Wenn Tasteneingabevorgänge
erfolgen, wird die Haupt-CPU 26 erregt, um die Tasteneingabebefehle auszuführen.
5
Die Schritte (2) sind notwendig, die Haupt-CPU 26 weiter zubetreiben, ohne seitens der Unter-CPU 21 die Schritte (1) auszuwählen. Diese Schritte (2) werden ausgewählt, wenn es nicht notwendig ist, die Haupt-CPU 26 abzuschalten, weil nämlich Tasteneingabevorgänge zu einer Zeit erfolgen, wenn die Haupt-Unterbrechungssignale von der Haupt-CPU 26 an die Unterbrechungssteuerung 37 gegeben werden.
Es kann möglich sein, daß selbst dann, wenn die Haupt-CPU 26 nicht mit Spannung versorgt wird, die Haupt-CPU 26 in Betrieb genommen wird, indem in die Unterbrechungssteuerung 37 externe Unterbrechungssignale eingegeben werden. Darüber hinaus wird die Haupt-CPU 26 betrieben, während die Unter-CPU 21 einige Tasks ausführt.
Auch wenn also die Spannungszufuhr zu der CPU 26 verhindert werden kann, so erhält man dennoch ein System hoher Leistungsfähigkeit, welches einem System ähnelt, in welchem die CPU 26 dauernd mit Spannung gespeist wird.

Claims (6)

  1. KMMlI-KlJ \Ki;i; >(.ΗΜΓΓ[=Μ3>«ιλ.:ΜΙΙ?>· Μ :. : I1VIΙΛΊ \\W\l
    \ ■ <■: ι·
    u.Z.: K 20221S/8ma 31. März 1983
    SHARP KABUSHIKI KAISHA 22-22 Nagaike-cho,
    Abeno-ku, Osaka 545,
    JAPAN
    Steuerung für Multiprozessor-System
    ?_JL ^.^ JL-1L-? 13 Sprüche
    MJ Steuerung für ein Multiprozessor-System, dadurch gekennzeichnet, daß eine steuernde Prozessor-Vorrichtung (1) kontinuierlich von einer ersten Spannungsquelle gespeist wird, daß eine gesteuerte Prozessoranordnung (2) normalerweise von einer zweiten Spannungsquelle getrennt ist, und daß die steuernde Prozessoranordnung derart betreibbar ist, daß sie die gesteuerte Prozessoranordnung luit der zweiten Spannungsquelle verbindet, um den Betrieb der gesteuerten Prozessoranordnung in Gang zu setzen.
  2. 2. System nach Anspruch 1, dadurch gekennzeichnet, daß die steuernde Prozessoranordnung (1) eine niedrige Arbeitsgeschwindigkeit aufweist, während die gesteuerte Prozessoranordnung eine hohe Arbeitsgeschwindigkeit aufweist.
  3. 3. System nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die steuernde Prozessoranordnung eine geringe Leistungsaufnahme aufweist, während die gesteuerte Prozessoranordnung eine große Leistungsaufnahrae aufweist,
  4. 4. System nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Speichereinrichtung (12) vor-
    ,Q gesehen ist, die die von der gesteuerten Prozessorvorrichtung an die steuernde Prozessorvorrichtung gegebene Information schützt, wenn die Speisung der gesteuerten
    Prozessorvorrichtung mit Spannung verhindert wird.
    ,[-
  5. 5. System nach einem der /Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Unterbrechungsschaltung (37)
    vorgesehen ist, die den Betrieb entweder der steuernden Prozessorvorrichtung oder der gesteuerten Prozessorvorrichtung unterbricht.
  6. 6. System nach einem der Ansprüche 1 bis 5, dadurch
    gekennzeichnet, daß eine Busauswahlschaltung vorgesehen ist, die festlegt, ob der Bus in der steuernden Prozessorvorrichtung oder in der gesteuerten Prozessorvor-2g richtung arbeitet.
DE19833311880 1983-01-24 1983-03-31 Steuerung fuer multiprozessor-system Granted DE3311880A1 (de)

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