DE3305501A1 - DYNAMIC MEMORY WITH DIRECT ACCESS - Google Patents

DYNAMIC MEMORY WITH DIRECT ACCESS

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DE3305501A1
DE3305501A1 DE19833305501 DE3305501A DE3305501A1 DE 3305501 A1 DE3305501 A1 DE 3305501A1 DE 19833305501 DE19833305501 DE 19833305501 DE 3305501 A DE3305501 A DE 3305501A DE 3305501 A1 DE3305501 A1 DE 3305501A1
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pulse
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DE19833305501
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Kunihiko Tokyo Ikuzaki
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Hitachi Ltd
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Description

Dynamischer Speicher mit direktem ZugriffDynamic storage with direct access

Die Erfindung betrifft einen dynamischen Speicher mit direktem Zugriff oder RAM, der in Form einer integrierten Metalloxidhalbleiterschaltung oder MOS-Schaltung aufgebaut ist.
5The invention relates to a dynamic memory with direct access or RAM, which is constructed in the form of an integrated metal oxide semiconductor circuit or MOS circuit.
5

Ein dynamischer Speicher mit direktem Zugriff, der im folgenden als D.RAM bezeichnet wird, enthält eine Vielzahl von Speicherzellen zum Speichern einer Information. Eine Speicherzelle ist beispielsweise aus einem Kondensator zum Speicher der Information in Form von Ladungen und einem Isolierschichtfeldeffekttransistor, der im folgenden MOSFET oder MOS-Transistor bezeichnet wird, zum Wählen einer Adresse aufgebaut.A dynamic memory with direct access that is stored in the hereinafter referred to as D.RAM, contains a large number of memory cells for storing information. A memory cell consists, for example, of a capacitor for storing information in the form of charges and an insulated gate field effect transistor, hereinafter referred to as MOSFET or MOS transistor, for dialing an address.

Bei einem D.RAM, der auf einem Halbleitersubstrat ausgebildet ist, nehmen die im Kondensator in der Speicherzelle gespeicherten Ladungen mit der Zeit aufgrund eines Ableitungs- oder Streustromes usw. ab. D.h.m.a.W., dass die in der Speicherzelle gespeicherte Information mit der Zeit verlorengeht.In the case of a D.RAM formed on a semiconductor substrate is, the charges stored in the capacitor in the memory cell decrease over time due to a Discharge or stray currents, etc. from. That means that the information stored in the memory cell with time is lost.

Um normalerweise die richtige Information in der Speicherzelle gespeichert zu halten, ist es notwendig, eine sog. Regeneration durchzuführen, bei der die in der Speicherzelle gespeicherte Information ausgelesen wird, bevor sie verlorengeht, die ausgelesene Information verstärkt wird und die verstärkte Information wieder in dieselbe Speicherzelle eingeschrieben wird.In order to normally keep the correct information stored in the memory cell, it is necessary to create a so-called. Perform regeneration in which the information stored in the memory cell is read out before it is lost, the information read out is amplified and the amplified information is returned to the same Memory cell is written.

Die Regeneration der Speicherzellen in einem D.RAM mit 64 Kilobit erfolgt über eine Schaltung mit einer Selbstregenerationsfunktion, wie sie beispielsweise in der japanischen Zeitschrift "Denshi Gijutsu (Elektronik)", Band 23, Nr. 3, Seiten 30 - 33 beschrieben ist. Der in dieser Zeitschrift beschriebene D.RAM weist eine äussere Klemme für die Regenerationssteuerung auf. Wenn ein Regenerationssteuersignal REF mit einem vorbestimmten Pegel an der äusseren Klemme anliegt, wird eine Vielzahl von Speicherzellen im D.RAM automatisch regeneriert. In diesem Fall muss jedoch die äussere Klemme für die Regenerationssteuerung im D.RAM angeordnet sein, so dass die Kosten der Vorrichtung der äusseren Klemme entsprechend ansteigen.The regeneration of the memory cells in a D.RAM with 64 kilobit takes place via a circuit with a self-regeneration function, as it is, for example, in the Japanese magazine "Denshi Gijutsu (Electronics)", Volume 23, No. 3, pages 30-33 is described. The D.RAM described in this magazine has an external Terminal for regeneration control. When a regeneration control signal REF has a predetermined level is applied to the outer terminal, a large number of memory cells in the D.RAM are automatically regenerated. In this In this case, however, the external terminal for the regeneration control must be arranged in the D.RAM, so that the costs according to the device of the outer clamp.

Der oben beschriebene D.RAM mit 64 Kilobit kann mit einer einzigen Energiequelle arbeiten. Darüberhinaus ist die Anzahl seiner äusseren Anschlussklemmen auf 16 durch die Verwendung eines Adressenmultiplexsystems herabgesetzt. D.h., dass er in einerBaugruppe mit 16 Stiften eingeschlossen ist.The 64 kilobit D.RAM described above can be used with a working single source of energy. In addition, the number of its outer terminals is 16 by the Reduced use of an address multiplex system. That is, it is included in a 16-pin assembly is.

Die Speicherkapazität von D.RAM-Speicherη ist mit dem Fortschritt der integrierten Halbleiterschaltungstechnik usw. sehr gross geworden. Es ist daher möglich geworden, einen D.RAM mit einer grossen Speicherkapazität von beispielsweise 256 Kilobit herzustellen.The storage capacity of D.RAM memory η is with the Progress in semiconductor integrated circuit technology, etc. has become very great. It has therefore become possible a D.RAM with a large storage capacity of, for example 256 kilobits to produce.

Die Anzahl der Bits der Adressensignale, die für einen D.RAM mit einer derart grossen Kapazität von 256 Kilobit erforderlich ist, nimmt jedoch, verglichen mit der bei einem D.RAM mit 64 Kilobit erforderlichen Anzahl,zu. Selbst wenn daher das Multiplexsystem für einen D.RAM mit 256 Kilobit verwandt wird, ist es schwierig, diesen D.RAM auf derselben Baugruppe mit 16 Stiften wie einen D.RAM mit 64 Kilobit unterzubringen. Insbesondere benötigt ein D.RAMThe number of bits of the address signals that are required for a D.RAM with such a large capacity of 256 kilobits is required, however, increases compared with that of a D.RAM with 64 kilobit required number. Self therefore, when the multiplexing system is used for a 256 kilobit D.RAM, it is difficult to convert this D.RAM on the same 16-pin assembly as a D.RAM with Accommodate 64 kilobits. In particular, a D.RAM

mit 256 Kilobit, der das Adressenmultiplexsystem verwendet, 9 Stifte als Adressensignalklemmen, 2 Stifte als Adressenabtastsignalkleimnen (RAS, CAS) , 1 Stift
als Lese/Schreibsignalklemme (WE), 1 Stift als Ausgangssignalklemme (D OÖT)> 1 Stift als Eingangssignal-with 256 kilobit using the address multiplex system, 9 pins as address signal terminals, 2 pins as address scanning signal glueing (RAS, CAS), 1 pin
as read / write signal terminal (WE), 1 pin as output signal terminal (D OÖT) > 1 pin as input signal

klenune (D. ) und 2 Stifte als Energieversorgungskieminen, wobei bereits diese Anzahl der Stifte insgesamt 16
beträgt. Ein D.RAM mit 256 Kilobit wird daher mit dem D.RAM mit 64 Kilobit inkompatibel und ist auf der Benutzerseite sehr schwierig einzusetzen.klenune (D.) and 2 pins as energy supply mines, with this number of pins a total of 16
amounts to. A D.RAM with 256 kilobits is therefore incompatible with the D.RAM with 64 kilobits and is very difficult to use on the user side.

Um eine Selbstregeneration durchführen zu können, wie es oben beschrieben wurde, muss der D.RAM mit einem
Regenerationssteuersignal versorgt werden. Ausserhalb des D.RAM muss daher eine spezielle externe Schaltung zur Bildung des Regenerationssteuersignals REF angeordnet sein. Die Zunahme einer derartigen externen Schaltung ist unerwünscht. Darüberhinaus ist das Signal REF , das der äusseren Klemme des D.RAM zuzuführen ist, in diesem Fall vergleichsweise stark verzögert, was den Nachteil zur Folge hat, dass der Zugriffszyklus des Speichers langer als notwendig wird. Insbesondere hat die Verdrahtung in einer gedruckten Schaltungsplatte oder ähnlichem, auf der der D.RAM vorgesehen ist, eine vergleichsweise grosse Verdrahtungskapazität usw. Sie bildet somit eine hohe Last. Die Signalverzögerung entwickelt sich dementsprechend in der Verdrahtung. Das führt zu der Einschränkung, dass das Signal REF,das dem D.RAM zuzuführen ist, nicht schnell gemacht werden kann.In order to be able to carry out a self-regeneration, as described above, the D.RAM must be equipped with a
Regeneration control signal are supplied. A special external circuit for generating the regeneration control signal REF must therefore be arranged outside the D.RAM. The increase in such an external circuit is undesirable. In addition, the signal REF, which is to be fed to the outer terminal of the D.RAM, is comparatively heavily delayed in this case, which has the disadvantage that the access cycle of the memory is longer than necessary. In particular, the wiring in a printed circuit board or the like on which the D.RAM is provided has a comparatively large wiring capacity, etc. It thus forms a heavy load. The signal delay develops accordingly in the wiring. This leads to the limitation that the signal REF to be supplied to the D.RAM cannot be made fast.

3030th

Durch die Erfindung soll daher ein D.RAM geschaffen werden, bei dem die Regeneration einer Vielzahl von Speicherzellen automatisch bewirkt wird, ohne die Anzahl der äusseren Klemmen zu erhöhen.The invention is therefore intended to create a D.RAM, in which the regeneration of a large number of storage cells is automatically effected, without the number of external ones Terminals to increase.

3535

Durch die Erfindung soll insbesondere ein D.RAM geschaffen werden, bei dem es möglich ist, die äusseren Schaltungen zu verringern.The invention is intended in particular to create a D.RAM in which it is possible to reduce the number of external circuits.

Der erfindungsgemässe D.RAM soll weiterhin mit einer hohen Geschwindigkeit arbeiten können.The inventive D.RAM is to continue with a can work at high speed.

Ein D.RAM wird als Speicher, beispielsweise für einen Computer, verwandt. Eine Zentraleinheit, die im folgenden CPU genannt wird, die zentral für die Datenverarbeitung im Computer vorgesehen ist, wird in ihrer Arbeitsweise auf der Grundlage von SystemtaktSignalen gesteuert. Dementsprechend ist ein Zugriff zum D.RAM von der CPU zu periodischen Zeitpunkten möglich, die durch die Betriebs-Verhältnisse der CPU, die Systemtaktsignale usw. bestimmt sind. Das hat zur Folge, dass der Zeitpunkt, an dem die CPU zum D.RAM zugreifen kann, periodisch festgelegt ist. Das kann auch so angesehen werden, dass der Zugriff zum D.RAM durch die CPU durch ein Zeitsignal mit einer bestimmten Periode (ein Zeitsignal mit einer Periode, die gleich der Speicherzugriffsperiode ist) gesteuert wird. Ein Teil A in Fig. 8 der zugehörigen Zeichnung zeigt den Zeitablauf eines Zeitsignals AC, das die Speicherzugriffsperiode der CPU für den D.RAM festlegt. Der Zugriff zum D.RAM' durch die CPU beginnt nicht, wenn das Zeitsignal AC einen hohen Pegel hat, der Zugriff ist nur dann erlaubt, wenn das Zeitsignal AC abfällt. Eine Information wird an der zugegriffenen Speicheradresse des D.RAM eingeschrieben oder von der zugegriffenen Speicheradresse ausgelesen, wenn das Zeitsignal AC einen niedrigen Pegel hat.A D.RAM is used as a memory, for example for a Computer, related. A central processing unit, hereinafter referred to as CPU, which is responsible for data processing is provided in the computer, is controlled in their operation on the basis of system clock signals. Accordingly Access to the D.RAM from the CPU is possible at periodic points in time, depending on the operating conditions the CPU, the system clock signals, etc. are determined. As a result, the point in time at which the CPU can access the D.RAM is set periodically. That can also be viewed in terms of access to D.RAM through the CPU by a timing signal with a certain period (a timing signal with a period that is equal to the memory access period). Part A in Fig. 8 of the accompanying drawing shows the Timing of a timing signal AC indicating the memory access period the CPU for the D.RAM. Access to the D.RAM 'by the CPU does not start when the time signal AC has a high level, access is only allowed when the time signal AC drops. An information is stored at the accessed memory address of the D.RAM written or read from the accessed memory address when the time signal AC is low Has level.

Die CPU greift in einem oder mehreren Zyklen des Zeitsignals AC nach Massgabe eines Programms oder ähnlichem einmal zu. In dem Fall, in dem die CPU zum D.RAM in zweiThe CPU engages in one or more cycles of the time signal AC according to a program or the like once to. In the case where the CPU to the D.RAM in two

Zyklen des Zeitsignals AC einmal zugreift/ wird beispielsweise zum D.RAM beim Abfall des Signals AC im ersten Zyklus nicht zugegriffen, während beim Abfall des Signals AC im nächsten Zyklus zum D.RAM zugegriffen wird. 5.Cycles of the time signal AC once accesses / is, for example to D.RAM not accessed when the AC signal falls in the first cycle, while when the AC signal falls the D.RAM is accessed in the next cycle. 5.

Die verschiedenen internen Schaltungen im D.RAM, beispielsweise der Dekodierer, der Leseverstärker, der Eingabepuffer, der Ausgabepuffer und die Zeitgeberschaltung sind zum Zweck eines niedrigen Energieverbrauches aus dynamischen Schaltungen aufgebaut.' Verschiedene Schaltungsknotenpunkte in den dynamischen Schaltungen werden vorher in einen voraufgeladenen Zustand gebracht und in den folgenden aktiven Zeitintervallen auf die jeweils richtigen Potentialpegel geändert.The various internal circuits in the D.RAM, for example are the decoder, sense amplifier, input buffer, output buffer and timer circuit built from dynamic circuits for the purpose of low energy consumption. ' Various circuit nodes in the dynamic circuits are precharged in advance and in the following ones active time intervals changed to the correct potential level in each case.

Die Voraufladezeitintervalle der verschiedenen internen Schaltungen im D.RAM sind innerhalb eines Zeitintervalles festgelegt, in dem von der CPU auf den D.RAM nicht zugegriffen wird. Die Voraufladung macht es möglich, die Zugriffszeit des D.RAM zu verkürzen. Das Zeitintervall des Einschreibens oder des Lesens einer Information in den D.RAM oder aus dem D.RAM ist durch das Zeitintervall bestimmt, in dem von der CPU auf den D.RAM zugegriffen wird. Das Zugriffszeitintervall des D.RAM, das aus den beiden Zeit-Intervallen besteht, ändert sich proportional zu der Anzahl der Zyklen des Zeitsignals AC, die durch das Programm oder ähnliches bestimmt ist. Dementsprechend ändert sich das Zeitintervall zum Voraufladen in der ZugriffsperiodeThe precharge time intervals of the various internal Circuits in the D.RAM are defined within a time interval in which the CPU does not access the D.RAM will. Pre-charging makes it possible to shorten the access time of the D.RAM. The time interval of the enrollment or reading information in the D.RAM or from the D.RAM is determined by the time interval in which the CPU accesses the D.RAM. The access time interval of the D.RAM, which consists of the two time intervals exists changes proportionally to the number of cycles of the time signal AC generated by the program or the like is determined. Accordingly, the time interval for precharge changes in the access period

. ■ in einer bestimmten Beziehung proportional zu dieser Anzahl von Zyklen des Zeitsignals AC, die durch das Programm oder ähnliches bestimmt ist.. ■ proportional to this number in a certain relationship of cycles of the time signal AC, which is determined by the program or the like.

Die Periode des Zeitsignals AC, nämlich die Grundperiode des Speicherzugriffes wird in einem Computer mit niedriger Arbeitsgeschwindigkeit, beispielsweise in einem Mikrocomputer, länger als in einem Grosscomputer mit hoherThe period of the time signal AC, namely the basic period of memory access, becomes lower in a computer Working speed, for example in a microcomputer, longer than in a large computer with high

_ Q —_ Q -

Arbeitsgeschwindigkeit, da die Arbeitsgeschwindigkeit der CPU im ersteren niedrig ist und auch die Frequenzen der Systemtaktsignale niedrig sind. Dementsprechend wird das Zeitintervall/ in dem durch die CPU auf den D.RAM nicht zugegriffen wird, d.h. m.a.W. das Zeitintervall, das die CPU dem D.RAM gibt, um seine internen Schaltungen voraufzuladen, langer.Working speed, since the working speed of the CPU in the former is low and so are the frequencies of the System clock signals are low. Accordingly, the time interval / in which by the CPU on the D.RAM is not accessed, i.e. m.a.W. the time interval, that the CPU gives the D.RAM to precharge its internal circuits, longer.

Das Zeitintervall T , das tatsächlich zum Voraufladen der internen Schaltungen des D.RAM benötigt wird, wurde mit dem Fortschritt der Technik der integrierten Halbleiterschaltungen usw. verkürzt. Das Voraufladezeitintervall T_ , das die CPU dem D.RAM gibt, wurde daher länger als das Zeitintervall Tp , das tatsächlich durch die internen Schaltungen des D.RAM benötigt wird. D.h., dass der Zeitunterschied zwischen beiden Zeitintervallen gross geworden ist. Der Zeitunterschied hat keine Bedeutung für den D.RAM und ist sozusagen eine Totzeit.The time interval T actually required for precharging the internal circuits of the D.RAM has been shortened with the progress of the semiconductor integrated circuit technology and so on. The precharge time interval T_ given by the CPU to the D.RAM has therefore become longer than the time interval T p actually required by the internal circuits of the D.RAM. This means that the time difference between the two time intervals has increased. The time difference has no meaning for the D.RAM and is a dead time, so to speak.

Gemäss der Erfindung werden die Speicherzellen des D.RAM in der Totzeit regeneriert.According to the invention, the memory cells of the D.RAM regenerated in the dead time.

Wie es später im einzelnen in Verbindung mit besonders bevorzugten Ausführungsbeispielen der Erfindung beschrieben wird, ist gemäss der Erfindung eine automatische Regenerierungs schaltung im D.RAM angeordnet, die wenigstens die folgenden drei Arbeitsvorgänge durchführt. D.h., dass die automatische Regenerierungsschaltung die Arbeitsvorgänge der ersten Voraufladung der internen Schaltungen des D.RAM (Zeitintervail T),anschliessend der Regeneration der gewünschten Speicherzellen (Zeitintervall T_) und danach der Ausführung der erneuten Voraufladung (Zeitintervall Tp) ausführt. Diese Arbeitsvorgänge der automatischen Regenerierungsschaltung werden im Zeitintervall T R durchgeführt, das dem D.RAM von der CPU gegeben wird, um die internen Schaltungen voraufzuladen. As will be described later in detail in connection with particularly preferred embodiments of the invention, an automatic regeneration circuit is arranged in the D.RAM according to the invention, which performs at least the following three operations. This means that the automatic regeneration circuit carries out the operations of the first pre-charging of the internal circuits of the D.RAM (time interval T), then the regeneration of the desired memory cells (time interval T_) and then executing the renewed pre-charging (time interval T p ). These automatic regeneration circuit operations are performed in the time interval T R given to the D.RAM by the CPU to precharge the internal circuits.

Aufgrund der Tatsache, dass die automatische Regenerierungsschaltung vorgesehen ist/Wird die Regenerierung der gewünschten Speicherzellen im D.RAM innerhalb der Totzeit durchgeführt. Daher kann die CPU zum D.RAM effektiv wie zu einem statischen RAM zugreifen, der im folgenden als S.RAM bezeichnet wird. Darüberhinaus kommt dieser D.RAM ohne das Steuersignal REF für die äussere Regenerierungssteuerung aus, das bei dem vorhergehenden D.RAM mit Selbstregenerierungsfunktion benötigt wird. Es wird daher unnötig, irgendeine spezielle äussere Schaltung ausserhalb des D.RAM anzuordnen. Im D.RAM werden die Kapazitäten beispielsweise die parasitären .Kapazitäten, die mit den Verdrahtungsleitungen verbunden sind, die in der internen Schaltung ausgebildet sind, vergleichsweise klein, da die Verdrahtungsleitungen in integrierter Schaltungstechnik hergestellt sind. Es ist daher möglich, eine vergleichsweise hohe Übertragungsgeschwindigkeit der Signale zu erreichen. Insbesondere in dem Fall, in dem das Steuersignal REF von der äusseren Schaltung dem D.RAM zugeführt wird, wie es im Vorhergehenden angegeben wurde, ist die Arbeitsgeschwindigkeit des D.RAM durch die übertragungsgeschwindig keit des Steuersignals REF mit langsamer Übertragung begrenzt. Gemäss der Erfindung erübrigt sich im Gegensatz dazu ein derartiges äusseres Steuersignal, so dass die Arbeitsgeschwindigkeit'des D.RAM erhöht werden kann.Due to the fact that the automatic regeneration circuit is provided / Will the regeneration of the desired memory cells in the D.RAM within the dead time carried out. Therefore, the CPU can effectively access the D.RAM like a static RAM, hereinafter referred to as S.RAM referred to as. In addition, this D.RAM manages without the control signal REF for the external regeneration control, which is included in the previous D.RAM Self-regeneration function is required. It is therefore unnecessary to have any special external circuit outside of the D.RAM. In the D.RAM the capacities for example the parasitic capacities connected to the wiring lines in the internal Circuit are formed comparatively small, since the wiring lines in integrated circuit technology are made. It is therefore possible to achieve a comparatively high transmission speed of the signals. In particular in the case in which the control signal REF is fed from the external circuit to the D.RAM, As stated above, the operating speed of the D.RAM is due to the transmission speed speed of the control signal REF with slow transmission is limited. According to the invention, there is no need to contrast such an external control signal so that the working speed of the D.RAM can be increased.

Um die Information der jeweiligen Speicherzellen zuverlässige!To make the information of the respective memory cells reliable!

zu halten, kann der D.RAM so aufgebaut sein, dass er eine zusätzliche Regenerierung auch in einem Zeitintervall durchführt, das durch die Kombination des Zustandes, bei dem von der CPU auf den D.RAM nicht zugegriffen wird, und des Zustandes bestimmt ist, bei dem das Zeitsignal AC auf einem niedrigen Pegel gehalten wird. Um die zusätzliche Regenerierung zu ermöglichen, ist im D.RAi-I eine Detektorschaltung angeordnet, die feststellt, dass ein Zugriffto hold, the D.RAM can be constructed in such a way that it carries out an additional regeneration in a time interval that is determined by the combination of the state at which is not accessed by the CPU on the D.RAM, and the state is determined in which the time signal AC is held at a low level. In order to enable additional regeneration, the D.RAi-I has a detector circuit arranged, which determines that an access

durch die CPU erfolgt ist.by the CPU.

Das Ausgangssignal der Detektorschaltung liegt an der oben erwähnten automatischen Regenerierungsschaltung, beispielsweise als Arbeitssteuersignal. Wenn bei einer derartigen Anordnung durch die Detektorschaltung festgestellt wird, dass zum D.RAM nicht zugegriffen wird, arbeitet die automatische Regenerierungsschaltung fortlaufend.The output of the detector circuit is applied to the above-mentioned automatic regeneration circuit, for example as a work control signal. If, with such an arrangement, it is determined by the detector circuit, that the D.RAM is not accessed, the automatic regeneration circuit works continuously.

Der Teil B in Fig. 8 zeigt ein Beispiel des Zeitablaufes der Regenerierung. Der kleinste Wert der Voraufladezeit T_._,die von der CPU dem D.RAM gewährt wird, ist durch das Zeitsignal AC festgelegt. Wenn angenommen wird, dass auf den D.RAM bis zu einem Zeitpunkt t~ zugegriffen wurde, so beginnt die Voraufladung seiner internen Schaltungen auf die Tatsache ansprechend, dass das Zeitsignal AC zum Zeitpunkt t« auf einen hohen Pegel gebracht wird. Die Regenerierung beginnt zum Zeitpunkt t.. ,an dem ein vorbestimmtes Voraufladezeitintervall T 1 abgelaufen ist. Die Regenerierung endet zu einem Zeitpunkt t~, an dem ein bestimmtes Regenerierungszeitintervall T_ abgelaufen ist. Das Voraufladen der internenPart B in Fig. 8 shows an example of the timing of regeneration. The smallest value of the precharge time T _._, which is granted by the CPU to the D.RAM, is determined by the time signal AC. Assuming that the D.RAM has been accessed by a time t ~, its internal circuitry starts precharging in response to the fact that the timing signal AC is brought high at time t «. The regeneration begins at time t .., at which a predetermined precharge time interval T 1 has expired. The regeneration ends at a point in time t ~ at which a certain regeneration time interval T_ has expired. The precharge of the internal

Schaltungen beginnt zum Zeitpunkt t~ erneut. Das Voraufladen, das zum Zeitpunkt t? beginnt, sollte wünschenswerterweise vor einem Zeitpunkt t~ enden, an dem ein Wieder zugriff auf den D.RAM möglich ist. Dementsprechend ist das Zeitintervall T 2 vom Zeitpunkt t2 bis zum Zeitpunkt t3 länger als das Voraufladezeitintervall, das von den internen Schaltungen des D.RAM benötigt wird.Switching starts again at time t ~. The precharge that at the time t ? should desirably end before a point in time at which access to the D.RAM is possible again. Accordingly, the time interval T 2 from time t 2 to time t 3 is longer than the precharge time interval required by the internal circuits of the D.RAM.

Wenn auf den D.RAM zu einem Zugriffszeitpunkt tr nicht zugegriffen wurde, d.h. wenn trotz der Änderung des Zeitsignals AC auf einen niedrigen-t-Pegel auf dem D.RAM nicht zugegriffen wurde, erfolgt wieder eine Regenerierung, wie es durch eine unterbrochene Linie im Teil B von Fig. 8If the D.RAM is not accessed at an access time tr has been accessed, i.e. if not despite the change in the time signal AC to a low-t level on the D.RAM has been accessed, a regeneration takes place again, as indicated by a broken line in part B of FIG. 8

angegeben ist. In diesem Fall ist die Voraufladung der internen Schaltungen bereits beendet, wenn das Zeitsignal AC vom hohen Pegel auf den niedrigen Pegel fällt. Dementsprechend ist die automatische Regenerierungsschaltung so aufgebaut, dass sie die Regenerierung der gewünschten Speicherzellen sofort durchführt. Darüberhinaus können die Regenerierung und die Voraufladung innerhalb des Zeitintervalls Tn oftmals durchgeführt werden. In diesem Fall kann eine Vielzahl von Speicherzellen im Zeitintervall T-, regeneriert werden.is specified. In this case, the precharge of the internal circuits has already ended when the timing signal AC falls from the high level to the low level. Accordingly, the automatic regeneration circuit is so constructed that it executes the regeneration of the desired memory cells immediately. In addition, the regeneration and the pre-charging can often be carried out within the time interval T n. In this case, a plurality of memory cells can be regenerated in the time interval T-.

Im folgenden werden anhand der zugehörigen Zeichnung besonders bevorzugte Ausführungsbeispiele der Erfindung näher beschrieben:
15Particularly preferred exemplary embodiments of the invention are described in more detail below with reference to the accompanying drawings:
15th

Fig. 1 zeigt ein Blockschaltbild eines Ausführungsbeispiels des erfindungsgemässen D.RAM. 1 shows a block diagram of an exemplary embodiment of the D.RAM according to the invention.

Fig. 2 zeigen Zeitdiagramme zur Erläuterung der Lese- und Schreibarbeitsvorgänge führungsbeispiels der Erfindung.Fig. 2 shows timing charts for explaining the reading and writing operations exemplary embodiment of the invention.

Lese- und Schreibarbeitsvorgänge des Aus-Read and write operations of the

Fig. 4 zeigt das Blockschaltbild eines Ausführungsbeispiels einer automatischen Regenerierungsschaltung gemäss der Erfindung.Fig. 4 shows the block diagram of an embodiment of an automatic regeneration circuit according to the invention.

Fig. 5 zeigen jeweils in Schaltbildern ein zweckmässiges Ausführungsbeispiel der wesentlichen Teile der automatischen Regenerierungsschaltung. 30Fig. 5 each show an appropriate circuit diagram Embodiment of the essential parts of the automatic regeneration circuit. 30th

Fig. 7 zeigt in einem Zeitdiagramm ein Beispiel einer automatischen Regenerierung. ·..7 shows an example of an automatic regeneration in a time diagram. · ..

Fig. 8 zeigt ein Zeitdiagramm eines D.RAM zur Erläuterung der Erfindung.Fig. 8 shows a timing chart of a D.RAM for explanation the invention.

Fig. 9 zeigt das Schaltbild eines weiteren Ausführungsbeispiels der Erfindung. Fig. 9 shows the circuit diagram of a further embodiment of the invention.

Fig. 1 zeigt in einem Blockschaltbild ein Ausführungsbeispiel des erfindungsgemässen D.RAM. Die jeweiligen Blöcke, die in Fig. 1 in eine strichpunktierte Linie mit zwei Punkten eingeschlossen sind, sind auf einem einzigen Halbleitersubstrat mittels bekannter Halbleiterherstellungsverfahren ausgebildet. 101 shows in a block diagram an exemplary embodiment of the D.RAM according to the invention. The respective Blocks enclosed in a two-dot chain line in Fig. 1 are on one single semiconductor substrate formed by known semiconductor manufacturing methods. 10

Der D.RAM weist eine Masseklemme, an der das Massepotential GND der Schaltung liegt, eine Energieversorgungsklemme, an der die Versorgungsspannung Vn- von beispielsweise +5 V liegt, eine Ausgangsklemme, die ein Lesedatensignal DouT üefert' eine Eingangsklemme, an der ein Schreibdatensignal liegt, eine Schreibsteuerklemme, an der ein Schreibfreigabesignal WE liegt, eine Steuerklemme, an der ein e . - Spaltenadressenabtastsignal liegt, eine Steuerklemme, an der ein Zeilenadressenabtastsignal liegt,und Adresseneingabeklemmen auf, an denen Adressensignale AQ bis A. oder A.+1 bis A. in Multiplexform liegen.The D.RAM has a ground terminal to which the ground potential GND of the circuit is located, a power supply terminal to which the supply voltage V n - of, for example, +5 V is located, an output terminal which f ert a read data signal D ouT ü e 'an input terminal, to which a write data signal is present, a write control terminal to which a write enable signal WE is present, a control terminal to which an e. - Column address scanning signal is applied, a control terminal to which a row address scanning signal is applied, and address input terminals to which address signals A Q to A. or A. +1 to A. are multiplexed.

Obwohl der D.RAM bei diesem Ausführungsbeispiel der Erfindung eine automatische Regenerierungsschaltung 12 aufweist, die später beschrieben wird, ist keine äussere Steuerklemme vorgesehen, die ausschliesslich zum Steuern der Schaltung 12 verwandt wird.Although the D.RAM in this embodiment of the invention an automatic regeneration circuit 12, which will be described later, is not an external one Control terminal is provided, which is used exclusively to control the circuit 12.

Die von einer nicht dargestellten Energiequelle kommende Versorgungsspannung liegt über der Energiequellenklemme und der Masseklemme des D.RAM an. In dieser Weise werden die internen Schaltungen, die den D.RAM bilden, in den Betriebszustand gebracht. Die Ausgangsklemme, die Eingangsklemme, die Steuerklemmen und die Adressenklemmen des D.RAM sind über eine geeignete nicht dargestellte Steuerung mit einer nicht dargestellten CPU verbunden. The supply voltage coming from an energy source (not shown) is across the energy source terminal and the earth terminal of the D.RAM. In this way the internal circuits that make up the D.RAM are brought into operating condition. The output terminal, the input terminal, the control terminals and the address terminals of the D.RAM are connected to a CPU, not shown, via a suitable controller, not shown.

Die Anordnung des Speicherfeldes selbst ist die bekannte Anordnung mit einer Vielzahl von Speicherzellen, die in Form einer Matrix angeordnet sind. Jede Speicherzelle ist in Form eines Zellenaufbaues aus einem MOS-Transistor ausgebildet. D.h., dass jede Speicherzelle aus einem Schalt-MOS-Transistor und einem Kondensator zum Halten der Information aufgebaut ist. Das Gate des Schalt-MOS-Transistors wird als Wählanschlussklemme der Speicherzelle betrachtet und sein Drain als Dateneingabe/ausgabeklemme. Die Wählanschlussklemmen der· Speicherzellen in der Matrixanordnung sind mit den Wortleitungen WQ - W, verbunden, während die Dateneingabe/ ausgabeklemmen mit den Datenleitungen Dn, D - D , D~~ verbunden sind. Das Speicherfeld enthält gleichfalls Scheinspeicherzellen, die beim Auslesen der Daten von den Speicherzellen ein Bezugspotential bestimmen.The arrangement of the memory field itself is the known arrangement with a plurality of memory cells which are arranged in the form of a matrix. Each memory cell is formed in the form of a cell structure made of a MOS transistor. That is, each memory cell is composed of a switching MOS transistor and a capacitor for holding the information. The gate of the switching MOS transistor is regarded as the select terminal of the memory cell and its drain is regarded as the data input / output terminal. The selection connection terminals of the memory cells in the matrix arrangement are connected to the word lines W Q - W, while the data input / output terminals are connected to the data lines D n , D - D, D ~~. The memory field also contains dummy memory cells which determine a reference potential when the data are read out from the memory cells.

Die Wortleitungen Wn - W-. sind jeweils Zeilenadressen zugeordnet. Diese Wortleitungen sind mit den Ausgangsklemmen eines Zeilendekodierers und-treibers 3 verbunden.The word lines W n - W-. are each assigned line addresses. These word lines are connected to the output terminals of a row decoder and driver 3.

Die Datenleitungen DQ, DT - D , D~~ sind über einen Leseverstärker 7 mit einem Spaltenschalter 6 verbunden. Eine Gruppe von benachbarten Datenleitungen, beispielsweise die Datenleitungen Dn und Dn sind paarweise ausgebildet. Die jeweiligen Datenleitungspaare sind Spaltenadressen zugeordnet. Die paarweise vorgesehenen Datenleitungen werden über den Spaltenschalter 6 ausgewählt.The data lines D Q , DT - D, D ~~ are connected to a column switch 6 via a sense amplifier 7. A group of adjacent data lines, for example the data lines D n and D n, are formed in pairs. The respective data line pairs are assigned column addresses. The data lines provided in pairs are selected via the column switch 6.

Die dargestellten internen Schaltungen, beispielsweise der Zeilenadressenpuffer 2, der Zeilendekodierer und-treiber 3, der Spaltenadressenpuffer 4, der Spaltendekodierer und-treiber 5, der Leseverstärker 7, der Dateneingabepuffer 10 und der Datenausgabepuffer 11 sind aus dynamischen Schaltungen aufgebaut, um den Energieverbrauch der Schaltungen herabzusetzen. D.h., dass diese internen Schaltungen Schaltungsbauteile, wie beispielsweise nicht dargestellteThe internal circuits shown, for example the row address buffer 2, the row decoders and drivers 3, the column address buffer 4, the column decoder and driver 5, the sense amplifier 7, the data input buffer 10 and the data output buffer 11 are dynamic Circuits constructed to reduce the power consumption of the circuits. That is, these internal circuits Circuit components such as, for example, not shown

Vorauflade-MOS-Transistoren aufweisen, die dynamisch betrieben werden. Voraufladeimpulse,um diese internen Schaltungen auf einen voraufgeladenen Zustand zu bringen, und Steuerimpulse, um sie in den Betriebszustand zu bringen, kommen von einem Signalgenerator 8.Have precharge MOS transistors that are dynamic operate. Pre-charge pulses to this internal Bring circuits to a pre-charged state, and control pulses to bring them into operating state come from a signal generator 8.

Der Signalgenerator 8 liefert die Voraufladeimpulse, die an die internen Schaltungen zu legen sind, auf eine Änderung im Zeilenadressenabtastsignal RAS vom niedrigen Pegel auf den hohen Pegel ansprechend, wobei dieses Signal der äusseren Klemme des Speicherplättchens zugeführt wird. Der Signalgenerator 8 liefert gleichfalls die Steuerimpulse auf das Zeilenadressenabtastsignal RAS und das Spalten-The signal generator 8 supplies the precharge pulses that to be applied to the internal circuits upon a change in the row address strobe signal RAS of the low level responsive to the high level, this signal being applied to the outer terminal of the memory chip. The signal generator 8 also supplies the control pulses to the row address scanning signal RAS and the column

adressenabtastsignal CAS ansprechend. 15address scanning signal CAS responsive. 15th

Die Fig. 2 und 3 zeigen in Zeitdiagrammen die Arbeitsvorgänge des Lese- und Schreibzyklus des in Fig. 1 dargestellten D.RAM.FIGS. 2 and 3 show in timing diagrams the operations of the read and write cycle of the one shown in FIG D.RAM.

Im folgenden werden anhand des Blockschaltbildes von Fig. und der Zeitdiagramme von Fig. 2 und 3 Aufbau und Arbeitsweise dieses Ausführungsbeispiels des D.RAM beschrieben.In the following, with reference to the block diagram of FIG. 1 and the timing diagrams of FIGS. 2 and 3, the structure and mode of operation of this embodiment of the D.RAM described.

Zunächst werden die Pegel der jeweiligen Zeilenadressensignale A0 - A. auf derartige Werte gesetzt, dass die Zeilenadresse einer gewünschten Speicherzeile im Speicherfeld 1 gewählt ist. Danach wird das Signal RAS auf einen niedrigen Pegel gebracht. Die Signalgeneratorschaltung 8, die im folgenden als SG 8 bezeichnet wird, liefert ein Steuersignal $ARO auf den Abfall des Signals RAS ansprechend. Wenn das Signal #ARO geliefert ist, kommt der Zeilenadressenpuffer 2, der im folgenden mit R-ADB bezeichnet wird, und vorher im voraufgeladenen Zustand gehalten wurde, in den . Betriebszustand . Das hat zur Folge, dass Zeilenadressensignale AQ - A. am R-ADB 2 liegen und darin verriegelt werden. Auf die Zeilenadressensignale Aq-A.First, the levels of the respective row address signals A 0 - A are set to such values that the row address of a desired memory row in memory field 1 is selected. Thereafter, the signal RAS is brought to a low level. The signal generator circuit 8, hereinafter referred to as SG 8, supplies a control signal $ ARO in response to the fall of the signal RAS. When the # ARO signal is supplied, the row address buffer 2, hereinafter referred to as R-ADB, which was previously held in the precharged state, comes into the. Operating condition. The consequence of this is that row address signals A Q - A. are present at the R-ADB 2 and are locked therein. To the row address signals Aq-A.

ansprechend erzeugt der R-ADB 2 interne Adressensignale aO' an ~ ai' a< mit wahrem und falschem Pegel. Dabei besteht der Grund dafür, dass das Signal RAS später als die Zeilenadressensignale An - A. kommt,darin, den R-ADB zuverlässig mit den Zeilenadressensignalen AQ - A. als Zeilenadresse im Speicherfeld zu versorgen.accordingly, the R-ADB 2 generates internal address signals a 0 ' a n ~ a i' a <with true and false levels. The reason why the RAS signal comes later than the row address signals A n - A. is to reliably supply the R-ADB with the row address signals A Q - A. as a row address in the memory field.

Als nächstes wird das Signal φ- , das um ein bestimmtes Zeitintervall bezüglich des Signals RAS verzögert ist, an den R-ADB gelegt. Auf die Erzeugung des Signals φ Next, the signal φ- , which is delayed by a certain time interval with respect to the signal RAS, is applied to the R-ADB. On the generation of the signal φ

AJrCAJrC

werden die vom R-ADB erzeugten internen Adressensignale aQ, aQ - a., a. auf die Zeilendekodier- und-treiberschaltung 3 übertragen, die im folgenden als R-DCR bezeichnet wird. Die R-DCR 3 dekodiert die internen Adressensignale aQ, aQ - a., ä~! . Unter den dekodierten Signalen der R-DCR 3 bleiben nur die zu wählenden auf einem hohen Pegel, während die anderen nicht zu wählenden auf einen niedrigen Pegel kommen.the internal address signals a Q , a Q - a., a. transferred to the row decoder and driver circuit 3, which is referred to below as R-DCR. The R-DCR 3 decodes the internal address signals a Q , a Q - a., Ä ~! . Among the decoded signals of the R-DCR 3, only those to be selected remain at a high level, while the others not to be selected come to a low level.

Anschliessend wird ein Signal φ , das um ein bestimmtes Zeitintervall bezüglich des Signals ^AR verzögert ist, vom SG 8 ausgegeben. Auf die Erzeugung des Signales φ werden die dekodierten Signale von der R-DCR 3 auf die Zeilenadressenleitungen des Speicherfeldes 1 übertragen, das im folgenden als M-ARY bezeichnet wird. Der Grund dafür, dass das Signal φ» bezüglich des Signals φ verzögert ist, besteht dabei darin, dass die R-DCR 3 arbeiten soll, nachdem die Arbeit des R-ADB 2 beendet ist. In dieser Weise wird die Zeilenadresse im M-ARY 1 festgelegt. D.h., dass eine Zeilenadressenleitung M-ARY 1 durch ein Hochpegelsignal unter den 21 AusgangsSignalen der R-DCR 3 ausgewählt wird.Then a signal φ , which is delayed by a certain time interval with respect to the signal ^ AR , is output by the SG 8. When the signal φ is generated, the decoded signals are transmitted from the R-DCR 3 to the row address lines of the memory array 1, which is referred to below as M-ARY. The reason that the signal φ » is delayed with respect to the signal φ is that the R-DCR 3 should work after the work of the R-ADB 2 has finished. The line address in M-ARY 1 is defined in this way. That is, a row address line M-ARY 1 is selected by a high level signal from among the 2 1 output signals of the R-DCR 3.

Als nächstes werden Datensignale, die der Information "1" oder "0" entsprechen, von den jeweiligen Speicherzellen ausgelesen, die mit der gewählten einzelnen Zeilenadressenleitungim M-ARY1 verbunden sind/ und durch den Leseverstärker 7 verstärkt, der im folgenden als SA 7 bezeichnet wird. Die Verstärkung des SA 7 beginnt mit der Erzeugung des Signals ΦρΑ· Next, hereinafter referred to as SA 7 are data signals corresponding to the information "1" or "0" is read out from the respective memory cell connected to the selected individual Zeilenadressenleitungim M-ARY1 / and amplified by the sense amplifier 7, . The amplification of the SA 7 begins with the generation of the signal Φ ρΑ

Zu einem geeigneten Zeitpunkt, der in Fig. 2E dargestellt ist, werden die jeweiligen Pegel der Spaltenadressensignale Α·+ι ~ A-j auf derartige Pegel gesetzt, dass die Spaltenadresse der gewünschten Speicherzelle gewählt ist. Wenn danach das Signal CAS auf einen niedrigen Pegel kommt, um vom SG 8 ein Signal #ACO zu liefern, werden die Spaltenadressensignale A.+1 - A. an den Spaltenadressenpuffer 4 gelegt, der im folgenden als C-ADB bezeichnet wird,und darin verriegelt. Dabei besteht der Grund dafür, dass das Signal CAS später alsdie Spaltenadressensignale A. .. - A. kommt, darin,.den C-ADB zuverlässig mit den Spaltenadressensignalen als Spalteriadresse im Speicherfeld zu versorgen.At an appropriate time, which in Fig. 2E, the respective levels of the column address signals Α · + ι ~ A j o f such levels are set so that the column address of the desired memory cell is selected. Thereafter, when the signal CAS comes to a low level in order to supply a signal # ACO from the SG 8, the column address signals A. +1 - A. are applied to the column address buffer 4, which is hereinafter referred to as C-ADB, and therein locked. The reason why the signal CAS comes later than the column address signals A. .. - A. is to reliably supply the C-ADB with the column address signals as column address in the memory field.

Anschliessend wird vom SG 8 ein Signal {£__ ausgegeben, dasThen the SG 8 emits a signal {£ __ that

ALAL

bezüglich des Signals CAS verzögert ist und an den C-ADB gelegt wird. Auf die Erzeugung des Signals 0 _ überträgt der C-ADB 4 die internen Adressensignale a.+1, a. - a., a. , die den Spaltenadressensignalen entsprechen, auf die Spaltendekodier- und -treiberschaltung 5, die im folgenden als C-DCR 5 bezeichnet wird. Die C-DCR 5 erzeugt 2-3*1 dekodierte Signale über einen Arbeitsvorgang, der dem Arbeitsvorgang der R-DCR 3 ähnlich ist. Unter den dekodierten Signalen wird dasjenige auf einen hohen Pegel gebracht, das der Kombination der internen Adressensignale entspricht. Als nächstes wird ein Signal $„, das bezüglich des Signals ?$AC verzögert ist, an die C-DCR 5 gelegt. Auf die Erzeugung des Signals φγ werden die dekodierten Signale von deris delayed with respect to the CAS signal and is applied to the C-ADB. When the signal 0 _ is generated, the C-ADB 4 transmits the internal address signals a. +1 , a. - a., a. corresponding to the column address signals to the column decoder and driver circuit 5, hereinafter referred to as C-DCR 5. The C-DCR 5 generates 2-3 * 1 decoded signals through an operation similar to that of the R-DCR 3. Among the decoded signals, that which corresponds to the combination of the internal address signals is brought to a high level. Next, a signal $ "delayed with respect to the signal? $ AC is applied to the C-DCR 5. When the signal φ γ is generated, the decoded signals are transmitted by the

C-DCR 5 ausgegeben und auf den Multiplexer oder Spaltenschalter 6 übertragen, der im folgenden als C-SW bezeichnet wird. In dieser Weise wird die Spaltenadresse im M-ARY 1 festgelegt. D.h., dass eine der Bitleitungen im M-ARY 1 durch den C-SW 6 ausgewählt wird.C-DCR 5 output and transmitted to the multiplexer or column switch 6, hereinafter referred to as C-SW will. The column address in M-ARY 1 is determined in this way. This means that one of the bit lines in the M-ARY 1 is selected by the C-SW 6.

Eine Speicheradresse im M-ARY 1 wird durch eine derartige Festlegung der Zeilen- und der Spaltenadresse bestimmt.A memory address in M-ARY 1 is determined by specifying the row and column addresses in this way.

Im folgenden werden die Lese- und Schreibarbeitsvorgänge für die gegebene Adresse erläutert.The following explains the reading and writing operations for the given address.

Der Lesebetrieb wird durch den hohen Pegel des Signals WE angegeben. Das Signal WE kommt auf den hohen Pegel, bevor das Signal CAS auf den niedrigen Pegel kommt. Die Vorbereitungen für den Lesebetrieb erfolgen dadurch, dass das Signal WE auf den hohen Pegel gebracht wird. Wenn somit das Signal WE vorher auf den hohen Pegel gebracht worden ist, ist der Lesebetrieb bereit, bevor eine Adresse des M-ARY 1 dadurch festgelegt wird, dass das Signal CAS auf den niedrigen Pegel gebracht wird. Das hat zur Folge, dass das Zeitintervall zum Beginnen des Lesevorganges verkürzt werden kann.The reading mode is indicated by the high level of the signal WE. The signal WE comes to the high level before the signal CAS comes to the low level. Preparations for reading mode are made in that the signal WE is brought to the high level. Thus, if the signal WE has been brought to the high level beforehand is, the read operation is ready before an address of the M-ARY 1 is determined by the signal CAS on is brought to the low level. As a result, the time interval for starting the reading process is shortened can be.

5 Wenn ein Signal $op/ das ein CAS-Gruppensignal ist,, vom SG 8 geliefert worden ist, wird darauf ansprechend ein nicht dargestellter Ausgabeverstärker in Betrieb gesetzt, der in der Datenausgabepufferschaltung 11 enthalten ist, die im folgenden als DOB bezeichnet wird. Die von der festgelegten Adresse ausgelesene Information, nämlich die über den C-SW gelieferte Information wird durch den in Betrieb gesetzten Ausgabeverstärker verstärkt. Die verstärkte Information wird über den DOB 11 der Datenausgangsklemme D , zugeführt. In dieser Weise erfolgt der Lesevorgang. Wenn das Signal CAS auf einen hohen Pegel kommt, endet der Lesevorgang.5 When a signal $ op /, which is a CAS group signal, has been supplied by the SG 8, an output amplifier (not shown), which is contained in the data output buffer circuit 11, hereinafter referred to as DOB, is activated in response thereto. The information read out from the specified address, namely the information supplied via the C-SW, is amplified by the output amplifier that is put into operation. The amplified information is fed to the data output terminal D, via the DOB 11. This is how the reading process takes place. When the CAS signal goes high, reading ends.

Der Schreibbetrieb wird durch den niedrigen Pegel des Signales WE angegeben. Ein Signal <£_w kommt durch das Signal WE mit niedrigem Pegel und das Signal CAS mit niedrigem Pegel auf einen hohen Pegel. Das Signal joRW liegt an der Dateneingabepufferschaltung 10, die im folgenden als DIB bezeichnet wird. Die DIB wird durch das Signal φ T7 mit hohem Pegel in Betrieb gesetzt und überträgt dann Schreibdaten von der Dateneingabeklemme D. auf den C-SW. Die Schreibdaten werden der festgelegten Adresse des M-ARY 1 über den C-SW übertragen. Das hat zur Folge, dass ein Schreibarbeitsvorgang durchgeführt wird.The write operation is indicated by the low level of the signal WE. A signal <£ _ w comes to a high level through the signal WE with a low level and the signal CAS with a low level. The signal jo RW is applied to the data input buffer circuit 10, hereinafter referred to as DIB. The DIB is activated by the high level signal φ T7 and then transfers write data from the data input terminal D. to the C-SW. The write data are transferred to the specified address of the M-ARY 1 via the C-SW. As a result, a typing operation is performed.

Beim Schreibarbeitsvorgang ist die DOB dadurch ausser Betrieb gesetzt, dass sie mit dem invertierten Signal des Signales $„,,, nämlich mit dem Signal 0DM mit niedrigem Pegel versorgt wird. Es wird daher verhindert, dass beim Einschreiben die Daten ausgelesen werden.During the writing process, the DOB is put out of operation in that it is supplied with the inverted signal of the signal $ "", namely with the signal 0 DM with a low level. It is therefore prevented that the data is read out during writing.

Die jeweiligen Taktsignale ?5χ, φγ usw. werden auf der Grundlage der Adressenabtastsignale (Signal RAS, Signal CAS) im SG 8 erzeugt, an dem diese Adressenabtastsignale liegen, wie es im Vorhergehenden angegeben wurde. Das Taktsignal $5mT wird auf der Grundlage des Signals WEThe respective clock signals? 5 χ , φ γ etc. are generated on the basis of the address strobe signals (signal RAS, signal CAS) in the SG 8 to which these address strobe signals are applied, as stated above. The clock signal $ 5 mT is based on the signal WE

JKWJKW

und des Ausgangssignals vom SG 8 im Lese/Schreibtaktgenerator (R/W-SG)9 erzeugt.and the output signal from the SG 8 in the read / write clock generator (R / W-SG) 9 generated.

Der D.RAM bei diesem Ausführungsbeispiel weist eine automatische Regenerationsschaltung 12 auf, die im folgenden als REF 12 bezeichnet wird und die keine Erhöhung der Anzahl der äusseren Klemmen des D.RAM erforderlich macht.The D.RAM in this embodiment has an automatic Regeneration circuit 12, which is hereinafter referred to as REF 12 and which does not increase the number the outer terminals of the D.RAM.

Die REF 12 bildet die Takt- und Adressensignale, die zum Regenerieren notwendig sind, auf der Grundlage des Signals RAS unter den Adressenabtastsignalen, die vom den äusseren Klemmen geliefert werden.The REF 12 forms the clock and address signals that are used for Regeneration are necessary on the basis of the signal RAS among the address strobe signals sent by the outer Clamps are supplied.

Ein konkretes Blockschaltbild eines Ausführungsbeispiels der REF 12 ist in Fig. 4 dargestellt. Die Arbeitsvorgänge der REF 12 werden im folgenden anhand des in Fig. 4 dargestellten Blockschaltbildes beschrieben.A specific block diagram of an exemplary embodiment of REF 12 is shown in FIG. 4. The operations the REF 12 are described below with reference to the block diagram shown in FIG.

Das Signal RAS von der äusseren Klemme liegt an einer Impulsgeneratorschaltung PG. Der Impulsgenerator PG bildet einen Impuls φ. , der mit einer Verzögerung eines Zeitintervalls bezüglich des AnstiegZeitpunktes des Signals RAS auf den Voraufladepegel (Pegel der Versorgungsspannung VDD) verzögert ist/ das zum Voraufladen der internen Schaltungen des D.RAM benötigt wird. Der Impuls ^1 kommt synchron mit dem Abfall des Signals RAS auf seinen Rücksetzpegel. Ohne dass es eine spezielle Einschränkung darstellt/ ist dieses Ausführungsbeispiel so aufgebaut, dass ein internes Adressenabtastsignal RAS1 (das invertierte Signal des Signals RAS) im SG gebildet und dem Impulsgenerator PG zugeführt wird, um den Impuls φ* rückzusetzen.The signal RAS from the outer terminal is applied to a pulse generator circuit PG. The pulse generator PG forms a pulse φ. , which is delayed with a delay of a time interval with respect to the rise timing of the signal RAS to the precharge level (level of the supply voltage V DD ) / which is required for precharging the internal circuits of the D.RAM. The pulse ^ 1 comes to its reset level synchronously with the fall of the signal RAS. Without being particularly limited, this embodiment is so constructed that an internal address strobe signal RAS 1 (the inverted signal of the RAS signal) is formed in the SG and supplied to the pulse generator PG in order to reset the pulse φ *.

Der Impuls φ* dient als Arbeitsanfangssignal für eine Oszillatorschaltung OSC. Der Oszillator OSC bildet einen Impuls $2' ^er eine Regenerierungsperiode festlegt. Die Periode des Impulses φ~ ist so gewählt, dass sie ein bestimmtes Teilerverhältnis bezüglich der Speicherzugriff speriode T hat, was anhand der Fig. 8, 7 usw. beschrieben wurde bzw. noch beschrieben wird. Der Impuls ^2 wird auf einen Taktsignalgenerator SG1 und einen Regenerierungsadressenzähler COUNT übertragen.The pulse φ * serves as the starting signal for an oscillator circuit OSC. The oscillator OSC generates a pulse $ 2 'which defines a regeneration period. The period of the pulse φ ~ is chosen so that it has a certain division ratio with respect to the memory access period T, which has been or will be described with reference to FIGS. 8, 7, etc. The pulse ^ 2 is transmitted to a clock signal generator SG 1 and a regeneration address counter COUNT.

Wenn der Impuls ^ au^ den hohen Pegel gekommen ist, bildet der Taktgenerator SG1 die Taktsignale, die erforderlich sind, um die Regenerierung durchzuführen, d.h. konkret die Taktsignale φν, und $„,,* die den jeweiligen Takt-Signalen $όχ und #_. entsprechen, die bei den üblichenWhen the pulse ^ au ^ came the high level, the clock generator SG 1 forms the clock signals that are necessary to the regeneration to perform or to put the clock signals φ ν, and $ ",, * to the respective clock signals $ ό χ and #_. correspond to that with the usual

Arbeitszyklen verwandt werden. Die Taktsignale φ , und ^1 liegen jeweils an der R-DCR 3 und dem SA 7 in Fig. 1. ■Duty cycles are used. The clock signals φ , and ^ 1 are respectively applied to the R-DCR 3 and the SA 7 in FIG. 1. ■

Die Anzahl der Impulse Φ2> die dem Zähler COUNT zugeführt wird, entspricht der Anzahl der Regenerierungszyklen. Die Anzahl der Impulse, die vom Zähler gezählt wird, entspricht einer Regenerierungsadresse. Dementsprechend erhöht der Zähler COUNT der Reihe nach die Regenerierungsadresse über ein Zählen der Regenerierungszyklen. Die Zählerstandsausgangssignale des Zählers COUNT werden auf die Adresseneingabeklemmen der R-DCR 3 übertragen. Der Zähler COUNT ist aus einer Zählerschaltung, beispielsweise einer 2 Zählerschaltung aufgebaut.The number of pulses Φ 2 > fed to the counter COUNT corresponds to the number of regeneration cycles. The number of pulses counted by the counter corresponds to a regeneration address. Accordingly, the counter COUNT sequentially increments the regeneration address by counting the regeneration cycles. The counter reading output signals of the counter COUNT are transmitted to the address input terminals of the R-DCR 3. The counter COUNT is constructed from a counter circuit, for example a 2 counter circuit.

Ein nicht dargestellter Multiplexer oder eine ähnliche Schaltung zum Wählen der Adressensignale die von R-ADB geliefert werden, oder der Adressensignale, die vom Zähler COUNT geliefert werden, ist auf der Seite der Adresseneingabeklemme der R-DCR 3 angeordnet. Der Multiplexer für die R-DCR 3 wird in seiner Arbeit durch das Adressenabtastsignal RAS gesteuert. Ohne insbesondere darauf beschränkt zu sein, werden die Adressensignale des Zählers COUNT auf die R-DCR 3 übertragen, wenn das Adressenabtastsignal RAS auf dem hohen Pegel liegt. Andererseits werden die Adressensignale des R-ADB 2 auf die R-DCR 3 dann übertragen, wenn das Adressenabtastsignal RAS auf dem niedrigen Pegel liegt.A multiplexer (not shown) or a similar circuit for selecting the address signals from the R-ADB are supplied, or the address signals supplied by the counter COUNT is on the side of the Address input terminal of the R-DCR 3 arranged. The multiplexer for the R-DCR 3 is supported by the Address strobe signal RAS controlled. Without being particularly limited, the address signals of the counter COUNT is transferred to the R-DCR 3 when the address strobe signal RAS is high. On the other hand, the address signals of the R-ADB 2 are transferred to the R-DCR 3 when the address strobe signal RAS is low.

Fig. 5 zeigt das Schaltbild eines zweckmässigen Ausführungsbeispiels des Impulsgenerators PG sowie des Oszillators OSC. In Fig. 5 ist ein Grundschaltungsaufbau aus N-Kanal-MOS-Transistoren dargestellt, um die Erläuterung zu vereinfachen. Wenn die Schaltungsanordnung in Form einer integrierten Schaltung in der Praxis verwirklicht werden soll,Fig. 5 shows the circuit diagram of an expedient embodiment of the pulse generator PG and the oscillator OSC. In Fig. 5, there is a basic circuit construction made up of N-channel MOS transistors shown to simplify the explanation. If the circuit arrangement is in the form of an integrated Circuit is to be implemented in practice,

werden verschiedene Abwandlungen berücksichtigt, die mit dem Grundgedanken in Einklang stehen, der im folgenden angegeben wird.various modifications are considered, which are consistent with the basic idea that follows is specified.

Der Impulsgenerator PG ist aus Schaltungsbauteilen aufgebaut, die im folgenden beschrieben werden. Ein MOS-Transistor Q1, an dessen Gate das Signal RAS liegt, und ein Kondensator C1 bilden eine Integratorschaltung. Das Ausgangssignal A der Integratorschaltung liegt am Gate eines MOS-Treibertransistors Q5. Eine vorbestimmte Verzögerungszeit für das Signal RAS wird dadurch gegeben, dass in geeigneter Weise die Zeitkonstante der Integratorschaltung und die Schwellenspannung V1. desThe pulse generator PG is composed of circuit components which will be described below. A MOS transistor Q 1 , at the gate of which is the signal RAS, and a capacitor C 1 form an integrator circuit. The output signal A of the integrator circuit is applied to the gate of a MOS driver transistor Q 5 . A predetermined delay time for the signal RAS is given in that the time constant of the integrator circuit and the threshold voltage V 1 . of

LlLl

MOS-Treibertransistors Qc festgelegt werden. Mit dem Drain des MOS-Treibertransistors Q5 ist ein MOS-Lasttransistor Q~ verbunden, der vom Signal RAS angesteuert wird. Das Ausgangssignal B der Inverterschaltung Q5, Q2 liegt an einer Inverterschaltung, die aus einem MOS-Treibertransistor Qg und einem MOS-Lasttransistor Q^ aufgebaut ist. Der Ausgang dieser Inverterschaltung Qf-, Q^ liefert den Impuls ^1, der mit der Verzögerung des Zeitintervalles, das zum Voraufladen der internen Schaltungen des D.RAM benötigt wird, relativ zum Zeitpunkt des Anstieges des Signales RAS auf den Voraufladepegel ansteigt. Um den Abfall des Impulses φ. mit dem Signal RAS zu synchronisieren, sind ein Rücksetz-MOSFET Q-, der zwischen den Kondensator C1 und den Massepunkt der Schaltung geschaltet ist und an dessen Gate das Signal RAS1 liegt, und ein Rücksetz-MOSFET Q7 vorgesehen, der parallel zum MOS-Treibertransistor Q6 geschaltet ist und an dessen Gate das Signal RAS1 liegt.MOS driver transistor Qc can be set. A MOS load transistor Q ~, which is driven by the signal RAS, is connected to the drain of the MOS driver transistor Q 5. The output signal B of the inverter circuit Q 5 , Q 2 is applied to an inverter circuit which is composed of a MOS driver transistor Qg and a MOS load transistor Q ^. The output of this inverter circuit Qf-, Q ^ supplies the pulse ^ 1 , which rises with the delay of the time interval required to precharge the internal circuits of the D.RAM relative to the time at which the signal RAS rises to the precharge level. In order to reduce the momentum φ. to synchronize with the signal RAS, a reset MOSFET Q-, which is connected between the capacitor C 1 and the ground point of the circuit and at the gate of which the signal RAS 1 is, and a reset MOSFET Q 7 is provided, which is parallel to the MOS driver transistor Q 6 is connected and the signal RAS 1 is applied to its gate.

Wie es imVorhergehenden beschrieben wurde, ist das Signal RAS1 das invertierte Signal des Signals RAS, das im SG gebildet wird.As described above, the signal RAS 1 is the inverted signal of the signal RAS, which is formed in the SG.

Die Oszillatorschaltung OSC ist aus drei Inverterschaltungen aufgebaut, die in Form eines Ringes geschaltet sind. Der Impuls 0- liegt an den Gates der MOS-Lasttransistoren Q8 - Q10 in den jeweiligen Inverterschaltungen. Der Oszillator OSC bildet daher eine gesteuerte Oszillatorschaltung, bei der der Anfang und das Ende der Schwingung durch den Impuls φ* gesteuert werden. Kondensatoren C~ - C. zum Erzielen einer bestimmten Schwingungsperiode sind mit den jeweiligen.Inverterschaltungen gekoppelt. Der Oszillator OSC enthält weiterhin einen MOS-Rücksetztransistor Q14/ an dessen Gate das Signal RAS., liegt, um den Schwingungsausgangs impuls φ~ des Oszillators synchron mit dem Signal RAS rückzusetzen.The oscillator circuit OSC is made up of three inverter circuits which are connected in the form of a ring. The pulse 0- is applied to the gates of the MOS load transistors Q 8 - Q 10 in the respective inverter circuits. The oscillator OSC therefore forms a controlled oscillator circuit in which the beginning and the end of the oscillation are controlled by the pulse φ *. Capacitors C ~ - C. for achieving a certain oscillation period are coupled to the respective inverter circuits. The oscillator OSC also contains a MOS reset transistor Q 14 / at the gate of which the signal RAS., Is in order to reset the oscillation output pulse φ ~ of the oscillator synchronously with the signal RAS.

Im folgenden wird die Arbeitsweise der Schaltungsanordnung, die in Fig. 5 dargestellt ist, unter Bezug auf das in Fig. 7 dargestellte Zeitdiagramm beschrieben.In the following, the operation of the circuit arrangement shown in FIG. 5 will be described with reference to the circuit arrangement shown in FIG. 7 described the timing diagram shown.

Zunächst kommt das Signal RAS auf einen hohen Pegel, woraufhin der vorhergehende Speicherzyklus (Speicherzugriffsperiode) beendet wird und der nächste Speicherzyklus (Speicherzugriffsperiode) T beginnt. Auf den Anstieg des Signals RAS ansprechend, steigt das Integrationsausgangssignal A an, wie es in Fig. 7B (Signal A) dargestellt ist. Wenn das Integrationsausgangssignal A die logische Schwellenspannung VT des MOS-Transistors Qc erreicht hat, steigt der Impuls φ* an, wie es in Fig. 7C (Signal φ ^) dargestellt ist. Bei Änderung des Impulses φ~ auf den hohen Pegel wird der Oszillator OSC aktiviert. Das hat zur Folge, dass infolge des Anstieges des Impulses φ. First, the signal RAS comes to a high level, whereupon the previous memory cycle (memory access period) is ended and the next memory cycle (memory access period) T begins. In response to the rise of the RAS signal, the integration output A rises as shown in Fig. 7B (signal A). When the integration output signal A has reached the logical threshold voltage V T of the MOS transistor Q c , the pulse φ * rises as shown in FIG. 7C (signal φ ^) . When the pulse φ ~ changes to the high level, the oscillator OSC is activated. This has the consequence that as a result of the increase in momentum φ.

auf den hohen Pegel der Impuls φ~ gebildet wird, der in Fig. 7D (Signal φ~) dargestellt ist.to the high level, the pulse φ ~ shown in Fig. 7D (signal φ ~) is formed.

Die Anstiegscharakteristik und-periode der Impulse φ~ ist durch die Leitwertcharakteristik der jeweiligen MOS-Transistoren und die Kapazitäten der Kondensatoren bestimmt, die den Oszillator OSC bilden. Es ist beispielsweise ein schneller Anstieg des Impulses {6- durch eine Erhöhung der Ladegeschwindigkeit des Kondensators C4 möglich. Die Hochpegelzeitdauer des Impulses φ^ ist durch die Entladegeschwindigkeit des Kondensators C2 / die durch den MOS-Treibertransistor Q11 bestimmt ist, die Ladegeschwindigkeit des Kondensators C3, die durch den MOS-Lasttransistor Q0. bestimmt ist, und die Schwellenspannungen der MOS-Transistoren bestimmt.The rise characteristic and period of the pulses φ ~ is determined by the conductance characteristic of the respective MOS transistors and the capacitances of the capacitors that form the oscillator OSC. For example, a rapid rise in the pulse {6- by increasing the charging speed of the capacitor C 4 is possible. The high level duration of the pulse φ ^ is determined by the discharge speed of the capacitor C 2 / which is determined by the MOS driver transistor Q 11 , the charging speed of the capacitor C 3 which is determined by the MOS load transistor Q 0 . is determined, and the threshold voltages of the MOS transistors are determined.

Der Impuls φ~ hat Niedrig- und Hochpegelzeitintervalle T1 bis Tg, die im Speicherzyklus (Speicherzugriffsperiode) T liegen.The pulse φ ~ has low and high level time intervals T 1 to Tg which lie in the memory cycle (memory access period) T.

Der Impuls φ~ wird im Zeitintervall T1 auf dem niedrigen Pegel gehalten. Innerhalb dieses Zeitintervalls T1, d.h. innerhalb der Ansprechverzögerungszeit des Impulsgenerators PG und des Oszillators OSC, werden die internen Schaltungen voraufgeladen.The pulse φ ~ is held at the low level in the time interval T 1. The internal circuits are precharged within this time interval T 1 , ie within the response delay time of the pulse generator PG and the oscillator OSC.

Der Impuls φ~ wird im Zeitintervall T2 auf einem hohen Pegel gehalten. In diesem Zeitintervall T2 erfolgt die Regenerierung D.h. im einzelnen, dass Adressensignale von der Zählerschaltung COUNT in Fig. 4 am R-DCR 3 in Fig. 1 liegen. Der R-DCR 3 empfängt die oben erwähnten Adressensignale und das Signal φ ,, das vom SG* in der Schaltung REF ausgegeben wird,und wählt dadurch eine Gruppe von Speicherzellen aus, die durch die Adressensignale bestimmt sind. Die Information von der ausgewählten Gruppe von Speicherzellen liegt am Leseverstärker SA in Fig. 1. Der Leseverstärker SA verstärkt die Information auf das Signal φ , ansprechend, das vom SG1 kommt. Die verstärkte Information wird wieder in die Gruppe der Speicherzellen eingeschrieben. Wenn der Impuls Φ2 abfällt, führt die Zählerschaltung COUNTThe pulse φ ~ is held at a high level in the time interval T 2. The regeneration takes place in this time interval T 2 , ie in detail that address signals from the counter circuit COUNT in FIG. 4 are present at the R-DCR 3 in FIG. The R-DCR 3 receives the above-mentioned address signals and the signal φ i output from the SG * in the circuit REF, and thereby selects a group of memory cells designated by the address signals. The information from the selected group of memory cells is located on the sense amplifier SA in Fig. 1. The sense amplifier SA amplifies the information on the signal φ in response coming from SG1. The amplified information is written back into the group of memory cells. When the pulse Φ 2 falls, the counter circuit COUNT

in Fig. 3 synchron mit der abfallenden Flanke des Impulses einen Zählvorgang durch. Das hat zur Folge, dass der Zählwert des Zählers COUNT um +1 (oder -1) fortgeschrieben wird.
5in Fig. 3 synchronously with the falling edge of the pulse through a counting process. As a result, the counter value of the COUNT counter is updated by +1 (or -1).
5

Der Impuls ^2 kommt im Zeitintervall T3 wieder auf den niedrigen Pegel. Darauf ansprechend, werden die Schaltungen des R-DCR 3, des SA 7 usw., die bei der Regenerierung betätigt wurden, voraufgeladen.
10The pulse ^ 2 comes back to the low level in the time interval T 3. In response, the circuits of the R-DCR 3, SA 7, etc. which were operated during regeneration are precharged.
10

Wenn ein Lesen oder Schreiben im Speicherzyklus (Speicherzugriff speriode) T erfolgt, wird das Signal RAS auf den niedrigen Pegel geändert, wie es durch eine ausgezogene Kurvenlinie RAS in Fig. 7 dargestellt ist. In diesem Zusammenhang sei darauf hingewiesen, dass die Voraufladung der internen Schaltungen, die im Zeitintervall T3 beginnt, beendet sein muss, wenn sich das Signal RAS auf den niedrigen Pegel ändert. Die Periode der Impulse φ~ wird daher in Übereinstimmung mit dem Speicherzyklus festgelegt.When reading or writing occurs in the memory cycle (memory access period) T, the signal RAS is changed to the low level, as shown by a solid curve line RAS in FIG. In this connection, it should be noted that the precharge of the internal circuits, which begins in the time interval T 3 , must be terminated when the signal RAS changes to the low level. The period of the pulses φ ~ is therefore determined in accordance with the memory cycle.

Wenn das Signal RAS zum Abfallen gebracht wird, werden darauf ansprechend die Impulse φ* ..und #~ aur den niedrigen Pegel rückgesetzt. Das hat zur Folge, dass von der Schaltung REF die Signale φν, und #„, , nicht langer geliefertWhen the signal RAS is made to fall, thereafter, the pulses are in response φ * ..and # ~ aur reset the low level. As a result, the circuit REF no longer delivers the signals φ ν , and # “,,

Λ ir AΛ ir A

werden. Das Signal WE und das Signal CAS , die zum Lesen oder Schreiben benötigt werden, werden anschliessend an den Abfall des Signals RAS geändert. Auf die Änderung dieser Signale werden die zum Schreiben oder zum Lesen notwendigen Signale vom R/W SG 9 und SG 8 in Fig. 1 geliefert.will. The signal WE and the signal CAS, which are required for reading or writing, are then changed to the fall of the RAS signal. When these signals are changed, those for writing or reading are activated necessary signals from R / W SG 9 and SG 8 in Fig. 1 supplied.

Zu diesem Zeitpunkt wählt der Adressenraultiplexer, der an der Adresseneingabeklemmenseite des R-DCR 3 angeordnet ist, die Adressensignale, die vom Adressenpuffer R-ADB kommen, da das Signal RAS auf einem niedrigen Pegel liegt. Die durch die Adressensignale An - A. angegebene Speicherzelle wird im Speicherfeld M-ARY ausgewählt und die Infor-At this time, the address multiplexer located on the address input terminal side of the R-DCR 3 selects the address signals coming from the address buffer R-ADB since the signal RAS is at a low level. The memory cell indicated by the address signals A n - A. is selected in the memory field M-ARY and the information

mation wird in die Speicherzelle eingeschrieben oder aus der Speicherzelle ausgelesen. D.h., dass das Lesen oder Schreiben der Information in die Speicherzelle oder von der Speicherzelle durchgeführt wird, das anhand von Fig. 2 oder 3 im Vorhergehenden beschrieben wurde.mation is written into the memory cell or off read out of the memory cell. That is, the reading or writing of the information in the memory cell or from of the memory cell, which was described above with reference to FIG. 2 or 3.

Wenn andererseits der D.RAM im Speicherzyklus (Speicherzugrif f speriode) T nicht angewählt wird, wird das Signal RAS unverändert auf dem hohen Pegel gehalten, wie es durch eine unterbrochene Linie in Fig. 7 dargestellt ist. In diesem Fall setzt die Oszillatorschaltung OSC ihre Schwingung fort. Zu diesem Zweck wird der Impuls φ~ dazu gebracht, im Zeitintervall T4 wieder auf den hohen Pegel anzusteigen. Dann wird eine Regenerierung für eine Gruppe von Speicherzellen, die durch die Zeilenadresse im Zähler COUNT angegeben wird, der der Wert +1 (oder -1} zuaddiert wurde, in ähnlicher Weise wie im Zeitintervall T~ ausgeführt. On the other hand, when the D.RAM is not selected in the memory cycle (memory access period) T, the signal RAS is kept unchanged at the high level, as shown by a broken line in FIG. In this case, the oscillator circuit OSC continues to oscillate. For this purpose, the pulse φ ~ is made to rise again to the high level in the time interval T 4. Then a regeneration is carried out for a group of memory cells, which is indicated by the row address in the counter COUNT to which the value +1 (or -1} has been added, in a manner similar to that in the time interval T ~.

Im Zeitintervall T5, in dem der Impuls 0~ wieder auf einem niedrigen Pegel gehalten wird, erfolgt ähnlich wie im Zeitintervall T- wiederum eine Voraufladung der internen Schaltungen des D.RAM. Die Regenerierung einer Gruppe von Speicherzellen mit der Zeilenadresse, der weiterhin der Wert +1 (oder -1) zuaddiert wurde, nämlich der fortgeschriebene Regenerierungsadresse, erfolgt im Zeitintervall Tg. Dann geht der Betrieb der Schaltung auf den nächsten Speicherzyklus über.In the time interval T 5 , in which the pulse 0 ~ is again held at a low level, the internal circuits of the D.RAM are again precharged in a manner similar to that in the time interval T-. The regeneration of a group of memory cells with the row address to which the value +1 (or -1) was added, namely the updated regeneration address, takes place in the time interval Tg. The operation of the circuit then changes to the next memory cycle.

Ab diesem Zeitpunkt werden ähnliche Arbeitsvorgänge wiederholt. Wenn dementsprechend das Lesen oder Einschreiben in einem gegebenen Speicherzyklus (Speicherzugriffsperiode) erfolgt, wird nur eine Regenerierung durchgeführt und wenn das Lesen oder Einschreiben nicht erfolgt, werden drei Regenerierungen (von drei verschiedenen Zeilenadressen) durchgeführt.From this point on, similar operations are repeated. Accordingly, when reading or writing in a given memory cycle (memory access period) occurs, only one regeneration is performed, and if reading or writing is not performed, three are made Regenerations (of three different line addresses) performed.

Fig. 6 zeigt das Schaltbild einer Abwandlungsform der Grundschaltungsanordnung, die in Fig. 5 dargestellt ist.Fig. 6 shows the circuit diagram of a modification of the Basic circuitry shown in FIG.

Die Schaltungsanordnung dieses in Fig. 6 dargestellten Ausführungsbeispiels ist aus einem Impulsgenerator PG, der dem Impulsgenerator PG in Fig. 5 ähnlich ist, d.h. der aus MOS-Transistoren Q. - Q- besteht, und einer Verzögerungsschaltung DELAY aufgebaut, die mit der Ausgangsseite des Impulsgenerators PG verbunden ist. Ein durch die Verzögerungsschaltung DELAY verzögertes Ausgangssignal wird dem Impulsgenerator PG rückgekoppelt. D.h. im einzelnen, dass das Ausgangssignal der Verzögerungsschaltung DELAY einem Treibertransistor Q16 rückgekoppelt wird, der parallel zu einem Kondensator C. im Impulsgenerator PG angeordnet ist. Infolge der Rückkopplungsschaltung bilden der Impulsgenerator PG und die Verzögerungsschaltung DELAY effektiv eine gesteuerte Oszillatorschaltung. Die Periode der Impulse ^2'' ^0 von ^er -*-n Fig. 6 dargestellten Schaltungsanordnung auszugeben sind, ist durch eine Nachlaufzeit, die durch eine Integratorschaltung aus dem MOS-Lasttransistor Q1 und dem Kondensator C1 gegeben ist/ und eine Verzögerungszeit bestimmt, die durch die Verzögerungsschaltung DELAY gegeben ist.The circuit arrangement of this embodiment shown in FIG. 6 is composed of a pulse generator PG, which is similar to the pulse generator PG in FIG Pulse generator PG is connected. An output signal delayed by the delay circuit DELAY is fed back to the pulse generator PG. That is to say in detail that the output signal of the delay circuit DELAY is fed back to a driver transistor Q 16 which is arranged in parallel with a capacitor C. in the pulse generator PG. As a result of the feedback circuit, the pulse generator PG and the delay circuit DELAY effectively form a controlled oscillator circuit. The period of the pulses ^ 2 '' ^ 0 of ^ er - * - n Fig. 6 shown circuit arrangement is given by a delay time, which is given by an integrator circuit consisting of the MOS load transistor Q 1 and the capacitor C 1 / and a delay time is determined which is given by the delay circuit DELAY.

Wenn die in Fig. 6 dargestellte Schaltungsanordnung verwandt wird, werden in dieser Weise die Zeitintervalle T-. , T-. und Tj- mittels der Integratorschaltung und die Zeitintervalle T2, T. und Tg mittels der Verzögerungsschaltung festgelegt.If the circuit arrangement shown in Fig. 6 is used, the time intervals T-. , T-. and Tj- determined by means of the integrator circuit and the time intervals T 2 , T. and T g by means of the delay circuit.

Bei diesem Ausführungsbeispiel kann eine automatische Regenerierung bewirkt werden, ohne dass irgendeine äussere Klemme dafür vorgesehen ist. Beispielsweise kann ein D.RAM mit 256 Kilobit,dem eine automatische Regenerierungsfunktion zusätzlich gegeben ist, auf einer Baugruppe mit 16 Stiften angeordnet werden.In this embodiment, automatic regeneration can be effected without any external Clamp is provided for this. For example, a 256 kilobit D.RAM, which has an additional automatic regeneration function, can be installed on a module 16 pins can be arranged.

Darüberhinaus ist im Fall eines D.RAM mit 64 Kilobit ein Stift überflüssig, nachdem die Regenerierungsfunktion zusätzlich dem D.RAM gegeben ist. Durch die Verwendung dieses Stiftes kann daher zusätzlich eine neue Funktion vorgesehen werden.In addition, in the case of a D.RAM with 64 kilobit a pen is superfluous, since the regeneration function is also given to the D.RAM. By using this pen can therefore also be provided with a new function.

Weiterhin wird bei diesem Ausführungsbeispiel die Regenerierung nach Massgabe des Impulses φ^ bewirkt, der von der internen Schaltung gebildet wird. Die Zeitintervalle T-, T» usw. können daher in Abhängigkeit von der Arbeitsgeschwindigkeit der jeweiligen internen Schaltungen festgelegt werden und der Speicherzyklus T kann schnell gemacht werden.Furthermore, in this embodiment, the regeneration is effected in accordance with the pulse φ ^ which is formed by the internal circuit. The time intervals T-, T », etc. can therefore be set depending on the operating speed of the respective internal circuits, and the memory cycle T can be made fast.

Der Speicherzyklus (Speicherzugriffsperiode) hängt vom Maschinenzyklus der Zentraleinheit CPU des Computers ab, in/dem der D.RAM benutzt wird. Es ist daher möglich, einen D.RAM zu erhalten, der in zufriedenstellender Weise mit der Erhöhung der Arbeitsgeschwxndigkeit eines Ein-Plättchen CPUs, beispielsweise eines Mikrocomputers fertig wird. Da darüberhinaus das Steuersignal REF,das bei bekannten Speichern benötigt wird, überflüssig ist, kann die Speichersystemsteuerschaltung vereinfacht werden, und kann der D.RAM im wesentlichen in derselben Weise wie ein statischer RAM benutzt werden.The memory cycle (memory access period) depends on the Machine cycle of the central processing unit CPU of the computer in / in which the D.RAM is used. It is therefore possible to have a D.RAM that satisfactorily increases the speed of operation of a one-chip CPUs, for example a microcomputer, is ready. Since, in addition, the control signal REF, which in known When storage is required, the memory system control circuit can be used can be simplified, and the D.RAM can be used in essentially the same way as a static RAM can be used.

Wenn der D.RAM gemäss der Erfindung als Speicher eines grossformatigen Computers mit hoher Arbeitsgeschwindigkeit verwandt werden soll, wird die automatische Regenerierung, die oben beschrieben wurde, effektiv nicht durchgeführt.If the D.RAM according to the invention as a memory large-format computer with high operating speed is to be used, the automatic regeneration, described above was effectively not performed.

D.h. im einzelnen, dass bei einem grossformatigen Computer die Speicherzugriffsperiode kurzgewählt ist, da eine hohe Arbeitsgeschwindigkeit benötigt wird. Das Zeitintervall, das dem D.RAM durch die CPU gegeben wird, um die internen Schaltungen des D.RAM voraufzuladen, ist somit so kurz,This means that in the case of a large-format computer, the memory access period is selected to be short, since a long one Working speed is required. The time interval given to the D.RAM by the CPU for the internal Pre-charging circuits of the D.RAM is so short

wie es tatsächlich zum Voraufladen der internen Schaltungen des D.RAM nötig ist. Innerhalb des kurzen Zeitintervalls ist es schwierig/ gemäss der automatischen Regenerierung dieses Ausführungsbeispiels den Regenerierungsvorgang auszuführen.how it is actually necessary to precharge the internal circuits of the D.RAM. Within the short time interval it is difficult / according to the automatic regeneration of this embodiment the regeneration process to execute.

Das bedeutet jedoch nicht immer, dass der D.RAM gemäss der Erfindung nicht für Hochgeschwindigkeitszwecke eingesetzt werden kann.
10However, this does not always mean that the D.RAM according to the invention cannot be used for high-speed purposes.
10

Der D.RAM, der in der Schaltung REF eine Schaltung zum Wahrnehmen der Impulsbreite des Signales RAS, wie es in Fig. 5 und Fig. 6 dargestellt ist, d.h. die Schaltung enthält, die aus der Integratorschaltung, die aus den MOSFETs Q1 und Q. und dem Kondensator C-. aufgebaut ist, und dem MOSFET Qc besteht, an dem das Ausgangssignal der Integratorschaltung liegt, kann als Speicher für einen grossformatigen Computer mit hoher Arbeitsgeschwindigkeit beispielsweise verwandt werden.The D.RAM, which in the circuit REF a circuit for detecting the pulse width of the signal RAS, as shown in Fig. 5 and Fig. 6, that is, contains the circuit that consists of the integrator circuit consisting of the MOSFETs Q 1 and Q. and the capacitor C-. is constructed, and the MOSFET Qc, to which the output signal of the integrator circuit is present, can be used as a memory for a large-sized computer with high operating speed, for example.

Um einen derartigen Verwendungszweck zu ermöglichen, ist das durch die Detektorschaltung wahrnehmbare Zeitintervall so festgelegt, dass es etwas grosser als das Zeitintervall ist, das tatsächlich zum Voraufladen der internen Schaltungen des D.RAM benötigt wird. D.h. konkret, dass das Wahrnehmungszeitintervall der Detektorschaltung durch die Integratorschaltung und den MOSFET Q5 festgelegt ist, der das Ausgangssignal der Integratorschaltung empfängt.In order to enable such a purpose of use, the time interval that can be perceived by the detector circuit is set in such a way that it is somewhat larger than the time interval that is actually required to precharge the internal circuits of the D.RAM. Specifically, that is, the perception time interval of the detector circuit is determined by the integrator circuit and the MOSFET Q 5 which receives the output signal of the integrator circuit.

Mit dieser Massnahme wird bei der Anwendung bei einem Mikrocomputer mit niedriger Arbeitsgeschwindigkeit usw. das Signal φ* vom PG dann ausgegeben, wenn das Signal RAS auf dem Voraufladepegel liegt. Das hat zur Folge, dass eine automatische Regenerierung ausgeführt wird. Im Gegensatz dazu wird bei der Anwendung bei einem grossformatigen Computer mitWith this measure, when applied to a microcomputer with a low operating speed, etc., the signal φ * is output from the PG when the signal RAS is at the precharge level. As a result, an automatic regeneration is carried out. In contrast, when used on a large-format computer,

hoher Arbeitsgeschwindigkeit usw. das Signal φ* vom PG nicht ausgegeben. Dementsprechend wird keine automatische Regenerierung ablaufen. In diesem Fall ist der D.RAM gemäss der Erfindung in ähnlicher Weise wie ein herkömmlicher D.RAM verwendbar. D.h., dass im D.RAM gemäss der Erfindung die Speicherzellenbestandteile regeneriert werden, indem beispielsweise das sog. Signal RAS nur in derselben Weise wie bei einem herkömmlichen D.RAM regeneriert.high working speed etc. the signal φ * is not output by the PG. Accordingly, no automatic regeneration will take place. In this case, the D.RAM according to the invention can be used in a similar manner to a conventional D.RAM. In other words, in the D.RAM according to the invention, the memory cell components are regenerated by, for example, regenerating the so-called RAS signal only in the same way as in a conventional D.RAM.

Der D.RAM gemäss der Erfindung hat daher einen sehr breiten Anwendungsbereich.The D.RAM according to the invention therefore has a very wide range of applications.

Die Erfindung ist nicht auf die oben angegebenen Ausführungsbeispiele beschränkt. The invention is not restricted to the exemplary embodiments given above.

Beispielsweise kann in Fig. 7 der Impuls φ~ für die Regenerierung ein Impuls sein, der während der Zeitintervalle T3, T4 und Tr auf einem niedrigen Pegel liegt. Er kann auch ein Impuls sein, der nur während des Zeit-Intervalls T_ auf einen hohen Pegel kommt. Derartige Impulse können beispielsweise so gebildet werden, dass die Änderung auf den hohen Pegel im Zeitintervall T^ oder in den Ze it Intervallen T^ und T,- durch die Verwendung des Impulses $2 ^er Oszillatorschaltung OSC und mittels einer logischen Verknüpfungsschaltung, einer Zählerschaltung usw. in vorbestimmter Weise beschränkt ist.For example, in FIG. 7 the pulse φ ~ for the regeneration can be a pulse which is at a low level during the time intervals T 3 , T4 and Tr. It can also be a pulse that only goes high during the time interval T_. Such pulses can be formed, for example, in such a way that the change to the high level in the time interval T ^ or in the time intervals T ^ and T, - by using the pulse $ 2 ^ he oscillator circuit OSC and by means of a logic circuit, a counter circuit, etc. is restricted in a predetermined manner.

Weiterhin kann die Zählerschaltung COUNT in Fig. 4 zumFurthermore, the counter circuit COUNT in FIG

i+2
Regenerieren eine 2 -Zählerschaltung sein, die Adressensignale zum Regenerieren nur in der ersten Hälfte eines Zählzyklus liefert.i + 2
Regenerate a 2 -counter circuit which supplies address signals for regeneration only in the first half of a counting cycle.

In diesem Fall kann die Erzeugung des Impulses φ~ durch das höchstwertigste Bitsignal der Zählerschaltung verboten werden. Das ergibt den Vorteil, dass der Stromverbrauch, der einer unnötigen Ausführung der Regenerierung bezüglich beispielsweise des Speicherzyklus zuzuschreiben ist, vermindert werden kann.In this case, the generation of the pulse φ ~ by the most significant bit signal of the counter circuit can be prohibited. This has the advantage that the power consumption attributable to unnecessary execution of the regeneration with respect to the memory cycle, for example, can be reduced.

Es ist auch möglich, eine Impulsbreitendetektorschaltung vorzusehen, die aus einer Zeitgeberschaltung oder ähnlichem aufgebaut ist, um die Regenerierungsperioden auf die Wahrnehmung der Tatsache zu schalten, dass der Speicherzustand für eine lange Zeit gehalten worden ist. D.h., dass das Umschalten zu derartigen Zeitpunkten erfolgen kann, dass die Regenerierungen in den Zeitintervallen T^ und T6 in Fig. 7 ausgelassen werden. Auch in diesem Fall wird eine Verringerung des Energieverbrauches erzielt, der der Tatsache zuzuschreiben ist, dass eine Regenerierung unnötig ausgeführt wird.It is also possible to provide a pulse width detection circuit composed of a timer circuit or the like to switch the regeneration periods to the sensation of the fact that the memory state has been held for a long time. This means that the switchover can take place at such times that the regenerations in the time intervals T 1 and T 6 in FIG. 7 are omitted. In this case, too, a reduction in energy consumption is achieved which is attributable to the fact that regeneration is unnecessarily carried out.

Der Systemaufbau des D.RAM kann in verschiedener Weise abgewandelt werden.The system structure of the D.RAM can be in different ways be modified.

Fig. 9 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels der automatischen Regenerierungsschaltung Obwohl die automatische Regenerierungsschaltung 12 bei diesem Ausführungsbeispiel annähernd dem in Fig. 4 dargestellten Ausführungsbeispiel entspricht, weist sie keinen Signalgeneiator SG1 auf, der in Fig. 4 dargestellt ist.9 shows a block diagram of a further exemplary embodiment of the automatic regeneration circuit. Although the automatic regeneration circuit 12 in this exemplary embodiment corresponds approximately to the exemplary embodiment shown in FIG. 4, it does not have a signal generator SG 1 shown in FIG.

Eine.Impulsgeneratorschaltung PG, eine Oszillatorschaltung OSC und eine Zählerschaltung COUNT sind gleich den entsprechenden Schaltungen in Fig. 4. Das Ausgangssignal φ~ des Oszillators OSC liegt am Signalgenerator 8.Eine.Impulsgeneratorschaltung PG, an oscillator circuit OSC, and a counter circuit COUNT are equal to the respective circuits in Fig. 4. The output signal φ ~ of the oscillator OSC is at the signal generator 8.

Im Gegensatz zu dem in Fig. 4 dargestellten Ausführungsbeispiel sind die internen Schaltungen des Signalgenerators 8 in passender Weise so aufgebaut, dass das Ausgangssignal #2 des Oszillators OSC als Pseudozeilenadressenabtassignal angesehen wird. Darüberhinaus ist während der Regenerierung die Arbeit des Datenausgabepuffers DOB in Fig. 1 nicht erforderlich. Dementsprechend weist der Signalgenerator 8 eine geeignete Sperrschaltung auf, umIn contrast to the embodiment shown in Fig. 4, the internal circuits of the signal generator 8 are suitably constructed so that the output signal # 2 of the oscillator OSC is regarded as a pseudo line address sampling signal. Furthermore, the work of the data output buffer DOB in FIG. 1 is not required during the regeneration. Accordingly, the signal generator 8 has a suitable blocking circuit to

die Ausgabe des Signales φ^ zu sperren, selbst wenn er mit dem Pseudoadressenabtastsignal versorgt wird.to inhibit the output of the signal φ ^ even if it is supplied with the pseudo address strobe signal.

Die Arbeitsweise der in Fig. 9 dagestellten Schaltungsanordnung ist derjenigen der in Fig. 4 dargestellten Schaltungsanordnung ähnlich.The mode of operation of the circuit arrangement shown in FIG. 9 is that shown in FIG Circuit arrangement similar.

Wenn das Zeilenadressenabtastsignal RAS, das an der äusseren Klemme der Schaltungsanordnung liegt, von dem niedrigen Pegel auf den hohen Pegel gebracht wird, erzeugt der Signalgenerator 8 Voraufladeimpulse, um die internen Schaltungen, die in Fig. 1 dargestellt sind, in den voraufgeladenen Zustand zu bringen. Das Signal RAS1, das auf einer Änderung des Zeilenadressenabtastsignals RAS auf den hohen Pegel auf den niedrigen Pegel gebracht wird, wird vom Signalgenerator 8 geliefert. Darauf ansprechend, liefert der Impulsgenerator PG das Signal φ* ähnlich wie das Signal φ^ in Fig. 4. Der Oszillator OSC liefert den Regenerierungsimpuls φ~ mit hohem Pegel auf das Ausgangssignal φ. des Impulsgenerators PG ansprechend.When the row address strobe signal RAS, which is applied to the external terminal of the circuit arrangement, is brought from the low level to the high level, the signal generator 8 generates precharge pulses in order to bring the internal circuits shown in FIG. 1 into the precharged state . The signal RAS 1 , which is brought to the low level in response to a change in the row address strobe signal RAS, is supplied from the signal generator 8. In response to this, the pulse generator PG supplies the signal φ * similar to the signal φ ^ in FIG. 4. The oscillator OSC supplies the regeneration pulse φ ~ with a high level to the output signal φ. of the pulse generator PG responsive.

Auf den Regenerierungsimpuls φ- ansprechend, liefert der Signalgenerator 8 die Steuerimpulse φ , φ usw. In diesem Fall wird der Steuerimpuls $_p nicht ausgegeben, wie es oben beschrieben wurde. Die Regenerierung wird durch die Steuerimpulse φν, 0üa usw. ausgeführt.In response to the regeneration pulse φ- , the signal generator 8 supplies the control pulses φ, φ , etc. In this case, the control pulse $ _ p is not output as described above. The regeneration is carried out by the control pulses φ ν , 0 üa etc.

Λ ir Ά Λ ir Ά

Nach einem vorbestimmten Zeitintervall, über das. durch den Oszillator OSC entschieden wird, kommt der Regenerierungsimpuls φ~ wieder auf den niedrigen Pegel. Auf diese Änderung des Regenerierungsimpulses φ^ vom hohen Pegel auf den niedrigen Pegel ansprechend,erzeugt der Signalgenerator Voraufladeimpulse, um die internen Schaltungen, die in Fig. 1 dargestellt sind, in den voraufgeladenen Zustand zu bringen.After a predetermined time interval, which is decided by the oscillator OSC, the regeneration pulse φ ~ comes back to the low level. In response to this change in the regeneration pulse φ ^ from the high level to the low level, the signal generator generates precharge pulses to bring the internal circuits shown in FIG. 1 into the precharged state.

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Wenn trotz des Ablaufes eines vorbestimmten Zeitintervalls seit Beginn der Voraufladung auf den D.RAM nicht zugegriffen wird, d.h. wenn das externe Zeilenadressenabtastsignal RAS nicht auf den niedrigen Pegel gebracht wird, wird wieder vom Oszillator OSC der Regenerierungsimpuls φ2 mit hohem Pegel ausgegeben. Darauf ansprechend, wird wieder eine Regenerierung begonnen.If the D.RAM is not accessed despite the expiry of a predetermined time interval since the start of the precharge, ie if the external row address scanning signal RAS is not brought to the low level, the regeneration pulse φ 2 is again output by the oscillator OSC with a high level. In response, a regeneration is started again.

Wenn sich das externe Zeilenadressenabtastsignal RAS vom hohen Pegel auf den niedrigen Pegel geändert hat, werden darauf ansprechend vom Signalgenerator 8 geeignete Steuerimpulse geliefert, wie es bei dem in Fig. 4 dargestellten Ausführungsbeispiel der Fall ist.When the external row address strobe signal RAS has changed from high level to low level, in response to this, suitable control pulses are supplied by the signal generator 8, as is the case with the one shown in FIG Embodiment is the case.

Damit der Impulsgenerator PG nur auf das externe Zeilenadressenabtastsignal anspricht, ist dafür gesorgt, dass das Signal RAS1, das vom Signalgenerator 8 zu liefern ist, auf das externe Zeilenadressenabtastsignal, jedoch nicht auf den Regenerierungsimpuls φ~ ansprechend geliefert wird.So that the pulse generator PG only responds to the external row address scanning signal, it is ensured that the signal RAS 1 , which is to be supplied by the signal generator 8, is supplied in response to the external row address scanning signal, but not to the regeneration pulse φ ~.

Die Schaltungsanordnung des in Fig. 9 dargestellten Ausführungsbeispiels benötigt keinen Signalgenerator SG1, wie er in Fig. 4 dargestellt ist. Das macht es möglich, die Anzahl der Schaltungsbauteile zu verringern.The circuit arrangement of the exemplary embodiment shown in FIG. 9 does not require a signal generator SG 1 , as is shown in FIG. This makes it possible to reduce the number of circuit parts.

Claims (1)

2. Speicher nach Anspruch 1 , gekennzeichnet durch ein Zeitimpulsgenerator (8), der Voraufladeimpulse erzeugt, um die internen Schaltungen in den voraufgeladenen Zustand zu bringen, wenn die Zuführung des Adressenabtastsignals gesperrt ist,und der Steuerimpulse erzeugt, um die internen Schaltungen in den Betriebszustand zu bringen, wenn das Adressenabtastsignal zugeführt wird.2. Memory according to claim 1, characterized by a time pulse generator (8), the precharge pulses generated to bring the internal circuitry into the precharged state when the feed of the address strobe signal is disabled and which generates control pulses to the internal circuits to bring into the operational state when the address strobe signal is fed. 3. Speicher nach Anspruch 2, dadurch gekennzeichnet , dass der Impulsgenerator (PG, OSC) aus einer ersten Schaltung (PG), die das Sperren der Zuführung des Adressenabtastsignals wahrnimmt, und einer zweiten Schaltung (OSC) aufgebaut ist, die durch eine Wahrnehmungsausgangssignal der ersten Schaltung (PG) in Betrieb gesetzt wird und zu diesem Zeitpunkt einen Regenerierungsimpuls erzeugt. 3. Memory according to claim 2, characterized in that the pulse generator (PG, OSC) from a first circuit (PG) which detects the blocking of the supply of the address strobe signal, and a second Circuit (OSC) is constructed by a perceptual output signal of the first circuit (PG) is put into operation and a regeneration pulse is generated at this point in time. 4. Speicher nach Anspruch 3, dadurch g e k e η η zeichnet, dass die zweite Schaltung (OSC) als gesteuerte Oszillatorschaltung aufgebaut ist, deren Schwingungsanfang und Schwingungsende durch das Wahrnehmungsausgangssignal der ersten Schaltung (PG) gesteuert werden, wobei die Regenerierungsimpulse periodisch in einem Zeitintervall erzeugt werden, in dem das Adressenabtastsignal nicht zugeführt wird.4. Memory according to claim 3, characterized in that g e k e η η, that the second circuit (OSC) is constructed as a controlled oscillator circuit, whose Oscillation start and end of oscillation controlled by the perception output signal of the first circuit (PG) are, the regeneration pulses are generated periodically in a time interval in which the address strobe signal is not fed. 5. Speicher nach Anspruch 4, dadurch gekennzeichnet, dass die erste Schaltung (PG) eine Verzögerungsschaltung enthält, die im wesentlichen in Form einer Integratorschaltung (Q1, C1) aufgebaut ist, wobei die Regenerierungsimpulse nach dem Ende des Voraufladens der internen Schaltungen erzeugt werden, das dann beginnt, wenn die Zuführung des Adressenabtastsignals gesperrt wird.5. Memory according to claim 4, characterized in that the first circuit (PG) contains a delay circuit which is constructed essentially in the form of an integrator circuit (Q 1 , C 1 ), the regeneration pulses generated after the end of the precharge of the internal circuits which starts when the supply of the address strobe signal is inhibited. 6. Speicher nach Anspruch 5, dadurch gekennzeichnet , dass das Zeitintervall zwischen einem Regenerierungsimpuls, der von der gesteuerten Oszillatorschaltung (OSC) abzugeben ist, und einem anderen anschliessenden abzugebenden Impuls länger als das Zeitintervall ist, das zum Voraufladen der internen Schaltungen benötigt wird.6. Memory according to claim 5, characterized in that the time interval between a Regeneration pulse, which is to be emitted by the controlled oscillator circuit (OSC), and another subsequent one The pulse to be delivered is longer than the time interval required to precharge the internal circuits is needed. 7. Speicher nach Anspruch 2, dadurch g e k e η η zeichnet, dass der Impulsgenerator (PG, OSC) eine Verzögerungsschaltung enthält, die im wesentlichen in Form einer Integratorschaltung (Q-, Cj) aufgebaut ist, wobei die Regenerierungsimpulse nach dem Ende einer Voraufladung der internen Schaltungen erzeugt werden, die dann beginnt, wenn die Zuführung des Adresserabtastsignals gesperrt wird.7. Memory according to claim 2, characterized in that g e k e η η, that the pulse generator (PG, OSC) contains a delay circuit which is essentially in In the form of an integrator circuit (Q-, Cj), wherein the regeneration pulses are generated after the end of a precharge of the internal circuits which then begins when the supply of the addresser strobe signal is blocked. 8. Speicher nach Anspruch 2, dadurch gekennzeichnet , dass der Impulsgenerator (PG, OSC) im wesentlichen aus einer gesteuerten Oszillatorschaltung aufgebaut ist, deren Arbeit durch das Adressenabtastsignal gesteuert wird.8. Memory according to claim 2, characterized in that the pulse generator (PG, OSC) in the is essentially composed of a controlled oscillator circuit whose work is controlled by the address strobe signal is controlled.
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