DE2556038C2 - Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate für sehr hohe Frequenzen - Google Patents

Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate für sehr hohe Frequenzen

Info

Publication number
DE2556038C2
DE2556038C2 DE2556038A DE2556038A DE2556038C2 DE 2556038 C2 DE2556038 C2 DE 2556038C2 DE 2556038 A DE2556038 A DE 2556038A DE 2556038 A DE2556038 A DE 2556038A DE 2556038 C2 DE2556038 C2 DE 2556038C2
Authority
DE
Germany
Prior art keywords
layer
metal layer
field effect
process step
schottky gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2556038A
Other languages
English (en)
Other versions
DE2556038A1 (de
Inventor
Pham Ngu Paris Tung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thomson CSF SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson CSF SA filed Critical Thomson CSF SA
Publication of DE2556038A1 publication Critical patent/DE2556038A1/de
Application granted granted Critical
Publication of DE2556038C2 publication Critical patent/DE2556038C2/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

gekennzeichnetdurch folgende Merkmale:
— in der dritten Verfahrensstufe (c) wird die gegen ionenätzen schützende Maske in Form von zwei Metallstreifen hergestellt, welche die späteren Source- und Drain-Elektroden bedekken;
— in der fünften Verfahrensstufe (e) wird vor dem Aufdampfen der Metallschicht eine durch ein Lösungsmittel entfernbare Schutzschicht aufgebracht und so strukturiert, daß sie wenigstens den Zwischenraum zwischen den Source- und Drainelektroden freiläßt;
— in der sechsten Verfahrensstufe (f) wird die Metallschicht elektrolytisch geätzt, wobei die Stromzuführung zu der Metallschicht über einen Kontakt erfolgt, der außerhalb des Zwischenraums zwischen den Source- und Drain-Elektroden angeordnet ist;
— in der siebenten Verfahrensstufe (g) wird die Schutzschicht und der darauf befindliche überflüssige Teil der Metallschicht mit Hilfe des Lösungsmittels entfernt;
— in einer achten Verfahrensstufe (h) wird durch eine weitere Ionenätzung die Halbleiterschicht dort entfernt, wo sie freiliegt.
2. Verfahren nach Anspruch I, dadurch gekennzeichnet, daß das halbisolierende Substrat Galliumar senid ist und daß die Halbleiterschicht aus Galliumarsenid besteht, das mit Verunreinigungen vom N-Typ dotiert ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Substratmaterial reines Aluminiumoxid ist
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Halbleitermaterial Indiumphosphidist.
5. Verfahren nach einem der Ansprüche ·ί bis 4, dadurch gekennzeichnet, daß die Metallmaske aus einer Chromschicht besteht, die im Verlauf eines Zwischenschrittes hergestellt wird, welcher eine vorherige Maskierung und ein Auftragen von Chrom durch Aufdampfen im Vakuum umfaßt
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Ionenätzen mit Hilfe von Argonionen ausgeführt wird, die eine Energie von ungefähr 1 keV und eine Dichte haben, welche einem Strom von ungefähr 1 mA/cm2 entspricht
?. Verfahren nach einem der Anspräche 1 bis 6, dadurch gekennzeichnet, daß die Schutzschicht aus Harz gebildet wird, welche durch Entwickeln einer elektronen- oder photonenempfindlichen Harzmaske erhalten wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Metallschicht aus Aluminium besteht
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate nach dem Oberbegriff des Anspruchs 1.
Ein derartiges Verfahren ist aus der FR-OS 21 04 704 bekannt
Bei Feldeffekttransistoren mit Schottky-Gate, die bei Frequenzen oberhalb von 30GKi' arbeiten sollen, überschreiten gewisse Abmessungen einen Mikrometerbruchteil nicht, insbesondere die Tiefe des Kanals. Der Abstand zwischen Source- und Drain-Elektrode liegt in der Größenordnung von einem Mikrometer. Die aufeinanderfolgenden Maskierungsoperationen werden schwierig, wenn eine ausreichend genaue Positionierung erzielt werden soll. In dem Fall der integrierten Schaltungen, in welchem einige zehn oder einige hundert Feldeffekttransistor-Strukturen auf demselben Substrat hergestellt werden soll, wird die Ausbeute äußerst gering. Bei integrierten Schaltungen dient das Substrat als Träger für Feldeffekttransistor-Strukturen, die in Mesa-Technik hergestellt sind, d. h. die von den benachbarten Strukturen durch eine Rille isoliert sind, welche das halbisolierende Substrat freilegt.
Das Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gates, das aus der bereits genannten FR-OS bekannt ist, hat den Vorteil, daß die Tiefe des Kanals und die gegenseitige Anordnung der Source-, Drain- und Gate-Elektroden mittels eines einzigen Maskierungsschrittes festgelegt werden. Dort sind jedoch keine Maßnahmen angegeben, die zur Herstellung der für integrierte Schaltungen erforderlichen Mesastruktur der Feldeffekttransistoren dienen.
Aufgabe der Erfindung ist die Schaffung eines Herstellungsverfahrens der im Oberbegriff des Anspruchs 1 genannten Art, das die gleichzeitige Herstellung einer großen Anzahl von Feldeffekttransi-
stor-Strukturen mit Schottky-Gate mit einer guten Ausbeute ermöglicht Das Verfahren, durch das diese Aufgabe gelöst wird, ist im Anspruch 1 gekennzeichnet
Durch das Aufbringen der beiden Metallstreifen als Maske gegen Ionenätzung wird erreicht, daß zur Schaffung des Einschnittes zwischen der Source- und der Drain-Elektrode und zur Begrenzung des Umfangs der Mesastruklur nur eine Maske notwendig ist
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet ■· ,■
Die Erfindung wird nun anhand der folgenden Beschreibung und der Zeichnungen weiter erläutert In den Zeichnungen zeigt
Fi g. 1 bei(a) einen Querschnitt durch und bei (b) eine Draufsicht auf einen Feldeffekttransistor, der dem durch das Verfahren nach der Erfindung erhaltenen sehr nahekommt .
F i g. 2—6 die Hauptschritte des Verfahrens nach der Erfindung, und
F i g. 7 den am Schluß erhaltenen Transistor.
Wie weiter oben bereits erwähnt, ist das Verfahren nach der Erfindung bei der satzwefcen Herstellung einer großen Anzahl von Feldeffekttransistor-Strukturen auf ein und demselben Plättchen anwendbar, welches für die Strukturen ein gemeinsames Ausgangssubstiat bildet In dem im folgenden beschriebenen Ausführungsbeispiel wird ein Teil eines Plättchens betrachtet, der den als Beispiel gewählten Feldeffekttransistor tragen soll. Es versteht sich jedoch, daß jede der im folgenden beschriebenen und dargestellten Operationen gleichzeitig auf anderen Teilen des Plättchens entsprechend den aus einer einzigen Maske ausgeschnittenen Mustern bei jedem Herstellungsschritt ausgeführt wird.
Die in Fig. 1 als Beispiel dargestellte Struktur ist ausgehend von. einem Teil 10 eines einkristallinen Galliumarsenidplättchens mit einer Dicke von 300 μπι bis 400 μπι hergestellt worden. Dieses Plättchen hat eine bekannte Ionenbehandlung erhalten, durch die es halbisolierend gemacht worden ist. Die eigentliche Feldeffekttransistorstruktur enthält außer dem Substratteil:
— einen Streifen 11 aus N-dotiertem Galliumarsenid (Länge: einige hundert Mikrometer; Breite: 3 μπι bis 4 μπι; Dicke ungefähr 3 μπι); der Streifen hat in seinem Mittelteil einen Einschnitt 110 mit einer Breite in der Größenordnung von einem Mikrometer und mit einer solchen Tiefe, daß er für den Bereich, in welchem sich der Kanal ausbilden soll, eine Höhe h von 0,5 μπι stehen läßt;
— ohmsche Elektroden, welche einen Stapel aus Streifen 12 und 13 (Legierungen aus Gold und Germanium, die mit Nickel überzogen sind) und aus Aluminiumüberzügen 14 und 15 enthalten, welche die Source- und Drainelektroden bilden;
— einen Aluminiumüberzug 111, welcher eine Schottky-Gateelektrode bildet, welche auf den Grund des Einschnittes 110 aufgebracht ist.
Im folgenden werden die aufeinanderfolgenden Schritte zur Herstellung einer Struktur beschrieben, die der in F i g. 1 dargestellten sehr nahekommt:
Schritt (a): Auf ein halbisolierendes Galliumarsenidplättchen trägt man durch Epitaxie eine Halbleiterschicht (beispielsweise aus Galliumarsenid) auf, die mit Verunreinigungen vom N-Typ (Zinn- oder Telluratome) dotiert ist, deren Konzentration von 1016 bis 10" Atome pro Kubikzentimeter g^ht.
Die Dicke der in den F i g. 1 und 2 mit der Bezugszahl 11 bezeichneten Schicht beträgt beispielsweise 3 um. Aus Gründen einer leichteren Herstellung beträgt diese Dicke zumindest 1 um, was genügt, um in dem unten angegebenen Schritt (d) einen Kanal zu erhalten, der ungefähr 0,5 μπι tief ist
Schritt (by. Auf die in dem Schritt (a) aufgetragene Halbleiterschicht trägt man eine in Fig.2 mit der Bezugszahl 20 bezeichnete Schicht aus leitendem Material auf, die: = t
— entweder aus einer Legierung aus Gold und Germanium besteht welche beispielsweise 80 bis 90%<5old und 10 bis 20% Germanium enthält
— oder aus einer gleichen Legierung besteht, weiche mit einer Schicht aus reinem Nickel (mit einer Dicke von einigen hundert Angström) überzogen ist
Die Dicke der Schicht 20 liegt in der Größenordnung von einhundert Nanometer.
Die Schicht wird beispielsweise hergestellt, indem eine Gold.-Germanium-Legierung im Vakuum aufgedampft wird, woran anschließend, gegebenenfalls, reines Nickel im Vakuum aufgedampft wird.
Die so hergestellte Schicht erhält eine Wärmebehandlung, beispielsweise indem das Plättchen ungefähr fünf Minuten lang in einem Ofen unter Wasserstoffaimosphäre auf einer Temperatur von 4500C gehalten wird.
Schritt (cy. Auf die in dem Schritt (b) aufgetragene Schicht werden zwei Chromstreifen (in F i g. 2 mit den Bezugszahlen 21 und 22 bezeichnet) mit einer Dicke von ungefähr 300 nm aufgebracht. Die Herstellung dieser Streifen erfolgt durch ein herkömmliches Maskierungsund Belichtungsverfahren eines lichtempfindlichen Harzes unter Verwendung einer Maske, die entsprechend dem Muster der Streifenpaare 21,22 ausgeschnitten ist (diese Maske dient zur Herstellung aller Strukturen ein und desselben Plättchens). Nach dem Entwickeln des Harzes erhält man langgestreckte Vertiefungen, die den herzustellenden Paaren von Streifen 21 und 22 entsprechen. Durch Vakuumaufdampfung von Chrom füllt man die Vertiefungen aus und man überzieht das Harz mit einer Schicht, deren Dicke gleich der Teife der Vertiefungen ist Nach der Auflösung des Harzes verschwindet das auf das Harz aufgebrachte Chrom ebenfalls und es bleiben nur Paare von Streifen 21 und 22 bestehen. Die gesamten Operationen erfordern keine besondere Genauigkeit hinsichtlich der Positionierung der Streifen in bezug auf das Plättchen. Lediglich der Abstand zwischen den Streifen jedes Paares soll mit einer Genauigkeit eingehalten werden, die besser als ein Mikrometer ist (in der Größenordnung eines Zehntelmikrometers, wenn -.Jiögiich).
Schritt (dy. Es wird eine Ionenätzung der in dem Schritt (c) erhaltenen Struktur ausgeführt, indem das Plättchen in ein Gerät gebracht wird, in welchem es mit Ionen bearbeitet wird. Dieses Gerät enthält eine Quelle von Argonionen, Henen eine Energie von 1 keV gegeben wird, wobei die Dichte des lonenbeschusses einem Strom von 1 mA/cm3 entspricht. Wenn gewisse Teile des Plättchens, welches die zu ätzenden Strukturen trägt, geschützt werden sollen, bedeckt man sie mit einer Metallmaske (beispielsweise Aluminium oder Chrom, mit einer ausreichenden Dicke. Es ist bekannt, daß sich unter den vorstehend angegebenen lonenbeschußbedineungen folgende Ätzgeschwindigkeiten er-
geben:
— 250 nm/Minut.e für Galliumarsenid,
— 20 nm/Minute für Chrom,
— 40 nm/Minute für Aluminium.
Fig.3 zeigt die Struktur nach einer gewiesenen lonenbearbeitungszeit, beispielsweise nach etwa fünfzehn Minuten. Die Schicht 20 ist außerhalb der Streifen 2t und 22 verschwunden, die mit einer viel geringeren Dicke stehenbleiben. Die Schicht 11 ist tief geätzt und bleibt mit einer Dicke h bestehen. Man reguliert diese Dicke, indem man die Bearbeitung entsprechend den Angaben anhält, die von einer Probestruktur geliefert werden, welche unter den üblichen Bedingungen, die bei der lonenbearbeitung praktiziert werden, als Muster benutzt wird. In diesem Stadium ist zwischen den Streifen 21 und 22 ein Einschnitt vorhanden.
Schritt (e)r. Man bringt auf die am Ende des Schrittes (d) erhaltene Struktur, die in Fig.4 erneut dargesieiii ist. eine Maske 41 aus Harz auf. Das Harz bedeckt die gesamte Struktur mit Ausnahme des Bodens des Einschnittes und der Ränder dieses Einschnittes. Um nämlich die Genauigkeit zu begrenzen, die für die Herstellung der Maske erforderlich ist, überzieht man nur einen Teil der Streifen 21 und 22 mit Harz. Diese Maskierung kann mit Hilfe von elektronenempfindlichem Harz (beispielsweise Polymethacrylsäuremethylester) in einem elektronischen Maskierer ausgeführt werden. Die Dicke des Harzes liegt in der Größenordnung von 0,5 μΐη.
Man schreitet dann durch Aufdampfung im Vakuum zum Auftragen einer Aluminiumschicht auf die gesamte Struktur. Diese Aufdampfung erfolgt gerichtet (mit Hilfe einer entfernt angeordneten Quelle) und senkrecht zu der großen Fläche des Plättchens 10. Man erhält so in F i g. 4 dargestellte Aufträge mit folgenden Bezugszeichen:
- 43 für den Mittelteil, mit Schichten 431 (auf dem oberen Niveau) und 432 (auf dem unteren Niveau), welche eine Dicke von 0,5 μιη haben und durch einen sehr dünnen Streifen verbunden sind;
- 44 für die seitlichen Teile, mit Schichten 441 (auf dem oberen Niveau) und 443 (auf dem unteren Niveau), die durch viel dünnere Streifen 442 verbunden sind.
Schritt (ty. Die in dem Schritt (e) aufgebrachte Aluminiumschicht wird elektrolytisch geätzt, indem der Elektrodenkontakt auf dem Überzug 443 gebildet wird. Sobald der Streifen 442 entfernt ist, was aufgrund seiner geringen Dicke schnell vor sich geht, wird der elektrolytische Angriff nur bezüglich der Schicht 443 fortgesetzt und man erhält die in F i g. 5 dargestellte Struktur, in welcher an der Stelle 443 sehr wenig Aluminium noch vorhanden ist.
Schritt (gf. Man beseitigt das Harz 41 mit Hilfe eines Lösungsmittels und man erhält so die in Fig.6 dargestellte Struktur, wobei die Schichten 441 und 443 gleichzeitig mit dem Harz, das sie trug, beseitigt worden sind.
is Schritt (by. Man führt eine neue Ionenätzung unter denselben Bedingungen wie in dem Schritt (d) aus, aber mit einem Probemuster, das derart gewählt ist, daß die Ätzung unterbrochen wird, wenn die Schicht 11 und eine oberflächliche Schicht des Plättchens 10 auf dem umfang der Struktur beseitigt worden Sind. Man beobachtet, so wie in Fig.7 dargestellt, eine Rille 70. Die übrigbleibenden Aluminiumüberzüge (dieses Metall hat gegenüber der Ionenätzung eine bessere Beständigkeit als das Halbleitermaterial) bilden die Source- und Drainkontakte 71 und 72 sowie die Schottky-Gateelektrode 73.
Das beschriebene Herstellungsverfahren kann folgendermaßen geändert werden:
— in dem Schritt (a) kann man von einem Plättchen aus Saphir (Kristall aus reinem Aluminiumoxid) und einer Halbleiterschicht aus Indiumphosphid ausgehen; — in dem Schritt (c) kann man auf das Verfahren
der elektronischen Maskierung zurückgreifen, indem elektronenempfindliche Harze benutzt werden;
— in. dem Schritt (e) kann man, wenn die geforderte Genauigkeit nicht zu groß ist, die photographische Maskierung mit lichtempfindlichem Harz anwenden;
— in demselben Schritt (e) kann man ein Metall auftragen, bei welchem es sich nicht um Aluminium handelt, vorausgesetzt, daß es ein guter elektrischer Leiter ist, und mit der Halbleiterschicht einen Schottky-Kontakt bildet
Hierzu 4 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate in folgenden Verfahrens- stufen:
— in der ersten Verfahrensstufe (a) wird auf ein halbisolierendes Substrat eine Halbleiterschicht vorbestimmten Leitungstyps epitaktisch aufge- κ> bracht;
— in der zweiten Verfahrenstufe (b) wird auf die Halbleiterschicht eine Schicht aus leitendem Material aufgebracht, die zur späteren Bildung der Source- und Drain-Elektroden bestimmt ist;
— in der dritten Verfahrensstufe (c) wird eine gegen Ionenätzen schützende Maske aufgebracht, die den Zwischenraum zwischen den späteren Source- und Drain-Elektroden freiläßt;
— in der vierten Verfahrensstufe (d) wird eine ionenätzung durchgeführt, durch die in dem freigelassenen Zwischenraum das leitende Material und ein Teil der Halbleiterschicht unter Bildung eines Einschnitts abgetragen wird;
— in der fünften Verfahrensstufe (e) wird eine Metallschicht aufgedampft,deren Dicke auf den zur Halbleiteroberfläche senkrechten Flächen wesentlich geringer ist als auf den zur Halbleiteroberfläche parallelen Flächen;
— in der sechsten Verfahrensstufe (f) wird die Metallschicht soweit abgeätzt, daß sie auf den zur Halbleiteroberfläche senkrechten Flächen vollständig verschwindet, so daß der in dem Einschnitt verbleibende Teil der Metallschicht die Schottky-Gate-Elektrodv bildet;
— in der siebenten Verfahrensstufe (g) wird der überflüssige Teil der Metallschicht entfernt;
DE2556038A 1974-12-13 1975-12-12 Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate für sehr hohe Frequenzen Expired DE2556038C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR7441129A FR2294544A1 (fr) 1974-12-13 1974-12-13 Procede de fabrication, en circuit integre, de transistors a effet de champ destines a fonctionner en tres haute frequence, et structure ou dispositifs obtenus

Publications (2)

Publication Number Publication Date
DE2556038A1 DE2556038A1 (de) 1976-06-16
DE2556038C2 true DE2556038C2 (de) 1983-07-28

Family

ID=9146137

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2556038A Expired DE2556038C2 (de) 1974-12-13 1975-12-12 Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate für sehr hohe Frequenzen

Country Status (5)

Country Link
US (1) US4004341A (de)
JP (1) JPS5718717B2 (de)
DE (1) DE2556038C2 (de)
FR (1) FR2294544A1 (de)
GB (1) GB1530145A (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4214966A (en) * 1979-03-20 1980-07-29 Bell Telephone Laboratories, Incorporated Process useful in the fabrication of articles with metallized surfaces
FR2461358A1 (fr) * 1979-07-06 1981-01-30 Thomson Csf Procede de realisation d'un transistor a effet de champ a grille auto-alignee, et transistor obtenu par ce procede
JPS5718324A (en) * 1980-07-07 1982-01-30 Mitsubishi Electric Corp Method of working
US4325181A (en) * 1980-12-17 1982-04-20 The United States Of America As Represented By The Secretary Of The Navy Simplified fabrication method for high-performance FET
CA1188822A (en) * 1981-07-31 1985-06-11 John C. White Method for producing a misfet and a misfet produced thereby
GB2133621B (en) * 1983-01-11 1987-02-04 Emi Ltd Junction field effect transistor
US4692998A (en) * 1985-01-12 1987-09-15 M/A-Com, Inc. Process for fabricating semiconductor components
US5006914A (en) * 1988-12-02 1991-04-09 Advanced Technology Materials, Inc. Single crystal semiconductor substrate articles and semiconductor devices comprising same
DE59010851D1 (de) * 1989-04-27 1998-11-12 Max Planck Gesellschaft Halbleiterstruktur mit einer 2D-Ladungsträgerschicht und Herstellungsverfahren
US5385865A (en) * 1990-04-26 1995-01-31 Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface
US5185293A (en) * 1992-04-10 1993-02-09 Eastman Kodak Company Method of forming and aligning patterns in deposted overlaying on GaAs
US5585655A (en) * 1994-08-22 1996-12-17 Matsushita Electric Industrial Co., Ltd. Field-effect transistor and method of manufacturing the same
US6811853B1 (en) 2000-03-06 2004-11-02 Shipley Company, L.L.C. Single mask lithographic process for patterning multiple types of surface features
US6627096B2 (en) 2000-05-02 2003-09-30 Shipley Company, L.L.C. Single mask technique for making positive and negative micromachined features on a substrate

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3330696A (en) * 1967-07-11 Method of fabricating thin film capacitors
US3498833A (en) * 1966-07-08 1970-03-03 Fairchild Camera Instr Co Double masking technique for integrated circuit
US3574010A (en) * 1968-12-30 1971-04-06 Texas Instruments Inc Fabrication of metal insulator semiconductor field effect transistors
FR2104704B1 (de) * 1970-08-07 1973-11-23 Thomson Csf
JPS4839178A (de) * 1971-09-22 1973-06-08
FR2157740B1 (de) * 1971-10-29 1976-10-29 Thomson Csf
JPS48100078A (de) * 1972-03-29 1973-12-18
US3875656A (en) * 1973-07-25 1975-04-08 Motorola Inc Fabrication technique for high density integrated circuits

Also Published As

Publication number Publication date
FR2294544A1 (fr) 1976-07-09
GB1530145A (en) 1978-10-25
JPS5185680A (de) 1976-07-27
JPS5718717B2 (de) 1982-04-17
DE2556038A1 (de) 1976-06-16
FR2294544B1 (de) 1978-06-23
US4004341A (en) 1977-01-25

Similar Documents

Publication Publication Date Title
DE2646308C3 (de) Verfahren zum Herstellen nahe beieinander liegender elektrisch leitender Schichten
DE2945533C2 (de) Verfahren zur Herstellung eines Verdrahtungssystems
DE2212049C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors
EP0002185B1 (de) Verfahren zum Herstellen einer Verbindung zwischen zwei sich kreuzenden, auf der Oberfläche eines Substrats verlaufenden Leiterzügen
DE2556038C2 (de) Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate für sehr hohe Frequenzen
DE3602124C2 (de)
DE1930669C2 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE3043289C2 (de)
EP0057254B1 (de) Verfahren zur Erzeugung von extremen Feinstrukturen
DE2723944C2 (de) Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster
EP0005185B1 (de) Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen
DE3933965C2 (de)
DE2636971A1 (de) Verfahren zum herstellen einer isolierenden schicht mit ebener oberflaeche auf einem substrat
EP0012220A1 (de) Verfahren zur Herstellung eines Schottky-Kontakts mit selbstjustierter Schutzringzone
DE2635369A1 (de) Verfahren zur herstellung von halbleitervorrichtungen
DE2110543A1 (de) Verfahren zur Herstellung von Duennfilmtransistoren
DE19518133A1 (de) Verfahren zur Herstellung einer Gateelektrode für eine Halbleitervorrichtung
DE3230569A1 (de) Verfahren zur herstellung eines vertikalkanaltransistors
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
DE2500184C2 (de)
DE3538855C2 (de)
EP0429697B1 (de) Halbleiterscheibe mit dotiertem Ritzrahmen
DE2132099A1 (de) Verfahren zur Zwischenverbindung elektrischer Baueinheiten
DE3128982A1 (de) &#34;verfahren zur herstellung mindestens eines josephson-tunnelelementes&#34;
DE2755168A1 (de) Verfahren zur herstellung von halbleiterbauelementen

Legal Events

Date Code Title Description
OD Request for examination
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee