DE2455803A1

DE2455803A1 - Mehrprozessor-datenverarbeitungsanlage

Info

Publication number: DE2455803A1
Application number: DE19742455803
Authority: DE
Inventors: Derek Vidion Moreton
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1973-12-14
Filing date: 1974-11-26
Publication date: 1975-06-19
Also published as: DE2455803C2; GB1474385A; IN142594B; US4035777A; AU7527574A; ZA747858B

Description

Unser Zeichen
Our Ref.

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IIWEENATIONAL COI¹IPnTERS LIMITED, ICL House, Putney, London S.W. 15, - \ . England

Hehrpro ze s"sor-Datenverarbeitungsanlap;e .

Die Erfindung "bezieht sich auf Mehrprozessor-Datenverarbeitungsanlagen und insbesondere auf Anlagen, bei denen bei der Konstruktion die Technik integrierter Schältungen in großem Maßstab (large scale integrated circuit technique)(LSI) angewendet wurde.

Es sind Mehrprozessoranlagen bekannt, die eine Vielzahl von Prozessoren aufweisen, welche mit einem gemeinsamen Speicher benutzt werden. Die Herstellung derartiger Anlagen in LSI-Form bringt jedoch erhebliche Schwierigkeiten mit sich, da die Anzahl von Anschlüssen, die zweckmäßigerweise auf einem LSI-Plättchen zur Verbindung mit anderen Plättchen untergebracht werden können, begrenzt ist. So ist es bisher erforderlich gewesen, eine Anzahl von integrierten Schaltplättchen mittleren oder kleinen Ausmaßes in Verbindung mit jedem LSI-Plättchen zu verwenden, um die erforderlichen Verbindungen zu erhalten. Darüber hinaus können bekannte Anlagen nur sehr schwierig modifiziert werden, um geänderte Forderungen der Benutzer zu erfüllen.

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:onto: Bayerische Vereinsbank (BLZ 750200 73) Nr. 5 804 248 Ostscheckkonto München 893 69-801

Gerichtsstand Regensburg

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Ziel vorliegender¹ Erfindung ist es, eine Hehrprozecsor-Datenverarbeitungsanlage zu schaffen, die in.neuartiger Weise so organisiert ist, daß die Modifizierung der Anlage erleichtert wird.

Gemäß der Erfindung wird eine Mehrprozessor-Datenverarbcitungsanlage vorgeschlagen, die eine Hauptvielfachleitung zur Adressen- und Datenführung, eine Vielzahl von adressierbaren Funkt ions einheit en, die mit der Hauptvielfachleitung verbunden sind, und eine Vielzahl von Verarbeitungsbausteinen, deren jeder eine innere Vielfachleitung zur Adressen- und Datenführung enthält, eine Verarbeitungseinheit, die mit der inneren Vielfachleitung verbunder., und so ausgelegt ist, daß sie ihr Adressen und Daten aufgibt, wenigstens eine weitere adressierbare Funktionseinheit, die mit der inneren Vielfachleitung verbunden ist, und ein Port-Gerät aufweist, das zwischen der inneren Vielfachleitung und-der Hauptvielfachleitung eingeschaltet ist, damit von der inneren Vielfachleitung auf die Hauptvielfachleitung die Adressen reproduziert werden, die nicht einer der Funktionseinheiten entsprachen, welche mit der inneren Vielfachleitung verbunden sind.

Die Erfindung stellt somit eine mehrstufige Vielfachleitungsanordnung dar, die ermöglicht, daß jeder Verarbeitungsbauiein vollständig unabhängig von den anderen Verarbeitungsbausteinen funktioniert, so daß eine Tielzahl von unterschiedlichen •Datenverarbeitungsaufgaben parallel durchgeführt werden können. Jeder Verarbeitungsbaustein kann jedoch Zugang zu der Hauptvielfachleitung über das entsprechende Port-Gerät haben. Soweit es die Verarbeitungseinheiten innerhalb der Verarbeitungsbausteine betrifft, gibt es keine Unterscheidung zwischen den Adressen auf den Haupt- und den inneren Vielfachleitungen: Das Adressensystem erscheint für diese Verarbeitungsgeräte kontinuierlich. Darüber hinaus kann das System auf einfache Weise dadurch modifiziert werden, daß weitere Verarbeitungsbausteine oder Funktionseinheiten den Haupt- und inneren Vielfachleitungen hinzugefügt oder von diesen weggenommen werden.

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Lwecloiäßigerweise ist jede der Einheiten in einem oder mehreren LGl-Plättchen enthalten, "von denen jedes zu einer der Vielfachleitungen anschließt. Da jedes Plättchen nur an das Vielfachleitungssystem anzuschließen hat, ist die Anzahl von Anschlüssen, die für jedes Plättchen erforderlich sind, begrenzt.

Vorzugsweise sind die Vielfachleitungen alle elektrisch identisch, so daß jedes Plättchen, das so ausgelegt ist, daß es an eine der Vielfachleitungen anschließt, auch an eine der anderen Vielfachleitungen anschließen kann. Dies ermöglicht die Auslegung eines Standardbereiches von LSI-Plättchen, die in einer großen Anzahl unterschiedlicher Konfigurationen entsprechend den Anforderungen zusammengebaut werden können.

Vorzugsweise ist jede Funktionseinheit so ausgelegt, daß sie ein Ansprechsignal erzeugt, wenn sie auf ihre eigene Adresse auf der Vielfachleitung, mit der sie verbunden ist, anspricht. In diesem Fall ist vorzugsweise jedes Port-GeiM; so ausgelegt, daß es jede Adresse speichert, die der inneren Vielfachleitung, mit der es verbunden ist, aufgegeben wird,, und daß die gespeicherte Adresse der Hauptvielfachleitung aufgegeben wird, wenn kein Ansprechsignal innerhalb einer bestimmten Zeitperiode angezeigt wird. Das Port-Gerät braucht deshalb nicht mi.- einer Information darüber versehen zu sein, welche Adressen auf der Hauptvielfachleitung sind, und welche auf der inneren Vielfachleitung, sondern ,es arbeitet auf. der Annahme basierend, daß alle Adressen, die kein Ansprechen auf der inneren Vielfachleitung ergeben, der Hauptvielfachleitung entsprechen müssen. Dieses Merkmal trägt wesentlich zu der Flexibilität des Systems bei, da es das Hinzufügen oder Wegnehmen von Einheiten ermöglicht, ohne daß eine Modifikation des Port-Gerätes erforderlich ist.

Bei einer bevorzugten Ausführungsform der Erfindung weist jeder Verarbeitungsbaustein einen Wartespeicher auf, der mit der inneren Vielfachleitung des Bausteines sowie auch mit der Hauptvielfachleitunr verbunden und über eine dieser Vielfachleitungen

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adressierbar ist. Die- Verareitungsbausteine können dann so programmiert sein, daß dann, wenn ein Verarbeitungsbaustein eine Information zur Übertragung auf einen anderen Verarbeitungsbaustein erzeugt, der frühere Baustein die Information in eine Speichereinheit gibt, die mit der Hauptvielfachleitung verbunden ist, und eine Hinweismarke setzt, die die Adresse der Information in dem Wartespeicher des letzteren Bausteines setzt; wenn ein Baustein Information von einem anderen Baustein aufnehmen soll, entfernt er die erste Hinweismarke aus dem eigenen Wartespeicher und adressiert die entsprechende Information in die Speichereinheit. Zweckmäßigerweise können in jedem Verarbeitungsbaustein das Port-Gerät und der Wartespeicher als ein einziges LSI-Plättchen ausgeführt sein.

Bei einer weiteren speziellen Ausführungsform der Erfindung enthalten die Funktionseinheiten, die mit der Hauptvielfachleitung verbunden sind, eine Vielzahl von Blocks an Speicherraum und eine Speicherzuordnungsliste zur Aufnahme einer Vielfzahl von Hinweismarken, die die Blocks identifizieren, wobei Jeder Verarbeitungsbaustein so programmiert ist, daß er dann, wenn er einen weiteren Block an Speicherraum verwenden soll, eine der Hinweismarken aus der Liste entfernt, und wenn er einen bestimmten Block an Speicherraum nicht mehr verwenden soll, eine Hinweismarke in die Liste setzt, die den Block repräsentiert.

Vorzugsweise ist die Liste ein Wartespeicher.

Die Erfindung bezieht sich auch auf ein Port-Gerät, das zweckmäßigerweise in einem System nach vorliegender Erfindung verwendet wird,

Nachstehend wird eine Mehrprozessor-Datenverarbeitungsanlage nach vorliegender Erfindung in Verbindung mit der Zeichnung anhand eines Ausführungsbeispieles erläutert. Es zeigen:

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Fig. 1 ein schematisch.es Blockschaltbild der Anlage und

Fig. 2 ein logisches Schaltbild des Port-Gerätes dieser Anlage.

' Hach Fig. 1 weist die Anordnung bzw. das System eine Plauptvielfachleitung 10 auf, die nachstehend als obere Vielfachleitung bezeichnet wird, und mit der eine Vielzahl von Verarbeitungsbausteinen 11 sowie eine Vielzahl von Einheiten, die einen' gemeinsamen Speicherbereich für die Verfearbeitungsbausteine bilden. Diese Einheiten besitzen eine Vielzahl (nur eine dargestellt) von Handomspeiehereinheiten (KAM) 12 zur Erzielung von Arbeitsspeicherraum, eine Vielzahl von (nur eine gezeigt) Festwertspeichereinheiten (EOM) 13 zur Speicherung fester Programme und Daten, und wenigstens eine Wa-rtespeichereinheit 14, deren Zweck weiter unten erläutetb wird. Jede der Einheiten 12, 13, 14 is^ ^al^s einziges LSI-Plättchen ausgebildet.

Jeder der Verarbeitungsbausteine 11 weist eine getrennte innere Vielfachleitung 15, die als die untere Vielfachleitung bezeichnet ist, auf, mit der eine Verarbeitungseinheit 16 und ein oder mehrere weitere Funktionseinheiten I7, 18 verbunden sind. Im speziellen Ausführungsbeispiel,besitzen die weiteren Einheiten eine Festwertspeichereinheit 17 zur Speicherung fest vorgegebener Programme und Daten für den Verarbeitungsbaustein, und eine Übertragungseinheit 18, die ermöglicht, daß die Verarbeitungseinheit mit peripherien Einrichtungen (nicht dargestellt), z.B. Sichtanze igegeräte-n, Modnlations/Demodulationsgeräten zur Nachrichtenübertragung mit einem Fernsystem über eine Übertragungsleitung verkehren. Jeder Baustein 11 besitzt ferner eine Port-Einheit 19, die die untere Vielfach— leitung I5 innerhalb des Bausteines mit der oberen Vielf'achleitung 10 verbindet. Der Verarbeitungsbaustein enthält ferner einen Wartespeicher 20, der zwischen die obere Vielfachleitung 10 und die untere Vielfachleitung I5 geschaltet ist - die Arbeitsweise wird nachstehend erläutert.

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Jede der Einheiten 16, I7, 18 ist als ein getrenntes LSl-Plättcheii ausgebildet, während die Einheiten 19 und 20 zweckmäßigerweise zusammen als ein einziges LSI-Plättchen ausgebildet sind.

Das System weist ferner einen Taktgeber 21 auf, der eine Folge von Taktimpulsen jeder der Einheiten des Systems zuführt, so daß die Arbeitsweise dieser Einheiten synchronisiert ist. Die Frequenz der Taktimpulse wird zweckmäßigerweise so hoch gewählt,, wie es in der Technik der integrierten Schaltkreise noch möglich isb. Eine Zugriffsteuerschaltung 22 ist mit jeder Port-Einheit 19 über eine getrennte Leitung 23 verbunden, die als "Aufrage/Sprung"-Leitung bezeichnet wird. - ·

Der Aufbau der Einheiten 12, IJ, 1.4, 16 , 17, 18, 20, 21, 22 wird nicht in einzelnen erläutert, da solche Einheiten an sich bekannt sind und die Details des Aufbaus für vorliegende Erfindung nicht entscheidend sind. Aufbau und Arbeitsweise der Port-Einheit 19 werden jedoch weiter unten im einzelnen erläutert.

Die obere Vielfachleitung 10 und die unteren Vielfachleitungen sind elektrisch identisch miteinander, so daß jedes Plättchen (chip), das so ausgelegt ist, daß es eine Kopplung zu der unteren Vielfachleitung darstellt, auch mit der oberen Vielfachleitung verbunden werden kann und umgekehrt. Beispielsweise kann 'das Festwertspeicher-Plättchen 13 im Aufbau identisch mit dem Festwertspeicher-Plättchen 17 sein. Dies ermöglicht die Erzielung eines Normbereiches für Plättchen, die miteinander in einet? großen Anzahl unterschiedlicher Konfigurationen, je nach Bedarf, verbunden werden können, und erleichtert auch die Modifizierung des Systems, damit sich ändernde Forderungen erfüllt werden können. Jede der Vielfachleitungen'10, I5 besteht aus zehn Leitungen, von denen jede zwei elektrische Zustände hat, die die Binärziffer "o" und "1" darstellen. Acht dieser Leitungen, die als Daten/Adressenleiter DO, Dl D7 bezeichnet werden, werden für den Übertrag

von Daten, Adressen und anderen Signalen veitendet, während die anderen beiden, die als Steuerleiter CO und Cl bezeichnet,

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werden, zum: Übertrag der folgenden vier Codes verwendet werden:

•Cü =..:O, Gl- * 0'■': Hull

CO =■ ü, Cl =1 ; Erstes Adressenbyte

CO = 1, Cl = 0 -: Bereit

CO = 1, Cl = 1 : Ausnahme.

Die Bedeutung dieser vier Codes ergibt sich aus der nachstehenden Beschreibung. --...-■"

Im Betrieb des Systems werden Datenübertragungen über die unteren Vielfachleitungen durch die Verarbeitungseinheiten 16 eingeleitet, die deshalb als aktive Einheiten bezeichnet werden. Die verschiedenen Speicherkeinheiten 12, 13, 14, 17 und 20 und die Übertragungseinheiten 18 können keine Datenübertragungen einleiten, sondern werden lediglich in Aba" -ijigkeit von Signalen auf den Vielfachleitungen wirksam und werden deshalb als passive Einheiten bezeichnet. .Wie noch ausgeführt wird,können die Poife-Einheiten 19 keine Übertragungen auf den unteren Vielfachleitungen einleiten und sind deshalb - von den unteren Vielfachleitungen aus gesehen - passive Einheiten, sie können aber Übertragungen auf der oberen Vielfachleitung einleiten und sind deshalb - soweit es diese Vielfachleitung betrifft - aktive Einheiten.'

Datenübertragungen über eine der Vielfachleitungen werden somit durch eine aktive Einheit in der Weise eingeleitet, daß dieser Vielfachleitung entsprechende Signale aufgegeben werden. Die jeweilige passive Einheit und die jeweilige Stelle innerhalb dieser Einheit, in die oder aus der Daten übertragen werden sollen, wird mit Hilfe einer 14—Bit-Adresse identifiziert. Da nur acht Leiter DO - D7 auf jeder Vielfachleitung zur Übertragung von Adressen vorhanden sind, muß die Adresse in Form von zwei Bytes in zwei aufeinanderfolgenden Taktperioden übertragen werden In der ersten Taktperiode werden die sechs Bits höchster Bedeutung der Adresse den Leitern -D2-D7 aufgegeben,, die übrigen zwei Leiter DO und Dl

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werden zur Übertragung zweier Qualifikationsbegriffs-Bits QO und Ql verwendet, die folgende Information führen:

QO = 0, Ql * 0 entspricht "Lesen" (d.h. eine Übertragung von Daten aus der passiven in die aktive Einheit),

QO * 0, Ql = 1 entspricht "Schreiben" (d.h. Übertragung aus der aktiven in die passive Einheit),

QO = 1, Ql = 0 entspricht "erstes Instruktionsbyte".

Diese Festlegung wird beim normalen Betrieb des Systems nicht ver-"wendet, sie ist jedoch zweckmäßig beim Prüfen des Systems und beim Entstören der Programme.

Die Folge von Ereignissen in einem "Lese"-Zyklus zwischen einer aktiven Einheit und einer passiven Einheit,, die mit der gleichen Vielfachleitung verbunden sind, ist folgende:

(a) Die aktive Einheit gibt die sechs Adressenbits höchster Bedeutung auf die Leiter D2-D7, den "Lese"-Qualifikationsbegriff QO = 0, Ql ss 0 auf die Leiter DO, Dl, und den "ersten Adressenbyte"-Code 0Θ ■ 0, Cl = 1 auf die Steuerleiter. Die Signale D0-D7 werden von allen passiven Einheiten auf dieser "Vielfachleitung gespeichert.

(b) In der nächsten Taktperiode gibt die aktive Einheit das zweite Adressenbyte auf die Leiter DO-D7 und den "Null"-Code CO = 0, Cl =0 auf die Steuerleiter. Die Signale auf DO-D7 werden wiederum von allen passiven Einheiten gespeichert. Jede der passiven Einheiten (im Gegensatz zu der Port-Einheit) prüft dann die 14—Bit-Adresse, die nunmehr gespeichert worden ist, damit festgestellt wird, ob diese Adresse der Adresse oder einer der Adressen entspricht, die der passiven Einheit zugeordnet worden ist.

(c) In der nächsten Taktperiode gibt die passive Einheit, die durch die Adresse identifiziert ist, die gewünschten Daten auf die

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Leiter DO-D?. und den "Bereit"-Code CO = 1, Gl = 0 auf die Steuerleiter, Wenn die aktive Einheit" den "Bereit"-Oode abfühlt, liest sie die Daten aus den Leitern DO-D7, so daß der Lesezyklus vervollständigt -wird. -"-"■■-" -

Die Folge zum Anschreiben von Daten aus der aktiven in die passive Einheit ist in den ersten beiden Taktperioden die gleiche, mit: der Ausnahme, daß der ."Schreib^li-Qualifikationsbegriff QO = 0, Ql « 1 in der ersten Periode verwendet wird. In der dritten Periode gibt die aktive Einheit die Daten auf die Leiter DO-D7 und hält sie dort, bis sie einen "Bereit"-Code CO » 1, Cl ■ 0 auf den Steuerleitern aus der identifizierten passiven Einheit anzeigt, was bedeutet, daß die passive Einheit die Daten auf genommen hat".

Wenn aus irgendeinem Grunde eine passive Einheit die erforderliche Übertragung nicht durchführen kann (wie dies zum Beispiel der Fall ist, wenn die aktive Einheit versucht, in einen vollen Wartespeicher einzuschreiben) signalisiert die passive Einheit der aktiven Einheit mit Hilfe des "Ausnahme"-Codes CO = 1, Cl = 1 auf den Steuerleitern, und dieser Ausnahmecode wird zwei Taktperioden lang beibehalten. Bei der Anzeige des Ausnahmecodes müssen alle Einheiten auf der Vielfachleitung jede laufende Tätigkeit beenden, so daß die Leiter DO-D7 frei sind für einen Ausnahme-Qualifika-'tionsbegriff, der auf "die Leiter DO-D7 durch die passive Einheit während den? zweiten dieser Taktperioden aufgegeben wird. Dieser Qualifikationsbegriff spezifiziert die Art der Ausnahme und ermöglicht es der aktiven Einheit, festzulegen, welche Tätigkeit als nächste ausgeführt werden soll.- ■

Die Arbeitsweise der Port-Einheit 19 wird nachstehend beschreiben.

Wie vorstehend erwähnt, verwendet das System eine 14-Bit-Adresse, so daß 2 (d.h. 16584) unterschiedliche Adressen möglich sind. Einige dieser Adressen werden den passiven Einheiten 17, 18

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zugewiesen, die mit den unteren Vielfachleitungen verbunden sind, während andere den Einheiten 12, IJ, 14 zugewiesen werden, die mit der oberen Vielfachleitung verbunden sind. Jede der Verarbeitare inhei ten 16 kann erfordern, daß Daten in eine der passiven Einheiten oder aus dieser heraus übertragen werden, entweder auf der eigenen unteren Vielfachleitung 15 oder auf der oberen Vielfachleitung 10. In jedem Fall wirkt die Verarbeitereinheit in der vorbeschriebenen Weise und gibt die erforderliche Adresse in zwei aufeinanderfolgenden Taktperioden an die untere Vielfachleitung 15. Wenn die Adresse einer Einheit auf der unteren Vielfachleitung entspricht, erzeugt diese Einbit ein "Bereif-Signal und die Übertragung wird in der vorbeschriebenen Weise zu Ende geführt. Wenn die Adresse jedoch einer Einheit auf der oberen Vielfachleitung entspricht, wird kein "Bereit"-Signal erzeugt.

Die Port-Einheit 19 überwacht die Lese/Schreib-Zyklen auf der unteren Vielfachleitung, und wenn sie kein "Bereit"-Signal innerhalb einer vorbestimmten ^eitperiode (z.B. vier Taktperioden) nach Auftreten des ersten Adressenbytes anzeigt, ergibt sich folgender Vorgang: Zuerst gibt die Port-Einheit die Adresse, die Steuercodes und die Daten (falls solche vorhanden sind) auf der oberen Vielfachleitung in genau gleicher Weise, alü/ob sie auf der unteren Vielfachleitung erzeugt worden wären, wieder. Die erforderliche passive Einheit auf der unteren Vielfachleitung spricht dann auf diese Signale in der vorbeschriebenen Weise an. Signale, die vnn der Port-Einheit über die obere Vielfachleitung aufgenommen worden sind, werden durch die Port-Einheit auf der unteren Vielfachleitung wiedergegeben und damit in die einleitende Verarbeitungseinheit zurückgeführt. Dies wird nachstehend im einzelnen erläutert.

Die Port-Einheit 19 stellt eine Verbindung zwischen den oberen und unteren Vielfachleitungen dar, wie und wenn dies gefordert wird. Soweit es sich um die Verarbextungsexnhexten 16 auf den unteren Vielfachleitungen handelt, gibt es keine Unterscheidung zwischen Einheiten auf der oberen und den unteren Vielfachleitungen:

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Beide sind in genau-der' gleichen Weise adressiert. Darüber hinaus kann das System auf einfache Weise modifiziert werden, z.B. indem weitere Randomspeichereinheiten der oberen Vielfachleitung 10 hinzugefügt werden, ohne daß die Port-Einheiten in irgendeiner Weise modifiziert werden, ferner kann jeder der Verarbeitungsbausteine 11 unabhängig von allen anderen arbeiten, so daß· eine Parallelverarbeitung möglich ist; nur wenn die Verarbeitungseinheiten 16 einen Zugriff zu Einheiten auf der oberen Vielfachleitung 10 erforderlich machen* ist eine Zwischenwirkung zwischen den Verarbeitungsbausteinen gegeben.

Die Zugriffsteuerschaltung 22 ist vorgesehen, um zu gewährleisten, ' daß nur eine der Port-Einheiten 19 (die aktive Einheiten sind, soweit es die obere Vielfachleitung betrifft) gl eichzeitig Zugang zur oberen Vielfachleitung haben können, so daß jede Beeinflussung der Port-Einheiten untereinander vermieden wird. Wenn eine Port-Einheit einen Lese/Schreibzyklus beginnen soll, gibt sie eine binäre "Eins"" (die eine Rückfrage bezeichnet) auf die zugeordnete "Rückfrage- und Sprung-"Leitung 23 über eine Taktperiode. Die Zugriffsteuerschaltung 22 überwacht diese Rückfragen vnn allen Port-Einheiten und führt ein "Sprung"-Signal in die Rückfrageeinheit zurück, indem sie ihre "Rückfrage- und Sprung"-Leitung 23 um eine Taktperiode hebt. Die Schaltung 22 ist so ausgelegt, daß sie kein weiteres "Sprung"-Signal erzeugen kann, bis die erste rückfragende Port-Einheit Zeit gehabt hat, ihren Lese/Schreib-Zyklus zu vervollständigen.

Die logische Schaltung einer der Port-Einheiten 19 wird nachstehend im einzelnen in Verbindung mit Fig. 2 beschrieben, wobei die Daten/ Adressen-Leiter der unteren Vielfachleitung mit LDO-LD7, die der oberen Vielfachleitung mit UDO-UD7, die Steuerleiter der unteren Vielfachleitung mit LGO, LGl, und die der oberen Vielfachleitung mit UGQ, IiGl bezeichnet sind.

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Nach Fig. 2 weist die Port-Einheit zwei Register E und S mit jeweils acht Bits auf, die zur Speicherung der beiden Adressenbytes verwendet werden, so daß sie erforderlichenfalls auf der oberen Vielfachleitung reproduziert werden können, ferner ein drittes Register T mit acht Bits, das zur Speicherung von Daten verwendet wird, während die Daten von der oberen Vielfachleitung in die untere Vielfachleitung übertragen werden. Jedes dieser Register ESO? weist acht bistabile Schaltungen vom D-Typ auf, wie in Fig. 2 angedeutet. Die Port-Einheit besitzt ferner eine Zeitsteuerkette, die aus einem bistabilen Multivibrator Al vom D-Typ und aus vier bistabilen Multivibratoren A2-A5 vom JK-Typ besteht und die zur Steuerung des Einganges der Adressenbytes in die R- und S-Register verwendet wird, ferner auch um die Dauer zwischen dem Auftreten der Adresse und dem "Bereit"-Signal auf der unteren Vielfachleitung zeitlich zu steuern. Eine weitere Zeitsteuer-kette, die drei bistabile Multivibratoren Bl, B2 und BJ vom JK-Typ besitzt, ist zur Steuerung der Folge des Betriebes der Port-Einheit vorgesehen, nachdem ein Zugriff zur oberen Vielfachleitung erzielt worden ist. Die Port-Einheit weist ferner zwei weitere bistabile Multivibratoren W und C vom D-Typ auf, deren Zweck nachstehend erläutert wird.

Jeder dieser Multivibratoren besitzt einen Takteingang (nicht dargestellt), dem Taktgeberimpulse aus dem Taktgeber (Fig. 1) aufgegeben werden, so daß jeder bistabile Multivibrator seinen Zustand nur beim Auftreten eines Taktgeberimpulses ändern kann. Ein bistabiler Multivibrator vom D-Typ wird, wenn er gesetzt ist, in den "rückgesetzten" Zustand beim nächsten Taktgeberimpuls, der ihm aufgegeben wird, umgekehrt, während ein bistabiler Multivibrator vom JK-Typ in seinen "rückgesetzten" Zustand nur zurückkehrt, wenn eine "1" seinem "Rücksetz"-Eingang aufgegeben wird. Es sei davon ausgegangen, daß äLle" bistabilen Multivibratoren vom "Typ JK rückgesetzt sind. Die. Taktgeberimpulse werden- in die bistabilen Multivibratoren der R- und S-Register mit Hilfe eines binären "1" Ausganges aus einem ODER-Gatter 30 gegattert, wenn dieses Gatter

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freigegeben wird. In ähnlicher Weise werden die Taktgeberimpulse auf die "bistabilen Multivibratoren des T-Ee gist er s über einen binären "!"-Ausgang aus einem UND-Gatter 31 gegattert, wenn das Gatter freigegeben wird. Wenn eine aktive Verarbeitungseinheit (Fig. l) auf der unteren Vielfachleitung erfordert, daß Daten in eine passive Einheit auf der oberen Vielfachleitung eingeschrieben werden,- tritt die nachstehend angegebene Folge von Ereignissen auf: -

(a) Die aktive Einheit gibt die sechs Adressenbits höchster - Bedeutung an die Leiter LD2-LD^r/, die Qualifikationsbegriffsbits ü, 1 an die -Leiter LDO, LDl (wodurch "Schreiben" bezeichnet wird), und den "erste Adresse Byf-Code LCO = 0, LCl = 1 an die Codeleiter. Da der bistabile Multivibrator A2 rückgesetzt ist, ist sein Ausgang "0", was einem invertierenden Eingang des ODER-Gatters 30 aufgegeben wird. Somit wird das ODER-Gatter 30 gesteuert, und das erste Adressenbyte auf den Leitern LD0-LD7 wird in das ODER-Gatter 30 eingeführt. Der "erste Adressenbyte"-Code LCO und LCl steuert ein UND-Gatter 32, das den ersten bistabilen Multivibrator Al der Zeitsteuerkette A1-A5 in den gesetzten Zustand triggert. Die Steuerung des UND-Gatters 32 bewirkt auch, daß der bistabile Multivibrator W taktgesteuert wird, so daß er in seinen gesetzten Zustand durch die "1" von LDl getriggert xcLrd. Somit speichert der bistabile Multivibrator W die Information als "Schreib"-Vorgang, was durch den Ausgang des bistabilen Multivibrators SCHREIBEN =* 1 bezeichnet wird.

(b) Bei der nächsten Taktperiode gibt die Prozessoreinheib das zweite Adressenbyte an die Leiter LD0-LD7, und die Codeleiter nehmen nunmehr den "Null"-Zustand LCO * 0, LCl - 0 ein. Da A2 noch rückgesetzt ist, ist das ODER-Gatter 30 noch gesteuert, und deshalb wird das erste Adressenbyte von dem Register R in das Register S und das zweite Adressenbyte in das Register R geführt. Der bistabile. Multivibrator A2 wird nunmehr von dem Ausgang von Al gesetzt.

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(c) Bei der nächsten Taktperiode gibt die Prozessoreinheit ein Datenbyte an die Leiter LDO-LD7. Wenn die adressierte passive Einheit auf der unteren Vielfachleitung geschaltet ist, spricht diese passive Einheit mit dem "Bereit"-Code LGü = 1, LCl ■= O auf den Steuerleitern an, wodurch bezeichnet wird, daß sie die Daten angenommen hat. Der "Bereit"-Code wird von einem UND-Gatter 33 angezeigt, das seinerseits ein ÜDEK-Gatter 3^ steuert, so daß ein Signal H¹EEI = 1 erzeugt wird, das den rückgesetzt en Eingängen alle bistabilen JK-Multivibratoren in der Port-Einheit aufgegeben uiru, so daß die Einheit in-ihren Ausgangszustaiid rückgesetzt wird. Wenn jedoch kein "Bereit"-Code erscheint, wird die Arbeitsweise der Zeitsteuerkette fortgesetzt, und A3 wird gesetzt. Da A2 nun gesetz ist, tritt keine weitere Taktgabe der R- und S-Hegister auf.

(d) Wenn ein "Bereit"-Gode bei dem nächsten Taktgeberimpuls auftritt, wird das Signal- I¹EEI = 1 erzeugt und die Port-Einheit kehrt in ihren Ausgangszustand zurück. Wenn, jedoch kein "Bereit"-Signal auftritt, wird der bistabile Multivibrator A4 durch den Ausgang des bistabilen Multivibrators A3 gesetzt. Das Setzen von A4 zeigt an, daß· kein "Bereif-Signal innerhalb von vier Taktgeber perioden, gerechnet vom ersten Auftreten des ersten Adressenbytes, erhalten worden ist, und bezeichnet, daß die in Frage kommende Adresse sich auf die obere Vielfachleitung anstatt auf die untere Vielfachleitung beziehen muß. Der Ausgang von A4 steuert ein UND-Gatter 355 das seinerseits ein "1" auf der "Anfrage/Sprung"-Leitung 23 erzeugt, was angibt, daß eine Anfrage durch die Port-Einheit Zugang zu der oberen Vielfachleitung haben kann.

(e) Bei der nächsten Taktgeberperiode wird der bistabile Multivibrator A 5 gesetzt, so daß das Gatter 35 unwirksam gemacht und die Anfrage auf der Leitung 23 entfernt wird.

(f) Es erfolgt nichts weiter, bis ein "Sprung"-Signal auf der "Anfrage/Sprung"-Leitung 23 aus der Zugriffsteuerschaltung 22 aufgenommen wird, was anzeigt, daß die Parfc-Einheit nunmehr

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1;: , Zugang- zu der oberenVielfachleitung erhält. Das "Sprung"-Signal 5^v -steuert ein uED-Gatter -36-,. aas .seinerseits den ersten bistabilen

Iiul ti vibrator131 der zweiten Seitstcuerkette Bl, B2, BJ setzt. Das Setzen des bistabilen Multivibrators Bl bewirkt, -daß ein UHD-Gatter '{■..'■■■■ 3? wirksam wird, das. seinerseits ein ODER-Gatter 38wirk sam macht.. j\ Der Ausgang aus dein; Gatter 38 macht einen Satz von TMD-Gattern 39 ,1 ■_;; - wirksam, so. daß der jeweilige Inhalt-des Registers S. (d.h.. des

ersten Auressenbyt'es) auf die Leiter UDO-UD7 der oberen Vielfach-'■' leitung gegattert. wird· ■_:.. Der Ausgang aus dem Gatter 38 macht ' auch das UDER-Gatter 30 wiederum wirksam, so daß der Inhalt des -Registers Pl (d.h. des zweiten Adressenbytes) in das Register S eingeführt wird und das Datenbyte (das noch auf den Leitern LDO-LDy uurch die Prozessoreinheit gehalten wird) in das' Register R * eingeführt wird. Das Setzen des bistabilen Multivibrators Bl macht -V₁ auch ein TJlTD-Gatter 40 wirksam,, wodurch eine "1" dem Steuerleiter ; ΌΌ1 aufgegeben wird, so daI3 der erste "Adressenbyte"-Code UCO = 0, V₁ I)Gl = 1 auf der oberen Vi elf a chi ei tung erzeugt wird.

^!:: (g).- Bei der nächst en. Taktperiode wird der . bistabil e.Multivii^: ' brator B2 gesetzt, macht das UND-Gatter unwirksam, und bewirkt,

=" daß die Steuerleiter auf der oberen Vielfachleitung in den "HuIl"-

Godc IJCü = 0, UGl == O zurückgekippt werden. Da der bistabile Multi- ||";:^: vibrator Bl noch gesetzt ist,- sind- die Gatter 37? 38,- 39 "^³^ 30 ■ noch wirksam, so daß der Inhalt des Registers S"(d.h. des zweiten

Adressenbytes) nunmehr-auf die obere Vielfachleitung gegattert -" wird, und der Inhalt des Registers R (d.h. des Datenbytes) in das ' Register S geführt wird. Zusätzlich werden die gleichen Daten von i„ 'den Leitern. LDÜ-LD7 in das Register R eingeführt.

, (h) Bei der nächsten Taktperiode wird der bistabile Multivi- !!'; brator BJ. gesetzt und bewirkt, daß das Gatter 37 gesperrt wird. ;■ ' Das Gatter 38 ist jedoch noch wirksam, und zwar durch ein anderes UlID-Gatter 41, das nun mit Hilfe desAusganges Bj, des SCHREIB-Signales aus dem bistabilen Multivibrator V und dem fehlen des S¹REI-Signales wirksam vj-ird. Somit sind die Gatter 39. und 30 noch wirksam, mit dem Ergebnis^ daß das Datenwort im-Register S auf die

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Leiter UDG-UD7 der oberen Vielfachleitung gegattert wird, der Inhalt des Registers R in das Register S eingeführt wird, und das gleiche Datenwort erneut aus den Leitern LDO-LD7 in das Register R eingeführt wird.

(i) Disser Vorgang wird fortgesetzt, das gleiche Datenwort wird aus dem Register S in Jeder Taktperiode ausgegattert, bis der "Bereit"-Code UCO = 1, UCl = 0 von der passiven Einheit über die obere Vielfachleitung aufgenommen wird, wodurch, bezeichnet wird, daß die passive Einheit die Daten aufgenommen hat. Der "Bereit"-Code in Verbindung mit dem Ausgang aus dem bistabilen Multivibrator B3 (mit U AKTIV bezeichnet), bewirkt, daß ein UND-Gatter 42 wirksam wird,' so daß der bistabile Multivibrator C gesetzt wird. Der Ausgang aus diesem bistabilen Multivibrator C wird dem Leiter LCO aufgegeben, so daß der "Bereit"-Code LCO = 1, LGl β 0 auf der unteren Vielfachleitung reproduziert wird. Di©er "Bereit"-Code wird durch die Verarbeitungseinheit -angezeigt, die dann das Datenwort aus den Leitern LDO-LD7 entfernt. Der Ausgang aus dem bistabilen Multivibrator C wird auch dem ODER-Gatter 34 aufgegeben, so daß das FREI-Signal erzeugt wird, das alle bistabilen JK-Multivibratoren rückgsetzt, so daß die Port-Einheit noch einmal in ihren Ausgangszustand zurückgebracht wird.

Die Folge von Ereignissen, die abläuft, wenn die Prozessoreinheit Daten aus einer passiven Einheit auf die obere Vielfachleitung lesen soll, ist ähnlich der Schreibfolge, jedoch mit folgenden Unterschieden:

(A) In der Stufe (a) sind die Qualifikationsbegriffs-Bits, die LDO-LDl aufgegeben werden, 0, 0 und bezeichnen "Lesen". Somit ist der bistabile Multivibrator W nicht gesetzt (oder wird rückgesetzt, ■wenn er bereits gesetzt ist), und der Ausgang SCHREIBEN = 0.

(B) In der Stufe (c) werden den Leitern LDO-LD7 keine Daten aufgegeben.

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(G) In den Stufen (f ) und (g) werden keine Daten in das Register R eingeführt. .".-..- _- .

(D) In der Stufe (h) wird das Gatter 41 nicht wirksam gemacht, da SCHREIBEN =0. Somit wird nichts weiter aus dem Register S auf die o"ber.e Vielfachleitung ausgegattert.

(E) In der Stufe (i) ereignet sich solange nichts, -bis der "Bereit"-Code UCO = 1, UCl = 0 über die obere Vielfachleitung aufgenommen wird, wodurch bezeichnet wird, daß die passive Einheit das gewünschte Datenbyte auf die Leiter UDO-UD7 gebracht hat. Der bistabile Multivibrator j \:j-& nunmehr gesetzt, reproduziert den "Bereit"-.Code auf der unteren Vielfachleitung und erzeugt das EREI-Signal. Zusätzlich wird das UND-Gatter 31 wirksam (da der sperrende SCHREIB-Eingang nun nicht vorhanden ist), wodurch bewirkt wird, daß das Datenbyte auf den Leitern UDO-UD7 in das Register C eingeführt wird und somit den Leitern IDO-LD7 der unteren Vielfachleitung zur Übertragung auf die aktive Prozessoreinheit aufgegeben wird.

Die Port-Einheit 19 kann auch eine weitere Schaltanordnung (nicht dargestellt) aufweisen, um Ausnahmecodes zu behandeln, die entweder auf den oberen oder unteren Vielfachleitungen auftreten. i^vlit einer derartigen weiteren Schaltanordnung reproduziert die Port-Einheit, wenn 'sie einen Ausnahmecode UCO = 1, UGl = 1 auf der oberen Vielfachleitung aufgenommen hat, während ein Lese/ Schreib-Zyklus in der vorbeschriebenen Weise ausgeführt ist, diesen Code und den zugeordneten Qualifikationsbegriff auf der unteren Vielfachleitung. Wenn die Port-Einheit einen Ausnahme-Code zu einem beliebigen anderen Zeitpunkt von der oberen Vielfachleitung aufnimmt, reproduziert sie diesen auf der unteren Vielfachleitung nur, wenn der begleitende Ausnahme-Qualifikatinnsbegriff DO = 0 hat. Wenn die Port-Einheit einen Ausnahmecode LCO- 1, LCl » 1 auf der unteren Vielfachleitung zu einem beliebigen Zeit-, punkt aufnimmt, reproduziert er diesen in ähnlicher Weise auf der

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oberen Vielfachleitung nur, wenn sein Qualifikationsbegriff L>1 = U hat. Somit wird ein Ausnahmecode durch das gesamte System geführt, wenn der Qualifikationsbegriff DO. und Dl = 0 hat.

Hier wird die Beschreibung der Port-EinheitTbeendet. Nachstehend wird in ·Zusammenhang mit Fig. 1 noch der Zweck der Wartespeicher erläutert.

Wie bereits erwähnt, ist jeder dieser Speicher mit einer unteren Vielfachleitung 15 und mit der oberen Vielfachleitung 10 verbunden und kann in jede Vielfachleitung eingeschrieben oder aus jeder Vielfachleitung ausgelesen werden. Jeder dieser Wartespeicher kann eine Liste von Hinweismarken enthalten, deren jede die Adresse eines Speicherraumblockes in einer der Randomspeiehereinheiten auf der oberen Vielfachleitung repräsentiert.

Wenn einer der Prozessor-Bausteine 11 eine Verbindung mit. einem anderen solchen Baustein erfordert, entweder, um Daten nach dort zu übertragen oder ihn mit Instruktionen zu versehen, schreibt er die Nachricht in einen zur Verfugung stehenden Speicherraumblock in einer Einheit 12 ein und schreibt zur gleichen Zeit eine Hinweismarke, die die Adresse dieses Blockes repräsentiert, in den Wartespeicher 20 des Bausteines ein, dem er die Nachricht zu-leiten soll. Wenn ein Prozessor-Baustein seine laufende Ttätigkeit abgeschlossen hat und eine weitere Tätigkeit erfordert, adressiert er in entsprechender Weise seinen eigenen Wartespeicher 20 und prüft die erste Hinweismarke in dez¹ Schlange. Der entsprechende Speicherraumblock kann dann so adressiert werden, daß die Nachricht erhalten wird, die dort durch einen weiteren Prozessor-Baustein belassen worden ist.

Hieraus ergibt sich, daß die Wartespeicher 20 eine einfache, aber effektive Vorrichtung zur Interprozessor-Verbindung ergeben.

Die Adresse eines gegebenen Wartespeichers 20 braucht in bezug auf die obere Vielfachleitung äea. nicht notwendigerweise die gleiche

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zu sein wie die Adresse in bezug auf die untere Vielfachleitung 15. Tatsächlich ist es zweckmäßig, die Speicher 20 so auszulegen, daß ihre Adressen von den entsprechenden unteren Vielfachleitungen IS au.s alle identisch sind, obwohl natürlich - ihre Adressen von der oberen Vieli'achleitung geeehen alle unterschiedlich sein müssen. ' Dies bedeutet, daß das notwendige Programm zur Handhabung des Wartespeichers für jeden. Prozessorbaustein- das gleiche sein kann, so daß der Aufwand an Programmierung erheblich verringert werden kann.

Der Vorteil, die Wartespeicher 20 so anzuordnen, daß sie entweder van der oberen oder den unteren Vielfachleitungen aus Zugriff haben, besteht darin, daß eine Prozessoreinheit 16 Zugriff zu ihrem eigenen Wartespeichor hat, ohne daß ein Zugriff zur oberen Vielfachleitung gegeben ist. Dies ist"insbesondere von Bedeutung, wenn ein Wartespeicher leer wird.,, wobei dann die entsprechende Prozessoreinheit IG wiederholt Zugang zu ihrem Wartespeicher sucht, und nach weiteren Hinweismarken Ausschau hält.

Wenn ein Prozessor-Baustein versucht, in einen Wartespeicher einzuschreiben, der bereits gefüllt ist, muß dieser Wartespeicher einen Außnahmecode erzeugen.

-Nachstehend wird in Verbindung mit Fig. 1 die Aufgabe des Wartespeichors 14 beschrieben.

Wie bereits erwähnt, stellen die Rambmspeiehereinheiten 12 auf der oberen Vielfachleitung einen gemeinsamen Speicherbereich für alle¹-Prozessor-Bausteine 11 dar. Dieser Speicherbereich ist zweckmäßigerweise in Blocks fest vorgegebener Größe unterteilt, deren jedem eine bestimmte Adresse zugewiesen wird. Zu Beginn, wenn kein Teil des gemeinsamen Speichers in Betrieb ist, enthält der Wartespeicher 14- eine Liste iron Hinweismarken, und zwar jeweils eine für jeden Block,, die die Adressen dieser Blocks darstellen.

Wenn, ein Prozessor-Baus-tein 11 eine Entscheidung trifft, daß ein neuer Block eiiee ceirieinsamen Speichers erforderlich ist (z.B. eine Nachricht enthält,-die zu einem anderen Prozessor-Baustein in der

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vorbeschriebenen Veise geleitet werden soll),'. , adressiert er den Wartespeieher 14- und entfernt die erste Hinweisinarke aus dem Wartespeicher. Der Prozessor-Baustein verwendet dann diesen Block.

Wenn in entsprechender Weise ein PÄessor-Baustein die Entscheidung trifft, daß ein vorhandener Speicherblock nicht mehr erforderlich ist (z.B., wenn er eine Nachricht von einem anderen Baustein be-

fur
handelt hat), ersetzt er die Hinweismarke diesen Block am Ende des Wartespeiehers 14. Auf diese Weise wird Speicherraum nur zugewiesen, wenn er tatsächlich von einem Prozessor gefordert wird.

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Die Länge der Schlangen in Wartespeichern 14 und 20 ergeben eine gute Anzeige des Grades, bis zu welchem das System belastet ist, und vorzugsweise ist eine Vorrichtung vorgesehen, mit der die
Längen dieser Schlangen durch die Prozessor-Bausteine bestimmt und/oder sichtbar gemacht werden, um die Leistung des Systems im Betrieb ,absahätzen zu können.

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Claims

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Patentansprüche: . ~ _

ly/MehrpiOzessor-Datenverartieitungsanlage mit einem liatenvielfachleitungssystem, das eine Vielzahl von Prozessoreinheiten und eine Vielzahl von adressierbaren Funktionseinheiten miteinander verbindet, dadurch gekennzeichnet, daß das Vielfachleitungssystem eine HauptVielfachleitung (10) und eine Vielzahl von inneren Vielfachleitun_o }· (] J) aufweist, und zwar jeweils eine für jede Prozessoreinheit (16), wobei jede innere Vielfachleitung (15) mit der HauptVielfachleitung (10) über eine Port-Einheit (19), die die der inneren Vielfachleitung (15) aufgegebenen Adressen überwacht, und auf der Hauptvielfachleitung (10) alle Adressen reproduziert, die nicht mit der inneren Vielfachleitung (15) verbundenen Funktionseinheiten (17, 18) entsprechen.

2. Anlage nach Anspruch 1, dadurch gekennzeichnet, daß jede Port-Einheit (19) jede der entsprechenden inneren Vielfachleitung (15) aufgegebene Adresse"speichert und. die gespeicherte Adresse der Hauptvielfachleitung (10) aufgibt, wenn kein Ansprechsignal auf der inneren Vielfachleitung (15) innerhalb einer vorbestimmten ^eitperiode angezeigt wird.

3. Anlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Prozessoreinheiten (16), die Funktionseinheiten (17? 18) und diePort-Einheiten (19) aus in Serienbetrieb hergestellten, integrierten Stromkreisplättchen bestehen.

4. Anlage nach Anspruch 3, -dadurch ©kennzeichnet, daß die Hauptvielfachleitung (10) und die innren Vielfachleitungen (I5) elektrisch identisch ausgebildet sind, so daß jedes Plättchen (16, 17, 18, 19)» das mit einer der Vielfachleitungen verbunden sein kann, auch mit einer anderen der Vielfachleitungen verbunden sein kann. \

S0982S/07U

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5. Anlage nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß jeder inneren Vielfachleitung (15) ein Wärmespeicher (2ü) zugeordnet ist, der entweder über die Hauptvielf aclileitung (lO) oder die innere Vielfachleitung (15) adressierbar ist.

6. Anlage nach einem der Ansprüche 1-5? dadurch gekennzeichnet, daß die Hauptvielfachleitung (10) mit einer Vielzahl von Einheiten (12, 14) verbunden ist, die eine Vielzahl von Blöcken v-on Speicherraum und eine Speicheraufrufliste aufweist, die Hinweisadressen enthalten, welche die Blöcke des Speicherraumes identifizieren, die frei sind.

503Ö25/07U

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