DE19848298B4 - High temperature stable large diameter semiconductor substrate wafer and method of making same - Google Patents

High temperature stable large diameter semiconductor substrate wafer and method of making same Download PDF

Info

Publication number
DE19848298B4
DE19848298B4 DE19848298A DE19848298A DE19848298B4 DE 19848298 B4 DE19848298 B4 DE 19848298B4 DE 19848298 A DE19848298 A DE 19848298A DE 19848298 A DE19848298 A DE 19848298A DE 19848298 B4 DE19848298 B4 DE 19848298B4
Authority
DE
Germany
Prior art keywords
layer
silicon
bulk material
germanium
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19848298A
Other languages
German (de)
Other versions
DE19848298A1 (en
Inventor
Armin Dipl.-Phys. Dr.rer.nat. Fischer
Frank Dipl.-Ing. Holländer
Dieter Dipl.-Phys. Dr.rer.nat. Knoll
Beate Dipl.-Krist. Kuck
Hans Jörg Prof. Dipl.-Phys. Dr.sc.nat. Osten
Hans Dipl.-Ing. Dr.sc.tech. Richter
Bernd Dipl.-Chem. Dr.rer.nat. Tillack
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IHP GmbH
Original Assignee
IHP GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by IHP GmbH filed Critical IHP GmbH
Priority to DE19848298A priority Critical patent/DE19848298B4/en
Priority to PCT/DE1999/003071 priority patent/WO2000022205A1/en
Publication of DE19848298A1 publication Critical patent/DE19848298A1/en
Application granted granted Critical
Publication of DE19848298B4 publication Critical patent/DE19848298B4/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02269—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by thermal evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Hochtemperaturstabile einkristalline Halbleitersubstratscheibe mit einem Durchmesser ≥ 200 mm, bestehend aus konventionellem Bulkmaterial und mindestens einer der bei der Herstellung von Halbleiterbauelementen im Hochtemperaturprozeß sich ausbildenden mechanischen Kräften am Bulkmaterial entgegenwirkenden einkristallinen und/oder amorphen Anti-Streß-Schicht, wobei diese Schicht entsprechend den aus Bulkmaterialmasse und dem horizontalen Auflageschema in Batch- oder Einscheibenprozessen resultierenden gravitationsinduzierten Druck-, Biege- und Reibkräften dimensioniert und außerhalb des eigentlichen, die Halbleiterbauelemente tragenden aktiven Halbleitermaterialbereiches angeordnet ist, dadurch gekennzeichnet, daß mindestens eine aus einem Gemisch von Silizium und Germanium bestehende Anti-Streß-Schicht pseudomorph auf das Bulkmaterial epitaktisch aufgewachsen ist und daß durch einen abschließenden, zur Aufnahme der herzustellenden Halbleiterbauelemente vorgesehenen Bereich die Silizium-Germanium-Schicht (3) mit dem obengenannten Material eingesiegelt ist.High Temperature Stable single crystal semiconductor substrate wafer with a diameter ≥ 200 mm, consisting from conventional bulk material and at least one of the at Production of semiconductor devices in the high-temperature process form mechanical forces on the bulk material counteracting monocrystalline and / or amorphous Anti-stress layer, this layer being made of the bulk material mass and the horizontal overlay scheme resulting in batch or single-slice processes gravitation-induced pressure, bending and frictional forces dimensioned and outside the actual, the semiconductor devices supporting active semiconductor material area is arranged, characterized in that at least one of a mixture of silicon and germanium anti-stress layer pseudomorphic to the Bulk material has grown epitaxially and that by a final, provided for receiving the semiconductor devices to be produced Area the silicon germanium layer (3) with the above Material is sealed.

Figure 00000001
Figure 00000001

Description

Die Erfindung betrifft eine hochtemperaturstabile Halbleitersubstratscheibe großen Durchmessers gemäß Oberbegriff des Patentanspruchs 1 zur Herstellung von monolithischen elektronischen Bauelementen in Batch- oder Einscheibenprozessen wie Tempern, Diffusion, Oxidation und chemische Dampfphasenabscheidung (CVD) und ein Verfahren zur Herstellung derartiger Halbleitersubstratscheiben.The The invention relates to a high temperature stable semiconductor substrate wafer huge Diameter according to the generic term of claim 1 for the production of monolithic electronic Components in batch or single-disk processes such as annealing, diffusion, Oxidation and Chemical Vapor Deposition (CVD) and a Process for Production of such semiconductor substrate discs.

Einkristalline Siliziumwafer sind vorzugsweise das Ausgangsmaterial für die Herstellung integrierter Schaltkreise. Mit der Entwicklung neuer Fertigungstechnologien und neuer Schaltkreise geht aus ökonomischen Gründen der Übergang zu immer größeren Waferdurchmessern einher. Dies erfolgt aus Gründen einer höheren Effektivität der Bearbeitungsprozesse und zunehmender Integrationsgrade der Schaltkreise. Dabei strebt die Industrie neben einer maximalen Schaltkreisausbeute auch ein optimales Verhältnis zwischen dem Durchmesser und der Dicke der Wafer an. So hat eine geringfügige Änderung der Dicke eines großflächigen Wafers als Mittel zur Erhöhung seiner mechanischen Stabilität einen wesentlichen Einfluß auf die Anzahl der Wafer, die aus dem Einkristall gewonnen werden können, und damit auf die Kosten. So bewirkt allein der Materialeinsatz pro 25 Wafer beim Übergang von 200 mm Durchmesser und 0,725 mm Dicke auf 300 mm Durchmesser und 0,775 mm Dicke einen Kostenanstieg um mehr als das Vierfache. Deshalb muß sich die Handhabung solcher Wafer in Apparaturen und während technologischer Prozesse von der bisher üblichen erheblich unterscheiden.monocrystalline Silicon wafers are preferably the starting material for the production integrated circuits. With the development of new manufacturing technologies and new circuits goes from economic establish the transition to ever larger wafer diameters associated. This is done for reasons a higher one effectiveness the machining processes and increasing degree of integration of the circuits. The industry is striving for maximum circuit yield also an optimal ratio between the diameter and the thickness of the wafer. So has one slight change in the Thickness of a large-area wafer as a means to increase its mechanical stability a significant influence on the number of wafers that can be recovered from the single crystal, and with it on the costs. So alone causes the use of material per 25 wafers at the transition of 200 mm diameter and 0.725 mm thickness to 300 mm diameter and 0.775 mm thickness, an increase in cost more than four times. Therefore has to be the handling of such wafers in equipment and during technological Processes of the usual differ significantly.

Der Stand der Technik ist dadurch gekennzeichnet, daß Siliziumwafer während der Prozessierung in speziellen Magazinen senkrecht stehend angeordnet werden, um unter anderem den deformierenden Einfluß der Gravitationskraft zu verringern. Masse und Empfindlichkeit von Wafern großen Durchmessers erfordern dann wegen der hohen Kosten für entsprechende Prozeßanlagen und für bestimmte Waferprozesse den Übergang zur Einzel-Wafer-Handhabung.Of the The prior art is characterized in that silicon wafers during the Processing in special magazines arranged vertically Among other things, the deforming influence of gravitational force to reduce. Mass and sensitivity of large diameter wafers then require because of the high cost of appropriate process equipment and for certain wafer processes make the transition for single-wafer handling.

Mit wachsendem Durchmesser von Siliziumwafern, insbesondere bei Durchmessern ≥ 200 mm, geht man von einer vertikalen Lagerung der Wafer zu einer horizontalen über, und es kommt zwangsläufig und zunehmend beim Durchlaufen technologischer Prozesse unter dem Einfluß der Gravitationskraft zu einer Durchbiegung der Wafer. Das führt z. B. bei Temperprozessen zur plastischen Deformation und zur Defektbildung in den Wafern, wodurch sich Ausbeute und Qualität von Bauelementen und Schaltkreisen verringern. Aber auch Hochtemperaturprozeßparameter, wie die Oxidationsgeschwindigkeit und das Diffusionsverhalten von Verunreinigungen können durch mechanische Spannungen beeinflußt werden. Ursachen dafür sind zum einen transiente Temperaturinhomogenitäten über der Scheibe während des Aufheizens auf Prozeßtemperatur und Abkühlens von dieser (Ramping) bzw. das Eigengewicht der Scheibe bei horizontaler Auflage im Batch- oder Einscheibenprozeß. Während durch geeignete Einstellung der Ramping-Raten, wie beispielsweise in DD 285 663 AS vorgeschlagen, die Ausbildung von großen, zur Verformung führenden Temperaturgradienten unter drückt werden kann, ist gegenwärtig kein geeignetes Mittel zur Beherrschung der gravitationsinduzierten Spannungen bekannt. Modifikationen am Scheibensupportdesign des Quarz- oder Siliziumkarbidbootes, wie Erhöhung der Anzahl der Auflagepunkte von drei auf vier oder deren symmetrische Anordnung in verschiedenen radialen Abständen vom Scheibenzentrum, führen nicht zum entsprechenden Erfolg. Insbesondere gilt dies für den Bereich hoher Prozeßtemperaturen von mehr als 900°C.With increasing diameter of silicon wafers, in particular with diameters ≥ 200 mm, one assumes a vertical storage of the wafers to a horizontal, and it comes inevitably and increasingly when going through technological processes under the influence of gravitational force to a deflection of the wafer. This leads z. For example, annealing processes for plastic deformation and defect formation in the wafers reduce the yield and quality of devices and circuits. But also high-temperature process parameters, such as the oxidation rate and the diffusion behavior of impurities can be influenced by mechanical stresses. The reasons for this are, on the one hand, transient temperature inhomogeneities over the disk during the heating up to the process temperature and cooling of this (ramping) or the weight of the disk in the case of horizontal support in the batch or single-disk process. While by appropriately setting the ramping rates, such as in DD 285 663 AS It has been proposed that the formation of large deformation-leading temperature gradients can be suppressed, at present no suitable means for controlling the gravitational induced stresses is known. Modifications to the disk support design of the quartz or silicon carbide boat, such as increasing the number of contact points from three to four or their symmetrical arrangement at different radial distances from the disk center, do not lead to the corresponding success. In particular, this applies to the range of high process temperatures of more than 900 ° C.

Aus EP 0 798 765 A2 ist ein Verfahren zur Herstellung von gegen Durchbiegung stabilisierten Halbleiterwafern bekannt, die einen Durchmesser > 200 mm aufweisen. Dabei erfolgt ein epitaktisches Aufwachsen einer Schicht auf der Rückseite des Wafers, um eine Stabilisierung des Halbleiterwafers zu erreichen. Diese Schicht wird aus einer Gruppe ausgewählt, die wiederum aus einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht besteht.Out EP 0 798 765 A2 For example, a method of fabricating deflection-stabilized semiconductor wafers having a diameter> 200 mm is known. In this case, an epitaxial growth of a layer takes place on the back side of the wafer in order to achieve a stabilization of the semiconductor wafer. This layer is selected from a group consisting of a silicon oxide layer, a silicon nitride layer and a silicon oxynitride layer.

Der Erfindung liegt dabei die Aufgabe zugrunde, eine einkristalline Halbleitersubstratscheibe großen Durchmessers bevorzugt aus Silizium zu schaffen, die einerseits den an moderne Halbleiterbauelemente und ihren Herstellungsprozeß gestellten Anforderungen gerecht wird und andererseits die Ausbildung von entsprechend den aus Bulkmaterialmasse und dem horizontalen Auflageschema in Batch- oder Einscheibenprozessen resultierenden gravitationsinduzierten Druck-, Biege- und Reibkräften unterdrückt und damit eine plastische Scheibenverformung unter Wirkung solcher Kräfte bei der Hochtemperaturbearbeitung im Bauelementeprozeß vermeiden hilft.Of the The invention is based on the object, a monocrystalline Semiconductor wafer large Diameter preferably made of silicon, on the one hand the modern semiconductor devices and their manufacturing process Meets requirements and on the other hand the training of accordingly the bulk material mass and the horizontal support scheme in batch or single-disk processes resulting gravitational induced Pressure, bending and friction forces repressed and thus a plastic disk deformation under the effect of such personnel during high temperature processing in the device process helps.

Diese Aufgabe wird durch eine hochtemperaturstabile Halbleitersubstratscheibe, bestehend aus konventionellem Bulk- oder Epitaxiewafermaterial und mehreren jedoch mindestens einer Anti-Streß-Schicht, erfindungsgemäß dadurch gelöst, daß die aus der Wafermasse und dem Supportdesign resultierenden gravitationsinduzierten Spannungen in der Halbleitersubstratscheibe mittels filminduzierter Spannungen kompensiert werden, die durch eine oder mehrere einkristalline vergrabene Silizium-Germanium-Schichten oder eine Substratrückseiten-Siliziumnitridschicht oder beides außerhalb des eigentlichen, die Halbleiterbauelemente tragenden aktiven Halbleitermaterialbereiches in an und für sich bekannter Weise mittels chemischer Gasphasenabscheidung oder Molekularstrahlepitaxie eingebracht und entsprechend den wirkenden Gravitationsspannungen dimensioniert werden.This object is achieved by a high-temperature-stable semiconductor substrate wafer, consisting of conventional bulk or Epitaxiewafermaterial and more, but at least one anti-stress layer, according to the invention that the resulting from the wafer mass and the support design gravitational induced voltages in the semiconductor substrate wafer are compensated by means of film-induced voltages, by one or more single-crystal buried silicon-germanium layers or a substrate backside silicon nitride layer or both outside the eigentli chen, the semiconductor devices carrying active semiconductor material region are introduced in a conventional manner by means of chemical vapor deposition or molecular beam epitaxy and dimensioned according to the acting gravitational voltages.

Gleichzeitig unterstützt die dem bauelementeaktiven Bereich nahe gelegene Silizium-Germanium-Schicht und/oder die Substratrückseiten-Siliziumnitridschicht das Gettern von Schwermetallen aus diesem Bereich und dient damit zusätzlich der Verbesserung der Qualitätsparameter der hochtemperaturstabilen Halbleitersubstratscheibe. Schließlich bildet die harte Siliziumnitridschicht einen wirksamen Schutz gegen die lokale Versetzungsentstehung infolge des prozeßbedingten Zerkratzens der Substratscheibe im Bereich der Scheibenauflagepunkte.simultaneously supports the silicon-germanium layer proximate to the device-active region and / or the substrate backside silicon nitride layer the gettering of heavy metals from this area and serves with it additionally the improvement of quality parameters the high temperature stable semiconductor substrate wafer. Finally forms the hard silicon nitride layer provides effective protection against the local dislocation due to the process-related scratching of the Substrate disk in the area of the disk support points.

Die Merkmale der Erfindung gehen außer aus den Ansprüchen auch aus der Beschreibung und den Zeichnungen hervor, wobei die einzelnen Merkmale jeweils für sich allein oder zu mehreren in Form von Unterkombinationen schutzfähige Ausführungen darstellen, für die hier Schutz beansprucht wird. Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher erläutert.The Features of the invention except go out the claims also from the description and the drawings, wherein the individual features each for represent alone or in the form of subcombinations protectable versions, for the protection is claimed here. Embodiments of the invention are shown in the drawings and are explained in more detail below.

Die Zeichnung zeigtThe Drawing shows

1 Halbleitersubstratscheibe mit Anti-Streß-Schicht aus Silizium-Germanium 1 Semiconductor substrate disc with anti-stress layer of silicon germanium

Beispiel 1example 1

Auf eine 300 mm (001)-Halbleitersubstratscheibe I vom Typ p++-Silizium mit einem spezifischen Widerstand von 7 bis 10 mΩ cm wird nach einer üblicherweise durchgeführten naßchemischen Reinigung eine epitaktische Schichtfolge einschließlich einer pseudomorphen Silizium-Germanium-Schicht 3 (SiGe-Schicht) aufgebracht. Vorzugsweise wird für die Epitaxie CVD genutzt. Die Erzeugung der epitaktischen Schichtfolge beginnt mit einer Temperung unter Wasserstoff zur Entfernung des natürlichen Siliziumdioxids von der Substratoberfläche. Danach wird eine dünne Silizium-Epitaxieschicht 2 als Pufferschicht abgeschieden. Ihre Dicke beträgt 10 bis 100 nm, als typisch sind 50 nm zu wählen. Anschließend erfolgt die Abscheidung der SiGe-Schicht 3. Als Quellgas für die Herstellung der SiGe-Schicht 3 wird ein entsprechendes Gemisch aus Silan (SiH4) und German (GeH4) verwendet. Die Abscheidung erfolgt bei Temperaturen zwischen 450 und 800°C, typisch sind 550°C. Die Ge-Konzentration in der SiGe-Schicht 3 beträgt 3 bis 30%. Für einen Wert von 20% wird eine Schichtdicke von 30 bis 40 nm eingestellt. Nach Abscheidung der SiGe-Schicht 3 wird das Quellgas für Ge abgeschaltet und eine 1 bis 3 μm dicke Bor-dotierte Si-Epitaxieschicht 4 mit einem spezifischen Widerstand von 8 bis 12 Ωcm aufgewachsen. Als Quellgas dient hierzu ein Gemisch aus Silan und Diboran (B2H6).On a 300 mm (001) semiconductor substrate wafer I of type p ++ silicon with a resistivity of 7 to 10 mΩ cm after an ordinarily performed wet chemical cleaning an epitaxial layer sequence including a pseudomorphic silicon germanium layer 3 (SiGe layer) applied. Preferably, CVD is used for the epitaxy. Generation of the epitaxial layer sequence begins with hydrogen annealing to remove the natural silicon dioxide from the substrate surface. Thereafter, a thin silicon epitaxial layer 2 deposited as a buffer layer. Its thickness is 10 to 100 nm, as are typically 50 nm to choose. Subsequently, the deposition of the SiGe layer takes place 3 , As source gas for the production of the SiGe layer 3 a corresponding mixture of silane (SiH 4 ) and German (GeH 4 ) is used. The deposition takes place at temperatures between 450 and 800 ° C, typically 550 ° C. The Ge concentration in the SiGe layer 3 is 3 to 30%. For a value of 20%, a layer thickness of 30 to 40 nm is set. After deposition of the SiGe layer 3 the source gas is switched off for Ge and a 1 to 3 microns thick boron-doped Si epitaxial layer 4 grown with a resistivity of 8 to 12 Ωcm. The source gas used for this purpose is a mixture of silane and diborane (B 2 H 6 ).

Die erfindungsgemäß im Scheibenvorderbereich versiegelt eingebrachte Anti-Streß-Schicht, bestehend aus einer einkristallinen SiGe-Schicht 3, erzeugt im Epitaxie-Wafer eine kompressive Vorspannung von 0,25 ... 0,3 MPa und dient der Kompensation bzw. Reduzierung der sich ausbildenden gravitativen Biegespannung im Wafer bei dessen horizontaler Lage auf dem 3-Punkt- oder 4-Punkt-Support im Boot des Einscheiben- oder Batchreaktors, um somit die Substratscheibenvergleitung unter ihrer eigenen Schwerkraft von 1,28 N im Hochtemperaturprozeß vermeiden zu helfen. Gleichzeitig unterstützt die dem bauelementeaktiven Bereich nahegelegene SiGe-Schicht 3 das Gettern von Schwermetallen aus diesem Bereich und dient damit zusätzlich der Verbesserung der Qualitätsparameter der zuletzt aufgebrachten Si-Epitaxieschicht 4.The anti-stress layer according to the invention sealed in the disc front region, consisting of a monocrystalline SiGe layer 3 , produces in the epitaxial wafer a compressive bias of 0.25 ... 0.3 MPa and serves to compensate or reduce the forming gravitational bending stress in the wafer in its horizontal position on the 3-point or 4-point support in the boat of the single-plate or batch reactor, thus helping to avoid the substrate disk gassing under its own gravity of 1.28 N in the high-temperature process. At the same time, the SiGe layer close to the device-active region supports it 3 The gettering of heavy metals from this area and thus additionally serves to improve the quality parameters of the last applied Si epitaxial layer 4 ,

In der vorliegenden Erfindung wurde anhand eines konkreten Ausführungsbeispiels eine hochtemperaturstabile Halbleitersubstratscheibe großen Durchmessers und ein Verfahren zu ihrer Herstellung erläutert. Es sei aber vermerkt, daß die vorliegende Erfindung nicht auf die Einzelheiten der Beschreibung in dem Ausführungsbeispiel eingeschränkt ist, da im Rahmen der Patentansprüche Änderungen und Abwandlungen beansprucht werden.In The present invention was based on a concrete embodiment a high temperature stable semiconductor substrate disc of large diameter and a method for their preparation explained. It should be noted, however, that the The present invention is not limited to the details of the description in the embodiment limited is because within the scope of the claims changes and modifications be claimed.

Claims (6)

Hochtemperaturstabile einkristalline Halbleitersubstratscheibe mit einem Durchmesser ≥ 200 mm, bestehend aus konventionellem Bulkmaterial und mindestens einer der bei der Herstellung von Halbleiterbauelementen im Hochtemperaturprozeß sich ausbildenden mechanischen Kräften am Bulkmaterial entgegenwirkenden einkristallinen und/oder amorphen Anti-Streß-Schicht, wobei diese Schicht entsprechend den aus Bulkmaterialmasse und dem horizontalen Auflageschema in Batch- oder Einscheibenprozessen resultierenden gravitationsinduzierten Druck-, Biege- und Reibkräften dimensioniert und außerhalb des eigentlichen, die Halbleiterbauelemente tragenden aktiven Halbleitermaterialbereiches angeordnet ist, dadurch gekennzeichnet, daß mindestens eine aus einem Gemisch von Silizium und Germanium bestehende Anti-Streß-Schicht pseudomorph auf das Bulkmaterial epitaktisch aufgewachsen ist und daß durch einen abschließenden, zur Aufnahme der herzustellenden Halbleiterbauelemente vorgesehenen Bereich die Silizium-Germanium-Schicht (3) mit dem obengenannten Material eingesiegelt ist.High-temperature-stable monocrystalline semiconductor substrate disc having a diameter ≥ 200 mm, consisting of conventional bulk material and at least one of the monocrystalline and / or amorphous anti-stress layer counteracting the bulk material in the manufacture of semiconductor devices in the high-temperature process, this layer corresponding to the mass of bulk material and the horizontal support scheme in batch or single-disc processes resulting in gravitational induced pressure, bending and frictional forces dimensioned and outside the actual, semiconductor components carrying active semiconductor material region is arranged, characterized in that at least one consisting of a mixture of silicon and germanium anti-stress Layer pseudomorphically grown on the bulk material epitaxially and that by a final, provided for receiving the semiconductor devices to be produced area the silicon germanium layer ( 3 ) is sealed with the above material. Halbleitersubstratscheibe nach Anspruch 1, dadurch gekennzeichnet, daß mehrere aus einem Gemisch von Silizium und Germanium bestehende An ti-Streß-Schichten pseudomorph auf das Bulkmaterial epitaktisch aufgewachsen sind, die durch einkristalline Bereiche aus substrateigenem oder diesem gleichzustellenden Material voneinander getrennt sind.Semiconductor substrate wafer according to claim 1, characterized in that several consisting of a mixture of silicon and germanium An ti stress layers are epitaxially grown pseudomorphically on the bulk material, which are separated from each other by monocrystalline areas of substrateigenem or this same material. Halbleitersubstratscheibe nach Anspruch 1, dadurch gekennzeichnet, daß zusätzlich eine Anti-Streß-Schicht aus einer auf der Bulkmaterialrückseite abgeschiedenen Siliziumnitridschicht (12) oder einer Schichtkombination aus Siliziumdioxid und Siliziumnitrid vorhanden ist.Semiconductor substrate wafer according to claim 1, characterized in that additionally an anti-stress layer consists of a silicon nitride layer deposited on the bulk material rear side ( 12 ) or a layer combination of silicon dioxide and silicon nitride is present. Verfahren zur Herstellung einer Halbleitersubstratscheibe nach Anspruch 1, wobei die Anti-Streß-Schicht entsprechend den aus Bulkmaterialmasse und dem horizontalen Auflageschema in Batch- oder Einscheibenprozessen resultierenden gravitationsinduzierten Druck-, Biege- und Reibkräften dimensioniert, in einem Niedertemperaturschritt bei vorzugsweise 300°C bis 800°C mittels chemischer Gasphasenabscheidung oder Molekularstrahlepitaxie erzeugt und außerhalb des eigentlichen, die Halbleiterbauelemente tragenden aktiven Halbleitermaterialbereiches angeordnet wird, dadurch gekennzeichnet, daß mindestens eine aus einem Gemisch von Silizium und Germanium bestehende Anti-Streß-Schicht pseudomorph auf das Bulkmaterial epitaktisch aufgewachsen wird und daß durch einen abschließenden, zur Aufnahme der herzustellenden Halbleiterbauelemente vorgesehenen Bereich die Silizium-Germanium-Schicht (3) mit dem obengenannten Material eingesiegelt wird.A method of manufacturing a semiconductor substrate wafer according to claim 1, wherein the anti-stress layer is dimensioned in a low-temperature step at preferably 300 ° C to 800 according to the gravitationally-induced pressure, bending and frictional forces resulting from bulk material mass and the horizontal support scheme in batch or single-wafer processes ° C by chemical vapor deposition or molecular beam epitaxy and outside the actual, the semiconductor devices supporting active semiconductor material region is arranged, characterized in that at least one consisting of a mixture of silicon and germanium anti-stress layer is pseudomorphically grown epitaxially on the bulk material and that a final, provided for receiving the semiconductor devices to be produced area the silicon-germanium layer ( 3 ) is sealed with the above material. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß mehrere aus einem Gemisch von Silizium und Germanium bestehende Anti-Streß-Schichten pseudomorph auf das Bulkmaterial epitaktisch aufgewachsen werden, die durch einkristalline Bereiche aus substrateigenem oder diesem gleichzustellenden Material voneinander getrennt sind.Method according to claim 4, characterized in that that several Anti-stress layers consisting of a mixture of silicon and germanium pseudomorphic be epitaxially grown on the bulk material by monocrystalline regions of substrateigen or this gleichzustellenden Material are separated from each other. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß auf der Bulkmaterialrückseite eine zusätzliche Anti-Streß-Schicht, bestehend aus einer Siliziumnitridschicht (12) oder einer Schichtkombination aus Siliziumdioxid und Siliziumnitrid, abgeschieden wird.Method according to Claim 4, characterized in that an additional anti-stress layer consisting of a silicon nitride layer ( 12 ) or a layer combination of silicon dioxide and silicon nitride is deposited.
DE19848298A 1998-10-12 1998-10-12 High temperature stable large diameter semiconductor substrate wafer and method of making same Expired - Fee Related DE19848298B4 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE19848298A DE19848298B4 (en) 1998-10-12 1998-10-12 High temperature stable large diameter semiconductor substrate wafer and method of making same
PCT/DE1999/003071 WO2000022205A1 (en) 1998-10-12 1999-09-20 Large-diameter high temperature stable semiconductor substrate wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19848298A DE19848298B4 (en) 1998-10-12 1998-10-12 High temperature stable large diameter semiconductor substrate wafer and method of making same

Publications (2)

Publication Number Publication Date
DE19848298A1 DE19848298A1 (en) 2000-04-13
DE19848298B4 true DE19848298B4 (en) 2008-08-07

Family

ID=7885037

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19848298A Expired - Fee Related DE19848298B4 (en) 1998-10-12 1998-10-12 High temperature stable large diameter semiconductor substrate wafer and method of making same

Country Status (2)

Country Link
DE (1) DE19848298B4 (en)
WO (1) WO2000022205A1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770504B2 (en) * 2003-01-06 2004-08-03 Honeywell International Inc. Methods and structure for improving wafer bow control
US7670931B2 (en) 2007-05-15 2010-03-02 Novellus Systems, Inc. Methods for fabricating semiconductor structures with backside stress layers

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1986005922A1 (en) * 1985-04-01 1986-10-09 Motorola, Inc. Method for prevention of autodoping of epitaxial layers
JPS63236308A (en) * 1987-03-25 1988-10-03 Oki Electric Ind Co Ltd Method for growing compound semiconductor
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
EP0367292A2 (en) * 1988-11-04 1990-05-09 Sharp Kabushiki Kaisha Compound semiconductor substrate
WO1990010950A1 (en) * 1989-03-10 1990-09-20 British Telecommunications Public Limited Company Preparing substrates
JPH04209522A (en) * 1990-12-05 1992-07-30 Fujitsu Ltd Substrate for epitaxial growth and its manufacture
JPH04299822A (en) * 1991-03-28 1992-10-23 Mitsubishi Materials Corp Semiconductor wafer and manufacture thereof
DE4331894A1 (en) * 1992-09-21 1994-03-24 Mitsubishi Electric Corp Semiconductor substrate with getter effect - comprises substrate having polycrystalline silicon layer and silicon nitride layer
US5363798A (en) * 1993-09-29 1994-11-15 The United States Of America As Represented By The Secretary Of The Navy Large area semiconductor wafers
JPH07273025A (en) * 1994-03-28 1995-10-20 Matsushita Electric Works Ltd Semiconductor substrate
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JPH08236442A (en) * 1995-02-28 1996-09-13 Mitsubishi Electric Corp Semiconductor wafer and its manufacture
EP0798765A2 (en) * 1996-03-28 1997-10-01 Shin-Etsu Handotai Company Limited Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface
JPH10106948A (en) * 1996-10-01 1998-04-24 Tera Tec:Kk Semiconductor device and its manufacture

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62143432A (en) * 1985-12-18 1987-06-26 Hitachi Ltd Manufacture of semiconductor device
DD285663A5 (en) * 1988-03-29 1990-12-19 Akademie Der Wissenschaften Der Ddr,Dd METHOD FOR ASSURING THE DEFORMATION FREEDOM OF SILICONE WELDING MATERIAL IN THE HOT WALL PIPE REACTOR
JPH02307100A (en) * 1989-05-23 1990-12-20 Nikon Corp Production of fresnel zone plate for soft x-ray

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1986005922A1 (en) * 1985-04-01 1986-10-09 Motorola, Inc. Method for prevention of autodoping of epitaxial layers
JPS63236308A (en) * 1987-03-25 1988-10-03 Oki Electric Ind Co Ltd Method for growing compound semiconductor
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
EP0367292A2 (en) * 1988-11-04 1990-05-09 Sharp Kabushiki Kaisha Compound semiconductor substrate
WO1990010950A1 (en) * 1989-03-10 1990-09-20 British Telecommunications Public Limited Company Preparing substrates
JPH04209522A (en) * 1990-12-05 1992-07-30 Fujitsu Ltd Substrate for epitaxial growth and its manufacture
JPH04299822A (en) * 1991-03-28 1992-10-23 Mitsubishi Materials Corp Semiconductor wafer and manufacture thereof
DE4331894A1 (en) * 1992-09-21 1994-03-24 Mitsubishi Electric Corp Semiconductor substrate with getter effect - comprises substrate having polycrystalline silicon layer and silicon nitride layer
US5363798A (en) * 1993-09-29 1994-11-15 The United States Of America As Represented By The Secretary Of The Navy Large area semiconductor wafers
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JPH07273025A (en) * 1994-03-28 1995-10-20 Matsushita Electric Works Ltd Semiconductor substrate
JPH08236442A (en) * 1995-02-28 1996-09-13 Mitsubishi Electric Corp Semiconductor wafer and its manufacture
EP0798765A2 (en) * 1996-03-28 1997-10-01 Shin-Etsu Handotai Company Limited Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface
JPH10106948A (en) * 1996-10-01 1998-04-24 Tera Tec:Kk Semiconductor device and its manufacture

Non-Patent Citations (12)

* Cited by examiner, † Cited by third party
Title
07273025 A
08236442 A
10106948 A
4-299822 A.,E-1332,March 16,1993,Vol.17,No.125
63-236308 A.,E- 709,Jan. 27,1989,Vol.13,No. 38
JP Patents Abstracts of Japan: 4-209522 A.,E-1293,Nov. 25,1992,Vol.16,No.554
Patents Abstracts of Japan & JP 04209522 A.,E-1293,Nov. 25,1992,Vol.16,No.554 *
Patents Abstracts of Japan & JP 04299822 A.,E-1332,March 16,1993,Vol.17,No.125 *
Patents Abstracts of Japan & JP 07273025 A *
Patents Abstracts of Japan & JP 08236442 A *
Patents Abstracts of Japan & JP 10106948 A *
Patents Abstracts of Japan & JP 63236308 A.,E- 709,Jan. 27,1989,Vol.13,No. 38 *

Also Published As

Publication number Publication date
WO2000022205A1 (en) 2000-04-20
DE19848298A1 (en) 2000-04-13

Similar Documents

Publication Publication Date Title
EP0475378B1 (en) Process for making substratus for electronic, electro-optic and optical devices
DE102005045338B4 (en) Epitaxial silicon wafer and process for producing epitaxially coated silicon wafers
DE60223662T2 (en) SEPARATION METHOD ON MIXED SUBSTRATES USING TRISILAN
US8043929B2 (en) Semiconductor substrate and method for production thereof
DE112014002781B9 (en) Process for controlling oxygen precipitation in heavily doped silicon wafers, cut from ingots grown according to the Czochralski process, and silicon wafers
DE102006060886A1 (en) SOI device with multiple crystal orientations
KR100738766B1 (en) Method for producing semiconductor substrate and method for fabricating field effect transistor
DE1769298C3 (en) Process for the epitaxial growth of silicon or germanium on a substrate made of monocrystalline sapphire
DE102012209706B4 (en) A method of fabricating two device wafers from a single base substrate by using a controlled cleavage process
EP1571242A2 (en) Production of substrate wafers for low defect semiconductor components, applications thereof and components made therewith
DE112018002540T5 (en) SIC epitaxial wafer and method of manufacturing the same
US20090090933A1 (en) METHOD OF PRODUCING STRAINED Si-SOI SUBSTRATE AND STRAINED Si-SOI SUBSTRATE PRODUCED BY THE SAME
DE19848298B4 (en) High temperature stable large diameter semiconductor substrate wafer and method of making same
DE112018002163B4 (en) Method of manufacturing a silicon single crystal, method of manufacturing an epitaxial silicon wafer, silicon single crystal, and epitaxial silicon wafer
EP1701386B1 (en) Method for integration of two bipolar transistors on an semiconductor substrate, semiconductor structure in an semiconductor body and an cascode circuit
DE4109005C1 (en)
DE112010002935B4 (en) Epitaxial silicon wafer and method of making the same
DE112010003311B4 (en) Process for producing silicon epitaxial wafers
EP2130214B1 (en) Selective growth of polycrystalline silicon-containing semiconductor material on a silicon-containing semiconductor surface
DE112011101708T5 (en) Epitaxial silicon wafer and method of making the same
DE10043587B4 (en) Method for producing a substrate, substrate produced by this method
DE102019123636A1 (en) METHOD OF MANUFACTURING A METAL-FREE SOI WAFER
DE102016119644B4 (en) MANUFACTURING PROCESS OF AN SOI SUBSTRATE
DE102013100146B4 (en) Semiconductor structure and method
DE2540901A1 (en) PROCESS FOR MANUFACTURING A SEMICONDUCTOR COMPONENT HIGH PERFORMANCE

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8181 Inventor (new situation)

Free format text: FISCHER, ARMIN, DIPL.-PHYS. DR.RER.NAT., 15232 FRANKFURT, DE HOLLAENDER, FRANK, DIPL.-ING., 15234 FRANKFURT, DE KNOLL, DIETER, DIPL.-PHYS. DR.RER.NAT., 15230 FRANKFURT, DE KUCK, BEATE, DIPL.-KRIST., 15236 FRANKFURT, DE OSTEN, HANS JOERG, PROF. DIPL.-PHYS. DR.SC.NAT., 15299 MUELLROSE, DE RICHTER, HANS, DIPL.-ING. DR.SC.TECH., 12435 BERLIN, DE TILLACK, BERND, DIPL.-CHEM. DR.RER.NAT., 15234 FRANKFURT, DE

8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: IHP GMBH - INNOVATIONS FOR HIGH PERFORMANCE MICROE

8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: IHP GMBH - INNOVATIONS FOR HIGH PERFORMANCE MI, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20120501