DE19746641A1 - Wiring method for semiconductor components to prevent product piracy and product manipulation, semiconductor component produced by the method and use of the semiconductor component in a chip card - Google Patents

Wiring method for semiconductor components to prevent product piracy and product manipulation, semiconductor component produced by the method and use of the semiconductor component in a chip card

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Abstract

The present invention relates to a method for producing a metallised-circuit structure for preventing product piracy and manipulation as well as to a semi-conductor component produced according to this method and to the use of said semi-conductor component in a chip card. This method can be implemented using standardised semi-conductor techniques which are compatible with CMOS circuits, wherein the purpose of said method is to forestall the use of the so-called reverse engineering for acquiring foreign technological know-how or for reading and/or manipulating information stored in said component. According to the method of the present invention, it is further possible to produce a semi-conductor component which is protected against the influence of the environment. This method comprises processing the component layer in the substrate (1) and interrupting said processing immediately before obtaining a metallisation complex. The component substrate (1) thus obtained is assembled by applying its front side against the front side of a manipulation substrate (6), said component substrate (1) being then made thinner from the rear side. Contact holes (9) are then etched during a corresponding lithographic stage through the remaining thin layer of the component substrate, wherein said holes stop at the level of the areas to be brought into contact and are metallised so as to form electric contacts relative to the components.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements mit den Merkmalen des Oberbegriffs von Patentanspruch 1 sowie ein mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bauelement, das durch solch ein Verfahren herstellbar ist. Insbesondere betrifft die vorliegende Erfindung ein Verfahren zur Herstellung einer metallisierten Halbleiter-Schaltungsstruktur, welches mit CMOS-kompatiblen Standard-Halbleitertechnologien durchführbar ist und die Anwendung des sogenannten Reverse Engineering zur Aneignung fremden Technologie-Know-hows bzw. zum Auslesen und/oder zur Manipulation der im Bauelement gespeicherten Information erschwert. Durch das erfindungsgemäße Verfahren ist es darüber hinaus möglich, ein gegenüber Umwelteinflüssen geschütztes Halbleiter-Bauelement herzustellen.The present invention relates to a method for producing a with or several conductive structural elements provided semiconductor device with the Features of the preamble of claim 1 and a with or semiconductor component provided by a plurality of conductive structural elements such a method can be produced. In particular, the present invention relates to a A method of manufacturing a metallized semiconductor circuit structure, which is feasible with CMOS-compatible standard semiconductor technologies and the Use of so-called reverse engineering for the appropriation of others Technology know-how or for reading and / or manipulating the im Component stored information difficult. By the invention In addition, it is possible to take a process against environmental influences produce protected semiconductor device.

Ein Verfahren mit den Merkmalen des Oberbegriffs von Patentanspruch 1 ist beispielsweise aus G. Schumiki, P. Seegebrecht "Prozeßtechnologie", Springer-Verlag Berlin, ISBN 3-540-17670-5 bekannt. Fig. 5 zeigt ein durch solch ein Verfahren hergestelltes Halbleiter-Bauelement. In Fig. 5 bezeichnen die mit Bezugszeichen 11 bezeichneten Schichten Passivierungs- bzw. Isolatorschichten, die mit Bezugszeichen 12 bezeichneten Schichten stellen leitende Schichten dar, die beispielsweise aus dotiertem Halbleiter-Material oder aus dotierten Poly-Siliziumschichten aufgebaut sind, und die mit Bezugszeichen 13 bezeichneten Schichten stellen Metallisierungen dar. Die Verdrahtung 13 des Bauelementes wird mittels Deposition und Strukturierung von Metallschichten und dazwischenliegenden Isolatorschichten 11 realisiert. Bei diesem modularen Verfahren werden jeweils Kontaktlöcher durch eine Isolatorschicht 11 bis auf eine leitende Struktur 12, 13 geätzt, sodann eine Metallschicht abgeschieden und nachfolgend Leiterbahnen 13 strukturiert und wiederum mit einer Isolatorschicht 11 bedeckt.A method with the features of the preamble of claim 1 is known for example from G. Schumiki, P. Seegebrecht "Process Technology", Springer-Verlag Berlin, ISBN 3-540-17670-5. Fig. 5 shows a product manufactured by such a process the semiconductor device. In FIG. 5, the layers denoted by reference numeral 11 denote passivation or insulator layers, the layers denoted by reference numeral 12 represent conductive layers which are constructed, for example, from doped semiconductor material or from doped poly-silicon layers and which are denoted by reference numeral 13 Layers represent metallizations. The wiring 13 of the component is realized by means of deposition and structuring of metal layers and insulator layers 11 in between. In this modular method, contact holes are etched through an insulator layer 11 down to a conductive structure 12 , 13 , then a metal layer is deposited and subsequently conductor tracks 13 are structured and in turn covered with an insulator layer 11 .

Die mit solchen Halbleiter-Bauelementen verbundenen Probleme bestehen zum einen darin, daß mit Techniken des Reverse Engineering das Design und die Anordnung der Leiterbahnen innerhalb des Bauelements leicht erkannt werden kann und daß daher auch das Verfahren zur Herstellung eines solchen Halbleiter-Bauelements für Dritte leicht nachzuahmen ist.On the one hand, the problems associated with such semiconductor components exist that using reverse engineering techniques, the design and arrangement of the Conductors within the component can be easily recognized and that therefore also the method for producing such a semiconductor component for third parties is easy to imitate.

Beispielsweise können Halbleiter-Bauelemente optisch durchstrahlt werden, und ihr Design kann mittels Elektronenstrahlmikroskopie entweder unter Verwendung von bildgebenden Verfahren oder aber auch unter Verfolgung eines fließenden Stroms leicht "durchschaut" werden. Desweiteren ist es auch üblich, Schicht für Schicht eines Halbleiter-Bauelements mechanisch oder chemisch abzutragen und anschließend die sich jeweils ergebende Oberfläche zu untersuchen.For example, semiconductor components can be irradiated optically, and you Design can be done using either electron beam microscopy imaging processes or also under the tracking of a flowing current can be easily "seen through". Furthermore, it is also common, layer by layer to remove a semiconductor component mechanically or chemically and then examine the resulting surface.

Hält man sich die enormen Entwicklungskosten für neuartige Halbleiter-Chips vor Augen, so ist klar erkennbar, daß ein großer Bedarf an Möglichkeiten besteht, die Erfolgsaussichten solcher Reverse Engineering-Methoden entscheidend einzudämmen.Considering the enormous development costs for novel semiconductor chips Eyes, it is clearly recognizable that there is a great need for possibilities which The prospects of success of such reverse engineering methods are crucial contain.

Ein weiteres Problem besteht darin, daß bei der Anwendung solcher Halbleiter-Bau­ elemente in Chipkarten Manipulationsmöglichkeiten für Dritte gegeben sind, die die Sicherheit von Chipkarten stark beeinträchtigen. Beispielsweise ist es durch spezielle Techniken möglich, die in den Chipkarten gespeicherte Information zu lesen und ggf. zu verändern.Another problem is that when using such semiconductor construction elements in chip cards are manipulation possibilities for third parties that severely affect the security of chip cards. For example, it is through special techniques are possible to read the information stored in the chip cards and change if necessary.

Bisherige Ansätze zur Lösung der vorstehend genannten Probleme beruhten beispielsweise auf der Verbesserung der verwendeten PIN-Codes durch Verwendung einer Geheimzahl mit einer erhöhten Anzahl an Stellen, um den Mißbrauch von Chipkarten zu unterbinden.Previous approaches to solving the above problems have been based for example, on improving the PIN codes used by using  a secret number with an increased number of digits to prevent the abuse of Prevent smart cards.

Ansätze zur Lösung des mit den verwendeten Reverse Engineering-Methoden verbundenen Problems beruhten darauf, das Chipkarten-Design möglichst komplex zu gestalten, um die Erfolgsaussichten der vorstehend erwähnten optischen Durchstrahlungs- oder Elektronenmikroskopierverfahren zu verringern. Bei dem Versuch, eine aufzubauende Schaltung möglichst komplex zu gestalten, tritt jedoch wiederum das Problem auf, daß der Integrationsgrad der Schaltung deutlich verschlechtert werden kann und daß das Herstellungsverfahren technologisch aufwendig wird. Genauer gesagt läßt sich der Komplexitätsgrad insbesondere dadurch steigern, daß mehrere Metallisierungsebenen übereinander angeordnet werden. Aufgrund der Oberflächentopographie ist dafür aber auch eine Anpassung der jeweiligen Größen der Leiterbahnen notwendig, wodurch die Integrationsdichte der Metallisierung bei der entsprechenden Vorrichtung verschlechtert wird.Approaches to solving this with the reverse engineering methods used related problems were based on making the chip card design as complex as possible to shape the chances of success of the aforementioned optical To reduce transmission or electron microscopy. In which However, an attempt to make a circuit to be as complex as possible occurs again the problem that the degree of integration of the circuit clearly can deteriorate and that the manufacturing process is technological becomes complex. More specifically, the degree of complexity can be particularly increase by arranging several metallization levels one above the other become. Because of the surface topography, there is also an adjustment the respective sizes of the conductor tracks necessary, which increases the integration density the metallization is deteriorated in the corresponding device.

Aus der US-Patentschrift Nr. 5 563 084, die der DE-A-44 33 845 entspricht, ist überdies ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung bekannt. Bei diesem Verfahren werden bereits vollständig fertig prozessierte Chips unter Verwendung eines Handlingsubstrats auf ein weiteres Substrat, das seinerseits ebenfalls mehrere Bauelementelagen enthalten kann, aufgebracht. Um die Ausbeute zu erhöhen, wird die Funktionsfähigkeit der einzelnen Chips vor dem Zusammenfügen überprüft.From U.S. Patent No. 5,563,084, which corresponds to DE-A-44 33 845 moreover, a method for producing a three-dimensional integrated Circuit known. This procedure will already be completely finished processed chips to another using a handling substrate Substrate, which in turn can also contain several component layers, upset. To increase the yield, the functionality of each Checked chips before joining.

Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, das bekannte Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements derart weiterzubilden, daß die Komplexität der Schaltung erhöht werden kann, ohne die Integrationsdichte zu verschlechtern und das Verfahren technologisch zu aufwendig zu gestalten. Ferner liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Halbleiter-Bauelement mit komplexerer Schaltung aber hoher Integrationsdichte bereitzustellen. The present invention is therefore based on the object, the known Method of making one with one or more conductive Structural elements provided semiconductor device such that the Circuit complexity can be increased without increasing the integration density deteriorate and make the process technologically too complex. Further the present invention is based on the object of a semiconductor component to provide with more complex circuit but high integration density.  

Gemäß der vorliegenden Erfindung wird die Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Ferner wird gemäß der vorliegenden Erfindung ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements, das gegenüber Umwelteinflüssen geschützt ist, nach Anspruch 17, ein mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bauelement nach Anspruch 19 und 20 sowie die Verwendung dieser Halbleiter-Bauelemente in einer Chip-Karte bereitgestellt.According to the present invention, the object is achieved by the characterizing Features of claim 1 solved. Furthermore, according to the present invention Method of making one with one or more conductive Structural elements provided semiconductor device, the opposite Environmentally protected, according to claim 17, one with one or more Conducting structural elements provided semiconductor component according to claim 19 and 20 and the use of these semiconductor components in a chip card provided.

Die bevorzugten Ausführungsformen sind Gegenstand der abhängigen Ansprüche.The preferred embodiments are the subject of the dependent claims.

Die vorliegende Erfindung betrifft somit ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bau­ elements mit den Schritten zum
The present invention thus relates to a method for producing a semiconductor component provided with one or more conductive structural elements with the steps of

  • - Aufbringen und Strukturieren von Schichten, die in dem Halbleiter-Bau­ element enthalten sind, auf einem ersten Substrat,- Application and structuring of layers in the semiconductor construction element are contained on a first substrate,
  • - Verbinden der Oberfläche des ersten Substrats, auf der diese einzelnen Schichten aufgebracht sind, mit einem zweiten Substrat,- Join the surface of the first substrate on which this individual Layers are applied, with a second substrate,
  • - Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberfläche des ersten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmäßiger elektrischer Kontakt zwischen dem leitenden Strukturelement und dem Bauelement bewirkt wird, und- Providing the or one of the plurality of conductive structural elements on the free surface of the first substrate, this step being performed is that a functional electrical contact between the conductive Structural element and the component is effected, and
  • - Fertigstellen des Halbleiter-Bauelements.- Completing the semiconductor device.

Bei dem erfindungsgemäßen Verfahren wird die Bauelementelage im Substrat bis vor eine Metallisierungsebene prozessiert. Das heißt, der Ausgangspunkt ist jeweils eine Bauelementelage innerhalb eines Substrates ohne Metallisierung, mit einer oder mit mehreren Metallisierungsebenen. Nachfolgend wird das nun vorliegende Bauelementesubstrat mit einem Handlingsubstrat Vorderseite zu Vorderseite zusammengefügt, und zusätzlich kann das Bauelementesubstrat von der Rückseite her gedünnt werden. Die darauffolgende Bereitstellung elektrischer Kontakte zum Bauelement, d. h. die Bereitstellung der auf die Bauelementelage innerhalb des Substrats ohne Metallisierung, mit einer oder mehreren Metallisierungsebenen folgenden Metallisierungsebene, erfolgt vorzugsweise, indem Kontaktlöcher nach einem entsprechenden Lithographieschritt durch die ggf. gedünnte Bauelementesubstratschicht bis auf die zu kontaktierenden Gebiete geätzt und nachfolgend metallisiert werden.In the method according to the invention, the component layer in the substrate is up to processed a metallization level. That is, the starting point is one at a time Component location within a substrate without metallization, with or with multiple levels of metallization. The following is the present Component substrate with a handling substrate front to front assembled, and in addition, the component substrate from the back be thinned here. The subsequent provision of electrical contacts to the  Component, d. H. the provision of the component layer within the Substrate without metallization, with one or more metallization levels following metallization level, is preferably made by using contact holes a corresponding lithography step through the possibly thinned Component substrate layer etched down to the areas to be contacted and subsequently metallized.

Durch die Abfolge der Schritte des erfindungsgemäßen Verfahrens wird ein zusätzliches Substrat in das Bauelement eingebracht. Dieses Substrat kann entweder das Bauelementesubstrat selbst oder, bei einer iterativen Wiederholung der Verfahrensschritte gemäß Patentanspruch 12, dasjenige Handlingsubstrat sein, welches in dem vorangehenden Iterationsschritt eingebracht wurde und entsprechend die Rolle des Bauelementesubstrats übernommen hat. Gemäß einer bevorzugten Ausführungsform kann dabei das zusätzliche Substrat beispielsweise zwischen dem Halbleiter-Bauelement an sich und der oder den zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet sein. Das zusätzliche Substrat kann aber auch zwischen einzelnen zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet sein. Der Ausdruck "Metallisierungsebenen" umfaßt dabei sämtliche leitende Strukturelemente des Halbleiter-Bauelements, also beispielsweise Leiterbahnen, Verdrahtungen usw.The sequence of the steps of the method according to the invention makes one additional substrate introduced into the component. This substrate can either the component substrate itself or, in the case of an iterative repetition of the Process steps according to claim 12, that handling substrate, which was introduced in the previous iteration step and has taken on the role of the component substrate accordingly. According to one preferred embodiment, the additional substrate can for example between the semiconductor component itself and the or the electrical Contacting of the semiconductor component provided metallization levels be arranged. The additional substrate can also be used between individual provided electrical contacting of the semiconductor device Metallization levels can be arranged. The expression "metallization levels" includes all conductive structural elements of the semiconductor component, ie for example conductor tracks, wiring, etc.

Durch eine derartige Einbringung eines zusätzlichen Substrats ist es möglich, die Komplexität der sich ergebenden Schaltung beträchtlich zu erhöhen, ohne den Integrationsgrad der Vorrichtung zu verschlechtern oder das Herstellungsverfahren zu sehr kompliziert zu machen.By introducing an additional substrate in this way, it is possible to Without increasing the complexity of the resulting circuit Device degradation level deteriorate or the manufacturing process too to make it very complicated.

Bei dem erfindungsgemäßen Verfahren werden das Bauelementesubstrat und das Handlingsubstrat derart fest miteinander verbunden, daß daraufhin keine zerstörungsfreie Trennung des Schichtenstapels erfolgen kann. In the method according to the invention, the component substrate and the Handling substrate so firmly connected that there is none non-destructive separation of the layer stack can take place.  

Gemäß einer bevorzugten Ausführungsform ist das zusätzlich in das Bauelement eingebrachte Substrat aus einem Material, das im Bereich sichtbarer Wellenlängen nicht transparent ist, beispielsweise aus Silizium, so daß die Verwendung optischer Durchstrahlungsverfahren verhindert wird. Das zusätzliche Substrat kann zusätzlich noch ein Material enthalten oder aus einem solchen hergestellt sein, das im Bereich kurzwelliger Strahlung, beispielsweise Röntgenstrahlen, nicht transparent ist, so daß die Verwendung von Röntgen-Durchstrahlungsverfahren verhindert wird.According to a preferred embodiment, this is also in the component introduced substrate made of a material that is in the range of visible wavelengths is not transparent, for example made of silicon, so that the use of optical Radiographic procedure is prevented. The additional substrate can additionally still contain or be made of a material that is in the range short-wave radiation, for example X-rays, is not transparent, so that the use of X-ray radiation methods is prevented.

Gemäß der vorliegenden Erfindung kann das zusätzliche Substrat auch ein sogenanntes SOl-Substrat sein, so daß die vergrabene Isolatorschicht bei einem Ätzschritt als ein Ätzstopp dient. Dadurch kann das Herstellungsverfahren weiter vereinfacht werden, und seine Kosten können reduziert werden. Ferner ist es bei Verwendung eines SOI-Substrats möglich, das zusätzliche Substrat gleichmäßiger zu ätzen.According to the present invention, the additional substrate can also be a So-called SOI substrate, so that the buried insulator layer at one Etching step serves as an etch stop. This allows the manufacturing process to continue can be simplified and its cost can be reduced. It is also at Using an SOI substrate possible, the additional substrate more evenly etching.

Für die Verbindung der Vorderseite des Bauelementesubstrats mit dem Handlingsubstrat wird die Vorderseite des Bauelementesubstrats vorzugsweise mit einer Haftschicht versehen. Die Haftschicht kann dabei gleichzeitig eine passivierende und/oder planarisierende Funktion übernehmen. Anschließend wird das Bauelementesubstrat von der Rückseite her gedünnt. Das Dünnen kann dabei beispielsweise durch naßchemisches Ätzen oder durch mechanisches oder chemomechanisches Schleifen erfolgen. Der nach dem Zusammenfügen und Dünnen vorliegende Substratstapel kann darauf folgend wie ein Standardsubstrat weiterbearbeitet werden, wobei die Oberfläche des gedünnten Bauelementesubstrats nun die Vorderseite darstellt. Diese wird zunächst durch Abscheidung einer dielektrischen Schicht isoliert, wobei bei Verwendung eines SOI-Substrates unter Umständen auf diese Isolierung verzichtet werden kann. Nach einem Standardlithographieschritt werden durch die Isolatorschicht und die dünne Bauelementesubstratschicht Kontaktlöcher auf die zu kontaktierenden Gebiete geätzt und die Seitenwände der Kontaktlöcher isoliert. Über diese Kontakte wird schließlich die Verdrahtung mittels Standardmetallisierung, die aus einer oder mehreren Metallisierungsebenen bestehen kann, hergestellt. Die Kontakte können hierbei zwischen beliebigen Metallisierungsebenen des Bauelementesubstrats und der Verdrahtung realisiert werden. Schließlich kann, wie bei der Bauelementeherstellung gemäß dem Stand der Technik, die Substratscheibe auf die notwendige Dicke reduziert werden, indem der Substratstapel von der Handlingsubstratseite her mechanisch oder/und chemisch gedünnt wird.For connecting the front of the component substrate to the Handling substrate is preferably the front of the component substrate with provided an adhesive layer. The adhesive layer can also be a passivating and / or take on a planarizing function. Then that will Component substrate thinned from the back. The thinning can for example by wet chemical etching or by mechanical or chemomechanical grinding. The one after joining and thinning the present substrate stack can subsequently follow like a standard substrate are further processed, the surface of the thinned component substrate now represents the front. This is first by separating one dielectric layer isolated, when using an SOI substrate under Under certain circumstances, this insulation can be dispensed with. After one Standard lithography step are through the insulator layer and the thin Component substrate layer contact holes on the areas to be contacted etched and the side walls of the contact holes insulated. About these contacts finally the wiring using standard metallization, which consists of one or can consist of several levels of metallization. The contacts can  here between any metallization levels of the component substrate and the Wiring can be realized. Finally, as in component manufacturing according to the prior art, the substrate wafer to the necessary thickness can be reduced by the substrate stack from the handling substrate side is thinned mechanically and / or chemically.

Bei dem erfindungsgemäßen Verfahren wird gegenüber den nach dem heutigen Stand der Technik bekannten Verfahren zur Mehrlagenverdrahtung vorteilhafterweise den Möglichkeiten der Produktpiraterie und der Produktmanipulation begegnet, da Teile der Bauelementeverdrahtung auf die Seite des Bauelementesubstrats verlagert werden, die dem Bauelement an sich oder aber auch weiteren Teilen der Bauelementeverdrahtung gegenüberliegt. Bei den bekannten Verfahren zur Mehrlagenverdrahtung sind demgegenüber übereinander angeordnete strukturierte Metallschichten durch optisch transparente dielektrische Schichten, beispielsweise SiO2, voneinander isoliert, wie in Fig. 5 gezeigt.In the method according to the invention, the possibilities of product piracy and product manipulation are advantageously countered compared to the methods for multilayer wiring known according to the current state of the art, since parts of the component wiring are shifted to the side of the component substrate which are part of the component itself or also other parts of the component Component wiring is opposite. In contrast, in the known methods for multilayer wiring, structured metal layers arranged one above the other are insulated from one another by optically transparent dielectric layers, for example SiO 2 , as shown in FIG. 5.

Durch Einbringen des zusätzlichen Substrats, das, wie vorstehend erläutert, das Bauelementesubstrat selbst oder auch ein Handlingsubstrat sein kann, kann die Komplexität der Verdrahtung erhöht werden, wodurch die üblicherweise eingesetzten Techniken zur Analytik des Schaltungsaufbaus und Techniken zur Manipulation der in den Bauelementen gespeicherten Information verhindert bzw. erschwert werden. Wenn das zusätzliche Substrat zusätzlich optisch nicht transparent ist, werden zum einen Verfahren zur optischen Durchleuchtung oder Analyse mittels Elektronenstrahlmikroskopie verhindert, zum anderen sind Verfahren zur Manipulation oder zum Auslesen der in der Schaltung bzw. der in der Chipkarte enthaltenen Information nicht mehr anwendbar.By introducing the additional substrate, which, as explained above, the Component substrate itself or a handling substrate can be Complexity of wiring can be increased, which increases the usual techniques used to analyze the circuit design and techniques for Manipulation of the information stored in the components is prevented or become more difficult. If the additional substrate is also not optically transparent is, on the one hand, methods for optical screening or analysis by means of Electron beam microscopy prevented, on the other hand, methods for Manipulation or to read the in the circuit or in the chip card contained information no longer applicable.

Darüber hinaus kann das erfindungsgemäße Verfahren verwendet werden, um ein gegenüber Umwelteinflüssen geschütztes Halbleiter-Bauelement herzustellen. Insbesondere dient die erste Substratschicht, die ja nunmehr eine Zwischenschicht innerhalb des Halbleiter-Bauelements darstellt, als eine Schutzschicht gegenüber Umwelteinflüssen. Durch Auswahl eines geeigneten Materials für das erste Substrat kann diese Schutzfunktion erhöht werden.In addition, the inventive method can be used to Manufacture semiconductor device protected against environmental influences. In particular, the first substrate layer serves, which is now an intermediate layer within the semiconductor device as a protective layer  Environmental influences. By choosing a suitable material for the first substrate this protective function can be increased.

Ferner können vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen noch weitere Schutzschichten aufgebracht werden, um die Schutzfunktion zu erhöhen. Beispiele für solche Schutzschichten können Passivierungsschichten, beispielsweise aus SiO2 sein.Furthermore, further protective layers can be applied before the step of providing the or one of the plurality of conductive structural elements in order to increase the protective function. Examples of such protective layers can be passivation layers, for example made of SiO 2 .

Insbesondere ist es bei einer iterativen Wiederholung der Verfahrensschritte, wenn also mehrere Substratschichten in das Bauelement eingebracht werden, möglich, das Halbleiter-Bauelement oder Teile davon einzukapseln, ggf. mit verschiedenen, geeignet ausgewählten Substrat- und/oder Zusatzschutzschichten.In particular, in the case of an iterative repetition of the method steps, if that is, several substrate layers are introduced into the component, possible Encapsulate semiconductor component or parts thereof, possibly with different suitably selected substrate and / or additional protective layers.

Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen detaillierter beschrieben werden.The present invention will hereinafter be described with reference to the accompanying drawings will be described in more detail.

Fig. 1 zeigt ein Bauelementesubstrat mit fertig prozessierten MOS-Schaltungen und einer Metallisierungsebene vor der Verbindung mit einem Hilfssubstrat. Fig. 1 shows a component substrate with fully processed MOS circuits and a metallization level prior to connection to an auxiliary substrate.

Fig. 2 zeigt das in Fig. 1 gezeigte Bauelementesubstrat nach Verbinden mit dem Hilfssubstrat und Dünnen des Bauelementesubstrats. FIG. 2 shows the component substrate shown in FIG. 1 after connection to the auxiliary substrate and thinning of the component substrate.

Fig. 3 zeigt den in Fig. 2 gezeigten Scheibenstapel, der wie eine Standardscheibe prozessiert wird. FIG. 3 shows the disk stack shown in FIG. 2, which is processed like a standard disk.

Fig. 4 zeigt den in Fig. 3 gezeigten Scheibenstapel, der nun auf seiner Oberfläche mit einer Verdrahtungsebene versehen worden ist. FIG. 4 shows the disk stack shown in FIG. 3, which has now been provided with a wiring level on its surface.

Fig. 5 zeigt einen typischen Schichtaufbau eines gemäß Standardverfahren hergestellten Halbleiterbauelementes mit mehreren leitenden Strukturelementen. FIG. 5 shows a typical layer structure of a semiconductor component with a plurality of conductive structural elements, which is produced according to standard methods.

In Fig. 1 bezeichnet Bezugszeichen 1 ein Bauelementesubstrat, das beispielsweise eine Siliziumscheibe 2 mit fertig prozessierten MOS-Schaltungen und eine Metallisierungsebene 3 umfaßt. Die Metallisierungsebene 3 ist mit einer Oxidschutzschicht passiviert. Die Metallisierung umfaßt beispielsweise eine Aluminiumlegierung. Auf die Bauelementescheibe wird eine Polyimidschicht 5 als Haftschicht aufgeschleudert, so daß die Oberflächentopographie eingeebnet wird.In Fig. 1, reference numeral 1 designates a component substrate comprising, for example, a silicon wafer 2 having finished processed MOS circuits and a metallization. 3 The metallization level 3 is passivated with an oxide protective layer. The metallization comprises, for example, an aluminum alloy. A polyimide layer 5 is spun onto the component wafer as an adhesive layer, so that the surface topography is leveled.

Die Einebnung der Oberflächentopographie kann auch bereits vor dem Aufbringen der Haftschicht durch einen Planarisierungsschritt erfolgt sein. Anschließend erfolgt das Verbinden der Bauelementescheibe mit einem Hilfssubstrat 6, beispielsweise einer weiteren Siliziumscheibe. Anschließend wird der nun vorliegende Scheibenstapel mechanisch, nachchemisch und/oder chemomechanisch von der Seite des Bauelementesubstrats her gedünnt, so daß die Siliziumrestdicke des Bauelementesubstrats einige Mikrometer beträgt.The surface topography can also be leveled by a planarization step before the adhesive layer is applied. The component wafer is then connected to an auxiliary substrate 6 , for example a further silicon wafer. The stack of wafers now present is then thinned mechanically, post-chemically and / or chemomechanically from the side of the component substrate, so that the silicon residual thickness of the component substrate is a few micrometers.

Nach dem Dünnen kann der Scheibenstapel 7, der beispielsweise in Fig. 2 gezeigt ist, wie eine Standardscheibe prozessiert werden.After thinning, the disk stack 7 , which is shown for example in FIG. 2, can be processed like a standard disk.

Beispielsweise wird die Siliziumoberfläche passiviert, z. B. mit einer Oxidschicht 8. Kontaktlöcher 9 werden nach einem entsprechenden Lithographieschritt bis auf die zu kontaktierenden Gebiete der Metallisierung geätzt, wie in Fig. 3 gezeigt ist. Anschließend werden, wie in Fig. 4 gezeigt, vorzugsweise die Seitenwände der Kontaktlöcher mit Isolierschichten 10 isoliert. Gemäß einer besonders bevorzugten Ausführungsform erfolgt dies durch eine sogenannte Spacer-Oxid-Prozeßsequenz, die eine konforme Oxidabscheidung und ein nachfolgendes anisotropes Rückätzen umfaßt.For example, the silicon surface is passivated, e.g. B. with an oxide layer 8th After a corresponding lithography step, contact holes 9 are etched down to the areas of the metallization to be contacted, as shown in FIG. 3. Then, as shown in FIG. 4, the side walls of the contact holes are preferably insulated with insulating layers 10 . According to a particularly preferred embodiment, this is done by a so-called spacer oxide process sequence, which comprises conformal oxide deposition and a subsequent anisotropic etching back.

Die Verdrahtung der Schaltungen erfolgt beispielsweise durch Abscheidung einer Titannitridschicht 11 als Haft- und Barriereschicht für die nachfolgende Wolframmetallisierung 12, die beispielsweise durch W-Deposition erfolgen kann. Anschließend wird unter Verwendung von chemomechanischem Schleifen mit einem CMP-Gerät die Wolfram/Titannitridschicht von der Substratoberfläche entfernt, so daß die verbleibenden Wolfram/Titannitrid-"Stöpsel" (sog. Plugs) die vertikale Verbindung zur Bauelementemetallisierungsebene realisieren. Schließlich wird durch einen Standardmetallisierungsprozeß, beispielsweise mit einer Aluminiumlegierung 13 und nachfolgende Passivierung 14 die Verdrahtung des Bauelements durchgeführt, wie in Fig. 4 gezeigt ist. Dabei kann die Verdrahtung des Bauelements auch mehrere Metallisierungsebenen umfassen.The circuits are wired, for example, by depositing a titanium nitride layer 11 as an adhesive and barrier layer for the subsequent tungsten metallization 12 , which can be done, for example, by UV deposition. The tungsten / titanium nitride layer is then removed from the substrate surface using chemomechanical grinding with a CMP device, so that the remaining tungsten / titanium nitride "plugs" realize the vertical connection to the component metallization level. Finally, the wiring of the component is carried out by a standard metallization process, for example with an aluminum alloy 13 and subsequent passivation 14 , as shown in FIG. 4. The wiring of the component can also comprise several metallization levels.

Es sind aber auch andere Verfahren zur Herstellung einer Verdrahtung der Schaltungen denkbar.However, there are also other methods of producing the wiring Circuits conceivable.

Abschließend wird der Scheibenstapel von der Hilfssubstratseite her vorzugsweise mechanisch auf die notwendige Restdicke, z. B. 180 µm, gedünnt.Finally, the stack of wafers is preferred from the auxiliary substrate side mechanically to the necessary residual thickness, e.g. B. 180 microns, thinned.

Es ist den Fachleuten offensichtlich, daß die vorliegende Erfindung wie vorstehend beschrieben in zahlreichen Ausführungsformen modifiziert werden kann.It will be apparent to those skilled in the art that the present invention is as above described can be modified in numerous embodiments.

Beispielsweise können das Hilfssubstrat 6 und/oder das Bauelementesubstrat 1 nach ggf. Dünnen des Bauelementesubstrats auf verschiedene Weisen prozessiert und/oder strukturiert werden. Insbesondere können virtuelle Leiterbahnen, die keinerlei Anschlüsse zu dem Bauelement aufweisen, in diesen Substraten hergestellt werden, um beim Reverse Engineering bewußt fehlerhafte Informationen zu liefern. Ebenso ist es möglich, die planarisierte Oberfläche des gemäß Fig. 4 prozessierten Bauelements mit einem weiteren Hilfssubstrat zu verbinden, um eine weitere Hilfssubstratschicht in das sich ergebende Bauelement einzubringen.For example, the auxiliary substrate 6 and / or the component substrate 1 can be processed and / or structured in various ways after the component substrate has possibly been thinned. In particular, virtual conductor tracks that have no connections to the component can be produced in these substrates in order to deliberately supply incorrect information during reverse engineering. It is also possible to connect the planarized surface of the component processed according to FIG. 4 to a further auxiliary substrate in order to introduce a further auxiliary substrate layer into the resulting component.

Auf diese Weise können beispielsweise bei einer Verdrahtung, die mehrere Verdrahtungsebenen umfaßt, diese jeweils durch ein zusätzlich hinzugefügtes Hilfssubstrat voneinander getrennt werden.In this way, for example, in the case of wiring that has several Wiring levels includes, each by an additional added Auxiliary substrate to be separated.

Das durch das erfindungsgemäße Verfahren hergestellte Halbleiter-Bauelement läßt sich besonders vorteilhaft in Chipkarten verwenden, da durch seinen speziellen Aufbau die Manipulationsmöglichkeiten von außen stark eingeschränkt sind. The semiconductor component produced by the method according to the invention can can be used particularly advantageously in chip cards because of its special The manipulation possibilities from the outside are very limited.  

Insbesondere wird es Fälschern erschwert, beispielsweise mit Metallstiften durch die einzelnen Bauelementeschichten durchzudringen, um dadurch die in dem Chip gespeicherte Information auszulesen und/oder zu fälschen.In particular, it is made more difficult for counterfeiters, for example with metal pens penetrate individual component layers, thereby the in the chip read out and / or falsify stored information.

Claims (21)

1. Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements mit den Schritten zum
  • - Aufbringen und Strukturieren von Schichten (3, 4, 5), die in dem Halbleiter-Bau­ element enthalten sind, auf einem ersten Substrat (1),
    gekennzeichnet durch die Schritte zum
  • - Verbinden der Oberfläche des ersten Substrats (1), auf der diese einzelnen Schichten aufgebracht sind, mit einem zweiten Substrat (6),
  • - Bereitstellen des oder eines von den mehreren leitenden Strukturelementen (12, 13) auf der freien Oberfläche des ersten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmäßiger elektrischer Kontakt zwischen dem leitenden Strukturelement (13) und dem Bauelement (3, 4, 5) bewirkt wird, und
  • - Fertigstellen des Halbleiter-Bauelements.
1. A method for producing a semiconductor component provided with one or more conductive structural elements, comprising the steps of
  • - Application and structuring of layers ( 3 , 4 , 5 ), which are contained in the semiconductor device, on a first substrate ( 1 ),
    characterized by the steps to
  • - connecting the surface of the first substrate ( 1 ), on which these individual layers are applied, to a second substrate ( 6 ),
  • - Providing the or one of the plurality of conductive structural elements ( 12 , 13 ) on the free surface of the first substrate, this step being carried out in such a way that functional electrical contact between the conductive structural element ( 13 ) and the component ( 3 , 4 , 5 ) is effected, and
  • - Completing the semiconductor device.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das erste Substrat (1) im Bereich sichtbarer Wellenlängen nicht transparent ist.2. The method according to claim 1, characterized in that the first substrate ( 1 ) is not transparent in the range of visible wavelengths. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das erste Substrat (1) ein Si-Substrat ist.3. The method according to claim 1 or 2, characterized in that the first substrate ( 1 ) is a Si substrate. 4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das erste Substrat (1) ein SOI-Substrat ist.4. The method according to claim 1 or 2, characterized in that the first substrate ( 1 ) is an SOI substrate. 5. Verfahren nach einem der Ansprüche 1 bis 4, gekennzeichnet durch den Schritt zum Dünnen des ersten Substrats (1) nach dem Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6). 5. The method according to any one of claims 1 to 4, characterized by the step of thinning the first substrate ( 1 ) after the step of connecting the surface of the first substrate ( 1 ) with the second substrate ( 6 ). 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Dünnen durch Ätzen, mechanisches oder chemomechanisches Schleifen oder eine Kombination dieser Verfahren erfolgt.6. The method according to claim 5, characterized in that the thinning by Etching, mechanical or chemomechanical grinding, or a combination this procedure is done. 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6) den Schritt zum Aufbringen einer haftvermittelnden Schicht (5) umfaßt.7. The method according to any one of claims 1 to 6, characterized in that the step of connecting the surface of the first substrate ( 1 ) with the second substrate ( 6 ) comprises the step of applying an adhesion-promoting layer ( 5 ). 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die haftvermittelnde Schicht (5) eine Polyimidschicht ist.8. The method according to claim 7, characterized in that the adhesion-promoting layer ( 5 ) is a polyimide layer. 9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6) dergestalt ausgeführt wird, daß in dem sich ergebenden Halbleiter-Bau­ element die erste Substratschicht (1) zwischen dem Halbleiter-Bauelement an sich und der oder den zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet ist.9. The method according to any one of claims 1 to 8, characterized in that the step for connecting the surface of the first substrate ( 1 ) with the second substrate ( 6 ) is carried out such that in the resulting semiconductor device element, the first substrate layer ( 1 ) is arranged between the semiconductor component per se and the one or more metallization levels provided for the electrical contacting of the semiconductor component. 10. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6) dergestalt ausgeführt wird, daß in dem sich ergebenden Halbleiter-Bau­ element die erste Substratschicht (1) zwischen einzelnen zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet ist.10. The method according to any one of claims 1 to 8, characterized in that the step of connecting the surface of the first substrate ( 1 ) with the second substrate ( 6 ) is carried out in such a way that in the resulting semiconductor device the first substrate layer ( 1 ) is arranged between individual metallization levels provided for electrical contacting of the semiconductor component. 11. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6) dergestalt ausgeführt wird, daß in dem sich ergebenden Halbleiter-Bau­ element die erste Substratschicht (1) zwischen den zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen und einer zur elektrischen Kontaktierung der Metallisierungsebenen vorgesehenen Verdrahtung angeordnet ist. 11. The method according to any one of claims 1 to 8, characterized in that the step for connecting the surface of the first substrate ( 1 ) with the second substrate ( 6 ) is carried out in such a way that in the resulting semiconductor device the first substrate layer ( 1 ) is arranged between the metallization levels provided for electrical contacting of the semiconductor component and a wiring provided for electrical contacting of the metallization levels. 12. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Fertigstellen des Halbleiter-Bauelements einen oder mehrere Schritte zum
  • - Verbinden der Oberfläche der bereits fertiggestellten Schichtenfolge mit einem n-ten Substrat (n<2), und
  • - Bereitstellen eines weiteren leitenden Strukturelements auf der freien Oberfläche des (n-1)-sten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmäßiger elektrischer Kontakt zwischen dem leitenden Strukturelement und dem Bauelement bewirkt wird, umfaßt.
12. The method according to any one of claims 1 to 8, characterized in that the step of completing the semiconductor component comprises one or more steps of
  • Connecting the surface of the already completed layer sequence with an nth substrate (n <2), and
  • - Providing a further conductive structural element on the free surface of the (n-1) -th substrate, this step being carried out in such a way that functional electrical contact is brought about between the conductive structural element and the component.
13. Verfahren nach einem der Ansprüche 1 bis 8 und 12, gekennzeichnet durch den Schritt zum Strukturieren des ersten oder (n-1)-ten Substrats vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberfläche des ersten oder (n-1)-ten Substrats.13. The method according to any one of claims 1 to 8 and 12, characterized by the step of patterning the first or (n-1) th substrate before the step for providing the or one of the plurality of conductive structural elements the free surface of the first or (n-1) th substrate. 14. Verfahren nach einem der Ansprüche 1 bis 8, 12 und 13, gekennzeichnet durch den Schritt zum (teilweisen) Aufbringen einer zusätzlichen leitenden Schicht auf der freien Oberfläche des ersten oder (n-1)-ten Substrats.14. The method according to any one of claims 1 to 8, 12 and 13, characterized through the step of (partially) applying an additional conductive layer on the free surface of the first or (n-1) th substrate. 15. Verfahren nach Anspruch 14, gekennzeichnet durch den Schritt zum Verbinden der mit der zusätzlichen leitenden Schicht versehenen Substratoberfläche mit einem weiteren Substrat.15. The method according to claim 14, characterized by the step of Connecting the substrate surface provided with the additional conductive layer with another substrate. 16. Verfahren, nach einem der Ansprüche 1 bis 8, 12 und 13, gekennzeichnet durch mehrere aufeinanderfolgende Schritte zum (teilweisen) Aufbringen einer zusätzlichen leitenden Schicht auf der freien Oberfläche des ersten oder (n-1)-ten Substrats und zum Verbinden der mit der zusätzlichen leitenden Schicht versehenen Substratoberfläche mit einem weiteren Substrat. 16. The method according to any one of claims 1 to 8, 12 and 13, characterized by several successive steps for the (partial) application of an additional one conductive layer on the free surface of the first or (n-1) th substrate and for connecting the provided with the additional conductive layer Substrate surface with another substrate.   17. Verfahren nach einem der Ansprüche 1 bis 16 zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements, das gegenüber Umwelteinflüssen geschützt ist.17. The method according to any one of claims 1 to 16 for producing a with a or a plurality of conductive structural elements provided semiconductor device, the is protected against environmental influences. 18. Verfahren nach Anspruch 17, gekennzeichnet durch den Schritt zum Aufbringen einer oder mehrerer zusätzlicher Schutzschichten vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberfläche des ersten Substrats.18. The method according to claim 17, characterized by the step of Apply one or more additional protective layers before the step to Providing the or one of the plurality of conductive structural elements on the free surface of the first substrate. 19. Mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bau­ element, dadurch gekennzeichnet, daß das Halbleiter-Bauelement durch das Verfahren nach einem der Ansprüche 1 bis 16 hergestellt ist.19. Semiconductor structure provided with one or more conductive structural elements element, characterized in that the semiconductor device by the Method according to one of claims 1 to 16 is produced. 20. Mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bau­ element, das gegenüber Umwelteinflüssen geschützt ist, dadurch gekennzeichnet, daß das Halbleiter-Bauelement durch das Verfahren nach Anspruch 17 oder 18 hergestellt ist.20. Semiconductor structure provided with one or more conductive structural elements element that is protected against environmental influences characterized in that the semiconductor device by the method Claim 17 or 18 is made. 21. Verwendung des Halbleiter-Bauelements nach Anspruch 19 oder 20 in einer Chip-Karte.21. Use of the semiconductor component according to claim 19 or 20 in one Chip card.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001016996A2 (en) * 1999-08-27 2001-03-08 Infineon Technologies Ag Circuit and method for producing the same
US7700957B2 (en) 2001-08-24 2010-04-20 Schott Ag Process for making contact with and housing integrated circuits

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5030796A (en) * 1989-08-11 1991-07-09 Rockwell International Corporation Reverse-engineering resistant encapsulant for microelectric device
US5258334A (en) * 1993-01-15 1993-11-02 The U.S. Government As Represented By The Director, National Security Agency Process of preventing visual access to a semiconductor device by applying an opaque ceramic coating to integrated circuit devices
US5399441A (en) * 1994-04-12 1995-03-21 Dow Corning Corporation Method of applying opaque coatings
DE4433845A1 (en) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Method of manufacturing a three-dimensional integrated circuit
DE4433833A1 (en) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Method for producing a three-dimensional integrated circuit while achieving high system yields
EP0771073A2 (en) * 1995-10-24 1997-05-02 AT&T Corp. A method and apparatus for controlling ground bounce

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489554A (en) * 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
EP0771023A3 (en) * 1995-10-27 1999-03-24 Honeywell Inc. Method of applying a protective coating on a semiconductor integrated circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5030796A (en) * 1989-08-11 1991-07-09 Rockwell International Corporation Reverse-engineering resistant encapsulant for microelectric device
US5258334A (en) * 1993-01-15 1993-11-02 The U.S. Government As Represented By The Director, National Security Agency Process of preventing visual access to a semiconductor device by applying an opaque ceramic coating to integrated circuit devices
US5399441A (en) * 1994-04-12 1995-03-21 Dow Corning Corporation Method of applying opaque coatings
DE4433845A1 (en) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Method of manufacturing a three-dimensional integrated circuit
DE4433833A1 (en) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Method for producing a three-dimensional integrated circuit while achieving high system yields
EP0771073A2 (en) * 1995-10-24 1997-05-02 AT&T Corp. A method and apparatus for controlling ground bounce

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KANG, W.G. et al., in: IEEE Electron Device Letters, Vol. 16, No. 1, January 1995, S. 2-4 *
SCHUMIKI, G., SEEGEBRECHT, "Prozeßtechnologie", Springer-Verlag Berlin, ISBN 3-540-17670-5 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001016996A2 (en) * 1999-08-27 2001-03-08 Infineon Technologies Ag Circuit and method for producing the same
WO2001016996A3 (en) * 1999-08-27 2001-12-13 Infineon Technologies Ag Circuit and method for producing the same
US7700957B2 (en) 2001-08-24 2010-04-20 Schott Ag Process for making contact with and housing integrated circuits
US7821106B2 (en) 2001-08-24 2010-10-26 Schott Ag Process for making contact with and housing integrated circuits
US7880179B2 (en) 2001-08-24 2011-02-01 Wafer-Level Packaging Portfolio Llc Process for making contact with and housing integrated circuits
EP2287916A2 (en) 2001-08-24 2011-02-23 Schott AG Method of contacting and housing integrated circuits
US8349707B2 (en) 2001-08-24 2013-01-08 Wafer-Level Packaging Portfolio Llc Process for making contact with and housing integrated circuits

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