DE19681716B4

DE19681716B4 - Computersystem und Verfahren für ein Stromversorgungsmanagement

Info

Publication number: DE19681716B4
Application number: DE19681716T
Authority: DE
Inventors: James P. Saratoga Kardach; Chih-Hung Santa Clara Chung; Jason Mountain View Ziller
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1995-12-29
Filing date: 1996-12-27
Publication date: 2004-02-26
Anticipated expiration: 2016-12-28
Also published as: KR19990076908A; US5692202A; GB2322212B; KR100329344B1; DE19681716T1; WO1997024653A1; US5884088A; CN1147773C; CN1214130A; AU1355997A; GB9812477D0; HK1015902A1; GB2322212A; TW394871B

Abstract

Computersystem (200) aufweisend:
einen Bus (202);
einen Prozessor (204) mit einer mit dem Bus gekoppelten Bussteuereinrichtung (208), wobei der Prozessor ein den Beginn eines Buszyklus anzeigendes Signal (ADS) ausgibt;
eine mit der Bussteuereinrichtung (208) gekoppelte Busaktivitätsüberwachungsschaltung (212) zum Erzeugen eines Busaktivitätssignals (QUIETBUS), das eine Aktivität in der Bussteuereinrichtung (208) anzeigt und wenigstens einen Taktzyklus vor dem den Beginn eines Buszyklus anzeigenden Signal (ADS) angelegt wird;
eine mit der Bussteuereinrichtung (208) über den Bus (202) gekoppelte Zielsteuereinrichtung (216) zum Steuern des Informationsaustausches zwischen dem Prozessor (204) und einer mit der Zielsteuereinrichtung gekoppelten Zielschaltung (218), wobei die Zielsteuereinrichtung (216) einen Eingang zum Empfangen eines Steuersequenziersignals (215) aufweist; und
eine Stromversorgungsmanagementschaltung (220) zum Steuern des Stromverbrauchs der Zielsteuereinrichtung (216),wobei die Stromversorgungsmanagementschaltung (220) einen Eingang zum Empfangen des Busaktivitätssignals (QUIETBUS) und einen Ausgang zum Erzeugen des Steuersequenziersignals (215) in Abhängigkeit von dem. Busaktivitätssignal aufweist.

Description

Die vorliegende Erfindung bezieht sich auf ein Computersystem mit einer Stromversorgungsmanagementschaltung, die den Stromverbrauch einer Zielsteuereinrichtung mittels eines Steuersequenziersignals steuert, und ein Verfahren zum Verringern des Stromverbrauchs in einem derartigen Computersystem.
Mit dem Aufkommen der mobilen Computer und mobilen Computersysteme wurde es zunehmend wichtiger, die von diesen Einrichtungen oder Systemen konsumierte Leistung zu minimieren. Ein Hauptstromverbraucher in mobilen Computersystemen ist die zentrale Verarbeitungseinheit (CPU). Mikroprozessoren verbrauchen eine beträchtliche Energiemenge jedesmal dann, wenn ein Taktimpuls auftritt. Vorhandene Stromversorgungsmanagementsysteme richteten ihre Aufmerksamkeit auf eine Verringerung des von der CPU verbrauchten Stromes. Wie es gut bekannt ist, ist der von der CPU konsumierte Betrag der Leistung proportional zur Frequenz des Taktes, der die Operation der CPU sequenziert (taktet). Da CPUs einen großen Prozentsatz der Zeit in Leerschleifen verbringen, in denen sie auf den Abschluß von Eingabe/Ausgabe-Operationen oder auf Operatoreingaben oder ähnliches warten, konzentrierten sich die meisten Stromversorgungsmanagementsysteme auf eine Verringerung der CPU-Taktgeschwindigkeit während der Perioden der CPU-Inaktivität und während jener Perioden, in denen die von der CPU ausgeführten Operationen keine hohen Taktfrequenzen erfordern.
Neben der CPU wird jedoch ein signifikanter Anteil der Leistung durch andere Teile des Computers verbraucht. Beispielsweise sind der Chipsatz oder die Host-PCI-Brücke signifikante Stromverbraucher. Einige Teile des Chipsatzes, welcher eine wesentliche Menge der Leistung verbraucht, muß jedoch während bestimmter Zeitperioden nicht betriebsbereit sein. Beispielsweise kann es sein, daß eine Steuereinrichtung für einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM-Controller), welche eine Schaltung in dem Chipsatz ist, die für die Steuerung des Austausches von Informationen zwischen einem DRAM und einer Wirts-CPU (Host-CPU) oder zwischen dem DRAM und anderen externen Schaltungen, wie beispielsweise einem PCI-Bus, verantwortlich ist, nicht bei der vollen Geschwindigkeit oder überhaupt nicht betrieben zu werden braucht, wenn die CPU oder der PCI-Bus keine Informationen mit dem DRAM austauschen. Die PCI-Bus-Architektur ist im Detail in der "PCI Local Bus Specification, Revision 2.1" der "PCI Special Interest Group" aus Portland, Oregon, beschrieben.
1 zeigt ein Computersystem, das eine Wirts-CPU 2 enthält, die eine Bus-Steuereinrichtung 4 aufweist, welche für den Austausch von Informationen zwischen der Wirts-CPU 2 und anderen mit einem lokalen Bus 6 verbundenen Einrichtungen verantwortlich ist. Ein Chipsatz 10 ist mit der Wirts-CPU 2 und dem lokalen Bus 6 gekoppelt. Der Chipsatz 10 umfaßt eine Speichersteuereinrichtung 8, welche den Austausch von Informationen zwischen der CPU 2 und einem Speicher 12 steuert. Der Speicher 12 kann beispielsweise ein DRAM-Speicher sein, während die Speichersteuereinrichtung 8 ein DRAM-Controller sein kann.
Sofern die CPU über die Bussteuereinrichtung 4 keine Informationen mit dem Chipsatz 10 austauscht, findet keine Aktivität zwischen der Bussteuereinrichtung 4 und der Speichersteuereinrichtung 8 des Chipsatzes 10 statt. In diesem Fall und unter der Annahme, daß andere Einrichtungen, welche mit der Speichersteuereinrichtung 8 gekoppelt sein könnten, wie beispielsweise eine PCI-Bussteuereinrichtung (nicht gezeigt), nicht auf die Speichersteuereinrichtung 8 zugreifen, ist es wünschenswert, die von der leerlaufenden Speichersteuereinrichtung 8 verbrauchte Leistung zu reduzieren. Ein Weg zum Reduzieren der von der Speichersteuereinrichtung 8 verbrauchten Leistung bestünde darin, den Takt abzuschalten, welcher periodische Impulse an die Speichersteuereinrichtung 8 liefert. Da die von einer von einem Takt mit der Frequenz F angetriebenen Einrichtung verbrauchte Leistung proportional zu F gemäß der Formel P=CV2F ist, wobei V die an die Speichersteuereinrichtung angelegte Spannung und C die Kapazität der Speichersteuereinrichtung ist, würde somit die verbrauchte Leistung beträchtlich reduziert werden, wenn sich die Taktfrequenz 0 Hz nähert.

Die gegenwärtige Praxis verwendet Taktaustasttechniken zum Abschalten des Taktes für eine Einrichtung. US-Patent 5,396,635 beschreibt ein Computersystem, bei dem eine Stromversorgungsmanagementschaltung unter anderem dazu verwendet wird, den Takt zu peripheren Steuereinrichtungen abzuschalten, wenn diese längere Zeit nicht adressiert wurden. Solche Techniken jedoch bieten keinen intelligenten Weg, den Takt für eine Einrichtung, wie beispielsweise eine Speichersteuereinrichtung gemäß 1, abzuschalten, weil sie nicht den Umstand berücksichtigen, daß die Speichersteuereinrichtung, nachdem sie abgeschaltet worden ist, sofort nach dem Auftreten eines bestimmten Ereignisses den Betrieb neu starten müßte. wenn beispielsweise die Bussteuereinrichtung 4 gemäß 1 die Aktivität infolge des Empfangs eines Busanforderungssignals von einem CPU-Kern (nicht in 1 gezeigt) wieder aufnimmt, so sollte die Speichersteuereinrichtung die Aktivität rechtzeitig wieder aufnehmen, um einen neuen DRAM-Zugriff zu bedienen. In diesem Fall bietet die herkömmliche Taktaustasttechnik keinen geeigneten Mechanismus, um die Speichersteuereinrichtung zum richtigen Zeitpunkt wieder mit Strom zu versorgen, ohne Buszyklen zu verschwenden.

Aufgabe der Erfindung ist es daher, eine intelligente Möglichkeit der Verringerung des Stromverbrauchs einer Zielsteuereinrichtung (beispielsweise einer Speichersteuerein richtung) zu schaffen, bei der die Zeitverzögerung beim Wiedereinschalten reduziert wird.

Diese Aufgabe wird erfindungsgemäß durch ein Computersystem mit den Merkmalen des Anspruchs 1 bzw. ein Verfahren mit den Merkmalen des Anspruchs 14 gelöst.

Ein Computersystem gemäß der vorliegenden Erfindung umfaßt typischerweise einen Bus, einen Prozessor mit einer Bussteuereinrichtung, einen Busaktivitätsüberwacher, eine Zielsteuereinrichtung und eine Stromversorgungsmanagementschaltung. Die Bussteuereinrichtung, welche mit dem Bus gekoppelt ist, ist außerdem mit einer Busaktivitätsüberwachungsschaltung gekoppelt, um ein Busaktivitätssignal zu erzeugen, das eine Aktivität in der Bussteuereinrichtung anzeigt. Das Computersystem umfaßt ferner eine mit der Bussteuereinrichtung gekoppelte Zielsteuereinrichtung zum Steuern des Austausches von Informationen zwischen dem Prozessor und einer Zielschaltung. Die Zielsteuereinrichtung weist einen Eingang zum Empfangen eines Sequenziersignals (Taktsignals) auf. Das Computersystem enthält zusätzlich eine Stromversorgungsmanagementschaltung zum Steuern eines Stromverbrauchs der Zielsteuereinrichtung. Die Stromversorgungsmanagementschaltung empfängt das Busaktivitätssignal und erzeugt in Abhängigkeit von diesem Signal das Sequenziersignal an den Eingang der Zielsteuereinrichtung.

Die Erfindung schafft eine Möglichkeit, bei der Stromversorgungsüberwachungseinrichtungen, welche eine Energie verbrauchende Einrichtung steuern, rechtzeitig ein Ereignis identifizieren können, welches es erfordert, daß die Einrichtung, deren Leistung gesteuert wird, rechtzeitig in einen Modus des vollen Betriebs umgeschaltet wird. Es werden eine Einrichtung und ein Verfahren zur Verfügung gestellt, gemäß welchem die von einer Speichersteuereinrichtung oder einer anderen mit dem Wirts-Bus gekoppelten Einrichtung verbrauchte Leistung in solchen Fällen geregelt wird, in denen die Bussteuereinrichtung der CPU und die PCI-Bus-Steuereinrichtung untätig sind. Der Betrieb der Speichersteuerein richtung wird koordiniert mit dem Beginn der Aktivität der Bussteuereinrichtung derart wiederherstellt, daß keine Buszyklen verschwendet werden, wenn die Bussteuereinrichtung aktiv wird.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden vollständiger aus der folgenden detaillierten Beschreibung, den anhängigen Ansprüchen und den begleitenden Zeichnungen deutlich, in welchen:
1 ein Blockschaltbild eines bekannten Computersystems ist;
2 ein Blockschaltbild des Computersystems gemäß der vorliegenden Erfindung ist;
3 einen Abschnitt eines Prozessors des Computersystems gemäß der vorliegenden Erfindung zeigt;
4 eine Blockdarstellung des Computersystems gemäß der vorliegenden Erfindung mit einem Busaktivitätsüberwacher zeigt;
5 ein Blockschaltbild des Computersystems mit der Stromversorgungsmanagementschaltung zeigt; und
6 ein Zeitdiagramm ist, daß die durch die vorliegende Erfindung verliehenen Vorteile veranschaulicht.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Es wird auf 2 Bezug genommen; ein erfindungsgemäßes Computersystem 200 enthält einen lokalen Bus 202 und einen mit dem lokalen Bus 202 gekoppelten Mikroprozessor 204. Der Mikroprozessor 204 enthält: einen CPU-Kern 206 zum Verarbeiten von Instruktionen und Daten; eine Wirts-Bussteuereinrichtung 208 zum Steuern der Kommunikation über den lokalen Bus 202; eine Wirts-Busanforderungswarteschlange 210 zum Speichern von durch die Wirts-Bussteuereinrichtung zugreifbaren Adressen und einen mit der Wirts-Busanforderungswarteschlange gekoppelten Wirts-Busaktivitätsüberwacher 212. Die Wirts-Busaktivitätsüberwachungsschaltung 212 überwacht die Aktivität bzw. das Fehlen der Aktivität in der Wirts-Bussteuereinrichtung 208.
Das Computersystem 200 enthält ferner eine Wirt-PCI-Brücke 214, die eine Speichersteuereinrichtung (MC – Memory Controller) 216 zum Steuern des Zugriffes auf den Hauptspeicher 218, welcher beispielsweise ein DRAM-Speicher sein kann, aufweist. Das erfindungsgemäße Computersystem enthält ferner eine Stromversorgungsmanagementschaltung 220 zum Steuern des Stromverbrauchs der Speichersteuereinrichtung 216. Darüber hinaus enthält das Computersystem einen PCI-Bus 222. Für den PCI-Bus betreffende Informationen sei auf die PCI-Specifikation, Revision 2.1, der PCI Special Interest Group in Portland, Oregon, verwiesen. Das erfindungsgemäße Computersystem ist jedoch nicht auf einen PCI-Bus beschränkt. Der Bus 222 kann irgendein anderer Bus sein, der eine Kommunikation mit der Wirt-PCI-Brücke 214 über die Leitung 224 ermöglicht.
Die Stromversorgungsmanagementschaltung 220, welche mit der Speichersteuereinrichtung 214 über die Leitung 215 gekoppelt ist, weist einen Eingangsanschluß auf, welcher ein QUIETBUS-Signal von dem Wirts-Busaktivitätsüberwacher 212 empfängt, und erzeugt in Abhängigkeit von diesem Signal ein Steuersequenziersignal an die Speichersteuereinrichtung 216 über die Leitung 215. Ein solches Signal kann beispielsweise ein Taktfreigabesignal sein, welches die den Betrieb der Speichersteuereinrichtung 216 taktenden Taktimpulse steuert. Die Steuerung der Sequenzieroperation kann durch ein Austasten des Taktsignals mittels des von der Stromversorgungsmanagementschaltung gegebenen Steuersequenziersignals implementiert werden, wie weiter unten in diesem Abschnitt beschrieben wird. Auf diese Weise kann dann, wenn das Steuersequenziersignal aus der Stromversorgungsmanagementschaltung 220 auf eine logische "Null" gesetzt ist, die Taktsignalfrequenz in der Speichersteuereinrichtung unterdrückt werden. Entsprechend kann die Stromversorgung der Speichersteuereinrichtung in Abhängigkeit von einem das Fehlen einer Aktivität in der Wirts-Bussteuereinrichtung 208 anzeigenden Signal ausgeschaltet werden.
Bei einem gegenwärtig bevorzugten Ausführungsbeispiel koordiniert die Speichersteuereinrichtung die Datenübertragungen zwischen dem Wirtsprozessor 204 und dem DRAM-Speicher 218, ebenso wie die Übertragungen zwischen dem PCI-Bus 222 und dem Speicher 218. Die vorliegende Erfindung unterstützt unterschiedliche Arten von Busübertragungen. Bei dem gegenwärtig bevorzugten Ausführungsbeispiel können die Busübertragungen Einzelzyklus- oder Mehrzyklus-, Burst- oder Nicht-Burst-, cache-speicherbare- oder nicht-cache-speicherbarer – Übertragungen sein und aus 8-, 16-, 32- oder 64-Bit-Transaktionen bestehen. Die Art der Busübertragungen im Mikroprozessor 204 kann durch die Wirts-Bussteuereinrichtung, die Speichersteuereinrichtung und den PCI-Bus koordiniert werden.
Der CPU-Kern 206 initiiert den Informationsaustausch mit anderen an den lokalen Bus 202 gekoppelten Einrichtungen typischerweise mit Hilfe von Buszyklen. Ein Buszyklus ist als eine Anzahl von Taktzyklen definiert, die für das Auftreten sowohl der Adreß- als auch der zugehörigen Datentransaktionen erforderlich sind. Wenn beispielsweise der CPU-Kern 206 eine Leseanforderung ausgibt, wird zunächst die Adresse der Operation über den Wirts-Bus 202 zu einer Zieleinrichtung und einer Zielschaltung, wie beispielsweise dem Speicher 218, übermittelt. Der Speicher 218 antwortet dann, indem er Daten über den Wirts-Bus 202 dem CPU-Kern 206 zur Verfügung stellt. Der Austausch von Informationen zwischen dem Wirt und anderen mit dem Wirts-Bus 202 gekoppelten Einrichtungen wird von der Wirts-Bussteuereinrichtung 208 koordiniert.
Ein Teil des Prozessors 204, der die Wirts-Bussteuereinrichtung 208 und die Wirts-Busanforderungswarteschlange 210 enthält, ist in 3 gezeigt. Die Bussteuereinrichtung 208 enthält eine Bussteuereinrichtungszustandsmaschine (nicht gezeigt), welche typischerweise ein internes Buszyklus-Anforderungssignal (IBUSREQ) von dem CPU-Kern 206 und ein externes Buszyklus-Anforderungssignal (EADS) von der Wirt/PCI-Brücke 214 empfängt. In ähnlicher Weise kann eine externe Zyklusanforderung für Cache-Snoop-Operationen von einer (nicht gezeigten) Cache-Steuereinrichtung an die Wirts-Bussteuereinrichtung 208 übermittelt werden: Die Wirts-Busanforderungswarteschlange 210 empfängt typischerweise ein Signal IBUSREQ, das anzeigt, daß die CPU den Wirts-Bus 202 verwenden möchte, indem sie eine Lese- oder eine Schreiboperation in Verbindung mit diesem Bus ausführt. Die Wirts-Busanforderungswarteschlange 210 übermittelt die interne Anforderung aus dem CPU-Kern an die Wirts-Bussteuereinrichtung 208 über die Leitung 209. Die Wirts-Bussteuereinrichtung 208 gibt dann Buszyklen auf den Wirts-Bus 202 über eine (in dieser Figur nicht gezeigte) Busschnittstelle aus.
Typischerweise fragt die Wirts-Bussteuereinrichtung das EADS-Signal während der Grenze zwischen Bus-Zyklen ab. Wenn die Wirts-CPU nicht den Wirts-Bus 202 benutzt, so überwacht sie das EADS-Signal, derart, daß dann, wenn dieses Signal von einer externen Einrichtung ausgegeben wird, die CPU den Wirts-Bus freigibt und ein Signal anlegt, das der jeweiligen externen Einrichtung die Bewilligung des Wirts-Busses bestätigt. Eine externe Einrichtung, wie beispielsweise ein Zuweisungsentscheider, gibt wiederum ein Buszuteilungssignal an eine (nicht gezeigte) Slave-Einrichtung aus. Dann greift die Slave-Einrichtung auf den Wirts-Bus 202 zu. Die Wirts-CPU erlangt nachfolgend einen Zugriff auf den Wirts-Bus, wenn die Slave-Einrichtung den Wirts-Bus freigibt oder wenn der CPU-Kern 206 das interne Busanforderungssignal (IBUSREQ) ausgibt, um auf diesen Bus zuzugreifen, und die externe Einrichtung bzw. der Zuweisungsentscheider den Bus an sie zurückgibt. Bei dem gegenwärtig bevorzugten Ausführungsbeispiel ist der Buszyklus zumindest zwei Takte lang und beginnt mit dem ADS-Signal 213, das im ersten Takt aktiv ist, und RDY, das in dem letzten Takt aktiv ist. Das RDY-Signal zeigt an, daß eine Zielschaltung, wie beispielsweise der Speicher 218, zum Empfangen oder Liefern von Daten bereit ist.
4 zeigt ein Blockschaltbild mit dem erfindungsgemäßen Busaktivitätsüberwacher. Der erfindungsgemäße Wirts-Busaktivitätsüberwacher 412 ist über die Wirts-Busanforderungswarteschlange 410 mit der Wirts-Bussteuereinrichtung 408 gekoppelt. Der Wirts-Busaktivitätsüberwacher 412 kann ein Niveau der Aktivität oder ein Fehlen dieser Aktivität in der Wirts-Bussteuereinrichtung 408 erfassen, indem er ein BUSIDLE-Signal aus der Wirts-Busanforderungswarteschlange überwacht. BUSIDLE (Bus untätig) ist ein Signal, welches eine Aktivität anzeigt, wenn es auf hohem Pegel, d. h. auf den logischen Pegel "1" gesetzt ist. Zusätzlich empfängt der Wirts-Busaktivitätsüberwacher das IBUSREQ-Signal aus dem (nicht gezeigten) CPU-Kern. IBUSREQ zeigt an, ob eine interne Busanforderung von dem CPU-Kern ausgegeben worden ist. Wenn sowohl BUSIDLE als auch IBUSREQ auf logisch "0" gesetzt sind, so gibt der Wirts-Busaktivitätsüberwacher 412 ein niedriges Signal an seinem Ausgang aus. Jedoch kann die Taktversorgung an die Speichersteuereinrichtung zurückgegeben werden, wenn ein internes Busanforderungssignal IBUSREQ empfangen worden ist, d. h. IBUSREQ hoch ist. Darüber hinaus kann das erfindungsgemäße Computersystem auf andere Einrichtungen erweitert werden, welche den Wirts-Bus verwenden, wie beispielsweise mit einem PCI-Bus gekoppelte Einrichtungen. In diesem Fall kann die Stromversorgungsmanagementschaltung Eingangssignale von sowohl der Wirts-Bussteuereinrichtung, als auch einer PCI-Bus-Steuereinrichtung (nicht gezeigt) empfangen, die für eine Datenübertragung zwischen einer externen, mit dem PCI-Bus gekoppelten Einrichtung und dem DRAM verantwortlich ist. Weitere Details über die Anordnung werden weiter unten in diesem Abschnitt zur Verfügung gestellt.
Die Wirts-Busanforderungswarteschlange 410 speichert typischerweise Daten oder Adressen, die auf eine Übertragung an den Wirts-Bus über die Bussteuereinrichtung 408 warten. Die Wirts-Bussteuereinrichtung 408 treibt typischerweise den Wirts-Bus 202 mit Adressen oder Daten, die in die Wirts-Busanforderungswarteschlange 410 eingereiht worden sind. Die Wirts-Bussteuereinrichtung 408 gibt außerdem auf den Wirts-Bus ein Adreß-Strobe-Signal (ADS) aus, das anzeigt, daß die Adresse auf dem Wirts-Bus gültig ist. Wie man in dieser Figur sehen kann, enthält die Wirts-Busanforderungswarteschlange 410 eine Verzögerungseinrichtung, wie beispielsweise ein Flip-Flop 430. Dieses Flip-Flop empfängt an einem seiner Eingänge 431 das IBUSREQ-Signal und gibt dieses Signal mit einer Verzögerung von einem Takt an die Wirts-Bussteuereinrichtung 408 aus. Dieses Signal wird dann an das Flip-Flop 424 einer Busschnittstelle 434 weitergeleitet, welches dieses Signal mit dem Takt synchronisiert und in Abhängigkeit davon das Signal ADS ausgibt. Das Flip-Flop 430 ist Teil einer "Wiederaufnahme-der-Aktivität"-Schaltung, welche weiter unten in diesem Abschnitt erläutert wird.
Ein ODER-Gatter 412, welches eine nicht-einschränkende Implementierung des Bus-Aktivitätsüberwachers darstellt, empfängt am Eingangstor 419 das Signal BUSIDLE, das den untätigen Zustand der Wirts-Bussteuereinrichtung 408 anzeigt. Das Signal BUSIDLE zeigt typischerweise an, daß die Wirts- Busanforderungswarteschlange 410 leer ist und somit sich die Wirts-Bussteuereinrichtung in einem Leerzustand befindet, da keine Adressen in der Wirts-Busanforderungswarteschlange auf eine Verarbeitung durch die Wirts-Bussteuereinrichtung 408 warten. Das Ausgangssignal des Gatters 412 wird dann einem Flip-Flop 426 der Wirts-Busschnittstelle 434 eingegeben. Das Flip-Flop 426, welches das von dem Busaktivitätsüberwacher 412 ausgegebene Signal synchronisiert, gibt als Antwort ein Signal QUIETBUS aus. Das Signal QUIETBUS zeigt eine Aktivität oder ein Fehlen der Aktivität in der Bussteuereinrichtung und die Anhängigkeit oder das Fehlen der Anhängigkeit einer internen Busanforderung aus dem CPU-Kern an. Demzufolge zeigt, sofern das Signal QUIETBUS "0" ist, der Wirts-Busaktivitätsüberwacher der (nicht gezeigten) Stromversorgungsmanagementschaltung an, daß die Wirts-Bussteuereinrich- tung 408 untätig ist und daß außerdem keine internen Anforderungen in der Warteschlange 410 anhängig sind. Wenn andererseits die interne Busanforderung IBUSREQ auf einen logischen Pegel 1 gesetzt ist, so wird das Signal QUIETBUS auf logisch "1" geschoben, um der Speichersteuereinrichtung rechtzeitig anzuzeigen, daß eine interne Anforderung für den Wirts-Bus in der Warteschlange 410 anhängig ist und daß somit die Speichersteuereinrichtung ihren normalen Betrieb wieder aufnehmen sollte.
Die Wiederaufnahme der Aktivität in der Speichersteuereinrichtung 416 (5) jedoch muß mit der Wiederaufnahme der Aktivität in der Wirts-Bussteuereinrichtung 408 koordiniert werden. So sollte die Speichersteuereinrichtung ihren normalen Betrieb wieder aufnehmen, bevor eine neue Adresse von der Wirts-Bussteuereinrichtung 408 ausgegeben wird. Folglich sichert bei dem erfindungsgemäßen Computersystem die Wiederaufnahme-der-Aktivität-Schaltung 430, daß das ADS-Signal einen Taktzyklus nach dem Anlegen des Signals QUIETBUS angelegt wird. Die Wiederaufnahme-der-Aktivität-Schaltung 430, welche in einer nicht einschränkenden Weise durch das Flip-Flop 430 implementiert ist, ist in den Pfad des internen Bus-Anforderungssignals eingebunden, wodurch sie das Signal ADS im Bezug auf das Signal QUIETBUS um einen Taktzyklus verzögert. Dementsprechend ist das erfindungsgemäße Computersystem so konfiguriert, daß es die Situation vermeidet, bei der das ADS-Signal angelegt wird, bevor die Speichersteuereinrichtung betriebsbereit wird. Somit werden keine Buszyklen verschwendet, wenn der CPU-Kern der Wirts-CPU einen Zugriff auf den DRAM-Speicher nach einer Periode der Inaktivität der Bussteuereinrichtung 408 initiiert.
5 zeigt ferner ein Blockschaltbild des Computersystems der vorliegenden Erfindung mit der Stromversorgungsmanagementschaltung. Das von dem Wirtsprozessor erzeugte Signal QUIETBUS wird dem Flip-Flop 438 eingegeben. Das Flip-Flop 438 und das Flip-Flop 439 können Teil eines einzigen Flip-Flop sein, welches das Signal QUIETBUS an der ansteigenden Flanke des Taktes (Flip-Flop 438) zwischenspeichert. Das Flip-Flop 439 speichert darüber hinaus eine Kombination des Signals QUIETBUS und drei weiterer Signale, die an dem Eingangsgatter dieses Flip-Flop eingegeben werden, bei der fallenden Flanke des Taktsignals zwischen, um zu sichern, daß kein Störimplus (glitch) auftritt, wenn die Signale latch-gespeichert werden.
Das ODER-Gatter 432 hat einen ersten Eingang zum Empfangen eines DRAM-Auffrischsignals von einer DRAM-Auffrischlogikschaltung 440. Die DRAM-Auffrischlogikschaltung 440 erzeugt ein Auffrischsignal periodisch alle 15,6 Mikrosekunden bis 256 Mikrosekunden. Dementsprechend berücksichtigt die Stromversorgungsmanagementanordnung der vorliegenden Erfindung solche Fälle, in denen der DRAM aufgefrischt werden muß, so daß in diesen Fällen die Speichersteuereinrichtung nicht ausgeschaltet wird. Das ODER-Gatter 432 hat ferner einen zweiten Eingang zum Einkoppeln eines Signals aus der Wirts-Brücken-Warteschlange 433. Wie man sehen kann, ist die Wirts-Brücken-Warteschlange 433 eine Warteschlange, die ähnlich der Wirts-Busanforderungswarteschlange 410 ist. Die Wirts-Brücken-Warteschlange 433 ist in der Wirts-Brücke angeordnet und mit einer Brücken-Wirts-Bussteuereinrichtüng 436 und einer Brücken-PCI-Bussteuereinrichtung 437 gekoppelt. Die Wirts-Brücken-Warteschlange 433 empfängt Adressen und Steuersignale aus den Blöcken 436 und 437, die anzeigen, ob ein Zugriff auf den Speicher durch die Wirts-CPU oder durch den PCI-Bus angefordert worden ist. Wenn die Wirts-Brücken-Warteschlange 433 nicht leer ist, beispielsweise deshalb, weil eine Anforderung aus dem PCI-Bus anhängig ist, so wird ein QUEUE NOT EMPTY-Signal auf dem zweiten Eingang des Gatters 432 aufgeprägt, so daß die Speichersteuereinrichtung 416 nicht abgeschaltet wird. In einigen Wirts-Brücken-Steuereinrichtungen können aus Leistungsgründen "Schreibpostierer" (write posters) implementiert sein. Sämtliche Schreiboperationen können zunächst in der Warteschlange postiert (gespeichert) und dann in den Speicher geschrieben werden. In diesem Falle muß man warten, bis die Warteschlange leer ist, bevor die Speichersteuereinrichtung 416 abgeschaltet wird.
Ein dritter Eingang zum ODER-Gatter 432 empfängt das oben beschriebene Signal QUIETBUS. Ein vierter Eingang in das ODER-Gatter 432 des Busaktivitätsüberwachers ist mit eine PCI-Taktsteuerlogik 441 gekoppelt. Die PCI-Takt-Steuerlogik 441 empfängt ein Signal CLKRUN, wenn der PCI-Takt normal funktioniert. Während der Perioden, in denen der PCI-Takt angehalten (oder verlangsamt) worden ist, überwacht die Taktsteuerlogik CLKRUN, um Anforderungen von Master- und Zieleinrichtungen zum Ändern des Zustands des PCI-Taktsignals zu erkennen. Die PCI-Taktsteuerlogik 441 empfängt typischerweise Anforderungen von mit dem PCI-Bus gekoppelten externen Einrichtungen zum Starten oder Beschleunigen des Taktes, d. h. CLKRUN wird auf "1" gesetzt. Wenn CLKRUN angelegt ist, erzeugt die PCI-Taktsteuerlogik 441 somit ein PCIRUN-Signal, das auf "1" gesetzt ist, so daß die Speichersteuereinrichtung neugestartet wird, sobald eine mit dem PCI-Bus gekoppelte externe Einrichtung das Starten oder Beschleunigen des Taktes anfordert, in ähnlicher Weise, in welcher das Anlegen des internen Buszyklusanforderungssignals (IBUSREQ) die Speichersteuereinrichtung veranlaßt, den Betrieb wiederaufzunehmen.
Die Stromversorgungsmanagementschaltung ist bei diesem speziellen Ausführungsbeispiel ein UND-Gatter 450. Das UND-Gatter 450 empfängt an einem seiner Eingänge ein Signal vom Ausgang des Flip-Flop 439. Das Flip-Flop 439 wiederum empfängt an seinem Eingang das durch das ODER-Gatter 432 erzeugte Signal, welches anzeigt, ob es eine Aktivität an dem Wirts-Bus gibt oder nicht. Wie man sehen kann, empfängt das Gatter 450 als Eingangsaustastsignal 446 ein CLKIN-Signal, welches typischerweise den Betrieb der Speichersteuereinrichtung 416 taktet. CLKIN ist ein Taktsignal, welches bei Fehlen der erfindungsgemäßen Stromversorgungsmanagementanordnung im allgemeinen direkt mit der Speichersteuereinrichtung 416 gekoppelt würde. Wenn das am Eingang 444 empfangene Signal eine Aktivität an dem Wirts-Bus anzeigt, so wird CLKIN zum Ausgang der Stromversorgungsmanagementschaltung 450 als CLKOUT durchgeleitet. Wenn jedoch sämtliche am Eingang des Gatters 432 empfangenen Signale auf niedrigem Pegel sind, d. h. wenn das Signal QUIETBUS niedrig ist, das Signal PCIRUN niedrig ist, daß DRAM-Auffrischsignal niedrig ist und die Bus-Brücken-Warteschlange leer ist, so wird das Ausgangssignal der Stromversorgungsmanagementschaltung 450" 0" und somit das Takten der Speichersteuereinrichtung verhindert.
Die erfindungsgemäße Stromversorgungsmanagementanordnung arbeitet somit in der folgenden weise. Wenn eine Busaktivität auf dem Wirts-Bus erfaßt wird oder die Bus-Brücken-Warteschlange nicht leer ist oder der PCI-Bus nicht untätig ist oder die DRAM-Auffrischlogik den DRAM auffrischt, so erzeugt die Stromversorgungsmanagementschaltung 450 ein Signal CLKOUT an ihrem Ausgang, welcher im wesentlichen einfach das Eingangssignal CLKIN repliziert. Jedoch in den Fällen, in denen sämtliche der vier Eingangssignale des Gatters 432 auf niedrigem Pegel sind, erzeugt die Stromversorgungsmanagementschaltung 450 ein Signal CLKOUT, das eine Frequenz von dem wesentlichen gleich 0 hat. Dementsprechend wird die in der Speichersteuereinrichtung 416 verbrauchte Leistung gemäß der Gleichung P=CxV2xF wesentlich reduziert, wobei P die von der Speichersteuereinrichtung verbrauchte Leistung, C die am Eingang der Speichersteuereinrichtung erscheinende Kapazität, V die die Speichersteuereinrichtung vorspannende Spannung und F die Frequenz des von der Stromversorgungsmanagementschaltung 450 ausgegebenen Signals CLKOUT ist. Wie man aus dieser Gleichung sieht, wird die in der Speichersteuereinrichtung verbrauchte Leistung deutlich reduziert, d. h. gleich 0, wenn die Frequenz des Signals CLKOUT im wesentlichen gleich 0 ist. Das erfindungsgemäße Computersystem hat die Fähigkeit zum Steuern der in der Speichersteuereinrichtung 416 verbrauchte Leistung in Abhängigkeit von der Aktivität oder einem Fehlen dieser in dem Wirts-Bus oder in dem PCI-Bus. Darüber hinaus umfaßt das erfindungsgemäße Computersystem die Wiederaufnahme-der-Aktivität-Schaltung, welche die Stromversorgungsmanagementschaltung veranlaßt, das Takten des Betriebs der Speichersteuereinrichtung zumindest einen Takt vor dem Anlegen des Signals ADS wiederaufzunehmen, so daß die Speichersteuereinrichtung bei Empfang des Signals ADS aus der Busschnittstelle wieder vollständig betriebsbereit sein kann.
Die Stromversorgungsmanagementanordnung gemäß der vorliegenden Erfindung ist nicht auf Speichersteuereinrichtungen beschränkt. Diese Anordnung kann bei anderen Einrichtungen, wie beispielsweise Cache-Steuereinrichtungen, statischen RAM usw., implementiert werden, indem während Perioden der Untätigkeit die Stromversorgung reduziert oder abgeschaltet wird. Beispielsweise kann die vorliegende Erfindung in Verbindung mit einer Cache-Steuereinrichtung implemen tiert werden, welche den Betrieb eines SRAM-Speichers, wie beispielsweise dem L2 der Intel-Computerarchitektur, steuert. Der Busaktivitätsüberwacher könnte den Stromverbrauch der Cache-Steuereinrichtung steuern, welche wiederum den SRAM unter Verwendung einer zusätzlichen Stromversorgungsmanagementschaltung in Verbindung mit dem Takt des SRAM herunterschalten könnte. Darüber hinaus kann bei dem erfindungsgemäßen Computersystem das Busaktivitätssignal mit einem anderen, mit einem bereits am Mikroprozessor vorhandenen Pin verbundenen Signal gemultiplext werden. Auf diese weise kann die vorliegende Erfindung bei Computersystem implementiert werden, die Mikroprozessoren haben, welche in ihren Anschlüssen eingeschränkt sind. Ein solches Pin könnte irgendein an dem Mikroprozessor vorhandenes Pin sein, welches keinerlei Bedeutung hat, wenn es keine Aktivität in der Bussteuereinrichtung gibt und der Bus deshalb in Ruhe ist. Dieses Pin könnte mit dem Signal QUIETBUS gemultiplext werden.
6 veranschaulicht ein Zeitdiagramm des erfindungsgemäßen Computersystems. Wie man sehen kann, zeigt der Übergang des ADS-Signals von hoch zu niedrig an, daß die CPU den Bus treibt. Bis zu diesem Übergang sendet der Bus eine Adresse zu der Speichersteuereinrichtung aus, welche diese Adresse latch-speichert. Wie man sieht, wird das Bus-Aktivitätssignal QUIETBUS einen Takt vor dem ADS-Signal weggenommen. Wie oben erläutert, sichert dies, daß die Speichersteuereinrichtung vor dem Anlegen des ADS-Signals betriebsbereit wird. Diese Figur zeigt darüber hinaus das interne Taktsignal CLKIN und das externe Taktsignal CLKOUT. Das Signal CLKOUT wird, wie man aus der Figur sehen kann, unterdrückt, während das Signal QUIETBUS niedrig ist, aber es wird erneut gestartet, wenn das QUIETBUS-Signal hoch ist.

Claims

Computersystem (200) aufweisend: einen Bus (202); einen Prozessor (204) mit einer mit dem Bus gekoppelten Bussteuereinrichtung (208), wobei der Prozessor ein den Beginn eines Buszyklus anzeigendes Signal (ADS) ausgibt; eine mit der Bussteuereinrichtung (208) gekoppelte Busaktivitätsüberwachungsschaltung (212) zum Erzeugen eines Busaktivitätssignals (QUIETBUS), das eine Aktivität in der Bussteuereinrichtung (208) anzeigt und wenigstens einen Taktzyklus vor dem den Beginn eines Buszyklus anzeigenden Signal (ADS) angelegt wird; eine mit der Bussteuereinrichtung (208) über den Bus (202) gekoppelte Zielsteuereinrichtung (216) zum Steuern des Informationsaustausches zwischen dem Prozessor (204) und einer mit der Zielsteuereinrichtung gekoppelten Zielschaltung (218), wobei die Zielsteuereinrichtung (216) einen Eingang zum Empfangen eines Steuersequenziersignals (215) aufweist; und eine Stromversorgungsmanagementschaltung (220) zum Steuern des Stromverbrauchs der Zielsteuereinrichtung (216), wobei die Stromversorgungsmanagementschaltung (220) einen Eingang zum Empfangen des Busaktivitätssignals (QUIETBUS) und einen Ausgang zum Erzeugen des Steuersequenziersignals (215) in Abhängigkeit von dem. Busaktivitätssignal aufweist.
Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß der Prozessor (204) ferner eine Busanforderungswarteschlange (210) zum Speichern von Adressen enthält, wobei die Busanforderungswarteschlange (210) ein erstes Tor (Eingang) zum Empfangen eines Busanforderungssignals (IBUSREQ) aufweist, wobei die Busanforderungswarteschlange ein zweites Tor zum Erzeugen eines Signals (BUSIDLE aufweist, das einen Zustand der Untätigkeit der Bussteuereinrichtung (208) anzeigt.
Computersystem nach Anspruch 2, dadurch gekennzeichnet, daß die Busaktivitätsüberwachungsschaltung (212) einen ersten Eingang zum Empfangen des IBUSREQ-Signals, einen zweiten Eingang zum Empfangen des BUSIDLE-Signals und einen Ausgang zum Erzeugen des Busaktivitätssignals aufweist.
Computersystem nach Anspruch 3, dadurch gekennzeichnet, daß die Stromversorgungsmanagementschaltung (220) einen ersten Eingang zum Empfangen des Busaktivitätssignals (QUIETBUS), einen zweiten Eingang zum Empfangen eines Taktsignals und einen Ausgang zum Erzeugen des Sequenziersignals aufweist.
Computersystem nach Anspruch 4, dadurch gekennzeichnet, daß das den Beginn eines Buszyklus anzeigende Signal ein Adresse-Gültig-Signal (ADS) ist und daß eine Wiederaufnahme-der-Aktivität-Schaltung (430) zum Erzeugen des Adresse-Gültig-Signals (ADS) nach einer Wiederaufnahme der Aktivität der Zielsteuereinrichtung vorgesehen ist.
Computersystem nach Anspruch 5, dadurch gekennzeichnet, daß die Wiederaufnahme-der-Aktivität-Schaltung ein erstes Flip-Flop-Latch (430) mit einem mit dem IBUSREQ-Signal gekoppelten Eingang (431) enthält.
Computersystem nach Anspruch 5, dadurch gekennzeichnet, daß das Adresse-Gültig-Signal ein Adreß-Strobe-Signal (ADS) ist.
Computersystem nach Anspruch 6, dadurch gekennzeichnet, daß die Busaktivitätsüberwachungsschaltung (212) ein ODER-Gatter (412) mit einem das IBUSREQ-Signal empfangenden ersten Eingang, einem das BUSIDLE-Signal empfangenden zweiten Eingang (419) und einem Ausgang enthält.
Computersystem nach Anspruch 8, gekennzeichnet durch eine Busschnittstelle (434), wobei die Busschnittstelle ein zweites Flip-Flop-Latch (426) enthält, das einen Eingang zum Empfangen des von dem Ausgang des ODER-Gatters (412) erzeugten Signals aufweist, wobei das zweite Flip-Flop-Latch (426) ferner einen Ausgang zum Erzeugen des Busaktivitätssignals (QUIETBUS) aufweist.
Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Stromversorgungsmanagementschaltung (220) ein UND-Gatter (450) mit einem mit dem Busaktivitätssignal gekoppelten ersten Eingang (444), einem mit einem Taktsignal (CLKIN) gekoppelten zweiten Eingang (446) und einem Ausgang zum Erzeugen des Steuersequenziersignals (CLKOUT) aufweist.
Computersystem nach Anspruch 10, dadurch gekennzeichnet, daß der erste Eingang (444) des UND-Gatters (450) mit dem Ausgang eines ODER-Gatters (432), das einen mit einer DRAM-Auffrischschaltung (440) gekoppelten ersten Eingang, einen mit einer Buswarteschlange (433) gekoppelten zweiten Eingang, einen mit dem Busaktivitätssignal (QUIETBUS) gekoppelten dritten Eingang und einen mit einer PCI-Taktsteuerlogik (441) gekoppelten vierten Eingang aufweist, gekoppelt ist.
Computersystem nach Anspruch 11, dadurch gekennzeichnet, daß die Zielsteuereinrichtung eine Steuereinrichtung (416) für einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) und die Zielschaltung ein DRAM-Speicher (218) ist.
Computersystem nach Anspruch 11, dadurch gekennzeichnet, daß die Zielsteuereinrichtung eine Cache-Steuer einrichtung und die Zielschaltung ein statischer Speicher mit wahlfreiem Zugriff (SRAM) ist.
Verfahren zum Verringern des Stromverbrauchs einer mit einem Prozessor über einen Bus gekoppelten Zielsteuereinrichtung, wobei die Zielsteuereinrichtung den Informationsaustausch zwischen dem Prozessor und einer Zielschaltung steuert, wobei durch eine Busaktivitätsüberwachungsschaltung die Aktivität einer Bussteuereinrichtung des Prozessors überwacht und ein Busaktivitätssignal erzeugt wird, das anzeigt, ob der Prozessor den Bus benutzen möchte, wobei das Busaktivitätssignal wenigstens einen Taktzyklus vor Beginn der Benutzung des Busses durch den Prozessor erzeugt wird, das Busaktivitätssignal von einer Stromversorgungsmanagementschaltung empfangen wird, wobei die Stromversorgungsmanagementschaltung ein Steuersequenziersignal für die Zielsteuereinrichtung wegnimmt, wenn das Busaktivitätssignal anzeigt, daß der Prozessor den Bus nicht benutzt und nicht benutzen möchte, und wenigstens einen Taktzyklus vor Beginn der Benutzung des Busses durch den Prozessor wieder freigibt, wenn das Busaktivitätssignal anzeigt, daß der Prozessor den Bus benutzen möchte.