DE10350865A1

DE10350865A1 - Speicherbaustein mit variabel verzögerter Spaltenauswahl

Info

Publication number: DE10350865A1
Application number: DE10350865A
Authority: DE
Inventors: Harald Streif; Stefan Sunnyvale Wuensche; Michael A. Killian
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-10-31
Filing date: 2003-10-31
Publication date: 2004-05-27
Also published as: US7149134B2; US7035150B2; US20060050574A1; US20040088475A1; DE10350865A8

Abstract

Ein Speicherbaustein (10) umfaßt ein Array (12) von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Vorzugsweise enthält jede Speicherzelle einen mit einem Speicherkondensator gekoppelten Durchgangstransistor. Ein Zeilendecodierer ist mit Zeilen von Speicherzellen gekoppelt, während ein Spaltendecodierer (14) mit Spalten der Speicherzellen gekoppelt ist. Der Spaltendecodierer (14) umfaßt einen Freigabeeingang. Ein Ausgang einer variablen Verzögerung (32) ist mit dem Freigabeeingang des Spaltendecodierers (14) gekoppelt. Die variable Verzögerung (32) empfängt eine Anzeige (R/W'), ob ein aktueller Zyklus ein Lesezyklus oder ein Schreibzyklus ist. Bei der bevorzugten Ausführungsform wird ein am Ausgang der variablen Verzögerung (32) bereitgestelltes Signal verzögert, wenn der aktuelle Zyklus ein Lesezyklus ist, im Gegensatz zu dem Fall, wenn der aktuelle Zyklus ein Schreibzyklus ist.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleiterbausteinen und insbesondere die Herstellung von Speicherbausteinen.

ALLGEMEINER STAND DER TECHNIK

Halbleiterbausteine werden für integrierte Schaltungen in vielfältigen elektrischen und elektronischen Anwendungen verwendet, wie zum Beispiel in Computern, Zellulartelefonen, Radios und Fernsehgeräten. Eine bestimmte Art von Halbleiterbaustein ist ein Halbleiterspeicherbaustein, wie zum Beispiel ein Speicherbaustein mit direktem Zugriff (RAM). RAM-Bausteine verwenden elektrische Ladung zur Speicherung von Informationen. Die meisten RAM-Bausteine enthalten viele Speicherzellen, die in einem zweidimensionalen Array mit zwei Sätzen von Select-Leitungen, Wortleitungen und Bitleitungen angeordnet sind. Eine einzelne Speicherzelle wird ausgewählt, indem ihre Wortleitung und ihre Bitleitung aktiviert werden. RAM-Bausteine werden als „Direktzugriff" betrachtet, da direkt auf eine beliebige Speicherzelle in einem Array zugegriffen werden kann, wenn die Zeile und die Spalte, die sich an dieser Zelle schneiden, bekannt sind.

Eine häufig verwendete Form von RAM ist als dynamischer RAM-(DRAM-)Baustein bekannt. Der dynamische Direktzugriffsspeicher weist Speicherzellen mit gepaartem Transistor und Kondensator auf, wobei der Kondensator ein periodisches Auffrischen erfordert. Eine bestimmte Art von DRAM-Baustein ist ein Synchron-DRAM-(SDRAM-)Baustein, bei dem synchron auf die Speicherzellen zugegriffen wird. Der synchrone dynamische Direktzugriffsspeicher nutzt häufig das Burstmoduskonzept aus, um die Leistungsfähigkeit stark zu verbessern, indem man auf der Zeile, die das angeforderte Bit enthält, bleibt und sich schnell durch die Spalten bewegt. Um einen schnellen Betrieb zu erzielen, wird häufig eine Doppeldatenraten-(DDR-) Architektur verwendet, bei der pro Taktzyklus zwei Datentransfers erfolgen, und zwar einer an der ansteigenden Flanke des Takts und der andere bei der fallenden Flanke.

KURZE DARSTELLUNG DER ERFINDUNG

Ausführungsformen der vorliegenden Erfindung erzielen technische Vorteile als ein Verfahren und eine Struktur zum selektiven Verzögern der Spaltenaktivierung für einen Lesebefehl, aber nicht für einen Schreibbefehl, um die Bausteingeschwindigkeit zu optimieren. Mit einer programmierbaren Verzögerungsschaltung wird eine Verzögerung für das Lesesignal erzeugt, während der Schreibpfad für maximale Geschwindigkeit ausgelegt ist. Die Geschwindigkeit des Bausteins wird optimiert durch Erzielen eines Gleichgewichts zwischen der minimalen Verzögerung zwischen einem Bankaktivierungs- und einem Lesebefehl und der minimalen Zeitsteuerung zwischen einem Lesebefehl und einem Vorladebefehl.

In einem Aspekt schlägt die vorliegende Erfindung vor, die Spaltenaktivierung zugunsten der Bankaktivierung für einen Lesebefehl zu verzögern, aber die schnellere Spaltenaktivierung für den Schreibbefehl beizubehalten, um ein volles Rückschreiben aufrechtzuerhalten. Abhängig davon, ob der Baustein im Lese- oder im Schreibmodus arbeitet, ist es möglich, den Spaltentakt zu verzögern. Dieser Takt wird in den Spalten- und den Datenpfad geleitet und aktiviert die Spaltenauswahl (Column Select), den sekundären Leseverstärker und die Datenpfadsteuerung. Es wird bevorzugt, daß der Schreibpfad für maximale Geschwindigkeit ausgelegt wird. Der Lesepfad kann jedoch verlangsamt werden, indem zum Beispiel Inverterstufen zur Verzögerung hinzugefügt werden.

Bei einer ersten Ausführungsform enthält ein Speicherbaustein ein Array von in Zeilen und Spalten angeordneten Speicherzel len. Vorzugsweise enthält jede Speicherzelle einen an einen Speicherkondensator angekoppelten Durchgangstransistor. An Zeilen von Speicherzellen ist ein Zeilendecodierer angekoppelt, während an Spalten der Speicherzellen ein Spaltendecodierer angekoppelt ist. Der Spaltendecodierer enthält einen Freigabeeingang. Ein Ausgang einer variablen Verzögerung ist an den Freigabeeingang des Spaltendecodierers angekoppelt. Die variable Verzögerung empfängt eine Anzeige, ob der aktuelle Zyklus ein Lesezyklus oder ein Schreibzyklus ist. Bei der bevorzugten Ausführungsform wird ein am Ausgang der variablen Verzögerung bereitgestelltes Signal verzögert, wenn der aktuelle Zyklus ein Lesezyklus ist, im Gegensatz zu dem Fall, wenn der aktuelle Zyklus ein Schreibzyklus ist.

Zu Vorteilen der Erfindung gehört die Optimierung der Geschwindigkeit des SDRAM-Bausteins durch selektives Verzögern des Lesezyklus. Die Signale t_RCD und t_WR werden optimiert, wodurch die Leistungsfähigkeit des Bausteins verbessert wird. Die künstliche Verzögerung im Spaltenpfad, insbesondere des Signals der Spaltenauswahlleitung (CSL – column select live) und der Aktivierung des sekundären Leseverstärkers gibt mehr Zeit für die Signalentwicklung und -verstärkung während eines Lesebefehls. Gemäß der vorliegenden Erfindung kann eine maximale Betriebseffizienz erzielt werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die obigen Merkmale der vorliegenden Erfindung werden bei Durchsicht der folgenden Beschreibungen in Verbindung mit der beigefügten Zeichnung besser verständlich. Es zeigen:
1 ein Blockschaltbild eines DRAM-Bausteins;
2 einen Arrayteil eines DRRM-Bausteins;
3 ein Timingdiagramm für einen Lesezyklus eines DDR-SDRAM;
4 ein Timingdiagramm für einen Schreibzyklus eines DDR-SDRAM;
5 ein Blockschaltbild des verzögerten Signals der Spaltenauswahlleitung, mit dem auf das Speicherarray zugegriffen wird;
6 ein Blockschaltbild einer alternativen Ausführungsform mit einer Spaltenauswahlverzögerung;
7 ein Schaltbild einer Verzögerungsschaltung, mit der das Signal einer Spaltenauswahlleitung verzögert wird, gemäß einer Ausführungsform der vorliegenden Erfindung; und
8a bis 8g ein ausführliches Schaltbild einer Ausführungsform einer programmierbaren Verzögerungsschaltung, mit der das Signal der Spaltenauswahlleitung verzögert wird, gemäß einer Ausführungsform der vorliegenden Erfindung.
AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
Das Herstellen und Verwenden der zur Zeit bevorzugten Ausführungsformen wird unten ausführlich besprochen. Es versteht sich jedoch, daß die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die in vielfältigen spezifischen Kontexten realisiert werden können. Die besprochenen spezifischen Ausführungsformen veranschaulichen lediglich spezifische Weisen der Herstellung und Verwendung der Erfindung und schränken den Umfang der Erfindung nicht ein.
Es werden zunächst Probleme bei der DRAM-Baustein-Architektur und Entwurfsimplementierung besprochen, gefolgt durch eine Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung und eine Besprechung einiger ihrer Vorteile. Obwohl jede Figur für Zwecke der Besprechung bestimmte Elemente zeigt, können viele andere Komponenten eines Speicherbau steins in den gezeigten Halbleiterbausteinen vorhanden sein.
Die vorliegende Erfindung ist mit einer Arbeit verwandt, die u.a. von jedem der Erfinder geschrieben wurde. Diese Arbeit hat den Titel „A 110 nm 512 Mb DDR DRAM with Vertical Transistor Trench Cell", 2002 Symposium on VLSI Circuits, Digest of Technical Papers, Juni 2002, S. 114. Auf diese Arbeit wird hiermit Bezug genommen.
1 zeigt ein Funktionsblockschaltbild eines DRAM-Bausteins 10. Um auf eine bestimmte Zelle im Array 12 zuzugreifen, wird ein Adressenauswahlsignal ADDR zu einem Spaltenadressenpuffer (CAB) 16 und einem Zeilenadressenpuffer (RAB) 20 gesendet. Bei einem typischen DRAM-Chip teilen sich die Spaltenadresse und die Zeilenadresse externe Anschlüsse, so daß die Zeilenadresse zu einem ersten Zeitpunkt und die Spaltenadresse zu einem zweiten Zeitpunkt empfangen wird. Die ADDR-Signale können durch einen externen Baustein, wie zum Beispiel eine (nicht gezeigte) Speichersteuerung, gesendet werden.
Der Spaltenadressenpuffer 16 und der Zeilenadressenpuffer 20 sind so ausgelegt, daß sie das Adressensignal puffern. Die Ausgänge des Spaltenadressenpuffers 16 und des Zeilenadressenpuffers 20 sind mit einem Spaltendecodierer 14 bzw. einem Zeilendecodierer 18 gekoppelt. Der Spalten- und der Zeilendecodierer 14 und 18 sind so ausgelegt, daß sie aus dem Spaltenadressenpuffer 16 bzw. dem Zeilenadressenpuffer 20 empfangene Signale decodieren, um das Eingangssignal für das Array 12 bereitzustellen, so daß die gewählte Zeile und Spalte gewählt werden kann. Bei der bevorzugten Ausführungsform umfaßt der Spaltenadressenpuffer 16 eine variable Verzögerung, die abhängig davon, ob die Operation ein Lese- oder ein Schreibvorgang ist, die Zeit des Adressierungspfads ändert.
In 1 sind die Decodierer 14 und 18 als einzelne Blöcke gezeigt. Es versteht sich jedoch, daß die Decodierer mehrere Ebenen der Vordecodierung und Decodierung ausführen können. Bestimmte oder alle (oder keine) dieser Ebenen können getaktet sein.
Daten D, die in dem Array 12 adressiert werden, werden über den Datenpuffer (DB) 17 in den Speicher 12 geschrieben oder aus dem Speicher 12 gelesen. Wiederum ist dieser Teil von 1 vereinfacht. Der Datenpuffer 17 und die zugeordnete Leitung sind vorgesehen, um den Lese- und den Schreibpfad darzustellen, der eine größere Anzahl von Leitungen und anderen Komponenten (z.B. sekundäre Leseverstärker) enthalten kann.
1 zeigt außerdem einen Takteingang CLK, um darzustellen, daß der Speicherbaustein synchron sein könnte. Um diesen Punkt weiter zu veranschaulichen, wird das Taktsignal CLK jedem der Blöcke zugeführt. Es versteht sich, daß, obwohl der externe Takt verschiedenen Elementen in dem Array zugeführt werden könnte, eine Anzahl von Taktungssignalen, die kontinuierlich oder nur bei Bedarf arbeiten können, von dem Takt abgeleitet werden kann.
2 zeigt weitere Einzelheiten des Speicherarrays 12. Wie in 2 gezeigt, umfaßt das Speicherarray 12 mehrere Speicherzellen, die in einer Architektur oder einem Array des Matrixtyps angeordnet sind. Jede Zelle C₀, C₁ , C₂ ... C_n enthält einen Zugriffstransistor 28, bei dem es sich in der Regel um einen n-Kanal-Metalloxid-Halbleiterfeldeffekttransistor (MOSFET) handelt, der mit einem Kondensator 30, der am Eingang von 2 gezeigt ist, in Reihe geschaltet ist. Das Gate jedes Zugriffstransistors 28 ist mit einer Wortleitung WL₀ gekoppelt, und ein Source-/Drainbereich des Transistors 28 ist wie gezeigt mit einer Bitleitung BLO gekoppelt. Ein zweiter Source-/Drainbereich des Transistors 28 ist mit einem Ende des Speicherkondensators 30 gekoppelt. Das andere Ende des Speicherkondensators 30 ist mit einer Bezugsspannung, wie zum Beispiel an V_BHL/2 gekoppelt.
Die Bitleitungen sind als Bitleitungspaare, z.B. BLO und bBLO, organisiert. Jedes Bitleitungspaar BLO/bBLO ist mit einem Leseverstärker 24 gekoppelt, der so konfiguriert ist, daß er die Spannungsdifferenz zwischen den beiden Bitleitungen eines Paars verstärkt. Unter Verwendung von Leseverstärkern des Latch-Typs mit einem Bitleitungs-High-Pegel von 1,5 V wird ein traditionelles Mittelpegellesen erzielt. Außerdem sind Entzerrungs- und Vorladungsschaltkreise 22 zwischen jede Bitleitung in einem Paar gekoppelt, um die richtigen Anfangsspannungen auf den Bitleitungen bereitzustellen.
Bei einer konkreten Ausführungsform enthält der DRAM-Baustein 10 vier 128-Mb-Speicherquadranten, die jeweils einer einzelnen logischen Bank entsprechen. Jede 128-Mb-Bank kann physisch in eine Anzahl von Blöcken, z.B. 16 Blöcken, aufgetrennt werden, die jeweils 8 Mb in einer gefalteten Bitleitungskonfiguration aufweisen. Für jede Bitleitung können 512 Bit vorliegen, und das Rauschen von Bitleitung zu Bitleitung kann durch Verdrillen der Bitleitungen minimiert werden. Ein Block kann 1024 lokale Wortleitungen umfassen. Die Blöcke können durch Streifen von 4k-Leseverstärkern auf der rechten und der linken Seite getrennt werden, die von benachbarten Blöcken gemeinsam benutzt werden. Jeder Block kann durch Zeilenlücken in 16 Sektionen aufgeteilt werden, wobei jede Sektion 512 kb enthält. Eine lokale Datenleitung (LDQ) überspannt zwei Sektionen, so daß in der Spaltenrichtung die Sektionen gepaart sind, wodurch 8 Spaltensegmente gebildet werden.
Im Betrieb werden die Bitleitungen auf einen Anfangswert vorgeladen, der in der Regel die Hälfte des Werts einer in eine Zelle geschriebenen physischen Eins entspricht. Bei der bevorzugten Ausführungsform wird dieser Spannungspegel als V_B _L _H (Bitleitung-High) bezeichnet und beträgt etwa 1,5 V. Vorzugsweise wird V_B _L _H auf dem Chip erzeugt. Die Entzerrungsschaltkreise werden vorgesehen, um sicherzustellen, daß jede Bit leitung in einem Paar auf denselben Pegel, z.B. V_BLH/2 oder etwa 0,75 V, vorgeladen wird. Die Vorladungs- und Entzerrungsschaltkreise werden durch ein Signal EQL freigegeben.
Um ein Datenbit aus dem Array zu lesen, wird eine hohe Spannung (z.B. V_pp) auf eine ausgewählte der Wortleitungen WL gelegt. Dieses Signal wird durch den Zeilendecodierer 18 (1) erzeugt. Bei einer typischen Ausführungsform wird V_pp aus der externen Versorgungsspannung abgeleitet.
Die hohe Spannung auf der Wortleitung bewirkt, daß der Durchgangstransistor von jeder mit dieser Wortleitung gekoppelten Speicherzelle leitend wird. Folglich bewegt sich eine Ladung entweder von der Speicherzelle zu der Bitleitung (im Fall einer physischen Eins, z.B. V_BHL) oder von der Bitleitung zu der Speicherzelle (im Fall einer physischen Null, z.B. OV). Wenn der Leseverstärker 24 durch das Signal SET aktiviert wird, liest er die physische Eins oder Null und erzeugt eine Differenzspannung, die dem aus der Zelle gelesenen Signal entspricht.
Zwischen jeder Spalte und den lokalen Eingangs- /Ausgangsleitungen I/O und bI/O ist ein Paar von Durchgangstransistoren 26 vorgesehen. Da der Leseverstärker 24, der jeder Spalte zugeordnet ist (es sind nur BL₀/bBL₀ und BL₁/bBL₁ gezeigt), ein Bit erzeugt, das der der gewählten Zeile (bestimmt durch die gewählte Wortleitung) zugeordneten Zelle entspricht, wird den Durchgangstransistoren 26 ein Spaltenauswahlsignal CSL_n zugeführt, um eine der Spalten, die an das lokale I/O angekoppelt wird, auszuwählen. (Natürlich enthalten bestimmte Architekturen mehrere I/Os, und in diesem Fall ist ein einziges Auswahlsignal CSL_n mit den Durchgangstransistoren von mehr als einer Spalte gekoppelt).
Jede I/O-Leitung ist mit einem sekundäreren Leseverstärker (SSA) 25 gekoppelt, um den Spannungspegel zu verstärken. Der SSA 25 wird über die Logik, die die CSL freigegeben hat, zeitgesteuert. Bei der bevorzugten Ausführungsform enthalten diese Schaltkreise nicht nur einen Leseverstärker zum Lesen, sondern auch Schreibpuffer zum Ansteuern der I/O-Leitungen. Im Prinzip kann sich der „SSA" in einem von drei Zuständen befinden: Vorgeladen (bei keinem Lesen oder Schreiben), Lesen oder Schreiben.
Wenn ein Lesebefehl ausgegeben wird, werden die CSLs aktiviert und die Leseverstärker (im Prinzip getaktete Haltespeicher) werden mit den I/O-Leitungen verbunden. Das Takten der Haltespeicher wird mit der CSL-Aktivierung synchronisiert. Wenn ein Schreibbefehl ausgegeben wird, werden wiederum die CSLs aktiviert, aber der Leseverstärker wird von den I/O-Leitungen getrennt, und stattdessen werden die Schreibtreiber verbunden. Wie im Fall eines Lesevorgangs wird das Takten der Treiber mit der CSL-Aktivierung synchronisiert.
Eine Schreiboperation wird auf ähnliche Weise wie ein Lesevorgang durchgeführt. Als erstes muß zuvor eine Wortleitung aktiviert worden sein, z.B. eine Bank aktiv sein. Danach werden Daten auf die I/O-Leitungen gelegt, und die CSLs werden aktiviert. Dadurch wird der primäre Leseverstärker überschrieben, wodurch BL und bBL wechseln (nur im Fall eines verschiedenen Datenzustands), und die Daten werden dann zu der Speicherzelle transferiert. Um internationalen Standards zum Lesen oder Schreiben von Daten in oder aus SDRAM-Bausteinen zu entsprechen, muß eine Timingsequenz erfüllt werden. Zum Beispiel entsprechen die meisten heute vertriebenen DRAMs den Standards, die durch den JEDEC (früher als Joint Electron Device Engineering Council bekannt) gesetzt werden. Siehe z.B. JEDEC Double Data Rate (DDR) SDRAM Specifications JESD79, DDR3332.5,3.3 und DDR 266 2-2-2, worauf hiermit ausdrücklich Bezug genommen wird.
3 zeigt ein Timingdiagramm für einen Lesezyklus für einen DDR-SDRAM-Baustein. 4 zeigt einen Schreibzyklus. Bei einem JEDEC entsprechenden DRAM werden bei einer Aktivie rung einer Bank alle Bit in der Zelle einer gewählten Zeile gelesen und in den Leseverstärkern gespeichert. Es wird eine gesamte Seite von Daten (z.B. 4 k oder 8 k Bit, abhängig von der Seitenlänge) gespeichert. Nach dem Empfang eines Lesebefehls kann bei einem x4-Entwurf oder einem x8-Entwurf diese Anzahl von Bit, die bereits zwischengespeichert wurde, gelesen werden. Ein Aktivierungsbefehl kann als ein interner Lesebefehl betrachtet werden.
Unter anfänglicher Bezugnahme auf 3 wird die Leseoperation beschrieben. Zu Anfang werden zum Zeitpunkt t₀ die Bitleitungen BL/bBL vorgeladen und auf einen Wert von V_BLH/2 entzerrt, und der Leseverstärker wird deaktiviert. Folglich ist das Vorlade-/Entzerrungsfreigabesignal EQL High und das Leseverstärkerfreigabesignal SET ist Low.
Um Daten zu lesen, werden die Zeilen des Arrays durch den Zeilenpfad decodiert, z.B. als Reaktion auf einen Bankaktivierungsbefehl ACT, der bei der ansteigenden Flanke des Taktsignals CLK zum Zeitpunkt t₁ erkannt wird. Die Signalleitung mit der Kennzeichnung CMD kann aus einer Anzahl von Anschlüssen abgeleitet werden, z.B. einem Leseanschluß, einem Schreibanschluß und/oder einem Takt-/Freigabeanschluß, gemäß den Bausteinspezifikationen, die decodiert werden, um einen bestimmten Befehl bereitzustellen. Die Bankaktivierung bewirkt, daß das Signal EQL auf Low geht, wodurch bewirkt wird, daß die Entzerrungsschaltkreise in dem spezifizierten Subblock de-aktiviert werden. Außerdem wählt der Zeilendecodierer eine der Wortleitungen WL, die ansteigt. Als Ergebnis des Anstiegs einer gewählten Wortleitung WL entwickelt sich auf den Bitleitungen BL/bBL ein Differenzsignal. Nach einer Verzögerungszeit wird der Leseverstärker durch das Signal SET aktiviert und das Differenzsignal wird durch jeden primären Leseverstärker in einem Streifen von Leseverstärkern verstärkt.
Gemäß der JEDEC-Spezifikation kann der Lesebefehl READ sogar schon zwei Taktzyklen nach dem Aktivierungsbefehl ACT, in diesem Fall zum Zeitpunkt t₃, ausgegeben werden. Die Zeit zwischen dem Aktivierungsbefehl ACT und dem Lesebefehl READ (d.h. die Zeit zwischen t₁ und t₃) kann als die Zeit der Verzögerung von Zeile zu Spalte oder t_RCD bezeichnet werden. Wie bereits erwähnt, spezifiziert der Standard JEDEC DDR SDRAM, daß t_RCD minimum = 2 gilt . Eine kritische Zeitsteuerung eines DRAM-Bausteins besteht darin, daß das CSL-Signal nicht zu High übergehen kann, wenn der Leseverstärker noch nicht ausreichend eingeschwungen ist. Die Signalentwicklungszeit ist die Zeit von dem Punkt, wenn die Wortleitung aktiviert wird, bis zu dem Punkt, wenn der Leseverstärker bereit ist, aktiviert zu werden.
Der READ-Befehl bewirkt die Auswahl der entsprechenden Spalte. Das CSL-Signal (Spaltenauswahlleitung) verbindet die gewählte Spalte, in der Regel durch den primären Leseverstärker, mit den lokalen I/Os, die ein Differenzsignal zu dem (nicht gezeigten) sekundären Leseverstärker führen. Von dort aus können die Daten zu dem Ausgang DQ geroutet werden.
Nicht gezeigte interne Steuerschaltkreise bewirken die Aktivierung von CSLs für jeden Datenvorabruf. Aufgrund von Architekturbeschränkungen ist möglicherweise mehr als eine CSL erforderlich, um genug Daten für eine bestimmte I/O-Breite vorabzurufen. Es sind also zwei CSL-Leitungen (mit den Kennzeichnungen CSL_n und CSL_n+1) gezeigt. 3 zeigt vier Datenwörter, die ausgelesen werden. Da der dargestellte Baustein ein Baustein mit doppelter Datenrate ist, werden bei jedem Taktzyklus zwei Datenwörter gelesen.
Nachdem die Wortleitung für eine minimale Zeitdauer aktiviert gewesen ist, kann die Wortleitung zurückgesetzt werden, um einen weiteren Zyklus zu beginnen. Der Vorladezyklus kann eingeleitet werden, indem zum Zeitpunkt t₇ ein Vorladebefehl PRE ausgegeben wird. Der Vorladebefehl bewirkt, daß die Wortleitung ausgeschaltet wird (d.h. WL geht zu Low über), wo durch alle Speicherzellen von den Bitleitungen isoliert werden. Die Leseverstärker werden deaktiviert, indem das Signal SET auf einen Low-Wert geschaltet wird, und die Vorlade- und Entzerrungsschaltkreise werden aktiviert, indem das Signal EQL auf einen High-Wert umgeschaltet wird. Diese Sequenz bewirkt, daß die Bitleitungen auf die Vorladespannung von V_BLH/2 gesetzt werden.
3 zeigt außerdem den Start eines zweiten Lesezyklus, einschließlich eines zum Zeitpunkt t₉ empfangenen Aktivierungsbefehls ACT und eines zum Zeitpunkt t₁₁ empfangenen Lesebefehls READ. Der zweite Lesezyklus funktioniert genauso wie der erste Lesezyklus.
4 zeigt einen Schreibzyklus, der einem Lesezyklus ähnelt. Um Daten zu schreiben, wird zum Zeitpunkt t₁ ein Bankaktivierungsbefehl ACT ausgegeben, der die x-Richtung decodiert und die Wortleitung WL auswählt. Der Schreibbefehl WRT wird sogar schon zwei Taktzyklen später zum Zeitpunkt t₃ angewandt. Einen Taktzyklus später werden die Daten DQ zwischengespeichert, so daß die ansteigende Flanke des Takts CLK das erste Bit Daten und die fallende Flanke das zweite Bit Daten bringt. In einem 4-Bit-Burst bringt die folgende ansteigende Flanke des Takts das dritte Bit, und die fallende Flanke bringt das vierte Bit. Die ansteigende Flanke des Takts bewirkt zwei Zyklen später, daß das Spaltenauswahlsignal CSL_n zu High übergeht. Wenn das CSL-Signal High ist, werden der Leseverstärker und die Zelle beschrieben. Die Datenbit werden in Paaren geschrieben. Dementsprechend werden die Bit 0 und 1 (siehe BL/bBL_n) geschrieben, wenn das CSL_n-Signal zu High übergeht, und die Bit 2 und 3 (siehe BL/bBL_n+1) , wenn das CSL_n+1-Signal zu High übergeht.
Die DDR-SDRAM-Spezifikation erfordert, daß von der ansteigenden Flanke des Takts nach dem letzten Bit Daten (t₆) an zwei Taktzyklen kommen müssen, bevor ein weiterer Vorladezyklus zum Zeitpunkt t₀ auftreten kann. Man beachte, daß das CSL- Signal High in den ersten Taktzyklus dieser Warteperiode, z.B. zwischen t₆ und t₇, hineingeht. Die Daten müssen vo1llständig in die Zelle geschrieben werden, bevor die Wortleitung WL ausgeschaltet werden kann.
Zwei Timings der JEDEC-Spezifikation stehen mit dem Lesebefehl in Beziehung. Erstens ist die Verzögerung von Zeile zu Spalte (t_RCD) als die minimale Verzögerung zwischen einer Bankaktivierung und einem Lesebefehl definiert. Das Minimum beträgt zwei Taktzyklen. Die CAS-Latenz (CL) ist die Zeitsteuerung in Taktzyklen zwischen dem Empfang eines Lesebefehls und dem Zeitpunkt, wenn Daten gültig sind. Die CAS-Latenz kann entweder 1,5, 2, 2,5 oder 3 Taktzyklen betragen.
Es besteht insofern ein Problem, als es in Konflikt stehende Anforderungen bezüglich der Zeitsteuerung für Lese- und Schreiboperationen von DDR-SDRAM-Bausteinen gibt. Zum Beispiel ist für einen DDR-PC266-SDRAM-Baustein mit einer Taktfrequenz von 133 MHz, mit einer Verzögerung von Zeile zu Spalte von zwei (t_RCD=2) und einer CAS-Latenz von zwei (CL=2) die 15-ns-Zeit (1/133 MHz*t_RCD=15 ns) zwischen Bankaktivierung und Lesebefehl möglicherweise für eine ordnungsgemäße Signalentwicklung und -verstärkung, bevor das Lesen stattfindet, nicht ausreichend. Deshalb wird eine zusätzliche Verzögerung für die letzte Spaltenpfadaktivierung eingeführt, d.h., daß ein Teil des READ-Timings genommen wird, um den Signalentwicklungs-/verstärkungsprozeß zu erfüllen. Folglich wird weniger Zeit zum Transfer der Daten aus dem primären Lese- zu den DQ-Anschlüssen, einem Prozeß, der durch die Aktivierung des Spaltenauswahlsignals CSL eingeleitet wird, verwendet. Mit Bezug auf 3 kann dieser Kompromiß als Verschieben des CSL-Signals nach rechts visualisiert werden.
Jede Verzögerung in dem Spaltenpfad ist jedoch für die Rückschreibezeit nachteilig. Während eines Schreibbefehls haben die Daten weniger Zeit, um sich von den DQ-Anschlüssen durch die I/O-Leitungen zu dem Leseverstärker und den Bitleitungen auszubreiten und sich dann an der Zelle einzuschwingen. Dieses Problem ist mit Bezug auf 4 ersichtlich. Während einer ersten Zeitspanne mit der Kennzeichnung T₁ breiten sich die Daten von den DQ-Anschlüssen zu den lokalen I/Os aus. Wenn das CSL-Signal aktiviert wird, werden die Daten an die Spalten, z.B. den Leseverstärker, angelegt und können dort in die Zellen geschrieben werden. Dies geschieht in der Zeitspanne mit der Kennzeichnung T₂. Bei typischen Ausführungsformen kann diese Zeit etwa 1 oder 2 ns nach dem Aktivieren des CSL-Signals betragen.
Wie bereits erwähnt, verlangen die Anforderungen an die Steuerung der Lesezeit, daß das CSL-Signal verzögert wird. Diese Verschiebung wäre jedoch im Schreibzyklus nachteilig. Wenn CSL rechtzeitig für ein WRITE verzögert werden würde, bestünde weniger Zeit für die Bitleitungen und die Zelle, um sich aufzuladen, so daß Daten nicht vollständig in die Speicherzellen geschrieben werden würden. Anders ausgedrückt ist es für die Schreiboperation wünschenswert, daß das CSL-Signal früh im Zyklus aktiviert wird. Die Schwere dieses Problems hängt von der tatsächlichen Bausteinkonfiguration und den Geschwindigkeitsanforderungen ab. Zum Beispiel werden bei einem DDR-PC333 mit einer Taktfrequenz von 166 MHz und einem t_RCD von 2,5 die Zeitsteuerungen gelockert.
Gemäß einer Ausführungsform der vorliegenden Erfindung wird die Spaltenaktivierung für einen Lesebefehl zugunsten der Bankaktivierung verzögert, während die Spaltenaktivierung für den Schreibbefehl schneller gehalten wird, um ein volles Rückschreiben aufrechtzuerhalten.
Gemäß einer Ausführungsform der Erfindung wird, um einen Speicherbaustein mit erhöhter Betriebsfrequenz zu erzeugen, das Zeitintervall t_R _C _D verbessert, indem die Zeit, die ein Lesezyklus benötigt, um die CSL zu aktivieren, verzögert wird. Das CSL-Signal wird verzögert, so daß die Spaltenauswahl tatsächlich später stattfindet. Diese Technik ist in Speicher bausteinen mit einem unabhängigen Spaltenpfad zwischen einem Lesepfad und einem Schreibpfad erzielbar. Zwar besteht, wie gemäß neuartigen Aspekten von Ausführungsformen der vorliegenden Erfindung bestätigt wird, für einen Lesezyklus eine Reserve zum Verzögern des CSL-Signals, bei einem Schreibzyklus ist jedoch keine Verzögerung wünschenswert. Aufgrund der physischen Struktur der Array-Wortleitungen und -Bitleitungen ist der Spaltenpfad schneller als der Zeilenpfad; deshalb wird die Spaltenzugriffszeit künstlich verlangsamt, um eine verbesserte Zeilenzugriffszeit zu erzielen.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird die Zeit von der ansteigenden Flanke des Takts bei t₂, wenn ein Lese- oder Schreibbefehl empfangen wird, bis zu der Zeit, wenn das Signal CSL aktiviert wird, während eines Lesevorgangs, aber nicht während eines Schreibvorgangs verzögert. Bei einer konkreten Ausführungsform kann die Dauer der CSL-Verzögerung bei einem Lesezyklus abgestimmt werden, um die Ausbeute zu optimieren, z.B. um ein Gleichgewicht zwischen t_RCD und t_RP zu erzielen. Zum Beispiel kann eine programmierbare Verzögerungsschaltung vorgesehen werden, so daß fertige Speicherbausteine geprüft werden können, und wenn dann die gewünschte Verzögerung bestimmt ist, kann der Baustein entweder vorübergehend oder permanent mit einer CSL-Verzögerung für einen Lesezyklus programmiert werden.
5 zeigt ein Blockschaltbild der Implementierung einer erfindungsgemäßen bevorzugten Ausführungsform der Schaltung. Wie in 1 erstreckt sich der Spaltenadressenpfad von den Adressenanschlüssen ADDR zu dem Spaltenadressenpuffer 16 zu dem Spaltendecodierer 14, der dem Array 12 die CSL-Steuersignale zuführt. Bei diesem Beispiel wird der Spaltendecodierer 14 durch ein Taktsignal CKAO freigegeben. Das CKAO-Taktsignal wird durch eine variable Verzögerungsschaltung 32 bereitgestellt. Bei dieser Ausführungsform wird das CKAO-Taktsignal auch an den sekundären Leseverstärker 25 angelegt.
Die Verzögerungsschaltung 32 empfängt zwei Eingangssignale. Das Taktsignal CLKBST (Burst-Takt) stellt eine unverzögerte Version des Freigabetakts des Spaltendecodierers dar. Das Steuersignal R/W' (Lesen/Schreiben) bestimmt die Verzögerung, wobei vorzugsweise zwischen einer von zwei Wahlmöglichkeiten ausgewählt wird. Bei der bevorzugten Ausführungsform wird, wenn das R/W'-Steuersignal eine Schreiboperation anzeigt, das Eingangstaktsignal CLKBST als der Ausgangstakt CKAO durchgeleitet. Wenn andererseits das R/W'-Steuersignal eine Leseoperation anzeigt, ist das Taktsignal CKAO eine verzögerte Version des Eingangstakts CLKBST. Die Dauer der Verzögerung kann gemäß des spezifischen Timings der Schaltung bestimmt werden.
6 zeigt eine alternative Ausführungsform. In diesem Fall wird die Verzögerungsschaltung 32 in den CSL-Signalpfad gelegt, im Gegensatz zu dem Pfad des Freigabesignals. Diese Ausführungsform kann im Fall sowohl von getakteten Decodierern als auch von ungetakteten (asynchronen) Decodierern verwendet werden. Wie zuvor wird die Zeitsteuerung des CSL-Signals abhängig von dem Wert des Lese-/Schreibsteuersignals eingestellt.
7 zeigt ein Schaltbild der Schaltung für eine variable Verzögerung 32, die in beiden Ausführungsformen von 5 und 6 verwendet werden kann. Das Eingangssignal CLKBST (oder CSL' für die Ausführungsform von 6) wird zwei Pfaden zugeführt. In dem oberen Pfad wird das Signal direkt mit dem Transmissionsgatter 34 gekoppelt, das leitend ist, wenn das R/W'-Signal Low ist (wodurch ein Schreibzyklus angezeigt wird). Das Eingangssignal CLKBST wird auch mit einem Verzögerungselement 40 gekoppelt, das wiederum mit einem zweiten Transmissionsgatter 36 gekoppelt ist. Das Transmissionsgatter 36 ist leitend, wenn das R/W'-Signal High ist (wodurch ein Lesezyklus angezeigt wird). Die Ausgänge der Transmissionsgatter 34 und 36 werden miteinander gekoppelt, um das Ausgangssignal CKAO (oder CSL) bereitzustellen. Obwohl Transmis sionsgatter 34 und 36 dargestellt sind, versteht sich, daß jeder beliebige Tristate-Treiber verwendet werden kann.
8a bis 8g zeigen ein ausführliches Schaltbild einer Ausführungsform einer programmierbaren Verzögerungsschaltung 32, mit der das CKAO-Signal verzögert wird, gemäß einer Ausführungsform der vorliegenden Erfindung. Der Hauptunterschied zwischen 8a und 7 ist die Implementierung des Verzögerungselements 40. In 8a wird die Verzögerung 40 zwischen mehreren Verzögerungssegmenten 42 aufgeteilt. Bei diesem Beispiel wird jedes Verzögerungselement mit zwei Invertern implementiert. Bei anderen Ausführungsformen können andere Verzögerungen verwendet werden. Zum Beispiel kann man mehr als zwei Inverter verwenden, und/oder (nicht gezeigte) Kondensatoren können zwischen die Inverter gekoppelt werden.
Das Taktsignal CLKBST kann so geroutet werden, daß es durch alle vier der Verzögerungssegmente 42 oder nur einen Teil (oder keine) der Elemente verzögert wird. Bei diesem Beispiel wird das Routen durch mehrere Transmissionsgatter 44 implementiert, die durch Steuersignale TMCDLY, dly0, dly1, dly2, dly3 und ihre Umkehrungen gesteuert werden. Die Verzögerungssignale dlyn werden durch TMCDLY und zwei andere Steuersignale TMCO und TMC1 bestimmt.
In der Praxis wird der Chipentwickler (oder anderweitige Benutzer) die gewünschte Dauer der Verzögerung bestimmen und die Steuersignale TMCDLY, TMCO und TMC1 auf die entsprechenden Werte zur Erzielung der gewünschten Verzögerung programmieren. Tabelle 1 zeigt die Verzögerungsmöglichkeiten für die in 8a gezeigte konkrete Ausführungsform. Die Verzögerungssignale dlyn, die die Transmissionsgatter 44 steuern, können unter Verwendung von kombinatorischer Logik erzeugt werden (siehe 8b bis 8g). Tabelle 1
Bei dieser Ausführungsform kann die Verzögerung in Schritten eingestellt werden, die von etwa 300 ps bis zu etwa 400 ps reichen. Diese Verzögerungen werden durch die Verzögerungswerte jedes Verzögerungssegments 42 bestimmt. Jedes Segment kann dieselbe Verzögerungsdauer oder eine verschiedene Verzögerungsdauer aufweisen. Zusätzlich kann das Routen so einfach oder kompliziert wie notwendig gemacht werden, um die gewünschte Genauigkeit der Verzögerung zu erzielen. Zum Beispiel könnten die Verzögerungselemente Werte von 100 ps, 200 ps, 400 ps und 800 ps aufweisen, und es könnten zwischen jedem Segment Transmissionsgatter eingefügt werden, so daß jede beliebige Kombination der Verzögerungen erzielbar ist. Diese Ausführungsform würde die Schaltkreise verkomplizieren, aber auch jede beliebige Verzögerung zwischen Null und 1500 ps innerhalb von 100 ps Genauigkeit ermöglichen.
Die Verzögerungsschaltung 40 kann durch Variieren der beiden Signale TMC1 und TMCO abgestimmt werden, die in verschiedenen Testmodi eingegeben werden können. Es versteht sich, daß eine beliebige Anzahl von Verzögerungssollwerten erzeugt werden kann.
Die Dauer der Verzögerung, die die Verzögerungsschaltung 40 erzeugt, ist vorzugsweise änderbar und/oder in einem Testmodus programmierbar. Nachdem der Speicherbaustein hergestellt wurde, kann zum Beispiel die Verzögerung iterativ geprüft werden, um die Leistungsfähigkeit des Bausteins zu optimieren. Wenn eine ideale Verzögerungsdauer bestimmt wurde, kann der Baustein Schmelzsicherungen enthalten, die durchgebrannt werden können, um eine programmierte Verzögerungsdauer zu speichern. Bei dieser Ausführungsform weist der Baustein jedesmal, wenn er eingeschaltet wird, dieselbe Dauer der Lesezyklusverzögerung auf. Als Alternative kann die Programmierung beim Herauffahren eingerichtet werden, oder der Baustein kann vom Benutzer programmiert werden.
Bei einer Ausführungsform ist die Leseverstärkung vorzugsweise in Schritten von 0 ns bis ungefähr 1,5 ns einstellbar, und die Verzögerung wird durch durchbrennbare Testmodi gesteuert. Auf diese Weise ist es vorteilhafterweise möglich, die Zeitsteuerung für verschiedene Bausteinkonfigurationen anzupassen. Zum Beispiel ist in 7 die Verzögerung unter Verwendung durchbrennbarer Testmodi in vier 400-ps-Schritten einstellbar.
Ausführungsformen der vorliegenden Erfindung liefern mehrere Vorteile gegenüber Speicherbausteinen des Stands der Technik. Es wird eine wählbare Geschwindigkeit des Spaltenpfades für Lese-/Schreibzyklen bereitgestellt, die für die Optimierung der Chipgeschwindigkeit ein Gleichgewicht zwischen t_RCD und T_W _R erreicht. Bei einer Ausführungsform ist die Verzögerungssteuerung der Spaltenaktivierung durch einen durchbrennbaren Testmodus programmierbar.
Die Erfindung wurde hier mit besonderer Relevanz für die Anwendung eines DDR-SDRAM beschrieben; das neuartige Konzept des Verzögerns des Lese-CSL-Signals, ohne dabei das Schreib-CSL-Signal zu verzögern, ist jedoch auch in anderen Halbleiterspeicherbausteinen anwendbar, wie zum Beispiel anderen DRAM-Bausteinen, statischen RAM(SRAM-)Bausteinen, Flash-Speichern, resistiven Speicherbausteinen, wie zum Beispiel Magnet-Direktzugriffsspeichern (MRAMs) und nichtflüchtigen Speichern, wie zum Beispiel elektrisch programmierbaren Nur- Lese-Speichern (EPROMs), elektrisch löschbaren programmierbaren Nur-Lese-Speichern (EEPROMs) und Flash-Speichern als Beispiele.
Die dargestellten Ausführungsformen haben außerdem einen eigenständigen Chip vorausgesetzt, wobei die Adressen und Daten aus externen Quellen zugeführt werden. Die vorliegende Erfindung gilt jedoch auch für eingebetteten Speicher, bei dem das Speicherarray auf demselben Substrat (oder in demselben Gehäuse) wie andere Steuerlogik, wie zum Beispiel ein Prozessorkern oder eine Steuerung, hinzugefügt ist.
Obwohl die Erfindung mit Bezug auf Ausführungsbeispiele beschrieben wurde, soll die vorliegende Beschreibung nicht in einschränkendem Sinne aufgefaßt werden. Fachleuten werden bei Lektüre der Beschreibung verschiedene Modifikationen in Kombinationen der Ausführungsbeispiele sowie andere Ausführungsformen der Erfindung ersichtlich sein.

Claims

Speicherbaustein, umfassend: mehrere Speicherzellen, die in einem Array oder Zeilen und Spalten angeordnet sind; mehrere Bitleitungen, wobei jede Bitleitung mit mehreren Speicherzellen entlang einer der Spalten gekoppelt ist; mehrere Wortleitungen, wobei jede Wortleitung mit mehreren Speicherzellen entlang einer der Zeilen gekoppelt ist; einen Spaltendecodierer mit mehreren Steuerausgängen, wobei jeder der Steuerausgänge mit einer Spalte des Arrays gekoppelt ist; und eine variable Verzögerungsschaltung, die mit dem Spaltendecodierer gekoppelt ist und einen Steuereingang umfaßt, wobei die Verzögerungsschaltung bewirkt, daß die Steuerausgangssignale des Spaltendecodierers variabel auf der Basis des Steuereingangssignals verzögert werden.
Baustein nach Anspruch 1, weiterhin umfassend: mehrere Adressenanschlüsse; einen Spaltenadressenpuffer mit mehreren Eingängen, die mit den mehreren Adressenanschlüssen gekoppelt sind, wobei der Spaltenadressenpuffer weiterhin einen Ausgang aufweist, der mit einem Eingang des Spaltendecodierers gekoppelt ist; einen Zeilendecodierer mit mehreren Steuerausgängen, wobei jeder der Steuerausgänge mit einer Zeile des Arrays gekoppelt ist; und einen Zeilenadressenpuffer mit mehreren Eingängen, die mit den mehreren Adressenanschlüsse gekoppelt sind, wobei der Zeilenadressenpuffer weiterhin einen Ausgang aufweist, der mit einem Eingang des Zeilendecodierers gekoppelt ist.
Speicherbaustein nach Anspruch 1 oder 2, bei dem die Dauer der von der Verzögerungsschaltung erzeugten Verzögerungszeit programmierbar ist.
Speicherbaustein nach einem der Ansprüche 1 bis 3, bei dem die Dauer der durch die Verzögerungsschaltung erzeugten Verzögerungszeit ausschließlich entweder als eine erste Verzögerungszeit oder als eine zweite Verzögerungszeit gewählt wird.
Speicherbaustein nach einem der Ansprüche 1 bis 4, bei dem jede Speicherzelle einen mit einem Speicherkondensator in Reihe geschalteten Transistor umfaßt.
Speicherbaustein nach einem der Ansprüche 1 bis 5, bei dem der Speicherbaustein einen Doppeldatenraten-Synchron-DRAM (DDR SDRAM) umfaßt.
Speicherbaustein nach einem der Ansprüche 1 bis 6, bei dem die Verzögerungsschaltung folgendes umfaßt: mehrere Transmissionsgatter; mindestens einen zwischen benachbarten Transmissionsgattern angeordneten Inverter; und Logikschaltkreise, die so ausgelegt sind, daß sie eine Verzögerungszeit erzeugen, wobei die Dauer der Verzögerung durch Aktivieren bestimmter Kombinationen der Transmissionsgatter variabel ist.
Speicherbaustein nach Anspruch 7, bei dem die Verzögerungsschaltung zwei Pfade umfaßt, wobei mindestens einer der Pfade ein Verzögerungselement umfaßt, wobei die Verzögerungsschaltung weiterhin zwei Tristate-Treiber umfaßt, die durch ein an dem Steuereingang für variable Verzögerung empfangenes Signal gesteuert werden, wobei die beiden Tristate-Treiber die Ausgabe eines Signals aus einem der Pfade steuern.
Synchroner dynamischer Direktzugriffsspeicherbaustein, umfassend: ein Array von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle einen mit einem Speicherkondensator gekoppelten Durchgangstransistor umfaßt ; einen mit Zeilen der Speicherzellen gekoppelten Zeilendecodierer; einen mit Spalten der Speicherzellen gekoppelten Spaltendecodierer, wobei der Spaltendecodierer einen Freigabeeingang umfaßt; und eine variable Verzögerung mit einem Eingang und einem Ausgang, wobei der Ausgang der variablen Verzögerung mit dem Freigabeeingang des Spaltendecodierers gekoppelt ist, wobei die variable Verzögerung eine Anzeige empfängt, ob ein aktueller Zyklus ein Lesezyklus oder ein Schreibzyklus ist, wobei ein am Ausgang der variablen Verzögerung bereitgestelltes Signal verzögert wird, wenn der aktuelle Zyklus ein Lesezyklus ist, im Gegensatz zu dem Fall, wenn der aktuelle Zyklus ein Schreibzyklus ist.
Baustein nach Anspruch 9, bei dem die variable Verzögerung folgendes umfaßt: einen ersten Tristate-Treiber mit einem mit dem Eingang der variablen Verzögerung gekoppelten Eingang, wobei der erste Tristate-Treiber einen mit dem Ausgang der variablen Verzögerung gekoppelten Ausgang aufweist; ein Verzögerungselement mit einem mit dem Eingang der variablen Verzögerung gekoppelten Eingang; und einen zweiten Tristate-Treiber mit einem mit einem Ausgang des Verzögerungselements gekoppelten Eingang, wobei der zweite Tristate-Treiber einen mit dem Ausgang der variablen Verzögerung gekoppelten Ausgang aufweist.
Baustein nach Anspruch 9 oder 10, bei dem das Verzögerungselement eine programmierbare Verzögerung umfaßt.
Baustein nach Anspruch 11, bei dem das Verzögerungselement mehrere Verzögerungssegmente umfaßt, wobei das Verzögerungselement weiterhin mindestens ein Steuersignal umfaßt, das anzeigt, ob etwaige der Segmente in einem Signalpfad zwischen dem Eingang der variablen Verzögerung und dem Ausgang der variablen Verzögerung enthalten sind.
Baustein nach Anspruch 12, bei dem das Verzögerungselement vier Verzögerungssegmente umfaßt.
Baustein nach einem der Ansprüche 9 bis 13, bei dem die Anzeige, ob ein aktueller Zyklus ein Lesezyklus oder ein Schreibzyklus ist, auf einem extern empfangenen Lese- /Schreibsignal basiert.
Verfahren zum Zugreifen auf eine Spalte von Speicherzellen in einem Speicherarray, mit den folgenden Schritten: Empfangen einer Anzeige, daß ein aktueller Zyklus ein Lesezyklus ist; Empfangen eines ersten Adressensignals; Erzeugen eines Spaltenauswahlsignals auf der Basis des ersten Adressensignals; Verzögern des Spaltenauswahlsignals; und Anlegen des Spaltenauswahlsignals an eine durch das erste Adressensignal ausgewählte Spalte.
Verfahren nach Anspruch 15, weiterhin mit den folgenden Schritten: Empfangen einer Anzeige, daß ein nachfolgender Zyklus ein Schreibzyklus ist; Empfangen eines zweiten Adressensignals; Erzeugen eines zweiten Spaltenauswahlsignals auf der Basis des zweiten Adressensignals; und Anlegen des zweiten Spaltenauswahlsignals an eine durch das zweite Adressensignal ausgewählte Spalte, wobei die zweite Spalte ohne Anwenden einer Verzögerung ausgewählt wird.
Verfahren nach Anspruch 15 oder 16, bei dem weiterhin die Zeitdauer der im Schritt des Verzögerns des Spaltenauswahlsignals verwendeten Verzögerung bestimmt wird.
Verfahren nach einem der Ansprüche 15 bis 17, wobei die Zeitdauer die Geschwindigkeit des Speicherbausteins durch Erzielens eines Gleichgewichts der Verzögerung von Zeile zu Spalte (t_RCD) und t_WR optimiert.