DE10238841A1

DE10238841A1 - Parallelverarbeitung der Decodierung und der zyklischen Redundanzüberprüfung beim Empfang von Mobilfunksignalen

Info

Publication number: DE10238841A1
Application number: DE10238841A
Authority: DE
Inventors: Jens Berkmann; Armin Häutle; Wolfgang Haas; Sasha Simeunovic; Gerald Hodits; Thomas Herndl
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2002-08-23
Filing date: 2002-08-23
Publication date: 2004-03-11
Anticipated expiration: 2022-08-24
Also published as: CN100508440C; CN1679267A; US7461324B2; US20050229075A1; WO2004021630A1; DE10238841B4

Abstract

Je nach der durch den Viterbi-Traceback gelieferten Reihenfolge der decodierten Nutzsignal- (a¶m1¶, ..., a¶mA¶) und Redundanzüberprüfungs-Bits (p¶m1¶, ..., p¶mL¶) werden diese entweder vermittels einer Verteilereinrichtung (1) teilweise von vorne und teilweise von hinten in ein Schieberegister mit linearer Rückkopplung (10) eingeführt, oder sie werden in ein Schieberegister mit linearer Rückkopplung (20) alle von hinten bei unveränderter Koeffizientenbelegung oder von vorne bei invertierter Koeffizientenbelegung eingeführt. Auf diese Weise kann in dem Schieberegister (10; 20) ohne Zwischenspeicherung der von dem Decodierprozess gelieferten Bits ein Redundanzüberprüfungsprozess eines übertragenen Datenblocks durchgeführt werden.

Description

Die vorliegende Erfindung betrifft Verfahren zur Decodierung und zyklischen Redundanzüberprüfung von Mobilfunksignalen nach dem Oberbegriff der unabhängigen Patentansprüche und entsprechende Vorrichtungen zur Durchführung der erfindungsgemässen Verfahren.

Bei digitalen Datenübertragungen werden häufig zyklische Redundanzüberprüfungen zur Erfassung von Fehlern vorgenommen, die während des Datenübertragungsprozesses auftreten können. Dabei werden Datensignale blockweise übertragen und aus den Daten in jedem Block ein redundanter Code erzeugt und für eine Fehlererfassung oder Korrektur dem Block hinzugefügt. In den meisten Fällen wird aus den Nutzdaten in einem Block unter Verwendung eines vorbestimmten Algorithmus ein sogenannter CRC-Code (Cyclic Redundancy Check, zyklische Redundanzüberprüfung) als ein zyklischer redundanter Code hergeleitet. Die CRC-Codes werden durch Multiplikation einer Nutzdatensignalfolge mit einem sogenannten Generator-Polynom erzeugt. Nach dem Empfang des Codewortes wird dieses durch das Generator-Polynom geteilt. Falls das empfangene Codewort korrekt übertragen wurde, dann entsteht bei der Division kein Rest. Wenn umgekehrt bei der Division ein Rest ausgegeben wird, so wird festgestellt, dass die Übertragung fehlerhaft war.

Die zyklischen Codes wie die CRC-Codes sind vor allem deshalb für die Anwendung sehr interessant, weil die Multiplikation und Division von Polynomen mit Hilfe von sogenannten linearen rückgekoppelten Schieberegistern (LFSR, Linear Feedback Shift Register) relativ einfach realisiert werden kann. Durch die Multiplikation mit dem Generator-Polynom lassen sich also Codewörter generieren, durch die Division dieser Codewörter wird das ursprüngliche Informationswort wieder hergestellt und das Ergebnis gleichzeitig auf Fehler geprüft. Die U.S.-PS 5 748 652 beschreibt beispielsweise einen Schaltkreis für die zyklische Redundanzüberprüfung zum Detektieren und Korrigieren von Fehlern in einem Datenstrom. Dabei wird der Datenstrom im Empfänger in ein lineares rückgekoppeltes Schieberegister eingegeben, in welchem eine Division durch das Generator-Polynom realisiert wird. Wird ein gestörtes Codewort in dieser Schaltung dividiert, dann bleibt der bei der Division durch das Generator-Polynom entstehende Rest in den Speicherzellen des Schieberegisters stehen, nachdem das Codewort abgearbeitet ist. Nur wenn ein korrektes Codewort eingegeben wurde, ist der Wert in allen Speicherzellen nach der Division Null. Dieser Divisionsrest, der auch Syndrom(polynom) genannt wird, wird dann einem ODER-Glied zugeführt, dessen Ausgangssignal einem Decoder als Aktivierungssignal zugeführt wird. Das Syndrom wird dem Decoder zugeführt und im Falle der Aktivierung des Decoders in einer EXKLUSIV-ODER-Schaltung mit dem Eingangsdatenwort verknüpft und somit ein korrigierter Datenstrom erzeugt.

Um die Übertragungs- und Abhörsicherheit zu erhöhen, werden die zu übertragenden Daten senderseitig einem Kanalcodierungsverfahren unterzogen, bei welchem den zu übertragenden Daten gezielt Redundanz hinzugefügt wird. Wird als Codierungsverfahren die sogenannte Faltungscodierung eingesetzt, bei welcher die Redundanz kontinuierlich durch Verknüpfung (Faltung) der Information gebildet wird, so wird empfangsseitig im Decoder in der Regel der effiziente Viterbi-Algorithmus eingesetzt. Es hat sich gezeigt, dass eine geringe Fehlerrate erzielt werden kann, indem zuerst ein CRC-Blockcodierungsprozess ausgeführt wird, woraufhin mit den blockcodierten Daten ein Faltungscodierungsprozess ausgeführt wird. Bei einem derartigen verketteten Kanalcodierverfahren werden in der Regel zuerst der zu übertragenden Information einige CRC-Bits mittels eines Blockcodes hinzugefügt. Anschließend wird die so codierte Information mittels eines Faltungscodierers codiert. Auf der Empfangsseite wird dann in einem Decodierer mittels des Viterbi-Rückführungsalgorithmus ("Traceback") rekursiv auf die dem Faltungscodierer auf der Senderseite zugeführte Datenfolge geschlossen.

Im Folgenden werden die in dem 3GPP-UMTS-Standard TS 25.212 festgelegten Verarbeitungsschritte näher erläutert. Auf der Senderseite wird für jeden Transportblock eines Satzes von Transportblöcken jeweils gleicher Größe ein CRC-Code angefügt. Hierfür stehen im CRC-Code-Generator vier Generator-Polynome mit den Polynomgraden 8, 12, 16 und 24 zur Verfügung, welche wie folgt darstellbar sind:

gCRC8(D) = 1 + D + D3 + D4 + D7 + D8, (1)

gCRC12(D) = 1 + D + D2 + D3 + D11 + D12, (2)

gCRC16(D) = 1 + D5 + D12 + D16, (3)

gCRC24(D) = 1 + D + D5 + D6 + D23 + D24. (4)

Die Auswahl eines dieser Polynome wird durch Entscheidung einer höheren physikalischen Ebene auf der Senderseite festgelegt.

Ausgehend von dem m-ten Transportblock (eines Satzes von Transportblöcken) als Vektor der Bit-Länge A am = (am1, am2, ..., am A), (5) wird gemäß dem oben genannten Standard eine systematische CRC-Codierung derart durchgeführt, dass das Polynom zm(D) = pmL + pm(L–1)D + . . . + pm1DL–1 + amADL + . . . am2DA+L–2 + am1DA+L–1 (6) einen Rest gleich 0 aufweist, wenn es durch das Generator-Polynom g(D) geteilt wird. Die Bits in dem Nutzsignalvektor am und die dem Restpolynom Pm(D) = pmL + Pm(L–1)D + . . . + pm1DL–1 (7) entsprechenden Bits werden auf einen Vektor bm wie folgt abgebildet: bm = (bm1, bm2, ..., bm(A+L)) = (am1, ..., amA, pmL, ..., pm1) (8)

Dabei ist festzustellen, dass dasjenige Bit, welches dem höchsten Exponenten in Gl.(6) entspricht, im Vektor bm an der geringwertigsten Stelle erscheint. Die Nutzsignal-Bits erscheinen auf den geringerwertigen Positionen in dem Vektor bm und die CRC-Paritäts-Bits erscheinen dagegen auf den höherwertigen Positionen. Die CRC-Partitäts-Bits werden jedoch auf dem Vektor b_m in ihrer natürlichen Reihenfolge abgebildet, d.h. die Koeffizienten, die den niedrigen Exponenten in dem Restpolynom entsprechen, werden auf den geringerwertigen Positionen von b_m abgebildet. Insbesondere wird der Koeffizient p_m1, der dem höchsten Exponenten in dem Restpolynom entspricht, auf der bedeutensten Bit-Position von b_m abgebildet.

Anschließend wird eine Anzahl von solchermaßen mit CRC-Paritäts-Bits versehenen M Transportblöcken miteinander verkettet und an den Kanalcodierer geliefert.

Die empfängerseitige Durchführung der Kanaldecodierung kann auf verschiedene Arten durchgeführt werden. Bei dem bekannten „sliding-window-Verfahren" werden die Datensignale eines Blocks in der Reihenfolge wiedergewonnen, wie sie senderseitig dem Faltungscodierer zugeführt worden waren. Bei der von der Anmelderin bevorzugten sogenannten exakten Viterbi-Traceback-Operation, bei welcher der Viterbi-Decoder die Traceback-Daten über den gesamten Trellis abspeichert, werden dagegen die Datensignale eines Blocks in der umgekehrten Reihenfolge wiedergewonnen, wie sie senderseitig dem Faltungscodierer zugeführt worden waren, d.h. in der auf der rechten Seite der Gl.(8) angegebenen Reihenfolge. Das Problem ist nun, dass die in dieser Reihenfolge auftretenden Nutzsignal-Bits und Paritäts-Bits nicht unmittelbar einem konventionel– len, aus einem Schieberegister mit linearer Rückkoppelung aufgebauten CRC-Fehlerermittlungsschaltkreis zugeführt werden können. Aus diesem Grund wird die bei dem Viterbi-Traceback anfallende sogenannte Hard-Decision-Sequenz aus zurückgewonnenen Signaldaten entsprechend dem Vektor b_m zunächst für einen Block oder für den kompletten Satz von zusammengefassten Blöcken in einem Pufferspeicher abgespeichert. Anschließend werden die Datensignale aus dem Pufferspeicher in der richtigen Reihenfolge abgerufen und in das Schieberegister des CRC-Fehlerermittlungsschaltkreises geschoben. Das Zwischenspeichern der Werte ist einerseits hardwaremässig aufwendig, da entsprechender Speicherplatz zur Verfügung gestellt werden muss und andererseits ist es mit Zeitaufwand verbunden, da die Daten in den Speicher abgelegt und aus diesem wieder aufgerufen werden müssen.

Das beschriebene Erfordernis der Zwischenspeicherung vor der Durchführung der Redundanzüberprüfung aufgrund der dem Decodierprozess entnommenen Bitreihenfolge kann jedoch ebenso auftreten, wenn als Viterbi-Traceback das oben genannte „sliding-window"-Verfahren angewandt wird. Auch in diesem Fall kann es gegeben sein, dass die Paritäts- oder Redundanzüberprüfungsbits auf eine Weise dem Datenblock hinzugefügt werden bzw. empfangsseitig von dem Decodier-Prozess geliefert werden, dass die Bitreihenfolge es nicht gestattet, die Nutzdaten- und Paritätsbits direkt dem Schieberegister mit linearer Rückkopplung zur Polynomdivision zuzuführen.

Des Weiteren kann der Fall auftreten, dass die von dem Decodierprozess gelieferte Bitreihenfolge vollständig invers zu der Reihenfolge von Bits ist, in der diese einem konventionellen Schieberegister für eine zyklische Redundanzüberprüfung zuzuführen wären, um eine korrekte Polynomdivision durchzuführen. Auch hier werden die Bits deshalb erst in aufwendiger Weise in einem Pufferspeicher zwischengespeichert.

Es ist demgemäß Aufgabe der vorliegenden Erfindung, an die von dem Decodierprozess gelieferten Reihenfolge von Nutzdaten- und Paritätsbits angepasste Verfahren zur zyklischen Redundanzüberprüfung von Mobilfunksignalen und entsprechende Vorrichtungen zur Durchführung der Verfahren anzugeben, durch welche der Implementierungsaufwand reduziert und die Latenzzeit verringert werden und im Prinzip eine Parallelverarbeitung zwischen Decodierung und zyklischer Redundanzüberprüfung ermöglicht werden kann. Insbesondere ist es Aufgabe der vorliegenden Erfindung, die bei der Decodierung ermittelten Datensignale unmittelbar und ohne Zwischenspeicherung einem Schieberegister für die zyklische Redundanzüberprüfung zuzuführen.

Diese Aufgabe wird durch die kennzeichnenden Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen sind in den Unteransprüchen angegeben. Weiterhin sind in den Patentansprüchen Vorrichtungen zur Durchführung der erfindungsgemässen Verfahren angegeben.

Die erfindungsgemäßen Verfahren zur zyklischen Redundanzüberprüfung von Mobilfunksignalen nach den unabhängigen Patentansprüchen gehen von der an sich bekannten Situation aus, in welcher blockweise jeweils eine Nutzsignal-Bitfolge und eine Redundanzüberprüfungs-Bitfolge wie eine CRC-Bitfolge senderseitig erzeugt und einem Kanalcodierer zugeführt werden, wobei empfangsseitig die Bitfolgen in einem Decodierer decodiert werden, welcher die dem Kanalcodierer zugeführte Sequenz ermittelt und die ermittelten Werte derart ausgibt, dass die Bitreihenfolge für die unmittelbare Durchführung einer zyklischen Redundanzüberprüfung, d.h. für die unmittelbare Eingabe der ermittelten Bits in ein dafür vorgesehenes Schieberegister mit linearer Rückkopplung (LFSR) an sich nicht geeignet ist.

Je nach der von dem Decodierprozess gelieferten Bitreihenfolge stellt die vorliegende Erfindung zwei Verfahren bereit, die es ermöglichen, dass die von dem Decodierer gelieferten Bitfolgen decodierter Nutzsignal- und Redundanzüberprüfungs-Bits einem LFSR zugeführt werden können, ohne dass sie zuvor in einem Pufferspeicher zwischengespeichert werden müssen.

Die gelieferte Bitreihenfolge kann beispielsweise derart sein, dass zwar eine erste Gruppe von Bits in einer geeigneten Reihenfolge auftritt, eine zweite Gruppe von Bits jedoch relativ zur ersten Gruppe nicht geeignet positioniert ist und in zudem in sich eine ungeeignete, d.h. inverse Reihenfolge aufweist. Demzufolge ist in einem ersten erfindungsgemässen Verfahren vorgesehen, einen Teil der Bits dem Schieberegister von einem vorderen Ende und einen anderen Teil der Bits dem Schieberegister von einem hinteren Ende zuzuführen.

Die gelieferte Bitreihenfolge kann auch derart sein, dass sie gegenüber einer Bitreihenfolge, wie sie für eine direkte Eingabe in ein konventionelles LFSR zwecks Durchführung einer gewöhnlichen Polynomdivision benötigt würde, insgesamt invertiert ist. In diesem Fall kann ein zweites erfindungsgemässes Verfahren angewandt werden, nach welchem – wie weiter unten noch im Detail ausgeführt werden wird – die Bits entweder alle nacheinander von hinten in ein im wesentlichen herkömmliches LFSR bei unveränderter Koeffizientenbelegung der Multiplikatoren eingeschoben werden, oder die Bits alle nacheinander von vorne in herkömmlicher Weise in ein LFSR eingeschoben werden, jedoch die Koeffizientenbelegung der Multiplikatoren invertiert wird.

In beiden genannten Fällen können die Bits durch geeignete Vorrichtungen ohne Verwendung von Pufferspeichern dem LFSR zugeführt werden. Nach dem Einschieben des letzten Bits des Datenblocks in das LFSR ist die Polynomdivision in dem LFSR und somit die zyklische Redundanzüberprüfung durchgeführt. Eine Vorrichtung zur Durchführung des ersten Verfahrens enthält eine Verteilereinrichtung, welche einen Eingang und zwei

Ausgänge aufweist und ein Schieberegister mit linearer Rückkoppelung, wobei ein erster Ausgang der Verteilereinrichtung mit einem ersten Eingang des Schieberegisters und ein zweiter Ausgang der Verteilereinrichtung mit einem zweiten Eingang des Schieberegisters verbunden ist. In den Eingang der Verteilereinrichtung werden die Hard-Decision-Output-Werte aus dem Decodierer eingegeben. Der Verteilereinrichtung wird ein Kontrollsignal zugeführt, durch welches die Datensignale entweder dem ersten oder dem zweiten Ausgang zugeführt werden. Der erste Eingang des Schieberegisters befindet sich auf einer Seite der Schieberegisterkette und führt die Datensignale auf dieser Seite dem Schieberegister zu, während der zweite Eingang des Schieberegisters sich auf der anderen Seite der Schieberegisterkette befindet und Datensignale auf dieser Seite dem Schieberegister zuführt. An beiden Eingängen des Schieberegisters befinden sich Kontaktschalter, die geöffnet oder geschlossen werden können, um wahlweise Signal-Bits durch den ersten Eingang oder durch den zweiten Eingang in das Schieberegister zu schieben.

Das zweite erfindungsgemässe Verfahren geht davon aus, dass die von dem Decodierprozess gelieferte Bitreihenfolge invertiert ist. Demzufolge sieht das Verfahren vor, die Bitfolge für die Redundanzüberprüfung einem Schieberegister mit linearer Rückkoppelung ohne Verwendung einer wie oben beschriebenen Verteilereinrichtung zuzuführen, jedoch entweder die Bits dem Schieberegister von seinem hinteren Ende bei unveränderter Reihenfolge der Koeffizientenbelegung der Multiplizierer zuzuführen oder die Bits dem Schieberegister von seinem vorderen Ende zuzuführen, jedoch die Reihenfolge der Koeffizientenbelegung der Multiplizierer zu invertieren.

Durch die Erfindung nach ihren beiden Aspekten wird erreicht, dass die von einem Viterbi-Decodierer oder einem anderen trellisbasierten Decodierer gelieferten Bits unmittelbar dem CRC-Überprüfungsprozess bereitgestellt werden können. Diese Bits können sofort in das Schieberegister des CRC- Schaltkreises eingeschoben werden und brauchen nicht in einem eigens dafür vorgesehenen Pufferspeicher zwischengespeichert werden, um anschließend aus diesem Pufferspeicher in das Schieberegister geladen zu werden. Somit kann auf die hardwaremäßige Bereitstellung eines Pufferspeichers verzichtet werden und es kann die für das Abspeichern der Bits und deren Aufruf aus dem Speicher benötigte Zeit eingespart werden.

Die Implementierung der vorliegenden Erfindung bedeutet somit auch eine Parallelverarbeitung von Decodierung und zyklischer Redundanzüberprüfung innerhalb eines Datenblocks oder eines Satzes von Datenblöcken. Wenn also beispielsweise ein Viterbi-Decodierer oder ein anderer trellisbasierter Decodierer durch eine Rückverfolgungs-Operation die dem Kanalcodierer übermittelte Datenfolge rekursiv ermittelt, kann er die ermittelten Bits bereits an den CRC-Überprüfungsschaltkreis weiter liefern, damit diese dort in das Schieberegister eingeschoben werden können. Wenn durch den Traceback des Viterbi-Decodierers das letzte Bit eines Datenblocks ermittelt und an den CRC-Decodierer weitergeleitet worden ist, so sind die bereits vorher ermittelten Bits bereits in dem Schieberegister auf die entsprechenden Plätze geschoben worden und nach Einschieben des letzten Bits kann unmittelbar das Ergebnis des CRC-Überprüfungsprozesses durch das ODER-Glied ausgegeben werden. Durch diese Art der Parallelverarbeitung kann somit weitere Prozesszeit auf der Empfangsseite eingespart werden.

Im Folgenden werden die beiden Aspekte des erfindungsgemässen Verfahrens anhand von zwei entsprechenden Ausführungsbeispielen für entsprechende Vorrichtungen in Verbindung mit den Zeichnungsfiguren näher erläutert.
Es zeigen
l eine Vorrichtung zur Durchführung des ersten Verfahrens mit einem Schieberegister und einer vorgeschalteten Verteilereinrichtung;
2 eine Vorrichtung zur Durchführung des zweiten Verfahrens mit einem konventionellen Schieberegister mit vorderseitiger Bitzuführung und Invertierung der Koeffizientenbelegung.
Entsprechend l treten am Eingang des CRC-Schaltkreises die von einem nach einem exakten Viterbi-Traceback arbeitenden Viterbi-Decodierer gelieferten decodierten Bits auf, wie sie durch die Traceback-Operation für einen Transportblock m erzeugt werden. Wie aus der obigen Gleichung (8) deutlich wird, treten die Bits somit am Eingang infolge ihrer zeitlich rückwärts gerichteten Ermittlung im Decodierer in der Sequenz P_m1, ..., P_mL, a_mA, ..., a_m1 auf.
Die erfindungsgemäße Vorrichtung weist als erstes eine Verteilereinrichtung 1 auf, durch die die Bits auf zwei verschiedene Ausgänge D1 und D2 verteilt werden. Der Verteilereinrichtung 1 wird ein Kontrollsignal ctrl zugeführt, um den Signalausgang zwischen D1 und D2 umzuschalten.
Die Ausgänge D1 und D2 der Verteilereinrichtung 1 sind jeweils mit dem vorderen und dem hinteren Eingang eines Schieberegisters mit linearer Rückkoppelung (LFSR) 10 verbunden. Mit dem LFSR 10 wird in an sich bekannter Weise eine Polynom-Division durchgeführt, um zu überprüfen, ob der Datenblock korrekt übertragen wurde. Das LFSR 10 weist eine Anzahl Speicherzellen 2 auf, welche in jedem Taktschritt den am Eingang ankommenden Wert speichern und den zuvor gespeicherten Wert am Ausgang weitergeben. Zwischen der Speicherzelle 2 mit der Bezeichnung S₂ und der am rechten Ende des Schieberegisters gezeigten Speicherzelle 2 mit der Bezeichnung S_L–1 können sich – wie durch die Punkte angedeutet ist – weitere Speicherzellen 2 befinden. Jede Speicherzelle 2 weist einen eigenen Rücksetzeingang auf, durch den beispielsweise am Beginn eines Verarbeitungsprozesses sämtliche Speicherzellen 2 auf Null gesetzt werden können. Zwischen den Speicherzellen 2 sind Ex klusiv-ODER-Glieder 3 geschaltet, durch die der Wert der jeweils vorgeschalteten Speicherzelle 2 mit dem Ausgangswert von Multiplizierern 4 addiert wird. In den Multiplizierern 4 wird der am Eingang anliegende Wert mit einem Koeffizienten gn aus der Menge {0,1} multipliziert und das Produkt wird ausgegeben. Die Koeffizienten g_n entsprechen den Koeffizienten des senderseitig ausgewählten Generator-Polynoms. Die Speicherzellen 2 sind weiterhin mit einem ODER-Glied 5 verbunden. Wie eingangs anhand der US-PS-5 748 652 erläutert, wird durch den Inhalt der Speicherzellen 2 nach Abschluss der CRC-Überprüfungsoperation bestimmt, ob die Polynom-Division einen Rest ergeben hat. Wenn dies nicht der Fall ist und somit alle Speicherzellen 2 den Wert Null aufweisen, so gibt das ODER-Glied 5 an seinem Ausgang den Wert Null aus, so dass die Feststellung getroffen werden kann, dass die Übertragung des Datenblocks korrekt durchgeführt wurde. Andernfalls, d.h. wenn auch nur eine der Speicherzellen 2 den Wert 1 aufweist, so ist der Rest der Polynom-Division ungleich 0 und das ODER-Glied 5 gibt an seinem Ausgang den Wert 1 aus, so dass eine fehlerbehaftete Datenübertragung festgestellt wird.
Der CRC-Schaltkreis weist zudem Kontaktschalter 6 und 7 auf, mit welchen ein Kontakt der jeweils äußersten Speicherzelle 2 des LFSR 10 mit dem Ein- bzw. Ausgang des LFSR 10 hergestellt oder unterbrochen werden kann.
Die Arbeitsweise des CRC-Schaltkreises ist wie folgt:

1. Zunächst werden beide Kontaktschalter 6 und 7 auf die Schalterposition A gestellt, womit der LFSR 10 für das Verschieben der Bits von rechts nach links eingerichtet wird.
2. Für die ersten L Taktzyklen aktiviert die Verteilereinrichtung 1 den Ausgang D2 und deaktiviert den Ausgang D1 und wird durch das Kontrollsignal ctrl entsprechend gesteuert. Somit treten zuerst die CRC-Paritäts-Bits p_m ₁, ..., p_mL in den LFSR 10 an dessen rechtem Eingang ein und werden von rechts nach links durch den LFSR 10 durchgeschoben.
3. Dann werden die Kontaktschalter 6 und 7 auf die Kontaktposition B gestellt, so dass der LFSR 10 dafür eingerichtet wird, die Datenbits nunmehr von links nach rechts zu verschieben.
4. Dann wird der Ausgang D1 der Verteilereinrichtung 1 aktiviert und der Ausgang D2 wird deaktiviert für die nächsten A Taktzyklen. Damit werden nun die Informations-Bits a_mA, ..., a_m1 von der linken Seite in den LFSR 10 eineeschoben und in diesem von links nach rechts verschoben, wobei infolge der Schalterstellung des Kontaktschalters 7 auf Schalterposition B die Rückkoppelungsleitung des LFSR 10 aktiviert ist. Die Umschaltung der Verteilereinrichtung 1 auf den Ausgang D1 ist wiederum von einem entsprechenden Kontrollsignal ztrl veranlasst worden.
5. Nachdem die Informations-Bits eingeschoben worden sind, ist das Resultat der CRC-Überprüfung des überprüften Datenblocks an dem Ausgang des ODER-Gliedes 5 erhältlich.
6. Falls der Code-Block mehr als einen Transportblock enthält, wird wieder bei 1. begonnen.

In der 2 ist ein Ausführungsbeispiel für eine Vorrichtung zur Durchführung des zweiten erfindungsgemässen Verfahrens dargestellt. Dieses Verfahren kommt dann zur Anwendung, wenn die Bitreihenfolge der gelieferten Bits vollständig invertiert gegenüber einer Bitreihenfolge ist, wie sie bei Verwendung eines konventionellen LFSR benötigt werden würde.
Diese Vorrichtung weist ein Schieberegister 20 mit linearer Rückkopplung auf. Zwischen den hintereinander geschalteten Speicherzellen 2 mit den Bezeichnungen S₀ bis S_L_₁ sind Exklu siv-ODER-Glieder 3 geschaltet, deren zwei Eingänge jeweils mit den Ausgängen von Multiplizierern 4 und den Ausgängen der jeweils vorangeschalteten Speicherzellen 2 verbunden sind. Eine mit der letzten Speicherzelle S_L_₁ verbundene Rückkoppelungsleitung ist mit allen Multiplizierern 4 verbunden. Der erste Multiplizierer 4 ist mit einem ersten, vor der ersten Speicherzelle 2 geschalteten Exklusiv-ODER-Glied 3 verbunden, deren zweitem Eingang die von dem Decodier-Prozess gelieferte Bitfolge zugeführt wird. In dem gezeigten Ausführungsbeispiel wird angenommen, dass von dem Decodier-Prozess eine Bitreihenfolge p_mL, ..., p_m1, a_m _A, ..., a_m1 aus A Nutzsignal- und L Redundanzüberprüfungsbits geliefert wird. Die Koeffizientenbelegung ist derart, dass der mit dem Koeffizienten g_L beaufschlagte Multiplizierer 4 mit dem ersten eingangsseitigen Exklusiv-ODER-Glied 3 verbunden ist und der mit dem Koeffizienten g₁ beaufschlagte Multiplizierer 4 mit dem letzten ausgangsseitigen Exklusiv-ODER-Glied 3 verbunden ist und in den dazwischen liegenden Verarbeitungsstufen die Koeffizienten in der natürlichen Reihenfolge der Indizes den Multiplizierern 4 zugeführt werden. Falls diese Koeffizientenbelegung nicht bereits voreingestellt ist, kann sie durch eine nicht dargestellte, mit dem Schieberegister 20 verbundene Einrichtung in der beschriebenen Weise verändert werden.
Eine alternative, im Grunde genommen der in 2 gezeigten Vorrichtung äquivalente Vorrichtung zur Durchführung des zweiten Verfahrens unter der Annahme einer von dem Decodierprozess mit einer Reihenfolge p_mL, ..., p_m1, a_mA, ..., a_m1 aus A Nutzsignal- und L Redundanzüberprüfungsbits gelieferten Bitreihenfolge ist spiegelsymmetrisch zu der in 2 gezeigten Vorrichtung, wobei die Bits von rechts in ein Exklusiv-ODER-Glied eingegeben werden, welches mit der mit S_L_₁ bezeichneten Speicherzelle verbunden ist. Die Bits werden von rechts nach links durch das Schieberegister geschoben. Die Rückkopplungsleitung ist auf der linken Seite mit dem Ausgang der mit So bezeichneten Speicherzelle verbunden.
Das erfindungsgemäße Verfahren lässt sich besonders vorteilhaft in Verbindung mit einem speziellen Modus des 3GPP-Standards, der blinden Transportformatdetektion (BTFD, Blind Transport Format Detection) anwenden. Dieser Modus beruht darauf, dass sowohl die Größe A eines Transportblocks als auch die Anzahl M von Transportblöcken dynamische Größen sind, die zwischen den Übertragungszeitintervallen (TTI, Transmission Time Interval) variieren können. Für gewöhnlich sind dem Empfänger diese Parameter bekannt, da auf einem Kontrollkanal das von dem Sender ausgewählte aktuelle Transportformat übermittelt wird. Es kann jedoch auch die Aufforderung an den Empfänger ergehen, das aktuelle Transportformat blind zu detektieren, welches dadurch geschieht, dass die Kanaldecodierung und die CRC-Decodierung für einen ausgewählten Satz aller möglicher Transportformate des Transportformatsatzes durchgeführt wird. Ein Beispiel für einen Algorithmus des BTFD-Modus ist in dem Anhang A des Standards 3GPP TS 25.212 "Channel Coding and Multiplexing" beschrieben. Da somit in diesem Modus eine Mehrzahl von Traceback-Operationen in dem Viterbi-Decodierer durchgeführt werden müssen, die jeweils durch CRC-Überprüfungen gefolgt werden müssen, ist es gerade für diesen Modus von größtem Vorteil, wenn die Gesamtprozessdauer für die Kanal- und die CRC-Decodierung verringert werden kann.

Claims

Verfahren zur zyklischen Redundanzüberprüfung empfangener und decodierter Mobilfunksignale, welche einen CRC-Code enthalten, bei welchem Verfahren – ein von einem Decodierprozess gelieferter Datenblock enthaltend Nutzsignal- (a_m1, ..., a_mA) und Redundanzüberprüfungs-Bits (p_m1, ..., p_mL) für die zyklische Redundanzüberprüfung einem Schieberegister mit linearer Rückkopplung zugeführt wird, dadurch gekennzeichnet, dass – ein Teil der Bits dem Schieberegister von einem vorderen Ende und ein anderer Teil der Bits dem Schieberegister von einem hinteren Ende zugeführt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass – die Bits einer Verteilereinrichtung (1) zugeführt werden, welche zwei Ausgänge (D1, D2) aufweist, welche jeweils mit dem vorderen und dem hinteren Ende des Schieberegisters (10) verbunden sind, wobei – die Verteilereinrichtung (1) durch ein Kontrollsignal (ctrl) gesteuert wird, um die Ausgänge (D1, D2) zu aktivieren oder zu deaktivieren.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass – eine erste zusammenhängende Gruppe der gelieferten Bits am hinteren Ende in das Schieberegister (10) eingeschoben werden, und – eine zweite zusammenhängende Gruppe der bereitgestellten Bits am vorderen Ende in das Schieberegister (10) eingeschoben werden.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass – die von dem Decodierprozess gelieferten Bits die Bitreihenfolge p_m1, ..., p_mL, a_mA, ..., a_m1 aufweist, und – die erste Gruppe der gelieferten Bits, nämlich die Redundanzüberprüfungs-Bits (p_m1, ..., p_mL) , am hinteren Ende in das Schieberegister (10) eingeschoben werden, und anschliessend – die zweite Gruppe der bereitgestellten Bits, nämlich die Nutzsignal-Bits (a_m1, ..., a_mA), am vorderen Ende in das Schieberegister (10) eingeschoben werden.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass – bei Aktivierung der Ausgänge (D1, D2) diese durch Öffnen oder Schließen von Kontaktschaltern (6, 7) mit dem vorderen oder dem hinteren Ende des Schieberegisters gekoppelt werden.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass – beim Schließen eines mit einem ersten Ausgang (D1) der Verteilereinrichtung (1) verbundenen ersten Kontaktschalters (6) gleichzeitig ein mit einem zweiten Ausgang (D2) der Verteilereinrichtung (1) verbundener zweiter Kontaktschalter (7) geöffnet wird und gleichzeitig durch den zweiten Kontaktschalter (7) das hintere Ende des Schieberegisters mit einem zwischen dem ersten Ausgang (D1) und dem ersten Kontaktschalter (6) angeordneten Exklusiv-ODER-Glied (3) verbunden wird.
Verfahren zur zyklischen Redundanzüberprüfung empfangener und decodierter Mobilfunksignale, welche einen CRC-Code enthalten, bei welchem Verfahren – ein von einem Decodierprozess gelieferter Datenblock enthaltend Nutzsignal- (a_m1, ..., a_mA) und Redundanzüberprüfungs-Bits (p_m1, ..., p_mL) für die zyklische Redundanzüberprüfung einem Schieberegister mit linearer Rückkopplung zugeführt wird, dadurch gekennzeichnet, dass – die Bits dem ersten Eingang eines ersten Exklusiv-ODER-Glieds (3) zugeführt werden, dessen zweiter Eingang mit dem Ausgang eines mit dem Koeffizienten g_L des CRC-Generatorpolynoms beaufschlagten Multiplizierers (4) verbunden ist, und – der Ausgang des ersten Exklusiv-ODER-Glieds (3) mit dem Eingang einer ersten eingangsseitigen Speicherzelle (2) verbunden ist, und in nachfolgenden Verarbeitungsstufen die Ausgänge der Speicherzellen (2) mit ersten Eingängen von Exklusiv-ODER-Gliedern (3) verbunden sind, deren zweite Eingänge mit Ausgängen von Multiplizierern (4) verbunden sind, die mit den Koeffizienten g_L–1, g_L–2, ..., g₁ in dieser Reihenfolge beaufschlagt werden, und – der Ausgang einer letzten ausgangsseitigen Speicherzelle (2) mit einer Rückkopplungsschleife verbunden ist, welche mit den Eingängen der Multiplizierer (4) verbunden ist.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass – die von dem Decodierprozess gelieferten Bits die Bitreihenfolge p_mL, ..., p_m1, a_mA, ..., a_m1 aufweist.
Vorrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 6, gekennzeichnet durch – eine Verteilereinrichtung (1), welche einen Eingang und zwei Ausgänge (D1, D2) aufweist, und – ein Schieberegister (10) mit linearer Rückkoppelung, wobei – ein erster Ausgang (D1) der Verteilereinrichung (1) mit einem ersten Eingang des Schieberegisters (10) verbunden ist und ein zweiter Ausgang (D2) der Verteilereinrichtung (1) mit einem zweiten Eingang des Schieberegisters (10) verbunden ist.
Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass – zwischen dem ersten Ausgang (D1) der Verteilereinrichtung (1) und dem ersten Eingang des Schieberegisters (10) ein Kontaktschalter (6) geschaltet ist, und – zwischen dem zweiten Ausgang (D2) der Verteilereinrichtung (1) und dem zweiten Eingang des Schieberegisters (10) ein zweiter Kontaktschalter (7) geschaltet ist.
Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass – der zweite Kontaktschalter (7) in einer ersten Schalterstellung (A) den zweiten Ausgang (D2) der Verteilereinrichtung (1) mit dem zweiten Eingang des Schieberegisters (10) verbindet und in einer zweiten Schalterstellung (B) den zweiten Eingang des Schieberegisters (10) mit einem zwischen dem ersten Ausgang (D1) der Verteilereinrichtung (1) und dem ersten Kontaktschalter (6) geschalteten Exlusiv-ODER-Glied (3) verbindet.
Vorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die Speicherzellen (2) des Schieberegisters mit einem ODER-Glied (5) verbunden sind.
Vorrichtung zur Durchführung des Verfahrens nach Anspruch 7 oder 8, gekennzeichnet durch – ein Schieberegister (20) mit linearer Rückkoppelung, welches eine Anzahl hintereinander geschalteter Speicherzellen (2) aufweist, zwischen denen jeweils Exklusiv-ODER-Glieder (3) geschaltet sind, deren Ausgänge mit der jeweils nachgeschalteten Speicherzelle (2) verbunden sind und deren jeweils zwei Eingänge mit dem Ausgang der jeweils vorgeschalteten Speicherzelle (2) und dem Ausgang eines Multiplizierers (4) verbunden sind, wobei mit dem Ausgang der letzten Speicherzelle (2) eine Rückkopplungsleitung verbunden ist, die mit den Eingängen der Multiplizierer (4) verbunden ist, wobei – der mit dem Koeffizienten g_L beaufschlagte Multiplizierer (4) mit dem ersten eingangsseitigen Exklusiv-ODER-Glied (3) verbunden ist und der mit dem Koeffizienten g₁ beaufschlagte Multiplizierer (4) mit dem letzten ausgangsseitigen Exklusiv-ODER-Glied (3) verbunden ist.