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HINTERGRUND
DER ERFINDUNG
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Gebiet der
Offenbarung
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Die
vorliegende Erfindung bezieht sich auf Flash-Speicherbauelemente vom NAND-Typ, und insbesondere
auf einen Seitenpuffer einer dualen Registerstruktur, die nur ein
Haupt-Latch eines Seitenpuffers mit einem dualen Register verwendet,
und auf ein Verifikationsverfahren unter Verwendung derselben.
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Es
besteht ein erhöhter
Bedarf für
Halbleiterspeicherbauelemente, welche elektrisch programmiert und
gelöscht
werden können,
und die keine Auffrischfunktion benötigen, um in einem vorbestimmten
Zyklus Daten zu regenerieren. Darüber hinaus wurden, um Speicherbauelemente
mit großer Kapazität zu entwickeln,
die in der Lage sind, eine große
Menge von Daten zu speichern, Forschungsanstrengungen in Bezug auf
Technologien höherer Integration
von Speicherbauelementen aktiv unternommen. In diesem Zusammenhang
meint Programmieroperation eine Operation des Schreibens von Daten
in Speicherzellen, und Löschoperation
meint eine Operation des Löschens
von Daten, die in Speicherzellen eingeschrieben sind.
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Für eine höhere Integration
von Speicherbauelementen wurden Flash-Speicherbauelemente vom NAND-Typ
entwickelt, in welchem eine Vielzahl von Speicherzellen in serieller
Weise (d.h. in einer Struktur, in welcher benachbarte Zellen eine
Source oder eine Drain teilen), miteinander verbunden sind, um einen
String zu bilden. Die Flash-Speicherbauelemente vom NAND-Typ sind
Speicherbauelemente, die Information in einer sequentiellen Weise
auslesen, anders als Flash-Speicherbauelemente vom NOR-Typ. Die
Programmier- und Löschoperationen dieses
Flash-Speicherbauelements vom NAND-Typ werden durch Steuern einer
Threshold-Spannung einer Speicherzelle ausgeführt. während Elektronen in oder aus
einem Floating-Gate mittels F-N-Tunneln injiziert bzw. entladen
werden.
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Das
Flash-Speicherbauelement vom NAND-Typ verwendet einen Seitenpuffer,
um so umfangreiche Information zu speichern oder innerhalb einer
kurzen Zeit gespeicherte Information zu lesen. Der Seitenpuffer
dient dazu, umfangreiche Daten von einem I/O-Anschluss zu empfangen
und dann die empfangenen Daten den Speicherzellen zur Verfügung zu
stellen, oder Daten der Speicherzellen zu speichern und dann die
gespeicherten Daten auszugeben. Der Seitenpuffer besteht typischerweise
aus einem einzelnen Register, um Daten vorübergehend zu speichern. In
den letzten Jahren wurden jedoch duale Register verwendet, um die
Programmiergeschwindigkeit von Flash-Speicherbauelementen vom NAND-Typ in
Verbindung mit einem Programmieren von umfangreichen Daten zu erhöhen.
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Nachdem
eine Löschoperation
in einem Flash-Speicherbauelement vom NAND-Typ ausgeführt wurde,
welches einen Seitenpuffer einer dualen Registerstruktur aufweist,
wird eine Spannung von 0V an Wortleitungen angelegt, und es werden
0V an eine geradzahlige Bit-Leitung oder an eine ungeradzahlige
Bit-Leitung, die nicht durch eine Adresse ausgewählt ist, angelegt, um eine
Löschverifikation
auszuführen.
Zum Zwecke einer Löschverifikation
werden ausgewählte
Bit-Leitungen einer Löschverifikation
mittels drei Stufen von Vorladen, Evaluieren und Erfassen in derselben
Weise unterzogen, wie bei einer typischen Leseoperation.
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Für eine Programmier-
und Löschverifikation werden
jedoch, nachdem Daten dem Status einer Zelle folgend in einem Cache-Latch
gespeichert werden, in dem Cache-Latch gespeicherte Daten in ein Haupt-Latch
transferiert, was problematisch sein kann. Da eine Löschverifikation
auch unter Verwendung eines PMOS-Transistors für eine Programmierverifikation
auszuführen
ist, werden darüber
hinaus Daten, die dem Zustand einer Zelle entgegengesetzt sind,
bei einer Löschverifikation
ausgegeben.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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In Übereinstimmung
mit einem Aspekt der Offenbarung kann ein Seitenpuffer eine Programmierverifikation
und eine Löschverifikation
unter Verwendung nur eines Haupt-Latch ausführen. Es wird auch ein Verifikationsverfahren
unter Verwendung des Seitenpuffers offenbart. Der offenbarte Seitenpuffer
kann auch oder alternativ eine Löschverifikation
unabhängig
von Programmierverifikationsoperationen ausführen.
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In Übereinstimmung
mit einer Ausführungsform
der Offenbarung schließt
ein Seitenpuffer eine Bit-Leitungsauswahleinheit zum selektiven
Verbinden einer geradzahligen Bit-Leitung oder einer ungeradzahligen
Bit-Leitung, welche mit einer Speicherzellenanordnung verbunden
ist, mit einem Abtastknoten gemäß einem
Bit-Leitungsauswahlsignal ein. Der Seitenpuffer schließt weiterhin
einen ersten Schalter ein, um die geradzahlige Bit-Leitung oder die
ungeradzahlige Bit-Leitung durch Zuführen einer vorbestimmten Spannung
an den Abtastknoten gemäß einem
Vorladesignal vorzuladen, und ein Hauptregister, um Zustandsdaten
der ausgewählten
Zelle gemäß einem
Spannungsniveau des Abtastknotens und einem Haupt-Latchsignal zu
speichern. Der Seitenpuffer schließt weiterhin einen zweiten
Schalter ein, um ein Löschverifikationssignal
gemäß einem Spannungsniveau
eines ersten Anschlusses des Hauptregisters auszugeben, und einen
dritten Schalter zum Ausgeben eines Programmierverifikationssignals
gemäß einem
Spannungsniveau eines zweiten Anschlusses des Hauptregisters. Der
Seitenpuffer schließt
auch ein Cash-Register zum Speichern von Programmierdaten gemäß einem
Steuersignal in einer Programmieroperation ein, einen vierten Schalter zum
Transferieren von in dem Cash-Register gespeicherten Daten in das
Hauptregister, und einen fünften Schalter
zum Programmieren der Programmierdaten, die in dem Hauptregister
gespeichert sind, in die ausgewählte
Speicherzelle gemäß einem
Programmiersignal.
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Die
Bit-Leitungsauswahleinheit kann erste und zweite NMOS-Transistoren zum
Entladen von Speicherzellen einschließen, die mit der geradzahligen
Bit-Leitung bzw. der ungeradzahligen Bit-Leitung verbunden sind,
gemäß ersten
und zweiten Entladungssignalen, und dritte und vierte NMOS-Transistoren zum
Verbinden der geradzahligen Bit-Leitung bzw. der ungeradzah ligen
Bit-Leitung bzw. des Knotens gemäß ersten
und zweiten Bit-Leitungsauswahlsignalen.
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Der
erste Schalter kann einen PMOS-Transistor zum Zuführen einer
Energieversorgungsspannung zu dem Abtastknoten gemäß dem Vorladesignal
umfassen.
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Das
Hauptregister kann einen Latch zum Speichern von Daten in Abhängigkeit
von dem Status einer ausgewählten
Zelle der Speicherzellenanordnung, einen ersten NMOS-Transistor,
betrieben gemäß einem
Spannungsniveau des Abtastknotens, und einen zweiten NMOS-Transistor,
betrieben gemäß dem Haupt-Latchsignal,
umfassen.
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Das
Hauptregister kann weiterhin einen NMOS-Transistor zum Initialisieren
des Latch gemäß einem
Initialisierungssignal umfassen.
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Der
zweite Schalter kann einen PMOS-Transistor umfassen, der ein Source-Spannungsniveau oder
das Löschverifikationssignal
eines Floating-Zustands
gemäß dem Spannungsniveau
des ersten Anschlusses des Hauptregisters ausgibt.
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Der
dritte Schalter kann einen PMOS-Transistor umfassen, der ein Source-Spannungsniveau oder
das Programmierverifikationssignal eines Floating-Zustands gemäß dem Spannungsniveau
des zweiten Anschlusses des Hauptregisters ausgibt.
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Gemäß einem
anderen Aspekt der Offenbarung schließt ein Verifikationsverfahren
eines Flash-Speicherbauelements die folgenden Schritte ein: Entladen
einer ausgewählten
Bit-Leitung zur Programmier- oder Löschverifikation, und anschließendes Initialisieren
eines Haupt-Latch; Vorladen der ausgewählten Bit-Leitung mit einem
vorbestimmten Spannungsniveau, und dann Evaluieren einer Zelle, die
mit der ausgewählten
Bit-Leitung verbunden ist; Speichern von Daten in Abhängigkeit
von dem Zustand der ausgewählten
Speicherzelle in dem Haupt-Latch; Ausgeben eines Löschverifikationssignals
gemäß einem
Spannungsniveau eines ersten Anschlusses des Haupt-Latch; und Ausgeben
eines Programmierverifikationssignals gemäß einem Spannungsniveau eines
zweiten Anschlusses des Haupt-Latch.
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In
einigen Ausführungsformen
halten Zustandsdaten der ausgewählten
Zelle ein niedriges Niveau, wenn die Zelle sich in einem gelöschten Zustand
befindet, und ein hohes Niveau, wenn sich die Zelle in einem programmierten
Zustand befindet. Das Löschverifikationssignal
kann einen Floating-Zustand aufrechterhalten, wenn sich die Zelle
in einem gelöschten
Zustand befindet, und einen hohen Zustand, wenn sich die Zelle nicht
in einem gelöschten Zustand
befindet. Das Programmierverifikationssignal kann ein hohes Niveau
aufrechterhalten, wenn sich die Zelle in einem programmierten Zustand
befindet, und einen Floating-Zustand, wenn sich die Zelle nicht
in einem programmierten Zustand befindet.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein Schaltungsdiagramm eines Seitenpuffers gemäß einer Ausführungsform
der Offenbarung; und
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2 ist
ein Schaltungsdiagramm einer Verifikationsschaltung gemäß einer
anderen Ausführungsform
der Offenbarung.
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DETAILLIERTE
BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
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Unten
sind eine Anzahl von bevorzugten Ausführungsformen der Offenbarung
mit Bezug auf die begleitenden Zeichnungen beschrieben.
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1 ist
ein Schaltungsdiagramm eines Seitenpuffers gemäß einer Ausführungsform
der Offenbarung. Der Seitenpuffer schließt im wesentlichen ein Cache-Register
zum Empfangen von Programmierdaten von außerhalb (d.h. einer externen
Quelle oder einer Versorgung) in einer Programmieroperation ein,
und ein Hauptregister zum Speichern von von dem Cache-Register empfangenen
Daten und zum Liefern der gespeicherten Daten an eine Speicherzellenanordnung 100 gemäß einer
Bit-Leitungsauswahleinheit 200, in einer Program mieroperation,
oder zum Speichern von Daten in Abhängigkeit von dem Zustand einer
Speicherzelle in einer Verifikationsoperation.
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NMOS-Transistoren
N101 und N102 der Bit-Leitungsauswahleinheit 200 werden
gemäß den Entladesignalen
DISCHe bzw. DISCHo betrieben, um eine Spannung in Abhängigkeit
von einem Signal VIRPWR an eine Speicherzelle der Speicherzellenanordnung 100 anzulegen,
die mit einer geradzahligen Bit-Leitung
BLe oder einer ungeradzahligen Bit-Leitung BLo verbunden ist. Darüber hinaus
werden NMOS-Tranisistoren N103 und N104 der Bit-Leitungsauswahleinheit 200 gemäß den Bit-Leitungsauswahlsignalen
BSLe bzw. BSLo betrieben, um vorbestimmte Bit-Leitungen BLe und
BLo der Speicherzellenanordnung 100 mit einem Seitenpuffer
zu verbinden.
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Ein
PMOS-Transistor P101 wird gemäß einem
Vorladesignal PRECHb betrieben, um eine vorbestimmte Spannung an
einen Knoten S0 anzulegen. Ein Haupt-Latch 110 speichert
Daten in Abhängigkeit
von dem Zustand einer vorbestimmten Zelle der Speicherzellenanordnung 100,
oder Daten, die durch ein Cache-Latch 120 von extern zugeführt werden.
Ein NMOS-Transistor N105 wird gemäß einem Spannungsniveau des
Knotens S0 betrieben, und ein NMOS-Transistor N106 wird gemäß einem Haupt-Latchsignal
LATCH betrieben, um ein Spannungsniveau eines Knotens QBb auf Erdniveau
zu setzen. Ein NMOS-Transistor N107 wird gemäß einem Haupt-Latch Zurücksetzsignal
MRST betrieben, um einen Knoten QB auf ein Erdspannungsniveau zu setzen,
wodurch das Haupt-Latch 110 initialisiert wird. Ein PMOS-Transistor
P102 wird gemäß einem Spannungsniveau
des Knotens QBb betrieben, um ein Löschverifikationssignal nWDO_ERVER
eines Energieversorgungsspannungs(Vcc)-Niveaus auszugeben. Ein PMOS-Transistor
P103 wird gemäß einem
Spannungsniveau eines Knotens QB betrieben, um ein Programmierverifikationssignal nWDO_PGMVER
eines Energieversorgungsspannungs(Vcc)niveaus auszugeben.
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Das
Cache-Latch 120 speichert extern eingegebene Daten in Verbindung
mit Programmierung. Ein NMOS-Transistor N112 wird gemäß einem
Spannungsniveau des Knotens S0 betrieben, und ein NMOS-Transistor
N113 wird gemäß einem
Cache-Latch Signal CLCH betrieben, um ein Spannungsniveau eines
Knotens QA auf ein Erdniveau zu setzen. Ein NMOS-Transistor N108
wird gemäß einem
Cache-Registereinstellsignal CSET betrieben, um einen Knoten QAb
auf ein Erdspannungsniveau zu setzen, wodurch das Cache-Latch 120 initialisiert wird.
NMOS-Transistoren N109 und N110 werden gemäß einem Signal DI1 betrieben,
welches aktiv wird, wenn von einem I/O Pad YA empfangene Daten logisch „1" nach einer Programmierung
sind, und die „1" Daten an einen Knoten
QAb liefert. Ein NMOS-Transistor N111 wird gemäß einem Signal nDI betrieben,
welches aktiv wird, wenn von dem I/O Anschluss YA empfangene Daten
nach Programmierung logisch „0" sind, und liefert
die „0" Daten dem Knoten
QA. Ein NMOS-Transistor N114 wird gemäß einem Steuersignal PDUMP
betrieben, wodurch verursacht wird, dass in dem Cache-Latch 120 gespeicherte
Daten in das Haupt-Latch 110 gespeichert werden.
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Ein
NMOS-Transistor N115 wird gemäß einem
Programmiersignal PGM betrieben, so dass zu programmierende Daten,
welche in dem Haupt-Latch 110 gespeichert sind, in einer
Programmieroperation zu einer ausgewählten Bit-Leitung übertragen werden. Ein NMOS-Transistor
N116 wird gemäß einem Signal
PBDO betrieben, um ein Spannungsniveau des Knotens QB auszugeben.
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Es
werden nun Programmier- und Löschverifikationsverfahren
beschrieben, die den oben beschriebenen Seitenpuffer verwenden.
Wenn Entladesignale DISCHe mit einem niedrigen Niveau angelegt werden,
und das Entladesignal DISCHo bei einem hohen Niveau angelegt wird,
dann wird der NMOS-Transistor
N101 abgeschaltet, und der NMOS-Transistor N102 wird angeschaltet,
wodurch das Signal VIRPWR, welches auf 0V gehalten wird, in einer
Leseoperation der ungeradzahligen Bit-Leitung BLo zur Verfügung gestellt
wird. Dementsprechend wird die geradezahlige Bit-Leitung BLe ausgewählt, jedoch
wird die ungeradzahlige Bit-Leitung BLo nicht ausgewählt. Daher
wird das Haupt-Latchzurücksetzsignal
MRST mit einem hohen Niveau angelegt, um den NMOS-Transistor N107 einzuschalten,
wodurch der Ausgangsanschluss QB des Haupt-Latch 110 auf ein niedriges
Niveau initialisiert wird. Das Vorladesignal PRECHb wird dann mit
einem niedrigen Niveau angelegt, um den PMOS-Transistor P101 einzuschalten,
so dass der Knoten S0 hoch bleibt. Anschließend, wenn das Bit-Leitungsauswahlsignal
BSLe mit einem Spannungsniveau einer ersten Spannung V1 angelegt
wird, wird die ausgewählte
Bit-Leitung BLe mit V1-Vt vorgeladen, und das Bit-Leitungsauswahlsignal
BSLe wird mit einem niedrigen Niveau angelegt, um eine Zelle zu
evaluieren. In diesem Fall werden alle Wortleitungen mit 0V versorgt.
Darüber
hinaus wird, nachdem das Vorladesignal PRECHb mit einem hohen Niveau
angelegt wurde, um den PMOS-Transistor P101 abzuschalten, das Bit-Leitungsauswahlsignal
BSLe mit einer Spannung einer zweiten Spannung V2 angelegt, und es
wird das Haupt-Latchsignal LATCH mit einem hohen Niveau angelegt,
um den NMOS-Transistor N106 einzuschalten. Dementsprechend variiert
ein Spannungsniveau des Knotens S0 in Abhängigkeit von dem Zustand einer
Zelle, und eine Spannung des Eingangsanschlusses QBb und des Ausgangsanschlusses
QB des Haupt-Latch 110 variiert dementsprechend. Das bedeutet,
dass im Falle einer gelöschten
Zelle der Knoten S0 bei einem niedrigen Niveau bleibt. Im Falle
einer programmierten Zelle bleibt der Knoten S0 auf einem hohen
Niveau. Daher wird der NMOS-Transistor N105 in dem Fall abgeschaltet,
in dem der Knoten S0 das niedrige Niveau aufrechterhält, und
es verändert
sich ein Spannungsniveau QBb und QB nicht. Somit hält der Knoten
QB ein niedriges Niveau.
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Im
Gegensatz dazu wird in dem Fall, in dem der Knoten S0 ein hohes
Niveau hält,
der NMOS-Transistor N105 eingeschaltet und der Transistor N106 eingeschaltet.
Somit erreicht der Knoten QBb ein niedriges Niveau und der Knoten
QB erreicht ein hohes Niveau. Mit anderen Worten hält in dem Fall
einer gelöschten
Zelle der Knoten QBb ein hohes Niveau. Im Fall einer programmierten
Zelle hält
der Knoten QBb ein niedriges Niveau. Dementsprechend wird der PMOS-Transistor
P102 gemäß einem
Spannungsniveau des Knotens QBb betrieben, und es wird somit das
Löschverifikationssignal nWDO_ERVER
des Energieversorgungsspannungs(Vcc)-niveaus ausgegeben. Mit anderen
Worten wird im Falle einer in einer Löschverifikationsoperation erfolgreich
gelöschten
Zelle der PMOS-Transistor P102 geschaltet, da der Knoten QBb hoch bleibt,
und das Löschverifikationssignal nWDO_ERVER
hält einen
Floating-Zustand. Im Falle einer nicht erfolgreich gelöschten Zelle,
da der Knoten QBb niedrig bleibt, wird der PMOS-Transistor P102
eingeschaltet, um das Löschverifikationssignal nWDO_ERVER
mit einem hohen Niveau auszugeben. Unterdessen kann eine Programmierverifikationsoperation
in der gleichen Weise wie oben ausgeführt werden. Die PMOS-Transistor
P103 wird gemäß einem
Spannungsniveau des Knotens QB betrieben, um das Programmierverifikationssignal nWDO_PGMVER
des Energieversorgungsspannungs(Vcc)-Niveaus auszugeben, wodurch
eine Programmierverifikationsoperation ausgeführt werden kann. Das bedeutet,
dass im Falle einer nicht programmierten Zelle, der Knoten QB niedrig
bleibt, und das Programmierverifkationssignal nWDO_PGMVER mit einem
hohen Niveau ausgegeben wird. Im Falle einer programmierten Zelle
hält der Knoten
QB ein hohes Niveau und das Programmierverifikationssignal nWDO_PGMVER
wird somit in einen Schwebezustand versetzt (englisch = floated).
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2 ist
ein Schaltungsdiagramm einer Verifikationsschaltung gemäß einer
Ausführungsform der
Offenbarung und schließt
ein NOR-Gate 210 zum Ausführen
einer NOR-Operation auf einen ersten Verifkationssignal nWDO_L<0> und einem zweiten
Verifikationssignal nWDO_L<1> gemäß einem
Verifikationsfreigabesprungsignal CHECK_Lb, (englisch = verification
enable bar signal CHECK_Lb) ein, NMOS-Transistoren N201 und N202
zum Steuern eines Spannungsniveaus des ersten Verifikationssignals
nWDO_L<0> und des zweiten Verifikationssignals
nWDO_L<1> ein, um ein Erdspannungsniveau gemäß einem
Verifikationsfreigabesignal CHECK_L zu sein, und NMOS-Transistoren
N203 und N204, die diodenverbunden sind, um einen abnormen Anstieg des
ersten Verifikationssignals nWDO_L<0> und des zweiten Verifikationssignals
nWDO_L<1> zu verhindern. In
diesem Fall ist das erste Verifikationssignal nWDO_L<0> ein Verifikationssignal
einer ersten Seitenpuffergruppe, die aus einer Mehrzahl von Seitenpuffern
besteht, und das zweite Verifikationssignal nWDO_L<1> ist ein Verifikationssignal
eines einer zweiten Seitenpuffergruppe, die aus einer Mehrzahl von
Seitenpuffern besteht.
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Wenn
das Verifikationsfreigabesignal CHECK_L mit einem hohen Niveau angelegt
wird, dann wird das Verifikationsfreigabesprungsignal CHECK_Lb mit
einem niedrigen Niveau angelegt. In dem Fall, in dem normalerweise
die gesamten Zellen in einer Löschverifikationsoperation
gelöscht
werden, werden darüber
hinaus das erste Verifikationssignal nWDO_L<0> und
das zweite Verifikationssignal nWDO_L<1> in
einen Schwebezustand versetzt (englisch = floated). Zu diesem Zeitpunkt
werden die NMOS-Transistoren NMOS-Transistoren N201 und N202 eingeschaltet,
wenn das Verifikationsfreigabesignal CHECK_L mit einem hohen Niveau
angelegt wird. Dies setzt das erste Verifikationssignal nWDO_L<0> und das zweite Verifikationssignal nWDO_L<1> auf ein niedriges
Niveau. Im Ergebnis gibt das NOR-Gate 210 das Verifikationsdurchlasssignal
nWDO_L mit einem hohen Niveau aus.
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Wie
oben beschrieben, schließt
ein Seitenpuffer weiterhin einen Schalter ein, welcher gemäß einem
Spannungsniveau eines Eingangsanschlusses eines Haupt-Latch betrieben
wird, um ein Löschverifikationssignal
auszugeben, und einen Schalter, welcher gemäß einem Spannungsniveau eines
Ausgangsterminals des Haupt-Latch betrieben wird, um ein Programmierverifikationssignal
auszugeben. Programmierverifikations- und Löschverifikationsoperationen
werden auch ausgeführt,
in dem nur das Haupt-Latch verwendet wird. Dementsprechend sind der
offenbarte Seitenpuffer und das Verifkationsverfahren insoweit vorteilhaft,
dass eine Verifikationszeit relativ zu Techniken reduziert werden
kann, die sowohl ein Cache-Latch als auch ein Haupt-Latch verwenden.
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Obwohl
die bevorstehende Beschreibung mit Bezug auf die bevorzugten Ausführungsformen
vorgenommen wurde, ist klar, dass Veränderungen und Modifikationen
des offenbarten Seitenpuffers und der offenbarten Verifikationsmethode
durch den Fachmann der Technik vorgenommen werden können, ohne
von dem Geist und dem Bereich der anhängenden Ansprüche abzuweichen.