Die
Erfindung betrifft ein Halbleiterspeichermodul mit einer Verdrahtungsplatte
in oder auf der wenigstens mehrere Datenleitungszüge in einer
jeweiligen Breite von k Bit geführt
sind und die mehrere Speicherränke,
die jeweils n Speicherchips umfassen und wenigstens einen Signaltreiber-/steuerchip aufweist,
wobei jeweils ein k Bit breiter Datenleitungszug aus jedem Speicherrank
je einen Speicherchip mit dem Signaltreiber-/steuerchip verbindet,
und die Speicherchips auf der Ober- und Unterseite der Verdrahtungsplatte
in Speicherbausteinen angeordnet sind, die auf mehrere Positionen
entlang der Richtung der Datenleitungszüge verteilt sind und die Speicherbausteine
jeweils den gleichen Abstand zur jeweils vorangehenden und nachfolgenden
Position haben und wobei in jeder Position mindestens ein Speicherbaustein
sitzt, in dem wenigstens zwei Speicherchips angeordnet sind.The
The invention relates to a semiconductor memory module with a wiring board
in or on the at least one plurality of data train trains in one
respective width of k bits
are and the several storage cabinets,
each comprising n memory chips and having at least one signal driver / controller chip,
where each one k bit wide data wire train from each memory rank
each one memory chip connects to the signal driver / Steuerchip,
and the memory chips on the top and bottom of the wiring board
arranged in memory blocks that are in multiple positions
along the direction of the data line trains are distributed and the memory modules
each the same distance to the preceding and following
Position and where in each position at least one memory chip
sits, in which at least two memory chips are arranged.
Bei
einem so genannten "Buffered
DIMM", das heißt einem
DIMM-Halbleiterspeichermodul,
auf dem sich ein Signaltreiber/steuerchip (Hub) befindet, wie es
derzeit für
DDR2 und DDR3-Halbleiterspeichermodule
geplant ist, werden normalerweise zwei Ränke pro Halbleiterspeichermodul
angeordnet. Ein Rank umfasst die Menge an Speicherbausteinen, die notwendig
ist, um die Busbreite zum Controller, der ein Prozessor, ein Chipsatz,
oder auch der genannte Signaltreiber/-steuerchip auf dem Halbleiterspeichermodul
sein kann, zu belegen. Die Busbreite beträgt normalerweise 64 Bit (72
Bit inkl. ECC). Bei dieser Organisation braucht man für einen
Rank 16 (oder mit ECC 18) Bausteine mit 4 Bit Datenbreite oder 8 (oder
mit ECC 9) Bausteine mit 8 Bit Datenbreite.at
a so-called "buffered
DIMM ", that is one
DIMM semiconductor memory module,
on which there is a signal driver / control chip (hub), like it
currently for
DDR2 and DDR3 semiconductor memory modules
is planned, usually two ranks per semiconductor memory module
arranged. A rank includes the amount of memory required
is the bus width to the controller, the one processor, a chipset,
or also the named signal driver / control chip on the semiconductor memory module
can be to prove. The bus width is normally 64 bits (72
Bit incl. ECC). With this organization one needs for one
Rank 16 (or with ECC 18) blocks with 4-bit data width or 8 (or
with ECC 9) Blocks with 8-bit data width.
Bislang
wurden maximal zwei Ränke
auf einem DIMM verwendet. Bei den neuen "Buffered DIMMs", bei denen auch die Datenleitungen
DQ vom Controller gepuffert werden, macht es Sinn, ab weichend vom
bisherigen Prinzip ein 4 Ränke
umfassendes DIMM mit acht Bit breiten Speicherbausteinen zu realisieren.
Hier spielt unter anderem die benötige Leistung der DRAM-Speicherbausteine
eine wichtige Rolle. Das Problem bei einem DIMM mit vier Ränken ist,
dass hier pro DQ Leitung die Last von vier einzelnen Bausteinen
(zwei übereinander
gestapelte Chips) auftritt. Durch diese hohe Belastung sind die geplanten
hohen Geschwindigkeiten (zum Beispiel 800 MBit/s) nur noch schwer
erreichbar.So far
were a maximum of two intrigues
used on a DIMM. For the new "Buffered DIMMs", which include the data lines
DQ are buffered by the controller, it makes sense to diverge from
previous principle a 4 ranks
to realize a comprehensive DIMM with eight-bit wide memory modules.
Here, among other things, the required performance of the DRAM memory chips plays
an important role. The problem with a four-rank DIMM is
that here per DQ line the load of four individual blocks
(two on top of each other
stacked chips) occurs. Due to this high load are the planned
high speeds (for example 800 MBit / s) only with difficulty
reachable.
Ein × 4 basiertes
DIMM mit zwei Ränken
besteht aus 18 gestapelten Chips. In jedem so genannten "stacked device" sind zwei 4 Bit
breite Bausteine eingebaut. Dabei bilden die der Verdrahtungsplatte näher liegenden
unteren 18 Chips einen Rank und die außen liegenden (oberen) 18 Bausteine
oder Chips einen zweiten Rank. Erweitert man dieses Schema auf ein × 8 basiertes
DIMM mit 4 Ranks, ergibt sich ein in der beiliegenden 11A schematisch gezeigter Aufbau. Die in 11A gezeigte Struktur ist symmetrisch zu einer
Mittelsymmetrieebene A, die eine Verdrahtungsplatte 1 in
eine linke und rechte Hälfte
teilt. In gleich beabstandeten Positionen Pos1, Pos2, Pos3, Pos4
links und rechts von der Mittelsymmetrieebene A sind auf der Ober-
und Unterseite O, U des DIMM-Moduls jeweils zwei Speicherchips 5 übereinander
gestapelt (stacked devices). Zusätzlich
befinden sich ECC-Chips an der nicht näher bezeichneten Position 0.
Die Speicherchips der stacked devices sind über mehrere Verdrahtungsebenen
der Verdrahtungsplatte 1 mit einem Signaltreiber/-steuerchip
(Hub) 4 verbunden. Von allen die Speicherchips mit dem
Hub-Chip verbindenden Leitungen sind hier lediglich 8 Bit breite Datenleitungszüge dargestellt,
die an mit 3 bezeichneten Verbindungspunkten innerhalb
von Vias 2, die durch die ganze Verdrahtungsplatte 1 gehen,
mit den übereinander
gestapelten Speicherchips verbunden sind; dabei führt ein
erster 8 Bit breiter Datenleitungszug zu einem ersten und zweiten
Speicherchippaar in der der Symmetrieebene A nächst liegenden Position Pos1
jeweils auf der Oberseite O und Unterseite U der Verdrahtungsplatte 1.
In gleicher Weise verbindet ein zweiter bis vierter 8 Bit breiter
Datenleitungszug zweite, dritte und vierte Speicherchippaare jeweils auf
der Ober- und Unterseite O, U der Verdrahtungsplatte 1 mit
dem Hub-Chip 4. Wie erwähnt
sind auf diesem DIMM-Modul vier Ränke R1–R4 vorgesehen, wobei gemäß 11A auf der Oberseite O der Verdrahtungsplatte 1 alle
Chips des ersten und zweiten Ranks R1, R2 und auf der Unterseite
U der Verdrahtungsplatte 1 alle Chips des dritten und vierten
Ranks R3, R4 angeordnet sind. Das sind (abgesehen von den zwei ECC-Bausteinen
und dem Hubchip 4) pro Rank acht Speicherbausteine, die
eine 8 Bit Datenorganisation haben.A × 4 based DIMM with two racks consists of 18 stacked chips. In each so-called "stacked device" two 4-bit-wide blocks are installed. In this case, the lower 18 chips closer to the wiring board form a rank, and the outer (upper) 18 chips or chips form a second rank. Expanding this scheme to a × 8 based DIMM with 4 ranks results in the appended 11A schematically shown construction. In the 11A shown structure is symmetrical to a central symmetry plane A, which is a wiring board 1 in a left and right half divides. In equally spaced positions Pos1, Pos2, Pos3, Pos4 left and right of the mid-plane of symmetry A are on the top and bottom O, U of the DIMM module two memory chips 5 Stacked devices (stacked devices). In addition, ECC chips are located at unspecified position 0. The memory chips of the stacked devices are over multiple wiring levels of the wiring board 1 with a signal driver / control chip (hub) 4 connected. Of all the memory chips with the hub chip connecting lines only 8 bit wide data line trains are shown here, the with 3 designated connection points within vias 2 passing through the whole wiring board 1 go, are connected to the stacked memory chips; In this case, a first 8-bit wide data line train leads to a first and second memory chip pair in the position closest to the symmetry plane A Pos1 respectively on the top O and bottom U of the wiring board 1 , Similarly, a second to fourth 8-bit data line train connects second, third and fourth memory chip pairs respectively on the top and bottom O, U of the wiring board 1 with the hub chip 4 , As mentioned, four banks R1-R4 are provided on this DIMM, according to FIG 11A on the top O of the wiring board 1 all chips of the first and second ranks R1, R2 and on the bottom U of the wiring board 1 all chips of the third and fourth ranks R3, R4 are arranged. That's (apart from the two ECC chips and the Hubchip 4 ) per memory eight memory chips that have an 8-bit data organization.
In 11B ist in einer schematischen Seitenansicht eine
Erweiterung des in 11A gezeigten Konzepts gezeigt,
die acht Ranks R1–R8
und X8-Speicherbausteine mit vier darin gestapelten Speicherchips
vorsieht (zur Vereinfachung ist die Seite links von der Mittelsymmetrieebene
A weggelassen, da diese ja symmetrisch zu der rechten Seite gestaltet
ist).In 11B is a schematic side view of an extension of the in 11A 2, which provides eight ranks R1-R8 and X8 memory devices with four memory chips stacked therein (for simplicity, the side to the left of the mid-symmetry plane A is omitted since it is symmetrical to the right-hand side).
Bei
diesen Gestaltungen gemäß 11A und 11B ist
die Gesamtlast an einem Punkt am Ende einer DQ-Leitung gebündelt. Durch
die hohe kapazitive Last erreicht man damit nur eine sehr schlechte
Flankensteilheit und damit nur eine geringe Augenöffnung.
Durch eine Verringerung der Impedanz der Leiterbahn zum Beispiel
durch deren Verbreiterung könnte
dieser Effekt verringert werden. Allerdings ist die dafür nötige Verbreiterung
der Leiterbahnen sehr schwierig oder sogar unmöglich, da diese so weit verbreitert
werden müssten,
dass ein Layout nur schwierig oder nur mit mehr Kosten gemacht werden
kann, weil zum Beispiel zusätzliche
Verdrahtungsebenen der Verdrahtungsplatte nötig sind.In these designs according to 11A and 11B is the total load concentrated at one point at the end of a DQ line. Due to the high capacitive load you can achieve only a very bad edge steepness and thus only a small eye opening. By reducing the impedance of the trace, for example, by broadening it, this effect could be reduced. However, the necessary broadening of the tracks is very difficult or even impossible, since they would have to be widened so much that a layout made difficult or more expensive can be because, for example, additional wiring levels of the wiring board are needed.
Aus US 6,349,050 B1 (siehe
insbesondere 2C, 7 und 8 mit Beschreibung) ist ein
Halbleiterspeichermodul bekannt, dessen (2) Speicherränke auf
der Ober- und Unterseite der Verdrahtungsplatte aus thermischen
Gründen
verteilt sind. Gemäß 2 dieser Druckschrift sind
durch jeweils einen hier Kanal genannten Datenleitungszug je zwei
Speicherchips auf der Vorder- und Rückseite eines Speichermoduls
verbunden. Das Speichermodul gemäß 2A dieser Druckschrift stellt eine Erweiterung der 2 mit vier Datenleitungszügen dar,
die jeweils zwei Speicherchips auf der Vorderseite und zwei Speicherchips
auf der Rückseite
des Speichermoduls verbinden.Out US 6,349,050 B1 (see in particular 2C . 7 and 8th with description), a semiconductor memory module is known whose (2) memory cabinets are distributed on the top and bottom of the wiring board for thermal reasons. According to 2 This document are each connected by a respective data channel strip called here channel two memory chips on the front and back of a memory module. The memory module according to 2A This document is an extension of the 2 with four data lines, each connecting two memory chips on the front and two memory chips on the back of the memory module.
US 6,530,033 B1 (vgl.
insbesondere 1A mit Beschreibung)
ist zu entnehmen, Halbleiterspeichermodule etwa gleich beabstandet
längs eines
Datenbusses anzuordnen. US 6,530,033 B1 (see in particular 1A with description) it can be seen to arrange semiconductor memory modules approximately equidistant along a data bus.
US
2003/0061447 A1 beschreibt mit Speicherbausteinen doppelseitig bestückte gepufferte
Speichermodule. In dieser Druckschrift werden als Aufgaben zum einen
die Erhöhung
der Bandbreite zur Datenübertragung
und Minimierung des Leistungsverbrauchs angeführt. Dies wird unter anderem erreicht
durch die an die Wellenform der Datensignale angepassten Punkt-zu-Punkt-Verbindungen
zwischen dem Bufferchip (Hub) und den Speicherbausteinen. In den 4a und 4c dieser
Druckschrift ist zu erkennen, dass die Speicherbausteine 410A–410H entlang
den zugehörigen
Datenleitungen DQ verteilt angeordnet sind. Allerdings ist in dieser
Druckschrift keine Rede von mehreren Ränken, die jeweils mehrere Speicherchips
umfassen, welche an einer jeweiligen Position auf dem Speichermodul angeordnet
sind, so dass diese Druckschrift die in der vorliegenden Erfindung
gelehrte geschickte Verteilung der Speicherränke nicht offenbart und auch
nicht anregt.US 2003/0061447 A1 describes memory modules with double-sided buffered memory modules. This document cites, on the one hand, increasing the bandwidth for data transmission and minimizing the power consumption. This is achieved, among other things, by the point-to-point connections adapted to the waveform of the data signals between the buffer chip (hub) and the memory chips. In the 4a and 4c This document shows that the memory modules 410A - 410H are distributed along the associated data lines DQ. However, in this document, there is no question of multiple ranks, each comprising a plurality of memory chips, which are arranged at a respective position on the memory module, so that this document does not disclose and also does not stimulate the skilled distribution of the memory cabinets taught in the present invention.
Es
ist Aufgabe der Erfindung, ein Halbleiterspeichermodul der eingangs
genannten Art zu ermöglichen,
das im Vergleich zu herkömmlichen
Halbleiterspeichermodulen eine höhere
Geschwindigkeit erlaubt und dessen Layout ohne zusätzliche
Mehrkosten vereinfacht werden kann.It
Object of the invention, a semiconductor memory module of the above
to allow this type of
that compared to conventional
Semiconductor memory modules a higher
Speed allowed and its layout without additional
Additional costs can be simplified.
Diese
Aufgabe wird anspruchsgemäß gelöst.These
Task is solved according to the claim.
Der
erfindungsgemäßen Lösung liegt
die Erkenntnis zugrunde, dass durch eine geschickte Verteilung der
zusammengehörigen
DRAMs mehrere Effekte ausgenutzt werden können, die eine bessere Signalqualität und damit
eine schnellere Geschwindigkeit ermöglichen. Bei dem vorgeschlagenen
Aufbau des Speichermoduls werden nicht mehr, wie zuvor anhand der 11A und 11B erläutert wurde,
zwei bzw. vier Ränke
pro Seite eingesetzt, sondern es sind alle Ränke geschickt verteilt.The solution according to the invention is based on the finding that a skillful distribution of the associated DRAMs can exploit a number of effects which enable a better signal quality and thus a faster speed. In the proposed structure of the memory module are no longer, as previously with reference to the 11A and 11B has been explained, two or four ranks per side used, but there are all routines cleverly distributed.
Gemäß einem
wesentlichen Aspekt ist ein erfindungsgemäßes Halbleiterspeichermodul
dadurch gekennzeichnet, dass die in einem jeweiligen Speicherbaustein
angeordneten Speicherchips jeweils mit demselben Datenleitungszug
verbunden sind und alle Speicherränke auf die Speicherchips auf
der Ober- und Unterseite entlang dem jeweiligen sie gemeinsam verbindenden
Datenleitungszug verteilt sind, so dass sich im Betrieb die durch
die angeschlossenen Speicherchips auf den jeweiligen Datenleitungszug
wirkende Last gleichmäßig über diesen
Datenleitungszug verteilt.According to one
The essential aspect is a semiconductor memory module according to the invention
characterized in that in a respective memory module
arranged memory chips each with the same data cable train
are connected and all memory banks on the memory chips
the top and bottom along the respective connecting them together
Data line train are distributed, so that in the operation of
the connected memory chips on the respective data cable train
acting load evenly over this
Data line train distributed.
Bevorzugt
sind die Speicherchips DRAM-Chips und das Halbleiterspeichermodul
ist ein DIMM-Modul. Bei diesem Halbleiterspeichermodul kann die
jeweilige Bitbreite k = 8 sein, wobei pro Rank acht Speicherchips
angeordnet sind und die Anzahl der Datenleitungszüge 8 beträgt. Mit
diesem Konzept können
auf dem Halbleiterspeichermodul z. B. vier oder auch acht Ränke verteilt
angeordnet sein.Preferably, the memory chips are DRAM chips and the semiconductor memory module is a DIMM module. In this semiconductor memory module, the respective bit width can be k = 8, where eight memory chips are arranged per row and the number of data line trains 8th is. With this concept, on the semiconductor memory module z. B. four or eight ranks distributed.
Mit
dem erfindungsgemäßen Aufbau
des Datenspeichermoduls wird erreicht, dass man einen Datenleitungszug
(DQ) nur auf einer Seite des Halbleiterspeichermoduls führen muss;
außerdem
werden für
die Führung
des jeweiligen Datenleitungszugs keine Durchkontaktierungen mehr
benötigt.With
the structure of the invention
of the data storage module is achieved, that one a Datenleitungszug
(DQ) must only lead to one side of the semiconductor memory module;
Furthermore
be for
the leadership
of the respective data cable train no more vias
needed.
Mittels
eines vorgeschlagenen "Loaded Transmission
Line"- Konzepts kann man
die Last, die bislang am Ende einer DQ-Leitung gebündelt ist und die Signalintegrität stört, auf
die Länge
des Datenleitungszuges DQ verteilen und kompensieren. Bei diesem "Loaded Transmission
Line"-Konzept wird
die Eingangskapazität
eines Speicherbausteins so genutzt, dass man durch die zusätzliche
kapazitive Last auf der Übertragungsleitung
die Impedanz anpasst. Beim Stand der Technik würde üblicherweise auf einer bestimmten
Länge um
den DRAM-Ball des "Ball Grid
Arrays" die normale
Leiterbahnimpedanz durch eine Verringerung der Leiterbahnbreite
erhöht.
Durch die kapazitive Last des DRAM-Kontakts sieht eine vorbeilaufende
Welle wieder die ursprünglich
geringere Impedanz. Dadurch ist es möglich, die kapazitive Last
eines DRAMs in die Transmission Line einzubetten.through
of a proposed "Loaded Transmission
Line "concept you can
the load that has been bundled at the end of a DQ line and disturbs signal integrity
the length
distribute and compensate for the data train DQ. In this "Loaded Transmission
Line "concept becomes
the input capacity
a memory chip so used that one through the additional
capacitive load on the transmission line
the impedance adapts. In the prior art would usually be on a particular
Length at
the DRAM ball of the "Ball Grid
Arrays "the normal
Trace impedance by reducing the trace width
elevated.
Due to the capacitive load of the DRAM contact sees a passing
Wave again the original
lower impedance. This makes it possible to use the capacitive load
to embed a DRAM in the transmission line.
Hinsichtlich
dieses Aspekts ergeben sich bei der Erfindung zwei Vorteile: Mit
dem erfindungsgemäßen Aufbau
des Halbleiterschaltungsmoduls herrscht am Ende der DQ-Leitung eine
wesentlich geringere Last. In dem Bereich, in dem die DRAM-Kontakte liegen,
kann man mit einer geringeren Leiterbandbreite routen und hat trotzdem
die gewünschte
niedrige Impedanz.With regard to this aspect, there are two advantages in the invention: With the construction according to the invention of the semiconductor circuit module, there is a substantial difference at the end of the DQ line lower load. In the area in which the DRAM contacts lie, one can route with a smaller conductor bandwidth and still has the desired low impedance.
Die
nachstehend beschriebenen bevorzugten Ausführungsbeispiele der erfindungsgemäßen Halbleiterspeichermodule
sind sowohl auf Lösungen mit
vier Ranks als auch auf Lösungen
mit acht Ranks gerichtet. In allen Lösungen werden die zuvor erwähnten Vorteile
erreicht.The
hereinafter described preferred embodiments of the semiconductor memory modules according to the invention
are both on solutions with
four ranks as well as solutions
directed with eight ranks. In all solutions, the advantages mentioned above
reached.
Die
obigen und weitere vorteilhafte Merkmale der Erfindung werden in
Ausführungsbeispielen
in der nachfolgenden Beschreibung näher erläutert, die Bezug auf die beiliegenden
Zeichnungsfiguren nimmt. Die Zeichnungsfiguren zeigen im Einzelnen:The
The above and further advantageous features of the invention are disclosed in US Pat
embodiments
in the following description, the reference to the accompanying
Drawing figures takes. The drawing figures show in detail:
1 schematisch
ein erstes Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichermoduls
mit vier Ranks; 1 schematically a first embodiment of a semiconductor memory module according to the invention with four ranks;
2 schematisch
ein zweites Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichermoduls
mit vier Ranks; 2 schematically a second embodiment of a semiconductor memory module according to the invention with four ranks;
3 schematisch
ein drittes Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichermoduls
mit vier Ranks; 3 schematically a third embodiment of a semiconductor memory module according to the invention with four ranks;
4 schematisch
ein viertes Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichermoduls
mit acht Ranks; 4 schematically a fourth embodiment of a semiconductor memory module according to the invention with eight ranks;
5 ein
fünftes
Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichermoduls
mit acht Ranks; 5 A fifth embodiment of an inventive semiconductor memory module with eight ranks;
6 ein
sechstes Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichermoduls mit
acht Ranks; 6 A sixth embodiment of an inventive semiconductor memory module with eight ranks;
7A und 7B jeweils
in schematischer Seitenansicht und schematischer Draufsicht ein
siebtes Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichermoduls
mit acht Ranks; 7A and 7B in each case a schematic side view and a schematic plan view of a seventh exemplary embodiment of a semiconductor memory module according to the invention with eight ranks;
8, 9 und 10 verschiedene
Tabellen zur weiteren Erläuterung
des ersten bis dritten Ausführungsbeispiels
der Erfindung; und 8th . 9 and 10 various tables for further explanation of the first to third embodiments of the invention; and
11A und 11B die
bereits erläuterten herkömmlichen
Gestaltungen eines Halbleiterspeichermoduls mit gestapeltem Halbleiterspeicherchip. 11A and 11B the already explained conventional designs of a semiconductor memory module with stacked semiconductor memory chip.
Allgemein
sind bei einem erfindungsgemäßen Halbleiterspeichermodul
Speicherchips auf der Ober- und Unterseite O, U der Verdrahtungsplatte
in Positionen, die jeweils einen gleichen Abstand voneinander haben,
so angeordnet, dass auf der Oberseite O und Unterseite U in jeder
Position jeweils zwei oder vier Speicherchips mit unterschiedlichen Ränken übereinander
gestapelt sind. Diese gestapelten Speicherchips sind jeweils mit
demselben Datenleitungszug verbunden.Generally
are in a semiconductor memory module according to the invention
Memory chips on the top and bottom O, U of the wiring board
in positions that are equidistant from each other,
arranged so that on the top O and bottom U in each
Position two or four memory chips with different ranks one above the other
are stacked. These stacked memory chips are each with
connected to the same data cable train.
Durch
die erfindungsgemäß vorgeschlagene geschickte
Anordnung der Speicherchips auf der Ober- und Unterseite der Verdrahtungsplatte
wird ein jeweiliger Datenleitungszug nur auf einer Seite, nämlich der
Ober- oder Unterseite der Verdrahtungsplatte geführt (geroutet), wodurch ein
jeweiliger Datenleitungszug keine Vias zur anderen Seite der Verdrahtungsplatte
benötigt.
Dagegen reichen Sacklöcher mit
wesentlich geringeren parasitären
Kapazitäten aus.By
the proposed according to the invention skillful
Arrangement of the memory chips on the top and bottom of the wiring board
is a respective Datenleitungszug only on one side, namely the
Top or bottom of the wiring board out (routed), creating a
respective data line trace no vias to the other side of the wiring board
needed.
By contrast, blind holes are sufficient
much lower parasitic
Capacities off.
In
dem in 1 schematisch gezeigten ersten bevorzugten Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichermoduls
teilen sich die vier Ränke
R1, R2, R3, R4 auf die Positionen 1 und 3 sowie 2 und 4 auf.In the in 1 schematically shown first preferred embodiment of a semiconductor memory module according to the invention, the four ranks R1, R2, R3, R4 share on the positions 1 and 3 and 2 and 4.
Wie
bei dem eingangs anhand der 11A erläuterten
Beispiel eines herkömmlichen
Halbleiterspeichermoduls ist auch das in 1 schematisch gezeigte
Halbleiterspeichermodul symmetrisch zu einer Mittelsymmetrieebene
A. Links und rechts von dieser Symmetrieebene A sind auf der Verdrahtungsplatte 10 (DIMM-Verdrahtungssubstrat)
in vier gleich beabstandeten Position Pos1, Pos2, Pos3, Pos4 acht
Speicherbausteine 12 angeordnet, die jeweils aus einem
gestapelten Speicherchippaar bestehen. In jedem gestapelten Speicherbaustein 12 sind
die beiden Speicherchips zwei unterschiedlichen Ranks R1 und R2
sowie R3 und R4 zugeordnet. Außerdem befinden
sich auf der Verdrahtungsplatte 10 zwei ECC-Bausteine und
ein Signaltreiber/-steuerchip oder Hub 11. Die Speicherchippaare
bzw. Speicherbausteine 12 sind auf der Oberseite O und
der Unterseite U der Verdrahtungsplatte 10 so angeordnet, dass
sich in der ersten und zweiten Position Pos1, Pos2 jeweils ein Speicherchippaar
jeweils des ersten und zweiten Ranks R1, R2 und in der dritten und
vierten Position Pos3 und Pos4 jeweils ein Speicherchippaar des
dritten und vierten Ranks R3, R4 befinden. Wie gesagt ist die Anordnung
symmetrisch zur Mittelsym metrieebene A, und wie aus 1 ersichtlich, auch
auf der Oberseite O und Unterseite U symmetrisch zu einer die Mitte
des Halbleiterspeichermoduls in dessen Längsrichtung schneidenden zweiten Symmetrieebene
B. Mit dieser Anordnung sind die Speicherchippaare in der zweiten
und vierten Position Pos2, Pos4 jeweils auf der Ober- und Unterseite O,
U und jeweils links und rechts von der Symmetrieebene A jeweils
mit einem ersten, vierten, fünften
und achten Datenleitungszug L1, L4, L5 und L8 verbunden. Weiterhin
sind mit dieser Anordnung die Speicherchippaare bzw. Bausteine in
der ersten und dritten Position Pos1, Pos3 jeweils auf der Ober-
und Unterseite O und U und links und rechts von der Mittelsymmetrieebene
A mit einem zweiten, dritten, sechsten und siebten Datenleitungszug
L2, L3, L6 und L7 verbunden. Mit a1 ist eine virtuelle Länge des ersten,
vierten, fünften
und achten Datenleitungszugs L1, L4, L5 und L8 und mit a2 eine virtuelle
Länge des
zweiten, dritten, sechsten und siebten Datenleitungszugs L2, L3,
L6 und L7 angedeutet. Es ist aus 1 ersichtlich,
dass die Last annähernd
gleichmäßig über die
jeweiligen Datenleitungszüge
verteilt ist. Mit dieser Anordnung werden, wie schon erwähnt, Vias
durch die gesamte Dicke der Verdrahtungsplatte 10 unnötig, und
es reichen Sacklochverbindungen aus, die mit 13 bezeichnet
sind.As with the beginning of the 11A illustrated example of a conventional semiconductor memory module is also in 1 schematically shown semiconductor memory module symmetrical to a central symmetry plane A. Left and right of this plane of symmetry A are on the wiring board 10 (DIMM wiring substrate) in four equally spaced position Pos1, Pos2, Pos3, Pos4 eight memory devices 12 arranged, each consisting of a stacked Speicherchippaar. In every stacked memory device 12 the two memory chips are assigned to two different Ranks R1 and R2 and R3 and R4. They are also on the wiring board 10 two ECC devices and one signal driver / control chip or hub 11 , The memory chip pairs or memory chips 12 are on the top O and the bottom U of the wiring board 10 arranged so that in the first and second positions Pos1, Pos2 are each a Speicherchippaar each of the first and second Ranks R1, R2 and in the third and fourth position Pos3 and Pos4 each Speicherchippaar the third and fourth R3, R4 ranks. As I said, the arrangement is symmetrical to the center plane of symmetry A, and how 1 can be seen, also on the upper side O and U bottom symmetrical to a center of the semiconductor memory module in the longitudinal direction intersecting second symmetry plane B. With this arrangement, the Speicherchippaare in the second and fourth position Pos2, Pos4 respectively on the top and bottom O, U and in each case to the left and right of the plane of symmetry A respectively connected to a first, fourth, fifth and eighth Datenleitungszug L1, L4, L5 and L8. Furthermore, with this arrangement, the Spei cherchippaare or blocks in the first and third position Pos1, Pos3 respectively on the top and bottom O and U and left and right of the central symmetry plane A with a second, third, sixth and seventh data line L2, L3, L6 and L7 connected. A1 denotes a virtual length of the first, fourth, fifth and eighth data line trains L1, L4, L5 and L8, and a2 a virtual length of the second, third, sixth and seventh data line trains L2, L3, L6 and L7. It is off 1 It can be seen that the load is distributed approximately uniformly over the respective data line trains. With this arrangement, as already mentioned, vias are through the entire thickness of the wiring board 10 unnecessary, and there are sufficient blind hole connections, with 13 are designated.
Die
in 8 gezeigte Tabelle 1 gibt tabellarisch die in 1 gezeigte
Anordnung der Speicherbausteine 12 in den Positionen Pos1–Pos4, die
Verteilung der Ränke
R1–R4
und die Signalverbindungspunkte der jeweiligen Speicherbausteine
mit den acht Bit breiten DQ-Leitungszügen L1–L4 jeweils auf der Oberseite
O und Unterseite U auf der rechten Seite, d.h. rechts von der Mittelsymmetrieebene
A der Verdrahtungsplatte 10 an.In the 8th Table 1 is tabulated in the 1 shown arrangement of the memory modules 12 in the positions Pos1-Pos4, the distribution of the trenches R1-R4 and the signal connection points of the respective memory modules with the eight-bit DQ line cables L1-L4 each on the top O and bottom U on the right side, ie right of the center plane of symmetry A. the wiring board 10 at.
Bei
dem in 2 gezeigten zweiten bevorzugten Ausführungsbeispiel
eines erfindungsgemäßen Speichermoduls
ist die Anordnung der Speicherchippaare bzw. Speicherbausteine 12 auf
der Verdrahtungsplatte 10 prinzipiell die gleiche wie bei
dem in 1 gezeigten und oben erläuterten ersten Ausführungsbeispiel.
Im Unterschied zu dem ersten Ausführungsbeispiel sind die Speicherbausteine 12 in der
ersten und vierten Position Pos1, Pos4 jeweils auf der Ober- und
Unterseite O, U und links und rechts von der Symmetrieebene A jeweils
mit einem ersten, vierten, fünften
und achten Datenleitungszug verbunden (gezeigt ist aufgrund der
Symmetrie zur Symmetrieebene A nur der rechte Teil des Halbleiterspeichermoduls).
Außerdem
sind die Speicherchippaare bzw. Speicherbausteine 12 in
der zweiten und dritten Position Pos2, Pos3 jeweils auf der Ober- und Unterseite O,
U und links und rechts der Mittelsymmetrieachse A jeweils mit einem
zweiten, dritten, sechsten und siebten Datenleitungszug verbunden, wobei
der erste und vierte Datenleitungszug L1 und L4 sowie auch der (nicht
gezeigte) fünfte
und achte Datenleitungszug jeweils eine virtuelle Länge a1 und der
zweite und dritte Datenleitungszug L2, L3 sowie der nicht gezeigte
sechste und siebte Datenleitungszug jeweils eine virtuelle Länge a2 haben.At the in 2 the second preferred embodiment of a memory module according to the invention shown is the arrangement of the memory chip pairs or memory modules 12 on the wiring board 10 in principle the same as in the 1 shown and explained above first embodiment. In contrast to the first embodiment, the memory modules 12 in the first and fourth position Pos1, Pos4 respectively on the top and bottom O, U and left and right of the plane of symmetry A respectively connected to a first, fourth, fifth and eighth Datenleitungszug (shown is due to the symmetry to the plane of symmetry A only the right part of the semiconductor memory module). In addition, the memory chip pairs or memory modules 12 in the second and third position Pos2, Pos3 respectively on the top and bottom O, U and left and right of the central axis of symmetry A respectively connected to a second, third, sixth and seventh data line, wherein the first and fourth Datenleitungszug L1 and L4 and also the fifth and eighth data line trains (not shown) each have a virtual length a1 and the second and third data line trains L2, L3 and the sixth and seventh data line trains, not shown, each have a virtual length a2.
Die
Tabelle 2 in 9 zeigt für das oben geschilderte zweite
bevorzugte Ausführungsbeispiel
tabellarisch die Anordnung der Speicherbausteine 12 in
den Positionen Pos1–Pos4
und die Verteilung der Ränke
R1, R2, R3, R4 sowie die Verbindung der Speicherbausteine jeweils
mit den acht Bit breiten DQ-Leitungszügen L1,
L2, L3 und L4 auf der Oberseite O und Unterseite U auf der rechten
Seite, d.h. rechts von der Mittelsymmetrieebene A der Verdrahtungsplatte 10.Table 2 in 9 shows in tabular form the arrangement of the memory modules for the above-described second preferred embodiment 12 in the positions Pos1-Pos4 and the distribution of Ranks R1, R2, R3, R4 and the connection of the memory modules each with the eight-bit DQ line cables L1, L2, L3 and L4 on the top O and bottom U on the right , ie right of the mid-plane of symmetry A of the wiring board 10 ,
Die
Tabelle 2 zeigt deutlich, dass auch bei dem zweiten Ausführungsbeispiel
des erfindungsgemäßen Halbleitermoduls
eine Symmetrie der Anordnung und der Verbindung mit den Datenleitungszügen bezüglich der
Längssymmetrieebene
B besteht. Ferner hat das in 2 veranschaulichte
Halbleiterspeichermodul dieselben Vorteile wie das durch 1 veranschaulichte
erste Ausführungsbeispiel, da
ein "Loaded Transmission
Line"-Konzept realisiert ist
und keine durch die gesamte Verdrahtungsplatte 10 gehenden
Vias notwendig sind.Table 2 clearly shows that even in the second exemplary embodiment of the semiconductor module according to the invention there is a symmetry of the arrangement and the connection to the data line trains with respect to the longitudinal plane of symmetry B. Furthermore, the in 2 illustrated semiconductor memory module the same advantages as that 1 illustrated first embodiment, since a "Loaded Transmission Line" concept is realized and not through the entire wiring board 10 walking vias are necessary.
In
dem in 3 veranschaulichten dritten bevorzugten Ausführungsbeispiel
eines erfindungsgemäßen Halbleiterspeichermoduls
ist die Anordnung der Speicherbausteine 12 gegenüber den
in 1 und 2 gezeigten ersten und zweiten
Ausführungsbeispielen
geändert.
Es sind nämlich
gemäß 3 auf
der Oberseite O und Unterseite U der Verdrahtungsplatte 10 links
und rechts von der die Verdrahtungsplatte 10 in zwei gleiche
Hälften
teilenden Mittelsymmetrieebene A die Speicherchippaare der Speicherbausteine 12 jeweils
so angeordnet, dass sich auf der Ober- und Unterseite O, U in der
ersten und dritten Position Pos1, Pos2 jeweils ein Speicherchippaar 12 des
ersten und zweiten Ranks R1, R2 und in der zweiten und vierten Position
Pos2, Pos4 jeweils ein Speicherchippaar 12 jeweils des
dritten und vierten Ranks R3, R4 befinden, und die Speicherbausteine 12 in
der dritten und vierten Position Pos3, Pos4 auf der Ober- und Unterseite
O, U und oberhalb und unterhalb von der Mittelsymmetrieebene B sind
jeweils mit einem ersten und vierten Datenleitungszug, sowie links
der Mittelsymmetrieebene A mit einem fünften und achten (nicht gezeigten)
Datenleitungszug verbunden. Außerdem
sind die Speicherchippaare bzw. Speicherbausteine 12 in der
ersten und zweiten Position Pos1, Pos2 auf der Ober- und Unterseite
O, U und links und rechts der Mittelsymmetrieebene A der Verdrahtungsplatte 10 jeweils
mit einem zweiten und dritten Datenleitungszug L2, L3 und links
von der Mittelsymmetrieebene A mit einem (nicht gezeigten) sechsten
und siebten Datenleitungszug verbunden.In the in 3 illustrated third preferred embodiment of a semiconductor memory module according to the invention is the arrangement of the memory devices 12 opposite the in 1 and 2 Changed shown first and second embodiments. They are in accordance with 3 on the top O and bottom U of the wiring board 10 left and right of the wiring board 10 in two equal halves dividing center symmetry plane A the Speicherchippaare the memory modules 12 each arranged so that on the top and bottom O, U in the first and third position Pos1, Pos2 each have a Speicherchippaar 12 each of the first and second ranks R1, R2 and in the second and fourth positions Pos2, Pos4 each a memory chip pair 12 each of the third and fourth Ranks R3, R4, and the memory modules 12 in the third and fourth position Pos3, Pos4 on the top and bottom O, U and above and below the central symmetry plane B are each with a first and fourth Datenleitungszug, and left of the central symmetry plane A with a fifth and eighth (not shown) data line train connected. In addition, the memory chip pairs or memory modules 12 in the first and second position Pos1, Pos2 on the top and bottom O, U and left and right of the central plane of symmetry A of the wiring board 10 each connected to a second and third data line L2, L3 and left of the central symmetry plane A with a (not shown) sixth and seventh data line train.
Die
Tabelle 3 in 10 zeigt für das in 3 gezeigte
dritte Ausführungsbeispiel
tabellarisch die Anordnung der Speicherchippaare bzw. Speicherbausteine 12 jeweils
in den Positionen Pos1–Pos4, die
Verteilung der Ränke
R1–R4
sowie die Verbindung der Speicherchippaare mit den einzelnen acht Bit
breiten DQ-Leitungszügen
L1–L4
jeweils auf der Ober- und Unterseite. Auch bei diesem dritten bevorzugten
Ausführungsbeispiel
ist die Anordnung symmetrisch zur Längssymmetrieebene B. Auch bei
dem dritten Ausführungsbeispiel
werden gemäß 3 keine
Durchgangsverbindungen oder Vias benötigt, und man kommt statt dessen
mit Sacklochverbindungsbohrungen 13 aus, da ein jeweiliger
DQ-Leitungszug auf einer Seite, nämlich der Ober- oder Unterseite
des Halbleiterspeichermoduls geführt
werden kann.Table 3 in 10 shows for the in 3 shown third embodiment, the arrangement of the memory chip pairs or memory modules in tabular form 12 in each case in the positions Pos1-Pos4, the distribution of the ranks R1-R4 and the connection of the memory chip pairs with the individual eight-bit DQ line cables L1-L4 respectively on the top and bottom. Also in this third preferred embodiment, the arrangement is symmetrical to the longitudinal plane of symmetry B. Also in the third embodiment are according to 3 no through-connections or vias needed, and one instead comes with blind hole connection holes 13 because a respective DQ line can be routed to one side, namely the top or bottom of the semiconductor memory module.
Gemäß 4,
die schematisch ein viertes bevorzugtes Ausführungsbeispiel veranschaulicht (zur
Vereinfachung ist nur der rechts von der Mittelsymmetrieebene A
liegende Teil des Halbleiterspeichermoduls gezeigt) sind acht Ränke R1–R8 so verteilt,
dass ein Datenleitungszug (8 Bit breit) L1, L2 bzw. L3, L4 auf einer
Seite, das heißt
der Oberseite O oder Unterseite U der Verdrahtungsplatte 10 geführt werden
kann. Dadurch braucht man kein durchgehendes Via zwischen der Oberseite
O und der Unterseite U mehr. Wenn man einen Datenleitungszug L1,
L2 bzw. L3, L4 vollständig
auf der Oberfläche
der Oberseite bzw. Unterseite führen
kann, braucht man auch keine Sacklochverbindung mehr. Wenn der Datenleitungszug
L1, L2 bzw. L3, L4 auf den inneren Signallayern geführt wird,
reicht eine Sacklochverbindung 13 mit wesentlich geringeren
parasitären
Kapazitäten.
In dem in 4 gezeigten bevorzugten Ausführungsbeispiel
teilen sich die acht Ränke
jeweils auf die zweite und vierte Position Pos2, Pos4 und die erste
und dritte Position Pos1, Pos3. dabei sind auf der Oberseite O der
Verdrahtungsplatte 10 die Speicherchips in der zweiten
und vierten Position Pos2, Pos4 durch einen ersten Datenleitungszug
L1 und die Speicherchips in der ersten und dritten Position Pos1,
Pos3 durch einen zweiten Datenleitungszug L2 verbunden, während auf
der Unterseite U die Speicherchips in der ersten und dritten Position Pos1,
Pos3 durch einen dritten Datenleitungszug L3 und die Speicherchips
in der zweiten und vierten Position Pos2, Pos4 durch einen vierten
Datenleitungszug L4 verbunden sind.According to 4 schematically illustrating a fourth preferred embodiment (for simplicity only the part of the semiconductor memory module lying to the right of the mid-symmetry plane A is shown), eight banks R1-R8 are distributed such that one data line train (8 bits wide) L1, L2 and L3, L4, respectively on one side, that is the top O or bottom U of the wiring board 10 can be performed. As a result, you do not need a continuous via between the top O and the bottom U more. If one can lead a Datenleitungszug L1, L2 or L3, L4 completely on the surface of the top or bottom, you need no blind hole connection more. When the data line train L1, L2 or L3, L4 is guided on the inner signal layers, a blind-hole connection is sufficient 13 with much lower parasitic capacitances. In the in 4 In the preferred embodiment shown, the eight channels are respectively divided into the second and fourth positions Pos2, Pos4 and the first and third positions Pos1, Pos3. are on the top O of the wiring board 10 the memory chips in the second and fourth position Pos2, Pos4 are connected by a first data line train L1 and the memory chips in the first and third position Pos1, Pos3 by a second data line L2, while on the bottom U the memory chips in the first and third position Pos1, Pos3 are connected by a third data line L3 and the memory chips in the second and fourth position Pos2, Pos4 by a fourth data line L4.
Bei
dem in 5 gezeigten fünften
bevorzugten Ausführungsbeispiel,
das eine Variante des in 4 gezeigten Ausführungsbeispiels
ist, teilen sich die acht Ränke
R1–R8
jeweils auf die erste und vierte Position Pos1, Pos4 und die zweite
und dritte Position Pos2, Pos3 auf, und auf der Oberseite O der
Verdrahtungsplatte 10 sind die Speicherchips in der ersten
und vierten Position Pos1, Pos4 durch einen ersten Datenleitungszug
L1 und die Speicherchips in der zweiten und dritten Position durch
einen zweiten Datenleitungszug L2 verbunden, während die Speicherchips auf
der Unterseite U der Verdrahtungsplatt 10 in der zweiten
und dritten Position Pos2, Pos3 durch einen dritten Datenleitungszug
L3 und in der ersten und vierten Position durch einen vierten Datenleitungszug
L4 verbunden sind.At the in 5 shown fifth preferred embodiment, which is a variant of in 4 In the embodiment shown, the eight banks R1-R8 each share the first and fourth positions Pos1, Pos4 and the second and third positions Pos2, Pos3, and on the top O of the wiring board 10 For example, the memory chips in the first and fourth positions Pos1, Pos4 are connected by a first data line train L1 and the memory chips in the second and third positions by a second data line L2, while the memory chips on the bottom U are the wiring board 10 in the second and third positions Pos2, Pos3 are connected by a third data line train L3 and in the first and fourth positions by a fourth data line train L4.
Da
die links von der Mittelsymmetrieebene A befindliche Seite symmetrisch
zu der rechten Seite ist, gilt das zuvor Gesagte entsprechend für den (nicht
gezeigten) fünften
bis achten Datenleitungszug L5–L8
(vgl. 1). Das zuvor hinsichtlich der Entbehrlichkeit
von Durchgangsvias zwischen Ober- und Unterseite
und dem eventuellen Wegfallen von Sacklochverbindungen Gesagte gilt
selbstverständlich auch
für die
nicht dargestellte linke Seite des in 5 dargestellten
fünften
Ausführungsbeispiels.Since the side to the left of the mid-symmetry plane A is symmetrical to the right-hand side, what has been said above applies correspondingly to the fifth to eighth data line train L5-L8 (see FIG. 1 ). The above with regard to the dispensability of Durchgangsvias between the top and bottom and the eventual omission of blind-hole connections, of course, also applies to the unillustrated left side of in 5 illustrated fifth embodiment.
Bei
dem in 6 gezeigten sechsten Ausführungsbeispiel teilen sich
die acht Ränke
R1–R8
jeweils auf die erste und zweite Position Pos1, Pos2 und die dritte
und vierte Position Pos3, Pos4 auf. Auf der Oberseite O der Verdrahtungsplatte 10 verbindet ein
erster Datenleitungszug L1 die Speicherchips in der dritten und
vierten Position Pos3, Pos4 und ein zweiter Datenleitungszug L2
die Speicherchips in der ersten und zweiten Position, während auf
der Unterseite U ein dritter Datenleitungszug die Speicherchips
in der ersten und zweiten Position und ein vierter Datenleitungszug
L4 die Speicherchips in der dritten und vierten Position Pos3, Pos4
verbindet. Da auch das in 6 gezeigte
sechste bevorzugte Ausführungsbeispiel
eine Variante des in den 4 und 5 gezeigten
vierten und fünften
Ausführungsbeispiels
ist, gilt für
die linke (nicht dargestellte) Seite des Halbleiterspeichermoduls
das oben Gesagte entsprechend.At the in 6 In the sixth embodiment shown, the eight banks R1-R8 each share the first and second positions Pos1, Pos2 and the third and fourth positions Pos3, Pos4. On the top O of the wiring board 10 A first data wire L1 connects the memory chips in the third and fourth positions Pos3, Pos4 and a second data wire L2 stores the memory chips in the first and second positions, while on the bottom U, a third data wire pull connects the memory chips in the first and second positions and a fourth data wire train L4 connects the memory chips in the third and fourth position Pos3, Pos4. Since also in 6 shown sixth preferred embodiment, a variant of the in 4 and 5 4 and 5, the above (not shown) side of the semiconductor memory module, the above applies accordingly.
Auch
das schematisch in den 7A (in Seitenansicht) und 7B (in
Draufsicht) gezeigte siebte bevorzugte Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichermoduls
verteilt acht Ränke
R1–R8
jeweils auf der Ober- und Unterseite O und U der Verdrahtungsplatte 10 entlang
den zugehörigen
Datenleitungszügen
L1–L4
(nicht gezeigt L5–L8
auf der linken Seite von der Symmetrieebene A), so dass im Betrieb
eine Lastverteilung längs
des jeweiligen Datenleitungszugs stattfindet. Abweichend von dem
in den 4 bis 6 dargestellten vierten bis
sechsten Ausführungsbeispiel
sind in dem in den 7A und 7B gezeigten
Konzept nicht vier sondern nur zwei Halbleiterspeicherchips in einem
Speicherbaustein übereinander
gestapelt. Dieses Konzept erreicht gegenüber einer Stapelung von vier
Speicherchips in einem Speicherbau stein eine bessere Wärmeverteilung.
Es sei vorausgeschickt, dass das in 7A und 7B dargestellte
siebte Ausführungsbeispiel
lediglich eine von mehreren Varianten der Verteilung von zwei gestapelte
Speicherchips enthaltenden Speicherbausteinen und damit der Speicherränke längs des
zugehörigen
Datenleitungszugs angibt, denn es lassen sich, in ähnlicher Weise
wie bei dem vierten bis sechsten Ausführungsbeispiel (vgl. 4–6)
die Anordnung der Speicherbausteine in den vier Positionen Pos1–Pos4 variieren,
wobei der Effekt der Lastverteilung im Betrieb längs des jeweiligen Datenleitungszugs
erhalten bleibt.Also the schematic in the 7A (in side view) and 7B (In plan view) shown seventh preferred embodiment of a semiconductor memory module according to the invention distributes eight racks R1-R8 respectively on the top and bottom O and U of the wiring board 10 along the associated data lines L1-L4 (not shown L5-L8 on the left side of the plane of symmetry A), so that during operation a load distribution takes place along the respective data line train. Notwithstanding that in the 4 to 6 illustrated fourth to sixth embodiments are in the in the 7A and 7B concept shown not four but only two semiconductor memory chips stacked in a memory module. This concept achieved compared to a stack of four memory chips in a Speicherbau stone better heat distribution. It should be said that in 7A and 7B illustrated seventh embodiment only one of several variants of the distribution of two stacked memory chips containing memory modules and thus the memory channels along the associated data line train indicates, because it can, in a similar manner as in the fourth to sixth embodiments (see. 4 - 6 ) the arrangement of the memory modules in the four positions Pos1 Pos4 vary, whereby the effect of the load distribution during operation along the respective Datenleitungszug is maintained.
Bezogen
auf 7A und 7B ist
gezeigt, dass auf der Ober- und
Unterseite O, U der Verdrahtungsplatte 10 links und rechts
von einer diese in zwei symmetrische Hälften teilenden Mittelsymmetrieebene
A für die
Speicherbausteine 12 jeweils eine erste bis vierte Position
Pos1, Pos2, Pos3, Pos4 in dieser Reihenfolge beginnend von der Mittelsymmetrieebene
A vorgesehen sind und auf der Ober- und Unterseite O, U in der ersten
und zweiten Position Pos1, Pos2 jeweils ein erster, zweiter, dritter
und vierter Speicherbaustein 121, 123, 124 mit
jeweils zwei Speicherchips und in der dritten und vierten Position Pos3,
Pos4 jeweils ein fünfter,
sechster, siebter und achter Speicherbaustein 125, 126, 127, 128 mit
jeweils zwei Speicherchips angeordnet sind.Related to 7A and 7B is shown on the top and bottom O, U of the wiring board 10 left and right of this one in two symmetrical halves dividing center symmetry plane A for the memory modules 12 in each case a first to fourth position Pos1, Pos2, Pos3, Pos4 are provided in this order starting from the central symmetry plane A and on the top and bottom O, U in the first and second position Pos1, Pos2 respectively a first, second, third and fourth memory chip 121 . 123 . 124 each with two memory chips and in the third and fourth position Pos3, Pos4 each have a fifth, sixth, seventh and eighth memory module 125 . 126 . 127 . 128 are each arranged with two memory chips.
Wie
dargestellt, ist die Verteilung der acht Ranks R1–R8 bei
dem siebten Ausführungsbeispiel gemäß 7A und 7B so,
dass auf der Verdrahtungsplatte 10 der erste und dritte
Speicherbaustein 121, 123 jeweils zwei Speicherchips
vom ersten und zweiten Rank R1, R2 aufweisen und jeweils seitlich neben
den jeweils zwei Speicherchips vom dritten und vierten Rank R3,
R4 aufweisenden zweiten und vierten Speicherbaustein 122, 124 angeordnet
sind, während
der fünfte
und siebte Speicher baustein 125, 127 jeweils zwei
Speicherchips vom fünften
und sechsten Rank R5, R6 aufweisen und jeweils seitlich neben dem
jeweils zwei Speicherchips vom siebten und achten Rank R7, R8 aufweisenden
sechsten und achten Speicherbaustein 126, 128 angeordnet
sind, wobei die ersten, zweiten, fünften und sechsten Speicherbausteine 121, 122, 125, 126 auf
der Ober- und Unterseite
O, U und links und rechts der Mittelsymmetrieebene A durch jeweils
einen ersten, vierten, fünften
und achten Datenleitungszug L1, L4, L5, L8 und die dritten, vierten,
siebten und achten Speicherbausteine 123, 124, 127, 128 auf
der Ober- und Unterseite O, U und links und rechts der Mittelsymmetrieebene
A jeweils durch einen zweiten, dritten, sechsten und siebten Datenleitungszug
L2, L3, L6, L7 verbunden sind.As shown, the distribution of the eight ranks R1-R8 in the seventh embodiment is according to FIG 7A and 7B so that on the wiring board 10 the first and third memory chip 121 . 123 in each case two memory chips of the first and second rank R1, R2 and in each case laterally next to the respective two memory chips of the third and fourth rank R3, R4 having second and fourth memory module 122 . 124 are arranged while the fifth and seventh memory building block 125 . 127 each have two memory chips from the fifth and sixth rank R5, R6 and each laterally next to the respective two memory chips from the seventh and eighth rank R7, R8 having sixth and eighth memory module 126 . 128 are arranged, wherein the first, second, fifth and sixth memory modules 121 . 122 . 125 . 126 on the upper and lower side O, U and left and right of the central symmetry plane A by a respective first, fourth, fifth and eighth Datenleitungszug L1, L4, L5, L8 and the third, fourth, seventh and eighth memory modules 123 . 124 . 127 . 128 are connected on the top and bottom O, U and left and right of the central symmetry plane A respectively by a second, third, sixth and seventh data line L2, L3, L6, L7.
Für alle oben
geschilderten Ausführungsbeispiele
gilt, dass man, falls die Datenleitungszüge auf der Außenseite
der Verdrahtungsplatte (top oder bottom) geroutet werden können, weder
Vias noch Sacklochbohrungen benötigt.For all above
described embodiments
applies that one, if the data cable trains on the outside
the wiring board (top or bottom) can be routed, neither
Vias still needed blind holes.
-
1,
101,
10
-
DIMM-Modul,
VerdrahtungsplatteDIMM
wiring board
-
22
-
Viasvias
-
33
-
Verbindungspunkteconnection points
-
4,
114,
11
-
Hubstroke
-
5,
12, 121–1285,
12, 121-128
-
Speicherbausteinememory modules
-
1313
-
SacklochverbindungsbohrungenBlind hole connecting bores
-
L1–L8L1-L8
-
DatensignalleitungszügeData signal line trains
-
Pos1–Pos4Pos1-Pos4
-
Montagepositionen
auf dem DIMM-Modulmounting positions
on the DIMM module
-
A,
BA,
B
-
Symmetrieebenensymmetry planes
-
ECCECC
-
ECC-BausteineECC blocks
-
O,
UO,
U
-
Oberseite
und Unterseite des DIMM-Modulstop
and bottom of the DIMM module
-
a1,
a2, a3a1,
a2, a3
-
virtuelle
Länge von
Datenleitungszügenvirtual
length of
Data line trains
-
R1–R8R1-R8
-
Speicherränkememory intrigues
