DE10110157B4

DE10110157B4 - Halbleitervorrichtung mit verringertem Stromverbrauch im Standby-Zustand

Info

Publication number: DE10110157B4
Application number: DE10110157A
Authority: DE
Inventors: Tsukasa Ooishi; Takaharu Tsuji; Masatoshi Ishikawa; Hideto Hidaka; Hiroshi Kato
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-05-24
Filing date: 2001-03-02
Publication date: 2005-04-14
Anticipated expiration: 2021-03-03
Also published as: DE10110157A1; US20040027902A1; KR20010107547A; US6414894B2; US20010045579A1; US6597617B2; KR100408615B1; US20020163845A1; US6868029B2; JP2001338489A

Abstract

Halbleitervorrichtung, die in einer Normalbetriebsart Daten sendet/empfängt und in einer Ruhebetriebsart gespeicherte Daten bei verringertem Stromverbrauch auffrischt, mit:
einer Speicheranordnung (100a, 100g) mit mehreren in einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen;
einer ersten Peripherieschaltung (130, 72–78), die in der Normalbetriebsart Speicherdaten in die Speicherzellen eingibt bzw. aus ihnen ausgibt, während sie in der Ruhebetriebsart den Betrieb anhält, um den Stromverbrauch zu verringern; und
einer zweiten Peripherieschaltung (132, 144), die in der Ruhebetriebsart das Auffrischen der in den Speicherzellen gespeicherten Daten steuert;
einem ersten Stromversorgungsanschluss (T2), der ein erstes Stromversorgungspotential empfängt;
einem zweiten Stromversorgungsanschluss (T3), der ein zweites Stromversorgungspotential empfängt, das höher als das erste Stromversorgungspotential ist;
einer ersten Stromversorgungsleitung (L1, L4), die den ersten Stromversorgungsanschluss und die erste Peripherieschaltung (PCKT1) verbindet;
einer Spannungs-Abwärtsumsetzerschaltung (VDC), die an den zweiten Stromversorgungsanschluss (T3) angeschlossen ist und ein drittes Stromversorgungspotential ausgibt, das niedriger als das...

Description

Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und insbesondere die Verringerung des Stromverbrauchs im Standby-Zustand einer Halbleitervorrichtung, die eine dynamische Halbleiterspeichervorrichtung enthält, die aufgefrischt werden muß.
Seit kurzem werden mit dem umfassenden Gebrauch persönlicher digitaler Assistenten kleinere Halbleiterspeichervorrichtungen mit niedrigerem Leistungsverbrauch gefordert. Häufig wird eine Halbleiterspeichervorrichtung verwendet, die mit einem Mikrocomputer und einer großen Logikschaltung auf einem Chip integriert ist. Eine integrierte Schaltung, in der zur Realisierung eines Systems auf einem Chip verschiedene derartige große Schaltungen angebracht sind, wird hier als System-LSI bezeichnet.
Vor der Diskussion einer Verringerung des Speisestromver brauchs der System-LSI wird zunächst die Struktur einer Halbleiterspeichervorrichtung beschrieben.
35 ist ein schematischer Blockschaltplan einer Struktur einer Halbleiterspeichervorrichtung 1000.
Wie in 35 gezeigt ist, enthält die Halbleiterspeichervorrichtung 1000 einen externen Taktsignal-Eingangsanschluß 1116, der die von außen zugeführten komplementären Taktsignale ext.CLK und ext./CLK empfängt, die Takteingabepuffer 1084 und 1085, die die dem externen Taktsignal-Eingangsanschluß 1116 zugeführten Taktsignale puffern, eine Schaltung 1118 zur Erzeugung eines internen Steuertaktsignals, die die jeweiligen Ausgangssignale der Takteingabepuffer 1084 und 1085 empfängt, um ein internes Taktsignal int.CLK zu erzeugen, und einen Betriebsartdecodierer 1120, der ein externes Steuersignal empfängt, das über die gemäß dem internen Signal int.CLK arbeitenden Eingabepuffer 1112–1120 einem Eingangsanschluß 1110 für das externe Taktsignal zugeführt wird.
Der Eingangsanschluß 1110 für das externe Taktsignal empfängt ein Taktfreigabesignal CKE, ein Chipauswahlsignal /CS, ein Zeilenadressen-Freigabesignal /RAS, ein Spaltenadressen-Freigabesignal /CAS und ein Schreibsteuersignal /WE.
Das Taktfreigabesignal CKE wird verwendet, um ein Steuersignal in den Chip eingeben zu können. Wenn dieses Signal nicht aktiviert ist, ist keine Eingabe des Steuersignals möglich, wobei die Halbleiterspeichervorrichtung 1000 kein von außen eingegebenes Signal annimmt.
Das Chipauswahlsignal /CS wird verwendet, um zu bestimmen, ob ein Befehlssignal eingegeben wird oder nicht. Wenn dieses Signal aktiviert (auf dem L-Pegel) ist, wird auf der steigenden Flanke des Taktsignals gemäß einer Kombination von Pegeln anderer Steuersignale ein Befehl identifiziert.
Der Betriebsartdecodierer 1120 gibt ein internes Steuersignal zum Steuern einer Operation einer internen Schaltung der Halbleiterspeichervorrichtung 1000 gemäß diesen externen Steuersignalen aus. Der Betriebsartdecodierer 1120 gibt als interne Steuersignale ein Signal ROWA, ein Signal COLA, ein Signal ACT, ein Signal PC, ein Signal READ, ein Signal WRITE, ein Signal APC und ein Signal SR aus.
Das Signal ROWA gibt an, daß ein Zeilenzugriff ausgeführt wird, das Signal COLA gibt an, daß ein Spaltenzugriff ausgeführt wird, und das Signal ACCT wird verwendet, um das Aktivieren einer Wortleitung anzuweisen.
Das Signal PC spezifiziert eine Vorladeoperation zum Abschließen einer Zeilenschaltungsoperation. Das Signal READ weist eine Spaltenschaltung an, eine Leseoperation auszuführen, während das Signal WRITE die Spaltenschaltung anweist, eine Schreiboperation auszuführen.
Das Signal APC spezifiziert die Autovorladeoperation. Wenn die Autovorladeoperation bestimmt ist, wird gleichzeitig mit dem Ende eines Burst-Zyklus automatisch die Vorladeoperation gestartet. Das Signal SR bestimmt eine Selbstauffrischoperation. Wenn die Selbstauffrischoperation beginnt, wird ein Selbstauffrisch-Zeitgeber betätigt. Nachdem eine bestimmte Zeitdauer vergangen ist, wird eine Wortleitung aktiviert und die Auffrischoperation begonnen.
Ferner enthält die Halbleiterspeichervorrichtung 1000 einen Selbstauffrisch-Zeitgeber 1054, dessen Operation gestartet wird, wenn durch das Signal SR die Selbstauffrisch-Betriebsart bestimmt ist, woraufhin er nach einer bestimmten Zeit die Aktivierung einer Wortleitung, d. h. den Start der Auffrisch operation, bestimmt, und einen Auffrischadressenzähler 1056 zum Erzeugen einer Auffrischadresse gemäß einer Anweisung vom Selbstauffrisch-Zeitgeber 1054.
Ferner enthält die Halbleiterspeichervorrichtung 1000 einen Referenzpotential-Eingangsanschluß 1022, der das Signal VREF empfängt, das als Referenz verwendet werden soll, um zu bestimmen, ob ein Eingangssignal auf dem H- oder auf dem L-Pegel ist, ein Betriebsartregister 1046, das ein über einen Adressensignal-Eingangsanschluß 1112 zugeführtes Adressensignal sowie Informationen in bezug auf eine vorgegebene Arbeitsbetriebsart, z. B. Informationen in bezug auf die Burst-Länge gemäß einer Kombination der obenbeschriebenen externen Steuersignale, hält, einen Zeilenadressenzwischenspeicher 1250, der über die gemäß einem internen Taktsignal int.CLK2 arbeitenden Adresseneingabepuffer 1032–1038 die Adressensignale empfängt, um bei der Eingabe einer Zeilenadresse die eingegebene Zeilenadresse zu halten, einen Spaltenadressenzwischenspeicher 1550, der die Adressensignale A0–A12 empfängt, um bei der Eingabe einer Spaltenadresse diese Spaltenadresse zu halten, einen Multiplexer 1058, der die jeweiligen Ausgangssignale von dem Auffrischadressenzähler 1056 und von dem Zeilenadressen-Zwischenspeicher 1250 empfängt, um im Normalbetrieb das Ausgangssignal vom Zeilenadressen-Zwischenspeicher 1250 und im Selbstauffrischbetrieb das Ausgangssignal vom Auffrischadressenzähler 1056 auszuwählen und das ausgewählte Signal dementsprechend auszugeben, und einen Zeilenvordecodierer 1136, der ein Ausgangssignal vom Multiplexer 1058 empfängt, um eine Zeilenadresse vorzudecodieren.
Ferner enthält die Halbleiterspeichervorrichtung 1000 einen Burst-Adressenzähler 1060, der anhand der im Spaltenadressen-Zwischenspeicher 1550 gehaltenen Spaltenadresse gemäß den Burst-Längen-Daten vom Betriebsartregister 1046 eine interne Spaltenadresse erzeugt, einen Spaltenvordecodierer 1134, der ein Ausgangssignal des Burst-Adressenzählers 1060 empfängt, um eine entsprechende Spaltenadresse vorzudecodieren, einen Bankadressen-Zwischenspeicher 1052, der die einem Adresseneingangsanschluß über die gemäß dem internen Taktsignal int.CLK arbeitenden Eingabepuffer 1040–1044 zugeführten Bankadressen BA0–BA2 empfängt, und einen Bankdecodierer 1122, der ein Ausgangssignal des Bankadressen-Zwischenspeichers 1052 empfängt, um eine Bankadresse zu decodieren.
Das dem Adressensignal-Eingangsanschluß 112 zugeführte Adressensignal wird außerdem verwendet, um Daten durch eine Kombination irgendwelcher Bits in das Betriebsartregister zu schreiben, wenn Arbeitsbetriebsartinformationen in das Betriebsartregister geschrieben werden. Zum Beispiel sind die Burst-Länge BL, der Wert der CAS-Latenzzeit CL und dergleichen durch eine Kombination einer vorgegebenen Anzahl von Bits eines Adressensignals bestimmt.
Die Bankadressensignale BA0–BA2 bestimmen sowohl beim Zeilenzugriff als auch beim Spaltenzugriff eine Zugriffsbank. Genauer werden die den Adressensignal-Eingabepuffern 1040–1044 jeweils beim Zeilenzugriff und beim Spaltenzugriff zugeführten Bankadressensignale BA0–BA2 durch den Bankadressen-Zwischenspeicher 1052 erfaßt und daraufhin durch den Bankdecodierer 1122 decodiert, um sie an jeden Speicheranordnungsblock (Bank) zu senden.
Außerdem enthält die Halbleiterspeichervorrichtung 1000 die jeweils als die Bänke 0–7 für eine unabhängige Lese/Schreib-Operation dienenden Speicheranordnungsblöcke 100a–100g, einen Zeilendecodierer 1244 zum Auswählen einer Zeile (Wortleitung) in einer entsprechenden Bank gemäß den jeweiligen Ausgangssignalen vom Bankdecodierer 1122 und vom Zeilenvordecodierer 1136, einen Spaltendecodierer 1242 zum Auswählen einer Spalte (Bitleitungspaar) in einer entsprechenden Bank gemäß einem Ausgangssignal vom Spaltenvordecodierer 1134, einen E/A-Port 1266, der in einer Leseoperation aus einer ausgewählten Speicherzelle in einer ausgewählten Bank gelesene Daten einem globalen E/A-Bus G-I/O zuführt, während er in einer Schreiboperation über den Bus G-I/O übertragene Daten einer entsprechenden Bank zuführt, eine Daten-Eingabe/Ausgabe-Schaltung 1086, die in einer Schreiboperation von außen zugeführte Schreibdaten hält und sie dem Bus G-I/O zuführt, während sie in einer Leseoperation über den Bus G-E/O übertragene gelesene Daten hält, und die Zweirichtungs-Eingabe/Ausgabe-Puffer 1072–1082 zum Übertragen von Eingabe/Ausgabe-Daten DQ0–DQ31 zwischen der Daten-Eingabe/Ausgabe-Schaltung 1086 und dem Daten-Eingabe/Ausgabe-Anschluß 1070.
Die Zweirichtungs-Eingabe/Ausgabe-Puffer 1072–1082 arbeiten gemäß den im Betriebsartregister 1046 gehaltenen Arbeitsbetriebsartdaten synchron zum internen Taktsignal.
36 zeigt ein von außen an eine System-LSI angelegtes Stromversorgungspotential.
Wie 36 zeigt, enthält die System-LSI einen Chip CH, auf dem ein Logikabschnitt LD und ein DRAM-Abschnitt MEM angebracht sind. Der DRAM-Abschnitt enthält eine Stromversorgungs-Erzeugungsschaltung VGEN1, die das erhöhte Potential VPP erzeugt, und eine Stromversorgungs-Erzeugungsschaltung VGEN2, die das Substratpotential VBB erzeugt.
Der Logikabschnitt LG empfängt das über einen Anschluß T50 von außen angelegte Speisepotential LVDDH von 3,3 C und das über einen Anschluß T51 von außen angelegte Potential LVDDL von 1,5 V. Der DRAM-Abschnitt MEM empfängt das über einen Anschluß T52 von außen angelegte Speisepotential DVDDH von 3,3 V und das über einen Anschluß T53 von außen angelegte Speisepotential DVDDL von 1,5 V.
Um in einer solchen System-LSI den Speisestromverbrauch im Standby-Zustand zu senken und gleichzeitig die in einer Speicherzelle des DRAM-Abschnitts MEM gespeicherten Daten zu erhalten, werden die an den Logikabschnitt LG angelegten Speisepotentiale LVDDH und LVDDL auf 0 V eingestellt, so daß der Stromversorgungsstrom nicht weiter angelegt wird. Auf diese Weise kann im Standby-Zustand der Stromverbrauch in dem Logikabschnitt LG verringert werden.
Vorzugsweise lassen sich persönliche digitale Assistenten und dergleichen mit einer Batterie so lange wie möglich betreiben. Hierzu muß der Stromverbrauch der System-LSI so weit wie möglich verringert werden.
Um die in einer Speicherzelle gespeicherten Daten zu erhalten, benötigt der in der System-LSI enthaltene DRAM-Abschnitt selbst im Standby-Zustand eine Auffrischoperation. Die Auffrischoperation wird entweder in jedem Zyklus in regelmäßigen Abständen ausgeführt oder es werden sämtliche Speicherzellen nacheinander aufgefrischt, wobei dieses aufeinanderfolgende Auffrischen in regelmäßigen Abständen ausgeführt wird. Auf jeden Fall wird während der Zeitdauer, in der die Auffrischoperation ausgeführt wird, in dem DRAM-Abschnitt irgendeine Schaltungsoperation ausgeführt, die bei Aktivierung eines Transistors von einem Leckstrom begleitet ist. Der Leckstrom im Betrieb und im Standby-Zustand steigt, wenn die Schwellenspannung eines verwendeten MOS-Transistors gesenkt wird, um die Betriebsgeschwindigkeit zu erhöhen und das Stromversorgungspotential zu senken. Im Ergebnis steigt der Stromverbrauch der gesamten Vorrichtung.
37 zeigt das an die Peripherieschaltungsanordnung des in 36 gezeigten DRAM-Abschnitts MEM angelegte Stromversorgungspotential.
Wie in den 36 und 37 gezeigt ist, wird das an den DRAM-Abschnitt MEM angelegte Stromversorgungspotential DVDDL einer Taktsteuereinheit 1402, einer Zeilen-Befehlssteuereinheit 1404, einer Spalten-Befehlssteuereinheit 1406, einer Zeilen-Adressensteuereinheit 1408, einer Bank-Adressensteuereinheit 1410, einer Spalten-Adressensteuereinheit 1412, einer Eingangs/Ausgangs-Datensteuereinheit 1414 und einer Selbstauffrisch-Steuereinheit 1416 zugeführt. Außerdem wird das Speisepotential DVDDL von außen der Peripherieschaltungsanordnung mit Ausnahme des in 36 gezeigten Speicheranordnungsabschnitt zugeführt. Aus diesem Grund wird im Standby-Zustand in jeder Schaltung, die in der Auffrischoperation nicht erforderlich ist, z. B. in der Eingabe/Ausgabe-Datensteuereinheit 1414 und dergleichen, ein beträchtlicher Leckstrom erzeugt.

In der EP 0 820 065 A2 ist ein DRRM offenbart, bei dem zum Reduzieren des Leistungsverbrauchs nur ein Teil der Zeilen aufgefrischt wird.

Die US 5,615,162 zeigt eine Speicherschaltung, der zum Reduzieren des Leistungsverbrauchs eine Versorgungsspannung selektiv zugeführt wird. Dabei kann die Zufuhr einer Versorgungsspannung für einzelne Speicherbereiche selektiv erfolgen, sie kann für ein Speicherzellenfeld und dessen Peripherieschaltung selektiv erfolgen, oder sie kann für verschiedene Peripherieschaltungen selektiv erfolgen.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung mit einem Ruhezustand zu schaffen, die im Standby-Zustand weniger Stromversorgungsstrom verbraucht, während die in einem DRAM-Abschnitt gespeicherten Informationen erhalten werden.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach Anspruch 1. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Dementsprechend besteht ein Hauptvorteil der Erfindung darin, daß durch Anhalten des Betriebs der ersten Peripherieschaltung in der Ruhebetriebsart der Stromverbrauch verringert werden kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben, sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
1 einen schematischen Blockschaltplan einer Struktur einer Halbleitervorrichtung 1 gemäß einer ersten Ausführungsform der Erfindung;
2 einen Blockschaltplan einer Struktur einer Auffrischsteuereinheit 132 in 1;
3 einen Schaltplan einer hierarchischen Stromversorgungsstruktur;
4 ein Signalformdiagramm einer Operation einer Schaltung mit der in 3 gezeigten hierarchischen Stromversorgungsstruktur;
5 einen Blockschaltplan eines ersten Beispiels eines Adressenzählers 312 in 2;
6 ein Signalformdiagramm einer Operation des Adressenzählers 312 in 5;
7 einen Blockschaltplan einer Struktur eines Adressenzählers 312a als Abwandlung des Adressenzählers 312;
8 ein Operations-Signalformdiagramm einer Operation des Adressenzählers 312a in 7;
9 das externe Zuführen der Stromversorgung für eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform;
10 eine Struktur, in der das Stromversorgungspotential an eine interne Schaltung eines in 9 gezeigten DRAM-Abschnitts angelegt wird;
11 ein erstes Beispiel der Gruppierung der in 10 gezeigten Peripherieschaltungen PCKT1 und PCKT2;
12 ein zweites Beispiel der Gruppierung der Peripherieschaltungen;
13 ein drittes Beispiel der Gruppierung der Peripherieschaltungen;
14 eine schematische Darstellung einer Struktur einer Speicheranordnung;
15 eine Struktur eines Randabschnitts, der eine für die Schreiboperation verwendete E/A-Leitung durch Anhalten der Stromversorgung deaktiviert;
16 einen Schaltplan einer Struktur eines Flipflops 1172a in 15;
17 das Anlegen der Stromversorgung vor und nach einem Leseverstärker 1154 in 14;
18 einen Schaltplan einer Struktur eines Leseverstärkers 1154 und einer Entzerrschaltung 528 in 17;
19 einen Blockschaltplan, der zeigt, daß für einen Teil eines Blocks ein Transistor mit einem hohen Schwellenwert verwendet wird, um den Stromverbrauch eines Auffrischsteuerabschnitts zu verringern;
20 einen Schaltplan einer Schaltungsstruktur zum Multiplexieren einer Adresse im Normalbetrieb und einer Adresse beim Selbstauffrischen;
21 einen Schaltplan einer zweiten Struktur zum Multiplexieren von Adressen;
22 einen Schaltplan einer Struktur einer Pegelumsetzschaltung;
23 einen Schaltplan einer Struktur einer Auswahlschaltung 620 in 21;
24 einen Schaltplan einer Struktur einer ersten Pegelumsetzschaltung 660 zum Umsetzen des Pegels von 1,5 V auf 3,3 V;
25 einen Schaltplan einer Struktur einer Pegelumsetzschaltung 680 als zweites Beispiel der Pegelumsetzung;
26 einen Schaltplan einer Struktur einer Pegelumsetz schaltung 710 als drittes Beispiel der Pegelumsetzung;
27 einen Schaltplan einer Struktur einer Spaltenauswahlleitungs-Festsetzschaltung 730;
28 einen Schaltplan einer Struktur einer Spaltenauswahlleitungs-Festsetzschaltung 740 als zweites Beispiel zum Festsetzen einer Spaltenauswahlleitung;
29 einen Schaltplan einer Struktur einer Spaltenauswahlleistungs-Festsetzschaltung 757 als drittes Beispiel zum Festsetzen einer Spaltenauswahlleitung;
30 einen Blockschaltplan einer Struktur einer Halbleitervorrichtung 800 gemäß einer dritten Ausführungsform;
31 einen Schaltplan einer Struktur einer DRAM-Stromversorgungsschaltung 810 in 30;
32 einen Schaltplan einer Struktur einer Takt/Rücksetz-Steuerschaltung 806 in 30;
33 ein Operations-Signalformdiagramm einer Ruhebetriebsart des DRAM-Abschnitts der Halbleitervorrichtung in 30;
34 ein Signalformdiagramm einer Operation zur Rückkehr aus der Ruhebetriebsart in 33 in eine Arbeitsbetriebsart;
35 den bereits erwähnten schematischen Blockschaltplan einer Struktur einer Halbleiterspeichervorrichtung 1000;
36 die bereits erwähnte Darstellung des von außen an die System-LSI angelegten Stromversorgungspotential; und
37 die bereits erwähnte Darstellung des an eine Peripherieschaltung des DRAM-Abschnitts MEM in 36 angelegten Stromversorgungspotentials.
Erste Ausführungsform
1 ist ein schematischer Blockschaltplan einer Struktur einer Halbleitervorrichtung 1 gemäß einer ersten Ausführungsform der Erfindung.
Wie in 1 gezeigt ist, enthält die Halbleitervorrichtung 1 einen großen an eine Gruppe externer Pinanschlüsse PG angeschlossenen Logikabschnitt 2 zum Ausführen einer bestimmten Verarbeitung und einen über eine interne Zwischenverbindung an den Logikabschnitt 2 angeschlossenen DRAM-Abschnitt 4 zum Speichern der von dem Logikabschnitt 4 benötigten Daten. Der Logikabschnitt 2 gibt an den DRAM-Abschnitt 4 die Taktsignale CLK und /CLK, die Steuersignale CKE, /CS, /RAS, /CAS und /WE, das Referenzpotential Vref für die Eingabe von Daten, die Zeilenadressensignale RA0–RA12, die Spaltenadressensignale CA0–CA10 und die Bankadressensignale BA0–BA2 aus. Der Logikabschnitt 2 und der DRAM-Abschnitt 4 senden und empfangen die Datensignale DQ0–DQ31.
Falls der Logikabschnitt 2 und der DRAM-Abschnitt 4 auf einem Chip integriert sind, kann die Anzahl der Signalleitungen für die Datenübertragung im Vergleich zu einem Logikabschnitt und einem DRAM-Abschnitt, die auf getrennten Chips angebracht sind, einfacher erhöht werden. Somit besitzt die in 1 gezeigte Struktur keine sogenannte Adressenpin-Multiplexierung, sondern getrennte Leitungen für die Spaltenadresse und die Zeilenadresse, die von dem Logikabschnitt an den DRAM-Abschnitt übertragen werden.
Der DRAM-Abschnitt 4 enthält die Takteingabepuffer 50 und 52, die die vom Logikabschnitt 2 zugeführten komplementären Puffertaktsignale CLK und /CLK puffern, eine Schaltung 118 zur Erzeugung eines internen Steuertaktsignals, die die jeweiligen Ausgangssignale der Takteingabepuffer 50 und 52 empfängt und ein internes Taktsignal int.CLK ausgibt, die Eingabepuffer 12–20, die gemäß dem internen Taktsignal int.CLK die Steuersignale CKE, /CS, /RAS, /CAS und /WE empfangen, und einen Betriebsartdecodierer 120, der über die Eingabepuffer 12–20 Steuersignale empfängt und ein internes Steuersignal zum Steuern einer Operation einer internen Schaltung ausgibt.
Das Taktfreigabesignal CKE wird verwendet, um die Eingabe eines Steuersignals in den Chip zu ermöglichen. Wenn das Taktfreigabesignal nicht aktiviert ist, ist die Eingabe des Steuersignals nicht erlaubt, wobei der DRAM-Abschnitt 4 keine Daten an den Logikabschnitt sendet oder von ihm empfängt.
Das Chipauswahlsignal /CS wird verwendet, um zu bestimmen, ob ein Befehlssignal zugeführt wird. Während der Zeitdauer, in der dieses Signal aktiviert ist (L-Pegel), wird auf der steigenden Flanke des Taktsignals ein Befehl gemäß einer Kombination von Pegeln anderer Steuersignale identifiziert.
Der Betriebsartdecodierer 120 gibt als interne Steuersignale beispielsweise ein Signal ROWA, ein Signal COLA, ein Signal ACT, ein Signal PC, ein Signal READ, ein Signal WRITE, ein Signal APC und ein Signal SR aus.
Das Signal ROWA gibt an, daß ein Zeilenzugriff ausgeführt wird, das Signal COLA gibt an, daß ein Spaltenzugriff ausgeführt wird, und das Signal ACT ist ein Signal, das die Akti vierung einer Wortleitung bestimmt.
Das Signal PC spezifiziert eine Vorladeoperation, die anweist, daß eine Zeilenschaltungsoperation abgeschlossen wird. Das Signal READ weist eine Spaltenschaltung an, eine Leseoperation auszuführen, während das Signal WRITE eine Spaltenschaltung anweist, eine Schreiboperation auszuführen.
Das Signal APC bestimmt eine Autovorladeoperation. Wenn die Autovorladeoperation bestimmt wird, wird gleichzeitig mit dem Ende eines Burst-Zyklus automatisch die Vorladeoperation gestartet. Das Signal SR spezifiziert eine Selbstauffrischoperation. Das Selbstauffrischsignal SR wird beispielsweise erzeugt, wenn in einer Standby-Betriebsart von dem Logikabschnitt eine Kombination von Steuersignalen zugeführt wird, die eine Selbstauffrisch-Betriebsart bestimmen. Nachdem eine bestimmte Zeit vergangen ist, wird dementsprechend die Selbstauffrischoperation gestartet, wobei ein Selbstauffrisch-Zeitgeber arbeitet und eine Wortleitung aktiviert wird und dementsprechend die Auffrischoperation gestartet wird.
Ferner empfängt der DRAM-Abschnitt 4 ein Referenzpotential, das als Referenz verwendet wird, um zu bestimmen, ob ein Eingangssignal auf dem H-Pegel oder auf dem L-Pegel ist.
Ferner enthält der DRAM-Abschnitt 4 ein Betriebsartregister 122, das gemäß einer Kombination eines Adressensignals und eines von dem Logikabschnitt zugeführten Steuersignals Informationen in bezug auf eine vorgegebene Betriebsart, beispielsweise Informationen in bezug auf die Burst-Länge, hält, einen Zeilenadressen-Zwischenspeicher 124, der die Zeilenadressensignale RA0–RA12 von dem Logikabschnitt empfängt und hält, einen Spaltenadressen-Zwischenspeicher 126, der die von dem Logikabschnitt zugeführten Spaltenadressensignale CA0–CA10 empfängt und hält, einen Zeilenvordecodierer 140, der ein Ausgangssignal vom Zeilenadressen-Zwischenspeicher 124 empfängt, um eine Zeilenadresse vorzudecodieren, einen Burst-Adressen-Zähler 134, der gemäß den Daten über die Burst-Länge vom Betriebsartregister 122 mit der im Spaltenadressen-Zwischenspeicher 126 gehaltenen Spaltenadresse als Referenz eine interne Spaltenadresse erzeugt, einen Spaltenvordecodierer 142, der ein Ausgangssignal vom Burst-Adressen-Zähler 134 empfängt, um eine entsprechende Spaltenadresse vorzudecodieren, einen Bankadressen-Zwischenspeicher 128, der die Bankadressen BA0–BA2 empfängt, die von dem Logikabschnitt über die Eingangspuffer 40–44, die gemäß dem internen Taktsignal int.CLK arbeiten, um einen bestimmten Bankadressenwert zu erhalten, zugeführt werden, und einen Bankdecodierer 136, der ein Ausgangssignal vom Bankadressen-Zwischenspeicher 128 empfängt, um eine Bankadresse zu decodieren.
Die von dem Logikabschnitt zugeführten Adressensignale werden verwendet, um gemäß einer Kombination mehrerer Bits Daten in das Betriebsartregister 10 zu schreiben. Zum Beispiel werden gemäß einer Kombination einer vorgegebenen Anzahl von Bits eines Adressensignals Werte der Burst-Länge BL, der CAS-Latenzzeit CL und dergleichen bestimmt.
Die Bankadressensignale BA0–BA2 bestimmen die jeweiligen Zugriffsbänke beim Zeilenzugriff und beim Spaltenzugriff. Genauer werden die von dem Logikabschnitt 2 zugeführten Bankadressensignale BA0–BA2 sowohl beim Zeilenzugriff als auch beim Spaltenzugriff von dem Bankadressen-Zwischenspeicher 128 erfaßt, von dem Bankdecodierer 136 decodiert und anschließend an jeden Speicheranordnungsblock (Bank) gesendet.
Ferner enthält der DRAM-Abschnitt 4 eine Auffrischsteuereinheit 132, die ein Adressensignal von dem Logikabschnitt und ein Signal SR, das die Selbstauffrisch-Betriebsart zum Steuern des Auffrischens bestimmt, empfängt, und einen Multiple xer 144, der gemäß dem Signal SR zwischen einem Zeilensteuersignal und einem Bankbestimmungssignal, die von der Auffrischsteuereinheit 132 ausgegeben werden, und den jeweiligen Ausgangssignalen vom Zeilenvordecodierer 140 und vom Bankdecodierer 136 umschaltet.
Ferner enthält der DRAM-Abschnitt 4 die Speicheranordnungsblöcke 100a–100g, die als die jeweiligen Bänke 0–7 dienen, wobei die Lese/Schreib-Operation getrennt ausgeführt werden kann, einen Zeilendecodierer 244 zum Auswählen einer Zeile (Wortleitung) in einer entsprechenden Bank gemäß einem Ausgangssignal des Multiplexers 144, einen Spaltenvordecodierer 242 zum Auswählen einer Spalte (Bitleitungspaar) in einer entsprechenden Bank gemäß einem Ausgangssignal des Spaltenvordecodierers 242, einen E/A-Port 266, der die aus einer ausgewählten Speicherzelle in einer ausgewählten Bank gelesenen Daten bei der Leseoperation einem globalen E/A-Bus G-I/O zuführt, während er in einer Schreiboperation die über den Bus G-I/O übertragenen Schreibdaten an eine entsprechende Bank sendet, eine Daten-Eingabe/Ausgabe-Schaltung 130, die in einer Schreiboperation die von außen zugeführten Schreibdaten zur Lieferung an den Bus G-I/O hält, während sie in einer Leseoperation die über den Bus G-I/O übertragenen Lesedaten hält, und die Daten-Eingabe/Ausgabe-Puffer 72–78 zum Senden und zum Empfangen der Eingangs/Ausgangs-Daten DQ0–DQ31 zwischen der Daten-Eingabe/Ausgabe-Schaltung 130 und dem Logikabschnitt 2.
Der DRAM-Abschnitt 4 enthält ferner eine VDC-Schaltung 138, die von außen das Speisepotential VDDH von 3,3 V empfängt, um beispielsweise das Speisepotential VDD2 von 2,0 V auszugeben.
2 ist ein Blockschaltplan einer Struktur der in 1 gezeigten Auffrischsteuereinheit 132.
Wie in 2 gezeigt ist, enthält die Auffrischsteuereinheit 132 einen Zeitgeber 302, der das Selbstauffrischsignal SR vom Betriebsartdecodierer 120 in 1 empfängt, um eine Standby-Zeitdauer zum Auffrischen zu messen, wenn die Betriebsart auf die Selbstauffrisch-Betriebsart geändert wird, eine Auslöseimpuls-Erzeugungsschaltung 304, die gemäß einem Ausgangssignal des Zeitgebers 302 einen Auslöseimpuls TRIG ausgibt, einen Zykluszeitgeber 306, der ein Zyklussignal CYCLE ausgibt, das gemäß dem Auslöseimpuls TRIG einen Zyklus der Wort-Zeitungsaktivierung beim Auffrischen bestimmt, eine RAS-Takterzeugungsschaltung 308, die gemäß dem Zyklussignal CYCLE ein Zeilenbetriebs-Referenztaktsignal RASCK ausgibt, und eine Verzögerungsschaltung 310 zur Steuerung, die zu vorgegebenen Zeitpunkten mit dem Taktsignal RASCK als Referenz die Ausgangssignale EQ, MWL, SO und PC ausgibt. Wenn das interne Freigabesignal IEN aktiviert ist, gibt die Steuerverzögerungsschaltung 310 die Signale EQ, MWL, SO und PC aus.
Das Signal EQ gibt eine Entzerrzeitdauer einer Bitleitung an, während das Signal MWL eine Aktivierungs-Zeitdauer einer Hauptwortleitung, das Signal SO eine Aktivierungs-Zeitdauer eines Leseverstärkers und das Signal PC eine Vorladezeitdauer angibt.
Ferner enthält die Auffrischsteuereinheit 132 einen Adressenzähler 312, der beim Einschalten gemäß dem Rücksetzsignal PON und dem Selbstauffrisch-Rücksetzsignal SRRST zurückgesetzt wird, wobei er die Startadresse SADR und die Endadresse EADR von dem Logikabschnitt empfängt und eine Adresse gemäß dem Taktsignal RASCK inkrementiert. Wenn ein Adressenzählungszyklus abgeschlossen ist, gibt der Adressenzähler 312 an die Speichermatrix die Auffrischadresse ReADR und an den Zeitgeber 302 das Zeitgeber-Rücksetzsignal TRST aus.
Der Zeitgeber 302 in der Auffrischsteuereinheit 132 braucht nicht schnell zu arbeiten. Somit enthält er einen Transistor, der selbst im Betrieb einen hohen Schwellenwert und einen kleinen Leckstrom besitzt. Wenn der Zeitgeber-Schaltungsabschnitt einen Zeitpunkt erfaßt, wird der Auslöseimpuls TRIG erzeugt, wobei der Adressenzähler 312 gemäß dem Auslösesignal TRIG zu arbeiten beginnt. Der Adressenzähler 312 enthält einen Transistor mit niedrigem Schwellenwert. Um den Leckstrom vor der Erfassung des Zeitpunkts durch den Zeitgeber 302 zu senken, wird aber durch ein Rücksetzsignal der Standby-Zustand gestartet. Der Adressenzähler 312 verwendet die unten beschriebene hierarchische Stromversorgungsstruktur, wobei sein Leckstrom im Standby-Zustand verringert werden kann.
3 ist ein Schaltplan der hierarchischen Stromversorgungsstruktur.
In 3 sind fünf in Serie geschaltete Inverterstufen IV1–IV5 als interne Schaltungen gezeigt. Im Standby-Zyklus ist das dem Inverter IV1 der ersten Stufe zugeführte Eingangssignal IN auf dem L-Pegel. Die Inverter IV1–IV5 besitzen die gleiche Struktur und enthalten jeweils einen P-Kanal-MOS-Transistor PT und einen N-Kanal-MOS-Transistor NT. Diese MOS-Transistoren PT und NT sind MOS-Transistoren mit niedriger Schwellenspannung (L-Vth-Transistoren) mit einem kleinen Absolutwert der Schwellenspannung.
Diesen Invertern IV1–IV5 werden eine Hauptspeiseleitung 321, die das Speisepotential Vcc empfängt, eine Unterspeiseleitung 323, die über einen P-Kanal-MOS-Transistor PQ zum Senken des Leckstroms an die Hauptspeiseleitung 321 angeschlossen ist, eine Hauptmasseleitung 322, die das Massepotential Vss überträgt, und eine Untermasseleitung 324, die über einen N-Kanal-MOS-Transistor NQ zum Senken des Leckstroms an die Hauptmasseleitung 322 angeschlossen ist, zugeführt. Der Absolutwert der Schwellenspannung (M-Vth) der MOS-Transistoren PQ und NQ zum Senken des Leckstroms ist jeweils größer als der der MOS-Transistoren PT und NT.
Das Gate des MOS-Transistors PQ empfängt das Steuersignal /ϕ, während das Gate des MOS-Transistors NQ das Steuersignal ϕ empfängt. In einem aktiven Zyklus, in dem eine interne Schaltung arbeitet, ist das Steuersignal ϕ auf dem H-Pegel. In einem Standby-Zyklus, in dem die interne Schaltung im Standby ist, ist das Steuersignal ϕ auf dem L-Pegel. Demgegenüber ist das Steuersignal /ϕ im aktiven Zyklus auf dem L-Pegel, während es im Standby-Zyklus auf dem H-Pegel ist.
In jedem der Inverter IV1, IV3, IV5 ... ist die Source des P-Kanal-MOS-Transistors PT in den ungeradzahligen Stufen in den internen Schaltungen an die Hauptspeiseleitung 321 angeschlossen, während die Source des N-Kanal-MOS-Transistors NT an die Untermasseleitung 324 angeschlossen ist. In den Invertern IV2, IV4, ... der geradzahligen Stufen ist die Source des P-Kanal-MOS-Transistors PT an die Unterspeiseleitung 323 angeschlossen, während die Source des N-Kanal-MOS-Transistors NT an die Hauptmasseleitung 322 angeschlossen ist.
4 ist ein Signalformdiagramm einer Operation einer Schaltung mit der in 3 gezeigten hierarchischen Stromversorgungsstruktur.
Wie in den 3 und 4 gezeigt ist, ist das Steuersignal ϕ im Standby-Zyklus auf dem L-Pegel, während das Steuersignal /ϕ auf dem H-Pegel ist. Das Eingangssignal IN ist auf dem L-Pegel. In diesem Zustand sind die Leckstromsenk-MOS-Transistoren PQ und NQ im ausgeschalteten Zustand.
Das Eingangssignal IN der Inverter IV1, IV3 und IV5 der ungeradzahligen Stufen ist jeweils auf dem L-Pegel. Somit ist der P-Kanal-MOS-Transistor PT im angeschalteten Zustand, während der N-Kanal-MOS-Transistor NT im ausgeschalteten Zustand ist. Die Source des P-Kanal-MOS-Transistors PT ist an die Hauptspeiseleitung 321 angeschlossen, während die Source des N-Kanal-MOS-Transistors NT an die Untermasseleitung 324 angeschlossen ist.
Wenn der P-Kanal-MOS-Transistor PT angeschaltet ist und dementsprechend die Spannung auf dem Pegel Vcc des Speisepotentials auf der Hauptspeiseleitung 321 an einen entsprechenden Ausgangsknoten (Drain) übertragen wird, wird das Drain-Potential gleich dem Source-Potential, wobei kein Strom fließt.
Andererseits empfängt das Gate des N-Kanal-MOS-Transistors NT ein Signal auf dem L-Pegel, so daß der Transistor dementsprechend ausgeschaltet wird. Wenn es in diesem Zustand zwischen der an die Untermasseleitung gekoppelten Source und dem Drain eine Potentialdifferenz wenigstens von einem bestimmten Wert gibt, führt dies zu einem Leckstrom. Die Untermasseleitung 324 ist über den Leckstromsenk-MOS-Transistor NQ mit einer verhältnismäßig hohen Schwellenspannung M-Vth an die Hauptmasseleitung 322 angeschlossen. Somit kann der Leckstromsenk-MOS-Transistor NQ selbst dann nicht diesen gesamten Leckstrom entladen, wenn der Leckstrom von den Invertern IV1, IV3 und IV5 ... zur Untermasseleitung 324 fließt. Folglich wird der Spannungspegel SVss auf der Untermasseleitung 324 höher als das Massepotential Vss.
Das Potential SVss auf der Untermasseleitung 324 ist schließlich durch eine Beziehung zwischen dem Betrag des über den Leckstromsenk-MOS-Transistor NQ entladenen Leckstroms und dem Leckstrom von der in der internen Schaltung enthaltenen Inverterstufe bestimmt. Wenn das Potential SVss auf der Untermasseleitung 324 höher als das Massepotential Vss wird, wird der Anteil zwischen dem Gate und der Source des N-Kanal-MOS-Transistors NT in jedem der Inverter IV1, IV3, IV5 ... der ungeradzahligen Stufen auf einen Zustand eingestellt, in dem der Transistor in Sperrichtung betrieben wird. In diesem Fall wird der Leckstrom weiter verringert.
In den Invertern IV2, IV4 ... der geradzahligen Stufen ist das Eingangssignal auf dem H-Pegel. In diesen Invertern IV2, IV4 ... der geradzahligen Stufen ist die Source des P-Kanal-MOS-Transistors PT an die Unterstromversorgungsleitung 323 angeschlossen, während die Source des N-Kanal-MOS-Transistors NT an die Hauptmasseleitung 322 angeschlossen ist. In den Invertern IV2, IV4 ... der geradzahligen Stufen haben die N-Kanal-MOS-Transistoren die gleiche Source, während der Drain auf dem Pegel Vss des Massepotentials liegt. In dem P-Kanal-MOS-Transistor PT wird der Leckstrom selbst im nichtleitenden Zustand erzeugt.
Zwischen der Hauptspeiseleitung 321 und der Unterspeiseleitung 323 ist der Leckstromsenk-MOS-Transistor PQ mit einem verhältnismäßig großen Absolutwert (M-Vth) der Schwellenspannung vorgesehen. Der Betrag des Leckstroms von der Hauptspeiseleitung 321 zur Unterspeiseleitung 323 ist durch den Leckstromsenk-MOS-Transistor PQ bestimmt, wobei die Spannung SVcc auf der Unterspeiseleitung 323 unter den Pegel des Speisepotentials Vcc fällt. Der Spannungspegel von SVcc auf der Unterspeiseleitung 323 ist schließlich durch eine Relation zwischen dem von dem Leckstromsenk-MOS-Transistor PQ zugeführten Leckstrom und dem Gesamtleckstrom in den Invertern IV2, IV4 ... der geradzahligen Stufen bestimmt. Wenn die Spannung SVcc niedriger als das Speisepotential Vcc wird, wird der Teil zwischen dem Gate und der Source des P-Kanal-MOS-Transistors PT in den Invertern IV2, IV4, ... in den Sperrzustand versetzt, wobei der Leckstrom weiter verringert wird.
Im aktiven Zyklus ist das Steuersignal ϕ auf dem H-Pegel, während das Steuersignal /ϕ auf dem L-Pegel ist, wobei die Leckstromsenk-MOS-Transistoren PQ und NQ eingeschaltet sind, die Hauptspeiseleitung 321 mit der Unterspeiseleitung 323 verbunden ist und die Hauptmasseleitung 322 mit der Untermasseleitung 324 verbunden ist.
Dementsprechend ist die Spannung SVcc auf der Unterspeiseleitung 323 auf dem Speisepotential Vcc, während das Potential SVss auf der Untermasseleitung 324 auf dem Pegel Vss des Massepotentials ist. In diesem aktiven Zyklus ändert sich das Eingangssignal IN geeignet gemäß dem Betriebszustand. Die MOS-Transistoren der Inverter IV1–IV5 ..., die die internen Schaltungen bilden, sind jeweils MOS-Transistoren mit niedriger Schwellenspannung, die mit hoher Geschwindigkeit arbeiten. Um den Betrieb dieser internen Schaltung sicherzustellen, wird die Stromversorgungsfähigkeit der Leckstromsenk-MOS-Transistoren PQ und NQ auf einen hohen Wert eingestellt.
Somit ist die obenbeschriebene hierarchische Struktur dadurch realisiert, daß als Speiseleitungen eine Hauptspeiseleitung und eine Unterspeiseleitung vorgesehen sind, während als Masseleitungen eine Hauptmasseleitung und eine Untermasseleitung vorgesehen sind. Auf diese Weise wird die Impedanz der Speiseleitung/Masseleitung durch die MOS-Transistoren mit niedriger Schwellenspannung in den internen Schaltungen erhöht, um im Standby-Zyklus den Leckstrom zu verringern, während die Impedanz der Speiseleitung/Masseleitung im aktiven Zyklus verringert wird, um einen schnellen Betrieb zu erreichen. Der Adressenzähler 312 in 2 kann eine solche hierarchische Stromversorgungsstruktur besitzen, um auf diese Weise eine Halbleitervorrichtung zu realisieren, die in der Standby-Zeitdauer, in der in der Ruhebetriebsart kein Auffrischen ausgeführt wird, einen verringertem Stromverbrauch hat, während sie beim Auffrischen mit hoher Geschwindigkeit arbeitet.
In der Standby-Zeitdauer, in der das Selbstauffrischen ausge führt wird, sind die MOS-Transistoren PQ und NQ ausgeschaltet, wobei das Substratpotential niedriger als das Source-Potential des Transistors gemacht wird, um den Leckstrom weiter zu verringern. Dadurch, daß der einer gemeinsamen Source-Leitung eines Leseverstärkers in der Speicheranordnung zugeführte Strom gesenkt wird, kann der Leckstrom weiter verringert werden.
5 ist ein Blockschaltplan eines ersten Beispiels eines Adressenzählers 312 in 2.
Wie in 5 gezeigt ist, enthält der Adressenzähler 312 eine Zwischenspeicherschaltung 332, die die Startadresse SADR von dem Logikabschnitt empfängt und hält, eine Zwischenspeicherschaltung 334, die die von dem Logikabschnitt zugeführte Endadresse EADR empfängt und hält, und einen Zähler 336, der gemäß dem Taktsignal RASCK von der RAS-Takterzeugungsschaltung 308 in 2 eine Hochzähloperation ausführt, die Auffrischadresse ReRDR0 ausgibt und am Ende eines Auffrischadressenzyklus das Zeitgeber-Rücksetzsignal TRST ausgibt.
Ferner enthält der Adressenzähler 312 eine Vergleichsschaltung 338, die die vom Zähler 336 ausgegebene Auffrischadresse ReADR0 mit der von der Zwischenspeicherschaltung 332 gehaltenen Startadresse SADR vergleicht, um ein Ausgangssignal zu aktivieren, wenn die Auffrischadresse ReADR0 gleich der oder größer als die Startadresse SADR ist, eine Vergleichsschaltung 340, die die Auffrischadresse ReADR0 mit der von der Zwischenspeicherschaltung 334 gehaltenen Endadresse EADR vergleicht, um ein Ausgangssignal zu aktivieren, wenn die Auffrischadresse ReADR0 gleich der oder kleiner als die Endadresse EADR ist, eine UND-Schaltung 342, die die jeweiligen Ausgangssignale der Vergleichsschaltungen 338 und 340 empfängt und ein internes Freigabesignal IEN ausgibt, und eine Pufferschaltung 344, die die Auffrischadresse ReADR0 empfängt und die Auffrischadresse ReADR an den Zeilendecodierer der Speicheranordnung ausgibt, wenn das Freigabesignal IEN aktiviert ist.
6 ist ein Operations-Signalformdiagramm einer Operation des in 5 gezeigten Adressenzählers 312.
Wie in den 5 und 6 gezeigt ist, wird der DRAM-Abschnitt vor der Angabe eines Befehls zum Zeitpunkt t1 durch den Logikabschnitt angewiesen, vor dem Übergang in die Ruhebetriebsart ein Auffrischen auszuführen. Nach dem Zeitpunkt t1 wird das interne Taktsignal CLK gemäß dem Sinken der Speisespannung des Logikabschnitts auf den L-Pegel festgesetzt und das dem DRAM-Abschnitt zugeführte Taktsignal deaktiviert.
Zum Zeitpunkt t1 spezifiziert ein durch eine Kombination der Steuersignale /CS, /RAS, /CAS und /WE bestimmter Befehl eine Ruhebetriebsart.
In der System-LSI mit dem DRAM ist keine Eingabe einer Adresse von außen erforderlich. Die Anzahl der externen Anschlüsse steigt selbst dann nicht, wenn die Anzahl der Bits eines dem DRAM-Abschnitt von dem Logikabschnitt zugeführten Adressensignals steigt. Somit besteht keine Notwendigkeit, eine sogenannte Adressenpin-Multiplexierung zu verwenden, so daß eine Zeilenadresse und eine Spaltenadresse über getrennte Leitungen übertragen werden.
Von der Logikschaltung werden eine Startadresse und eine Endadresse zur Bestimmung eines aufzufrischenden Gebiets zugeführt. Beim Auffrischen ist keine Bestimmung einer Spaltenadresse erforderlich. Somit führt die Logikschaltung eine Auffrisch-Startadresse als Zeilenadressensignale RADD0–RADDn und eine Auffrisch-Endadresse als Spaltenadressensignale CADD0–CADDn zu. Das Auffrischen wird zwischen der Start adresse und der Endadresse ausgeführt, während für andere Adressen keine Auffrischoperation ausgeführt wird und diese übersprungen werden. Diese Adressen können z. B. durch eine Bankadresse spezifiziert werden.
Die Auffrisch-Startadresse SADR und die Auffrisch-Endadresse EADR werden dem DRAM-Abschnitt von dem Logikabschnitt zugeführt, wenn der Logikabschnitt den DRAM-Abschnitt vor der Ruhebetriebsart verwendet, indem ein Speichergebiet erkannt wird, in dem die Informationen beim Übergang in die Ruhebetriebsart gehalten werden sollen. Wenn zum Zeitpunkt t1 die Auffrisch-Startadresse und die Auffrisch-Endadresse in den Zwischenspeicherschaltungen 332 und 334 im Adressenzähler 312 des DRAM-Abschnitts gehalten werden, wird die Zufuhr der Stromversorgungsspannung zu dem Logikabschnitt angehalten, um den Stromverbrauch zu verringern.
Wenn von dem Betriebsartdecodierer 120 in 1 ein Selbstauffrischsignal SR in die Auffrischsteuereinheit 132 eingegeben wird, wird durch einen in dem Zeitgeber 302 in 2 enthaltenen Ringoszillator ein Referenztakt erzeugt, wobei nach dem Auffrischen in der Normalbetriebsart ein Übergang in die Ruhebetriebsart erfolgt und die Standby-Zeitdauer vom Übergang zu der folgenden Auffrischoperation gemessen wird.
Zum Zeitpunkt t2 führt der Zeitgeber 302 ein vorgegebenes Ausgangssignal zu, da dies ein vorgegebener Zeitpunkt ist und dementsprechend die Auslöseimpuls-Erzeugungsschaltung 302 den Auslöseimpuls TRIG ausgibt. Daraufhin gibt der zyklische Zeitgeber 306 in einer dem Auffrischzyklus entsprechenden Zeitdauer das Zyklussignal CYCLE aus, wobei dementsprechend ein Taktsignal RASCK in den Adressenzähler 312 eingegeben wird. Das Taktsignal RASCK wird in den Zähler 336 des Adressenzählers 312 eingegeben, wobei der Zähler 336 nacheinander das Auffrischadressensignal ReADSR0 ausgibt. Für ein Spei chergebiet, das keine notwendigen Informationen enthält, ist die Auffrischoperation aber nicht erforderlich. Um den Stromverbrauch zu verringern, bestimmen die Vergleichsschaltung 338 und die Vergleichsschaltung 340, ob das momentan durch den Zähler 336 erzeugte Auffrischadressensignal ReADR0 zwischen einer Startadresse und einer Endadresse liegt, wobei sie dementsprechend das interne Freigabesignal IEN ausgeben.
Vom Zeitpunkt t2 bis zum Zeitpunkt t3 ist das Auffrischadressensignal kleiner als die Startadresse. Somit wird ein Ausgangssignal der Pufferschaltung 344 und außerdem ein internes Freigabesignal IEN deaktiviert.
An die Speicheranordnung wird keine Auffrischadresse gesendet, während von der Steuerverzögerungsschaltung 310 kein Steuersignal gesendet wird. Die Pegel dieser Signale sind festgesetzt, wobei der Stromverbrauch dementsprechend um den Betrag des Stroms zum Ansteuern einer Signalleitung durch diese Signale verringert wird.
Wenn zum Zeitpunkt t3 die vom Zähler 336 ausgegebene Auffrischadresse ReADR0 und die von der Zwischenspeicherschaltung 332 gehaltene Startadresse übereinstimmen, ändert sich ein Ausgangssignal der Vergleichsschaltung 338, wobei das interne Freigabesignal IEN dementsprechend aktiviert wird, so daß die Ausführung des Auffrischens gestartet wird.
Wenn zum Zeitpunkt t4 die von der Zwischenspeicherschaltung 334 gehaltene Endadresse EADR und die gemäß dem Taktsignal RASCK durch den Zähler 336 hochgezählte Auffrischadresse ReADR0 übereinstimmen, ändert sich ein Ausgangssignal der Vergleichsschaltung 340, wobei dementsprechend das interne Freigabesignal IEN deaktiviert wird. Daraufhin wird das Auffrischen eines erforderlichen Gebiets abgeschlossen und für die nachfolgenden Adressen kein Auffrischen ausgeführt. Wenn zum Zeitpunkt t5 die durch den Zähler 336 erzeugten Adressen sämtlich aufgebraucht sind, gibt der Zähler 336 das Zeitgeber-Rücksetzsignal TRST aus, wobei die Standby-Zeitdauer erneut durch den Zeitgeber 302 gemessen wird. In dieser Standby-Zeitdauer wird der Adressenzähler 312 in der obenbeschriebenen hierarchischen Stromversorgungsstruktur in einen Standby-Zustand versetzt.
Wenn zum Zeitpunkt t6 der Zeitgeber 302 angibt, daß die Standby-Zeitdauer vergangen ist, wird dementsprechend der Auslöseimpuls TRIG aktiviert, wobei der Adressenzähler 312 in die aktive Betriebsart übergeht, um das Zählen einer Auffrischadresse zu starten. Wenn zum Zeitpunkt t7 die Auffrischadresse mit der Startadresse übereinstimmt, wird für eine Speicherzelle, in der zu erhaltene Informationen gespeichert sind, das Auffrischen ausgeführt.
Zum Zeitpunkt t8 wird das Taktfreigabesignal CKE auf den H-Pegel aktiviert, an die Logikschaltung Strom angelegt und das Taktsignal CLK in den DRAM-Abschnitt eingegeben. Daraufhin werden zunächst sämtliche Speicherbereiche durch Einsetzen eines Scheinzyklus zur Berücksichtigung des Falls, in dem das Auffrischen während der Ruhebetriebsart abgeschlossen wird, aufgefrischt. Danach werden zwischen dem Logikschaltungsabschnitt und dem DRAM-Abschnitt wieder Daten gesendet und empfangen.
7 ist ein Blockschaltplan einer Struktur eines Adressenzählers 312a als Abwandlung des Adressenzählers 312.
Wie in 7 gezeigt ist, unterscheidet sich die Struktur des Adressenzählers 312a von der des Adressenzählers 312 dadurch, daß anstelle der Vergleichsschaltungen 338 und 340, der UND-Schaltung 342 und der Pufferschaltung 344 eine Adressenerfassungsschaltung 352 und eine Vergleichsschaltung 354 enthalten sind. Die anderen Komponenten sind ähnlich jenen des Adressenzählers 312, wobei ihre Beschreibung hier nicht wiederholt wird.
Wenn die Adressenerfassungsschaltung 352 die Startadresse SADR und die Endadresse EADR von den Zwischenspeicherschaltungen 332 und 334 empfängt, erfaßt sie das Verhältnis eines aufzufrischenden Adressengebiets zu dem gesamten Adressengebiet und gibt an den Zykluszeitgeber 306 in 2 das Zyklusauswahlsignal SELC zur Auswahl eines Auffrischzyklus aus.
Im Zykluszeitgeber 306 wird die Anzahl der enthaltenen Zählerschaltungsstufen gemäß dem Zyklusauswahlsignal SELC geändert, um den Auffrischzyklus zu ändern. Gemäß diesem Zyklus wird das Taktsignal RASCK in den Zähler 336 eingegeben und der Zyklus zum Hochzählen der Auffrischadresse ReADR geändert. Wenn beispielsweise 4012 Wortleitungsadressen in 32 ms selbstaufgefrischt werden, kann die Periode des Taktsignals RASCK viermal so groß gemacht werden, wenn die Startadresse und die Endadresse im Bereich von einem Viertel der Adressen der 4012 Wortleitungen gewählt werden. Das Auffrischen kann zu fein verteilten Zeitpunkten ausgeführt werden, wodurch der Spitzenstrom verringert werden kann, was vorteilhaft ist, um den Leistungsverbrauch im Standby-Zustand zu verringern.
Wenn die vom Zähler 336 ausgegebene Auffrischadresse ReADR mit der von der Zwischenspeicherschaltung 334 gehaltenen Endadresse EADR übereinstimmt, gibt die Vergleichsschaltung 354 das Zeitgeber-Rücksetzsignal TRST an den Zeitgeber 302 in 3 aus.
8 ist ein Operations-Signalformdiagramm einer Operation des Adressenzählers 312a in 7.
Wie in den 7 und 8 gezeigt ist, werden zum Zeitpunkt t1 ein Selbstauffrischbefehl sowie eine Auffrischstart- und -endadresse eingegeben, wobei der Zeitgeber 302 wie in Verbindung mit 6 beschrieben eine Standby-Zeitdauer bis zum Zeitpunkt t2 mißt.
Zum Zeitpunkt t2 wird gemäß der Änderung eines Ausgangssignals des Zeitgebers 302 der Auslöseimpuls TRIG aktiviert. Daraufhin erzeugt der Zykluszeitgeber 306 gemäß dem durch die Adressenerfassungsschaltung 352 ausgewählten Auffrischzyklus den Zyklusimpuls CYCLE. Der Zähler 336 startet das Hochzählen der Auffrischadresse ReADR von der von der Zwischenspeicherschaltung 332 empfangenen Startadresse SADR. Anders als in der in 6 gezeigten Operation wird die Zeitdauer um das Verhältnis des in 6 übersprungenen Speichergebiets verlängert und das Auffrischen bis zur Endadresse fortgesetzt.
Wenn zum Zeitpunkt t5 die vom Zähler 336 ausgegebene Auffrischadresse mit der Endadresse übereinstimmt, wird von der Vergleichsschaltung 354 das Zeitgeberrücksetzsignal TRST ausgegeben, wobei der Zeitgeber 302 erneut mit dem Messen des Standby-Zeitdauer beginnt. In dieser Zeitdauer ist der Adressenzähler auf die Standby-Betriebsart eingestellt.
Diese Struktur ist dadurch vorteilhaft, daß die Auffrischzeitdauer solange es das Auffrischintervall einer Speicherzelle zuläßt, verlängert wird, um den Spitzenwert des Stromverbrauchs zu verringern, wodurch der Stromverbrauch verringert werden kann.
Zweite Ausführungsform
Gemäß der beschriebenen ersten Ausführungsform wird der Leistungsverbrauch durch Verkleinern des Auffrischgebiets verringert. Außerdem kann der Leistungsverbrauch dadurch gesenkt werden, daß eine Struktur verwendet wird, in der z. B. die Leistung für einen bestimmten Abschnitt der internen Schaltung des DRAM-Abschnitts in der Ruhebetriebsart ausgeschaltet wird.
9 zeigt, daß der Strom gemäß einer zweiten Ausführungsform einer Halbleitervorrichtung von außen zugeführt wird.
Wie in 9 gezeigt ist, enthält eine Halbleitervorrichtung CH einen Logikabschnitt LG und einen DRAM-Abschnitt MEM. In dem DRAM-Abschnitt sind eine Spannungserzeugungsschaltung VGEN1 zum Erzeugen eines erhöhten Potentials VPP und eine Spannungserzeugungsschaltung VGEN2 zum Erzeugen eines Substratpotentials VBB vorgesehen.
Der Logikabschnitt LG empfängt über einen Anschluß T1 das Speisepotential LVDDH von 3,3 V und über einen Anschluß T2 das Speisepotential VDD von 1,5 V. Außerdem wird dem DRAM-Abschnitt MEM das Speisepotential VDD zugeführt. Über einen Anschluß T3 wird dem DRAM-Abschnitt MEM außerdem das Speisepotential DVDDH von 3,3 V zugeführt.
In dieser Halbleitervorrichtung werden die in dem Logikabschnitt LG vorgesehenen Speisepotentiale LVDDH und VDD in der Ruhebetriebsart in den ausgeschalteten Zustand eingestellt. Der DRAM-Abschnitt MEM arbeitet in der Weise, daß er die von einer Speicherzelle gehaltenen Informationen in der Ruhebetriebsart nur durch das Speisepotential DVDDH auffrischt.
10 zeigt eine Struktur, mit der einer internen Schaltung des in 9 gezeigten DRAM-Abschnitts ein Speisepotential zugeführt wird.
Wie in 10 gezeigt ist, sind die Peripherieschaltungen PCKT1 und PCKT2 zum Steuern der Operationen der Speicheranordnungen ARY1 und ARY2 mit den in einer Matrix von Zeilen und Spalten angeordneten Speicherzellen in dem DRAM-Abschnitt zum Halten von Daten vorgesehen.
Die Speicherzellenanordnungen arbeiten mit einer hohen Spannung, während die Peripherieschaltungsabschnitte im Normalbetrieb mit 1,5 V arbeiten. Insbesondere wird den Peripherieschaltungsabschnitten häufig die gleiche Stromquelle zugeführt. Um sie mit einer externen Niederspannungs-Stromquelle zu betreiben, wird die Schwellenspannung oder dergleichen eines in der Peripherieschaltung enthaltenen Transistors verringert. In diesem Fall tritt ein Problem auf, daß wegen der Verringerung der Schwellenspannung der Leckstrom steigt. Außerdem führt der Leckstrom beim Anlagen des Stroms in einem funktionslosen Zustand der Peripherieschaltungen zu einem Leistungsverlust.
Um den Leckstrom zu verringern, arbeitet die Peripherieschaltung PCKT1 in der Weise, daß sie über die Speiseleitungen L1 und L4 von außen das Speisepotential VDD von 1,5 V empfängt. In der Ruhebetriebsart wird die Stromversorgung ausgeschaltet und dementsprechend der Leckstrom verringert.
Um selbst in der Ruhebetriebsart eine Auffrischoperation oder dergleichen für die Speicheranordnungen ARY1 und ARY2 auszuführen, wird der Peripherieschaltung PCKT2 ständig das Speisepotential VDD3 zugeführt. Wie in 9 gezeigt ist, wird dem DRAM-Abschnitt in der Ruhebetriebsart nur das Speisepotential DVDDH von 3,3 V zugeführt. Somit erzeugt der DRAM-Abschnitt aus dem Speisepotential DVDDH das Speisepotential VDD3 für den Betrieb der Peripherieschaltung PCKT2 in der Ruhebetriebsart.
Genauer sind dementsprechend eine Spannungs-Abwärtsumsetzerschaltung VDC, die das Speisepotential DVDDH von 3,3 V empfängt, um es auf etwa 2,0 V zu senken, und die Stromversor gungs-Auswahlschaltungen SE1 und SE2, die das Speisepotential VDD und ein Ausgangssignal der Spannungs-Abwärts-Umsetzschaltung VDC wahlweise an die jeweiligen Speiseleitungen L1 und L4 anlegen, vorgesehen.
Die Stromversorgungs-Auswahlschaltung SE1 enthält einen N-Kanal-MOS-Transistor Tr2, der durch das Selbstauffrischsignal SR aktiviert wird, um ein Ausgangssignal der Spannungs-Abwärts-Umsetzschaltung VDC an die Speiseleitung L2 zu senden, und einen N-Kanal-MOS-Transistor Tr1, der gemäß einem Signal /SR, d. h. der invertierten Version des Selbstauffrischsignals, eingeschaltet wird, um im Normalbetrieb das Stromversorgungspotential VDD der Speiseleitung L2 zuzuführen.
Die Stromversorgungs-Auswahlschaltung SE2 wird gemäß dem Selbstauffrischsignal SR aktiviert, um ein Ausgangssignal der Spannungs-Abwärtsumsetzerschaltung VDC um die Schwellenspannung zu verringern und der Speiseleitung L3 zuzuführen, und einen N-Kanal-MOS-Transistor Tr4, der gemäß dem Signal /SR eingeschaltet wird, um im Normalbetrieb das von außen zugeführte Stromversorgungspotential VDD der Speiseleitung L3 zuzuführen.
Für einen Anwender, der keine Ruhebetriebsart benötigt, sind je ein Schalter SW1 zum Verbinden der Speiseleitungen L1 und L2 und ein Schalter SW2 zum Verbinden der Speiseleitungen L3 und L4 vorgesehen. Die Schalter SW1 und SW2 können beispielsweise durch eine in einem Herstellungsprozeß einer Halbleitervorrichtung verwendete Aluminiummasken-Option (mit einer optionalen Photomaske für die Aluminiumleitung zum Ändern der Zwischenverbindungen) realisiert werden.
11 zeigt ein erstes Beispiel der Gruppierung in den Peripherieschaltungen PCKT1 und PCKT2 in 10.
Wie in 11 gezeigt ist, enthält der DRAM-Abschnitt allgemein als Peripherieschaltung eine Taktsteuereinheit 402, eine Zeilen-Befehlssteuereinheit 404, eine Spalten-Befehlssteuereinheit 406, eine Zeilen-Adressensteuereinheit 408, eine Bank-Adressensteuereinheit 410, eine Spalten-Adressensteuereinheit 412, eine Eingabe/Ausgabe-Datensteuereinheit 414 und eine Selbstauffrisch-Steuereinheit 416.
Die Taktsteuereinheit 402 enthält beispielsweise die Takteingabepuffer 50 und 52 und die Schaltung 118 zum Erzeugen des internen Steuertaktsignals, wie sie in 1 gezeigt sind.
Die Zeilen-Befehlssteuereinheit 404 enthält beispielsweise die Eingabepuffer 12–20 und einen Abschnitt des Betriebsartdecodierers 120, der einen Zeilenbefehl erzeugt. Die Spalten-Befehlssteuereinheit 406 enthält die Eingabepuffer 12–20 und einen Abschnitt des Betriebsartdecodierers 120, der einen Spaltenbefehl erzeugt.
Die Spalten-Adressensteuereinheit 408 enthält beispielsweise den Zeilenadressen-Zwischenspeicher 124 und den Zeilenvordecodierer 140. Die Bank-Adressensteuereinheit 410 enthält beispielsweise die Eingabepuffer 40–44, den Bank-Adressenzwischenspeicher 128 und den Bankdecodierer 136. Die Spalten-Adressensteuereinheit 412 enthält beispielsweise den Spalten-Adressenzwischenspeicher 126, den Burst-Adressenzähler 134 und den Spaltenvordecodierer 142. Die Eingabe/Ausgabe-Datensteuereinheit 414 enthält die Daten-Eingabe/Ausgabe-Puffer 72–78 und die Daten-Eingabe/Ausgabe-Schaltung 130. Die Selbstauffrisch-Steuereinheit 416 enthält die Auffrischsteuereinheit 132 und den Multiplexer 144.
Gemäß der in 11 gezeigten ersten Gruppierung arbeitet die Eingabe/Ausgabe-Datensteuereinheit 414 mit dem von außen angelegten Speisepotential VDD, während andere Komponenten mit dem in der Ruhebetriebsart anhand des oben in Verbindung mit 10 beschriebenen Speisepotentials DVDDH erzeugten Speisepotential VDD3 arbeiten. Genauer ist in 11 die Eingabe/Ausgabe-Datensteuereinheit 414 in der Peripherieschaltung PCKT1 enthalten, während die Peripherieschaltung PCKT2 die Taktsteuereinheit 402, die Zeilen-Befehlssteuereinheit 404, die Spalten-Befehlssteuereinheit 406, die Zeilen-Adressensteuereinheit 408, die Bank-Adressensteuereinheit 410, die Spalten-Adressensteuereinheit 412 und die Selbstauffrisch-Steuereinheit 416 enthält.
12 zeigt ein zweites Beispiel der Gruppierung in der Peripherieschaltung.
Wie in 12 gezeigt ist, wird der Eingabe/Ausgabe-Datensteuereinheit 414, der Spalten-Adressensteuereinheit 412, der Spalten-Befehlssteuereinheit 406 und der Taktsteuereinheit 402 über eine Speiseleitung 424 das externe Speisepotential VDD zugeführt. Über eine Speiseleitung 422 wird der Selbstauffrisch-Steuereinheit 416, der Zeilen-Befehlssteuereinheit 404, der Zeilen-Adressensteuereinheit 408 und der Bank-Adressensteuereinheit 410 das Speisepotential VDD3 zugeführt.
In der in 12 gezeigten Struktur enthält eine Peripherieschaltung PCKT1 in 10 die Taktsteuereinheit 402, die Spalten-Befehlssteuereinheit 406, die Spalten-Adressensteuereinheit 412 und die Eingabe/Ausgabe-Datensteuereinheit 414. Die Peripherieschaltung PCKT2 enthält die Zeilen-Befehlssteuereinheit 404, die Zeilen-Adressensteuereinheit 408 und die Bank-Adressensteuereinheit 410.
13 zeigt ein drittes Beispiel der Gruppierung in der Peripherieschaltung.
Wie in 13 gezeigt ist, wird der Taktsteuereinheit 402, der Spalten-Befehlssteuereinheit 406, der Zeilen-Adressensteuereinheit 408, der Bank-Adressensteuereinheit 410, der Spalten-Adressensteuereinheit 412 und der Eingabe/Ausgabe-Datensteuereinheit 414 über eine Speiseleitung 428 das externe Speisepotential VDD zugeführt. Über eine Speiseleitung 426 ist das Speisepotential VDD3 an die Selbstauffrisch-Steuereinheit 416 und an die Zeilensteuereinheit 404 angelegt.
In der in 13 gezeigten Gruppierung enthält die Peripherieschaltung PCKT1 in 10 eine Taktsteuereinheit 402, eine Spalten-Befehlssteuereinheit 406, eine Zeilen-Adressensteuereinheit 408, eine Bank-Adressensteuereinheit 410, eine Spalten-Adressensteuereinheit 412 und eine Eingabe/Ausgabe-Datensteuereinheit 414. Die Peripherieschaltung PCKT2 enthält eine Zeilen-Befehlssteuereinheit 404 und eine Selbstauffrisch-Steuereinheit 416.
Der unten beschriebene Abschnitt ist ein Hauptproblem, wenn die Stromversorgung irgendeines Blocks teilweise ausgeschaltet wird.
14 ist ein schematisches Diagramm einer Struktur einer Speicheranordnung.
Wie in 14 gezeigt ist, enthält die Speicheranordnung die in einer Matrix von vier Zeilen und vier Spalten angeordneten Speicherfelder. Entsprechend jeder Zeile ist eine Gruppe von Hauptworttreibern 1142 vorgesehen, während entsprechend jeder Spalte eine E/A-Auswahleinrichtung 1152 vorgesehen ist. Für jedes Speicherfeld gibt es einen entsprechenden Leseverstärker 1148 und einen entsprechenden Unterworttreiber 1150.
In einer Spaltenauswahloperation aktiviert ein Treiber 1160 das Hauptspaltenleitungs-Auswahlsignal MYS, während ein SDYS-Treiber 1146 das Segmentdecodierungs-Auswahlsignal SDYS für das Segment YS aktiviert. Diese Signale bewirken die Aktivierung des subYS-Signals SYS, wobei dementsprechend ein entsprechendes E/A-Gatter 1162 eine E/A-Leitung 1164 aktiviert.
In einer Zeilenauswahloperation aktiviert zunächst ein Hauptworttreiber 1156 eine Hauptwortleitung MWL. Ein SD-Treiber 1144 aktiviert eine Segmentdecodierungsleitung SD. Eine Hauptwortleitung MWL und eine Segmentdecodierungsleitung SD aktivieren einen entsprechenden Unterworttreiber 1168, woraufhin eine Unterwortleitung 1170 aktiviert und ein an eine Speicherzelle angeschlossener Zugrifftransistor eingeschaltet wird. Dementsprechend gibt ein Bitleitungspaar 1158 Daten aus, die nach Verstärkung durch einen Leseverstärker 1166 über die E/A-Leitung 1164 gelesen werden. An die E/A-Leitung 1164 sind ein Leseverstärker 1154 und ein Schreibverstärker 1153 angeschlossen, während an den Eingabe/Ausgabe-Zwischenspeicher 1172 der Leseverstärker 1154 und der Schreibverstärker 1153 angeschlossen sind. Der Eingabe/Ausgabe-Zwischenspeicher 1172 ist an einen Eingabepuffer 1174 und an einen Ausgabepuffer 1176 angeschlossen, um Daten an den Logikabschnitt zu senden und von ihm zu empfangen.
In den jeweils in den 11, 12 und 13 gezeigten Beispielen wird der Eingabe/Ausgabe-Datensteuereinheit 414 das Betriebsspeisepotential von dem Speisepotential VDD zugeführt, das in der Ruhebetriebsart ausgeschaltet wird. Somit wird beim Selbstauffrischen in der Ruhebetriebsart die Stromversorgung des Eingabe/Ausgabe-Zwischenspeichers 1172, des Eingabepuffers 1174 und des Ausgabepuffers 1176 ausgeschaltet. Falls die E/A-Leitung 1164 ein instabiles Potential hat, kann das in diesem Fall einen negativen Einfluß auf die Auffrischoperation haben.
15 zeigt eine Struktur eines Randabschnitts, der eine für die Schreiboperation verwendeten E/A-Leitung durch Anhal ten der Stromversorgung deaktiviert.
Wie in 15 gezeigt ist, ist an die Zwischenspeicherschaltung 1172 das Speisepotential VDD angelegt. Die Zwischenspeicherschaltung 1172 enthält die Flipflops 1172a und 1172b, die die jeweils über die Eingabe/Ausgabe-Steuereinheit von dem Logikabschnitt übertragenen Schreibdatensignale WDATa und WDATb empfangen.
Die jeweiligen Ausgangssignale der Flipflops 1172a und 1172b werden in eine Gatterschaltung 504 eingegeben, zu deren Betrieb das Speisepotential VDD3 angelegt wird. Die Gatterschaltung 504 enthält eine UND-Schaltung 505a, die das beim Ausführen des Selbstauffrischens auf den L-Pegel eingestellte Signal /SR und ein Ausgangssignal des Flipflops 1172a empfängt, und eine UND-Schaltung 505b, die das Signal /SR und ein Ausgangssignal des Flipflops 1172b empfängt. Ein Ausgangssignal der UND-Schaltung 505a wird einem Eingang des Inverters 1153a zugeführt, um eine Schreib-E/A-Leitung WIOa anzusteuern, während ein Ausgangssignal der UND-Schaltung 505b einem Eingang des Inverters 1153b zugeführt wird, um eine Schreib-E/A-Leitung WIOb anzusteuern. Eine solche zu den herkömmlichen Komponenten zusätzliche Gatterschaltung 504 ist vorgesehen, um das Signal /SR in der Ruhebetriebsart auf den L-Pegel einzustellen, wobei dementsprechend die jeweiligen Ausgangssignale der UND-Schaltungen 505a und 505b auf den H-Pegel festgesetzt werden und daraufhin die Schreib-E/A-Leitung auf den H-Pegel festgesetzt wird.
16 ist ein Schaltplan einer Struktur des Flipflops 1172a in 15.
Wie in 16 gezeigt ist, enthält das Flipflop 1172a einen getakteten Inverter 506, der gemäß dem Taktsignal /CK, das beim Zuführen des Eingangssignals D invertiert wird, akti viert wird, einen Inverter 508, der ein Ausgangssignal des Inverters 506 empfängt und invertiert, einen getakteten Inverter 510, der ein Ausgangssignal des Inverters 508 empfängt und invertiert und der gemäß dem einem Eingangsabschnitt des Inverters 508 zugeführten Taktsignal CK aktiviert wird, ein Übertragungsgatter 512, das gemäß dem Taktsignal CK leitend wird, um ein Ausgangssignal des Inverters 508 an die nächste Stufe zu übertragen, einen Inverter 514, der über das Übertragungsgatter 512 übertragene Daten empfängt und invertiert, einen getakteten Inverter 516, der ein Ausgangssignal des Inverters 514 empfängt und invertiert und der gemäß dem einem Eingangsabschnitt des Inverters 514 zugeführten Taktsignal /CK aktiviert wird, und einen Inverter 518, der ein Ausgangssignal des Inverters 514 empfängt und invertiert, um ein Ausgangssignal Q zu liefern. Das Flipflop 1172b besitzt die gleiche Struktur wie das Flipflop 1172a, so daß seine Beschreibung hier nicht wiederholt wird.
Wie in 15 gezeigt ist, ist das an die Zwischenspeicherschaltung 1172 angelegte Speisepotential VDD in der Ruhe-Auffrisch-Betriebsart in den ausgeschalteten Zustand eingestellt. Selbst wenn die jeweiligen Ausgangssignale der Flipflops 1172a und 1172b instabil werden, wird die Schreib-E/A-Leitung durch die Gatterschaltung 504 und mit dem Signal /SR festgesetzt. Somit wird die Schreib-E/A-Leitung beim erneuten Einschalten des Speisepotentials VDD für einen Übergang in den Normalbetrieb nie instabil. Auf diese Weise kann der Betrieb stabilisiert werden.
17 zeigt das Anlegen der Stromversorgung vor und nach dem in 14 gezeigten Leseverstärker 1154.
Wie in 17 gezeigt ist, ist an die Lese-E/A-Leitungen RIO und /RIO eine Entzerrschaltung 528 angeschlossen, wobei die Lese-E/A-Leitungen vor der Leseoperation auf den H-Pegel vor geladen werden. Dieser Entzerrschaltung 528 wird das Betriebspotential vom Speisepotential VDD3 zugeführt. Die auf den Lese-E/A-Leitungen RIO und /RIO gelesenen Daten werden dem Leseverstärker 1154 zugeführt. Der Leseverstärker 1154 verstärkt die gelesenen Daten und führt sie einem Zwischenspeicher 1172c zu. Der Zwischenspeicher 1172c führt die gelesenen Daten RDAT über die Eingabe/Ausgabe-Steuereinheit dem Logikabschnitt zu. Dem Leseverstärker 1154 und dem Zwischenspeicher 1172c wird vom Speisepotential VDD das Betriebsspeisepotential zugeführt, das in der Ruhe-Auffrisch-Betriebsart ausgeschaltet ist.
18 ist ein Schaltplan einer Struktur des Leseverstärkers 1154 und der in 17 gezeigten Entzerrschaltung 528.
Wie in 18 gezeigt ist, enthält die Entzerrschaltung 528 die P-Kanal-MOS-Transistoren 538 und 540, die die jeweiligen Lese-E/A-Leitungen RIO und /RIO mit dem Speisepotential VDD3 verbinden. Die Gates der P-Kanal-MOS-Transistoren 538 und 540 empfangen das Vorladesignal /PC.
Der Leseverstärker 1154 enthält einen zwischen einen Masseknoten und einen Ausgangsknoten NOUT1 geschalteten N-Kanal-MOS-Transistor 534, dessen Gate an die Lese-E/A-Leitung /RIO angeschlossen ist, einen zwischen den Ausgangsknoten NOUT2 und den Masseknoten geschalteten N-Kanal-MOS-Transistor 536, dessen Gate an die Lese-E/A-Leitung RIO angeschlossen ist, einen zwischen einen Knoten, der das Speisepotential VDD empfängt, und einen Knoten NOUT2 geschalteten P-Kanal-MOS-Transistor 532, dessen Gate an den Knoten NOUT1 angeschlossen ist, und einen zwischen den Knoten, der das Speisepotential VDD empfängt, und den Knoten NOUT1 geschalteten P-Kanal-MOS-Transistor 530, dessen Gate an den Knoten NOUT2 angeschlossen ist.
Somit wird das Speisepotential an den Leseverstärker und an die Entzerrschaltung angelegt, um selbst dann irgendeinen Einfluß auf die Daten in der Anordnung zu verhindern, wenn das Speisepotential VDD in der Ruhe-Auffrisch-Betriebsart ausgeschaltet wird.
19 ist ein Blockschaltplan, der die Verwendung eines Transistors mit hohem Schwellenwert in einigen Blöcken zum Verringern des Leistungsverbrauchs in dem Auffrischsteuerabschnitt zeigt.
Wie in 19 gezeigt ist, aktiviert ein Puffer 626 das Selbstauffrischsignal SR, wenn durch den Betriebsartdecodierer die Selbstauffrisch-Betriebsart eingestellt ist. Dementsprechend starten eine Adressensteuerschaltung 614, ein SR-Zeitgeber 616 und eine SR-Steuerschaltung 618 die jeweiligen Operationen. Üblicherweise wird das Adressensignal Add einem Puffer 606 zugeführt, während ein Ausgangssignal des Puffers 606 und ein Auffrischadressen-Ref/Add-Ausgangssignal von der Adressensteuerschaltung 614 einem Multiplexer 608 zugeführt werden. Wenn das Selbstauffrischsignal SR aktiviert wird, gibt der Multiplexer 608 ein Auffrischadressensignal aus. Ein Ausgangssignal des Multiplexers 608 wird einer Adressenvergleichsschaltung 604 und einer Ersatzanweisungsschaltung und einem Vordecodierer 610 zugeführt. Die Adressenvergleichsschaltung 604 vergleicht ein durch eine Sicherung 602 eingestelltes Ersatzadressensignal mit einem Eingangsadressensignal und gibt an die Ersatzanweisungsschaltung und den Vordecodierer 610 eine Ersatzanweisung aus, wenn diese Adressen übereinstimmen. Die Ersatzanweisungsschaltung und der Vordecodierer 610 geben das Ergebnis einer Decodierung an einen Puffer 612 aus, während der Puffer 612 die Anordnungsauswahlinformationen an eine Speicheranordnung ausgibt.
Es wird nun ein Pfad beschrieben, über den ein Befehlssignal übertragen wird. Im Normalbetrieb empfängt eine Auswahlschaltung 620 das Befehlssignal CMD über einen Puffer 622 von dem Befehlsartdecodierer. Am anderen Eingang empfängt die Auswahlschaltung 620 beim Selbstauffrischen ein Befehlssignal von der SR-Steuerschaltung 618. Die Auswahlschaltung 620 gibt irgendeines der Befehlssignale gemäß dem Selbstauffrischsignal SR an einen Puffer 624 aus, der das Befehlssignal an die Anordnung überträgt. Ferner ist ein Puffer 628 vorgesehen, der ein Rücksetzsignal von dem Logikabschnitt sendet.
Im Beispiel der in 19 gezeigten Struktur benötigt der Schaltungsabschnitt, der mit hoher Geschwindigkeit arbeiten soll, einen Transistor mit niedriger Schwellenspannung. Beim Selbstauffrischen wird eine andere, von der normalen Schaltung verschiedene Schaltung mit einem Transistor mit hoher Schwellenspannung aktiviert. Dies geschieht deshalb, damit beim Selbstauffrischen keine schnelle Leseoperation wie im Normalbetrieb erforderlich ist. Zum Auffrischen sind lediglich die Signale zur Deaktivierung eines Entzerrsignals, zur Aktivierung einer Wortleitung und zur Aktivierung eines Leseverstärkers erforderlich. Zum Beispiel enthalten in 19 die Adressensteuerschaltung 614, der SR-Zeitgeber 616 und die SR-Steuerschaltung 618 Transistoren mit hoher Schwellenspannung. Ähnlich enthalten die Sicherung 602 und die Adressenvergleichsschaltung 604 Transistoren mit hoher Schwellenspannung, die mit einer Speisespannung von 3,3 V arbeiten und einen dicken Gate-Oxidfilm besitzen.
Es wird angemerkt, daß die Multiplexer 608 und 620 und die Puffer 626 und 628 Transistoren mit einem dicken Gate-Oxidfilm enthalten, die mit einer Speisespannung von 1,5 V arbeiten.
20 ist ein Schaltplan eines ersten Beispiels einer Schaltungsstruktur zum Multiplexieren einer Adresse im Normalbetrieb und einer Adresse beim Selbstauffrischen.
Wie in 20 gezeigt ist, werden das im Normalbetrieb zugeführte Adressensignal Add und das in der Selbstauffrisch-Betriebsart zugeführte Auffrischadressensignal Ref-Add in den Multiplexer 608 in 19 eingegeben. Der Multiplexer 608 enthält die Multiplexer 608a–608c zum Multiplexieren der Bits des Adressensignals Add und des Auffrischadressensignals Ref-Add. Diese Multiplexer wählen gemäß dem Selbstauffrischsignal SR ein Adressensignal aus und geben es an eine Decodierschaltung 550 aus. Die Decodierschaltung 550 enthält die zwischen einem Knoten N1 und einem Masseknoten in Serie geschalteten N-Kanal-MOS-Transistoren 552–556. Die jeweiligen Ausgangssignale der Multiplexer 608a–608c werden den jeweiligen Gates der N-Kanal-MOS-Transistoren 552-556 zugeführt. Der Knoten N1 wird über einen P-Kanal-MOS-Transistor 566 gemäß dem Vorladesignal /PC mit dem Speisepotential VDD3 verbunden. Das Potential am Knoten N1 wird durch einen Inverter 558 zur Ausgabe als Ausgangssignal OUT invertiert. Das Signal OUT wird dem Gate eines P-Kanal-MOS-Transistors 564 zugeführt, der zwischen den Knoten N1 und einen Knoten, an den das Speisepotential VDD3 angelegt ist, geschaltet ist.
Der Inverter 558 enthält einen P-Kanal-MOS-Transistor 560 und einen N-Kanal-MOS-Transistor 562, die zwischen dem Knoten, dem das Speisepotential VDD3 zugeführt wird, und dem Masseknoten in Serie geschaltet sind. Die Gates des P-Kanal-MOS-Transistors 560 und des N-Kanal-MOS-Transistors 562 sind beide an den Knoten N1 angeschlossen, wobei das Ausgangssignal OUT von einem Verbindungsknoten zwischen dem P-Kanal-MOS-Transistor 560 und dem N-Kanal-MOS-Transistor 562 zugeführt wird.
21 ist ein Schaltplan eines zweiten Beispiels einer Struktur zur Adressenmultiplexierung.
Wie in 21 gezeigt ist, enthält eine Schaltung 609 in dem zweiten Beispiel anstelle des Multiplexers 608 und der Decodierschaltung 550 in der Struktur 549 des ersten Beispiels die Decodierschaltungen 568 und 570. Die anderen Komponenten sind ähnlich jenen im Beispiel der Schaltung 549, so daß ihre Beschreibung hier nicht wiederholt wird. Die Decodiereinheit 568 enthält die N-Kanal-MOS-Transistoren 572–576, deren jeweilige Gates im Normalbetrieb das Adressensignal Add empfangen, und die zwischen dem Knoten N1 und dem Masseknoten in Serie geschaltet sind.
Die Decodiereinheit 570 enthält die N-Kanal-MOS-Transistoren 578–582, deren jeweilige Gates beim Auffrischen die Auffrischadresse Ref-Add empfangen, und die zwischen dem Knoten N1 und dem Masseknoten in Serie geschaltet sind. Im Normalbetrieb ist jedes Bit der Auffrischadresse Ref-Add auf den L-Pegel eingestellt. In der Selbstauffrisch-Betriebsart ist jedes Bit des normalen Adressensignals Add auf den L-Pegel festgesetzt. In dieser Struktur wird in der Decodiereinheit 570 ein N-Kanal-MOS-Transistor mit hoher Schwellenspannung Vth verwendet, um den Leckstrom in der Ruhebetriebsart zu verringern.
Zur Inbetriebschaltung von der Decodiereinheit 568 zur Decodiereinheit 570 sollte die Decodiereinheit 568 in einen Nichtbetriebszustand eingestellt sein. In diesem Fall brauchen nicht notwendig alle Adressenbits des Adressensignals Add auf den L-Pegel eingestellt zu werden. Einem der Transistoren 572–576 kann irgendeine Adresse zugeführt werden, die beim Selbstauffrischen immer auf den L-Pegel festgesetzt ist. Damit die Decodiereinheit 570 im Normalbetrieb nicht arbeitet, kann ähnlich irgendeinem der Transistoren 578–582 irgendeine Adresse zugeführt werden, die im Normalbetrieb immer auf den L-Pegel festgesetzt ist.
Es wird eine Schaltungsstruktur beschrieben, die zum Übertragen eines Befehlssignals an eine Speicheranordnung verwendet wird, wenn wie in 19 gezeigt, mehrere Speisepotentiale vorhanden sind.
22 ist ein Schaltplan einer Struktur einer Pegelumsetzschaltung.
Wie in 22 gezeigt ist, enthält die Pegelumsetzschaltung einen zwischen einen Knoten N3 und einen Masseknoten geschalteten N-Kanal-MOS-Transistor 638, dessen Gate das Befehlssignal CMD empfängt, einen zwischen einen Knoten N2 und das Gate des N-Kanal-MOS-Transistors 638 geschalteten N-Kanal-MOS-Transistor 636, dessen Gate das Speisepotential VDD empfängt, einen zwischen den Knoten N2 und einen Knoten, der das Speisepotential VDD empfängt, geschalteten P-Kanal-MOS-Transistor 632, dessen Gate an den Knoten N3 angeschlossen ist, und einen zwischen den Knoten, der das Speisepotential VDD empfängt, und den Knoten N3, dessen Gate an den Knoten N2 angeschlossen ist, geschalteten P-Kanal-MOS-Transistor 634. Vom Knoten N3 wird das Ausgangssignal OUT geliefert.
Mit einer solchen Struktur wird eine Ausgangsamplitude des Befehlssignals CMD auf eine Amplitude zwischen dem Massepotential und dem Speisepotential VDD umgesetzt.
23 ist ein Schaltplan einer Struktur der in 21 gezeigten Auswahlschaltung 620.
Wie in 23 gezeigt ist, enthält die Auswahlschaltung 620 einen zwischen einen Knoten N6 und den Masseknoten geschalteten N-Kanal-MOS-Transistor 648, dessen Gate das Befehlssignal CMD empfängt, einen zwischen einen Knoten N4 und das Gate des N-Kanal-MOS-Transistors 648 geschalteten N-Kanal-MOS-Transi stor 646, dessen Gate das invertierte Signal /SR eines Selbstauffrischsignals empfängt, einen zwischen den Knoten N4 und einen Knoten, der das Speisepotential VDD3 empfängt, geschalteten P-Kanal-MOS-Transistor 642, dessen Gate an den Knoten N6 angeschlossen ist, und einen zwischen den Knoten, der das Speisepotential VDD3 empfängt, und einen Knoten N6 geschalteten P-Kanal-MOS-Transistor 644, dessen Gate an den Knoten N4 angeschlossen ist. Das Ausgangssignal OUT wird vom Knoten N6 geliefert, während das Ausgangssignal /OUT vom Knoten N4 geliefert wird.
Ferner enthält die Auswahlschaltung 620 einen zwischen den Masseknoten und den Knoten N6 geschalteten N-Kanal-MOS-Transistor 652, dessen Gate beim Auffrischen das Befehlssignal Ref-CMD empfängt, und einen zwischen den Knoten N4 und das Gate des N-Kanal-MOS-Transistors 652 geschalteten N-Kanal-MOS-Transistor 650, dessen Gate das Selbstauffrischsignal SR empfängt. Da die N-Kanal-MOS-Transistoren 650 und 652 nur in der Selbstauffrisch-Betriebsart arbeiten, ist keine höhere Geschwindigkeit als im Normalbetrieb erforderlich. Somit wird ein N-Kanal-MOS-Transistor mit hoher Schwellenspannung und mit niedrigem Leckstrom verwendet. Mit einer solchen Struktur kann der Leckstrom beim Selbstauffrischen verringert und der Stromverbrauch des Chips weiter gesenkt werden.
Im folgenden wird eine Struktur zum Umsetzen des Pegels eines Signals zur Übertragung zwischen den Schaltungen mit mehreren Speisepotentialen beschrieben.
24 ist ein Schaltplan einer Struktur einer ersten Pegelumsetzschaltung 660 zum Umsetzen des Pegels von 1,5 V auf 3,3 V.
Wie in 24 gezeigt ist, enthält die Pegelumsetzschaltung 660 einen Inverter 666, der ein Betriebsartsignal empfängt und invertiert, ein Übertragungsgatter 662, das gemäß einem Ausgangssignal des Inverters 666 leitend wird, um das im Normalbetrieb zugeführte Sendesignal Sig an einen Knoten N10 zu übertragen, einen durch das Betriebsartsignal Mode aktivierten getakteten Inverter 668, der beim Auffrischen das Signal Ref empfängt und invertiert, einen Inverter 670, dessen Eingang an den Knoten N10 angeschlossen ist, einen P-Kanal-MOS-Transistor 672 und einen N-Kanal-MOS-Transistor 676, die zwischen einem Knoten, der das Speisepotential von 3,3 V empfängt, und dem Masseknoten in Serie geschaltet sind, und einen P-Kanal-MOS-Transistor 674 und einen N-Kanal-MOS-Transistor 678, die zwischen dem Knoten, der das Speisepotential von 3,3 V empfängt, und dem Masseknoten in Serie geschaltet sind. Das Gate des N-Kanal-MOS-Transistors 676 ist an den Knoten N10 angeschlossen. Das Gate des N-Kanal-MOS-Transistors 678 empfängt ein Ausgangssignal des Inverters 670. Ein Ausgang des P-Kanal-MOS-Transistors 672 ist an einen Verbindungsknoten zwischen dem P-Kanal-MOS-Transistor 674 und dem N-Kanal-MOS-Transistor 678 angeschlossen. Das Gate des P-Kanal-MOS-Transistors 674 ist an einen Verbindungsknoten zwischen dem P-Kanal-MOS-Transistor 672 und dem N-Kanal-MOS-Transistor 676 angeschlossen. Von dem Verbindungsknoten zwischen dem P-Kanal-MOS-Transistor 674 und dem N-Kanal-MOS-Transistor 678 wird ein Ausgangssignal Sout zugeführt.
In der Pegelumsetzschaltung 660 werden als die Transistoren 672–678 MOS-Transistoren mit hoher Schwellenspannung verwendet. Somit ist der Leckstrom in der Auffrischbetriebsart in diesem Abschnitt klein eingestellt. Als die anderen Transistoren und Inverter werden MOS-Transistoren mit niedriger Schwellenspannung verwendet. In einer solchen Struktur wird zum Ausführen der Umsetzung die minimale Anzahl von Transistoren verwendet.
25 ist ein Schaltplan eines zweiten Beispiels der Struk tur einer Pegelumsetzschaltung 680.
Wie in 25 gezeigt ist, enthält die Pegelumsetzschaltung 680 einen Inverter 686, der das Signal Sig empfängt und invertiert, einen Inverter 692, der das Betriebsartsignal Mode empfängt und invertiert, und die in Serie geschalteten getakteten Inverter 694 und 696, die gemäß dem Betriebsartsignal Mode aktiviert werden und das Signal Ref empfangen. Ein Ausgangssignal des getakteten Inverters 694 ist an einen Knoten N12 angeschlossen, während ein Ausgangssignal des getakteten Inverters 696 an einen Knoten N13 angeschlossen ist.
Ferner enthält die Pegelumsetzschaltung 680 ein Übertragungsgatter 682, das leitend wird, um das Signal Sig an den Knoten N12 zu senden, wenn das Betriebsartsignal Mode auf dem L-Pegel ist, und ein Übertragungsgatter 688, das leitend wird, um ein Ausgangssignal des Inverters 686 an den Knoten N13 zu senden, wenn das Betriebsartsignal Mode auf dem L-Pegel ist.
Die Pegelumsetzschaltung 680 enthält ferner einen zwischen einen Knoten N14 und den Massepegel geschalteten N-Kanal-MOS-Transistor 702, dessen Gate an den Knoten N12 angeschlossen ist, einen zwischen einen Knoten N15 und den Massenpegel geschalteten N-Kanal-MOS-Transistor 704, dessen Gate an den Knoten N13 angeschlossen ist, einen zwischen einen Speiseknoten, der 3,3 V empfängt, und den Knoten N14 geschalteten P-Kanal-MOS-Transistor 698, dessen Gate an den Knoten N15 angeschlossen ist, und einen zwischen den Knoten, der das Speisepotential von 3,3 V empfängt, und den Knoten N15 geschalteten P-Kanal-MOS-Transistor 700, dessen Gate an den Knoten N14 angeschlossen ist.
In der Struktur der Pegelumsetzschaltung 680 enthalten die mit dem Übertragungsgatter und mit dem Signal Ref verknüpften Eingangsschaltungen Transistoren mit hoher Schwellenspannung, die mit 3,3 V gesteuert werden. Im Vergleich zu der in 24 gezeigten Pegelumsetzschaltung 660 steigt die Anzahl der Transistoren an, während die Geschwindigkeit etwas niedriger wird. Das Gate-Potential der Übertragungsgatter 682 und 688 wird aber mit 3,3 V gesteuert. Somit braucht kein Signal mit einer Amplitude von 1,5 V zugeführt zu werden, so daß die Stromquelle irgendeiner Schaltungsanordnung, die mit einem Speisepotential von 1,5 V arbeitet, ausgeschaltet werden kann.
26 ist ein Schaltplan einer Struktur einer Pegelumsetzschaltung 710 als drittes Beispiel der Pegelumsetzschaltung.
Wie in 26 gezeigt ist, enthält die Pegelumsetzschaltung 710 einen Inverter 722, der das Signal Sig empfängt und invertiert, einen zwischen einen Knoten N23 und den Masseknoten geschalteten N-Kanal-MOS-Transistor 720, dessen Gate das Betriebsartsignal Mode empfängt, einen zwischen einen Knoten N20 und den Knoten N23 geschalteten N-Kanal-MOS-Transistor 716, dessen Gate das Signal Sig empfängt, einen zwischen die Knoten N21 und N23 geschalteten N-Kanal-MOS-Transistor 718, dessen Gate ein Ausgangssignal des Inverters 722 empfängt, einen zwischen den Knoten N20 und einen Speiseknoten, der 3,3 V empfängt, geschalteten P-Kanal-MOS-Transistor 712, dessen Gate an den Knoten N21 angeschlossen ist, und einen zwischen den Speiseknoten, der 3,3 V empfängt, und den Knoten N21 geschalteten P-Kanal-MOS-Transistor 714, dessen Gate an den Knoten N20 angeschlossen ist.
Ferner enthält die Pegelumsetzschaltung 710 einen Inverter 728, der das Betriebsartsignal Mode empfängt und invertiert, einen getakteten Inverter 730, der gemäß dem Betriebsartsignal Mode aktiviert wird und das Signal Ref empfängt und invertiert, und ein Übertragungsgatter 724, das die Knoten N21 und N24 gemäß dem Betriebsartsignal und einem Ausgangssignal des Inverters 728 verbindet.
Mit Ausnahme des Inverters 722 enthält die Pegelumsetzschaltung 710 Transistoren mit hoher Schwellenspannung. Die Pegelumsetzschaltung 710 unterscheidet sich von der Pegelumsetzschaltung 680 in 25 dadurch, daß der Pegel des mit der Amplitude von 1,5 V angelegten Signals Sig umgesetzt und das resultierende Signal anschließend mit dem beim Auffrischen zugeführten Signal Ref multiplexiert wird.
Im Vergleich zur Pegelumsetzschaltung 680 kann die Pegelumsetzschaltung 710 eine verringerte Anzahl von Transistoren enthalten.
Es wird nun eine Struktur zur Steuerung einer Spaltenauswahlleitung beschrieben. Wenn die 1,5 V-Stromversorgung ausgeschaltet wird, geht die Spaltenauswahlleitung in einen schwebenden Zustand über. Somit sollte das Potential festgesetzt werden.
27 ist ein Schaltplan einer Struktur einer Spaltenauswahlleitungs-Festsetzschaltung 730.
Wie in 27 gezeigt ist, enthält die Spaltenauswahlleitungs-Festsetzschaltung 730 eine NAND-Schaltung 732, die das Schreibfreigabesignal WE und das Adressensignal Yadd empfängt, einen Inverter 736, der in der Selbstauffrisch-Betriebsart das auf den H-Pegel eingestellte Signal Self empfängt und invertiert, eine NAND-Schaltung 734, die die jeweiligen Ausgangssignale der NAND-Schaltung 732 und des Inverters 736 empfängt, einen Inverter 738, der ein Ausgangssignal der NAND-Schaltung 734 empfängt und invertiert, und dessen Ausgang an eine Schreib-Spaltenauswahlleitung CSLWL angeschlossen ist, und einen Inverter 740, der ein Ausgangssignal der NAND-Schaltung 734 empfängt und dessen Ausgang an eine Schreib-Spaltenauswahlleitung CSLWR angeschlossen ist.
Die Spaltenauswahlleitungs-Festlegungsschaltung 730 enthält sämtlich Transistoren mit niedriger Schwellenspannung, die mit 1,5 V arbeiten. Beim Selbstauffrischen ist das Signal Self auf dem H-Pegel. Somit ist ein Ausgangssignal der NAND-Schaltung 734 auf den H-Pegel festgesetzt, wodurch die beiden Schreib-Spaltenauswahlleitungen CSLWL und CSLWR auf den L-Pegel festgesetzt sind.
28 ist ein Schaltplan einer Struktur einer Spaltenauswahlleitungs-Festsetzschaltung 740 als zweites Beispiel einer Struktur zum Festsetzen einer Spaltenauswahlleitung.
Wie in 28 gezeigt ist, enthält die Spaltenauswahlleitungs-Festsetzschaltung 740 eine NAND-Schaltung 742, die das Schreibfreigabesignal WE und das Adressensignal Yadd empfängt, eine Pegelverschiebeeinrichtung 744, die ein Ausgangssignal der NAND-Schaltung 742 von der Amplitude von 1,5 V auf die Amplitude von 2,5 V oder 3,3 V umsetzt, einen Inverter 746, der ein Invertiersignal Self empfängt, ein Übertragungsgatter 748, das gemäß einem Inverter 746 und dem Signal Self leitend wird, um ein Ausgangssignal der Pegelverschiebeeinrichtung 744 an einen Knoten N30 zu übertragen, einen P-Kanal-MOS-Transistor 752, dessen Gate ein Ausgangssignal des Inverters 746 empfängt, um den Knoten N30 mit dem Speisepotential von 2,5 V oder 3,3 V zu verbinden, einen Inverter 754, dessen Eingang an den Knoten N30 angeschlossen ist, während sein Ausgang an die Schreib-Spaltenauswahlleitung CSLWL angeschlossen ist, und einen Inverter 756, dessen Eingang an den Knoten N30 angeschlossen ist, während sein Ausgang an die Spaltenauswahlleitung CSLWR angeschlossen ist.
Die Spaltenauswahlleitungs-Festsetzschaltung 740 wird verwendet, wenn die Spaltenauswahlleitung mit 2,5 V oder 3,3 V ar beitet. Als Übertragungsgatter wird ein Transistor mit hoher Schwellenspannung verwendet. Die Vorladeoperation von 2,5 V/3,3 V wird durch den P-Kanal-MOS-Transistor 752 mit hoher Schwellenspannung ausgeführt. In der Selbstauffrisch-Betriebsart wird das Signal Self auf den H-Pegel aktiviert und dementsprechend der P-Kanal-MOS-Transistor 752 eingeschaltet, so daß das Übertragungsgatter 748 nichtleitend wird. Daraufhin wird der Knoten N30 auf den H-Pegel festgesetzt, womit die beiden Spaltenauswahlleitungen CSLWL und CSLWR dementsprechend auf den H-Pegel festgesetzt werden. In einer solchen Struktur sind die NAND-Schaltung 742, deren Stromquelle in den ausgeschalteten Zustand eingestellt ist, und die Pegelverschiebeeinrichtung 744 durch den Knoten N30 und das Übertragungsgatter 748 getrennt. Das Rauschen der Spaltenauswahlleitung kann verringert werden.
29 ist ein Schaltplan einer Struktur einer Spaltenauswahlleitungs-Festsetzschaltung 757 als drittes Beispiel der Struktur zum Festsetzen der Spaltenauswahlleitung.
Wie in 29 gezeigt ist, enthält die Spaltenauswahlleitungs-Festsetzschaltung 757 eine NAND-Schaltung 758, die das Schreibfreigabesignal WE und das Adressensignal Yadd empfängt, einen Inverter 760, der ein Ausgangssignal der NAND-Schaltung 758 empfängt und invertiert, einen Inverter 762, der ein Ausgangssignal des Inverters 760 empfängt und invertiert, einen Inverter 768, der ein Ausgangssignal des Inverters 760 empfängt und invertiert, einen Inverter 770, der das Signal Self, das beim Selbstauffrischen auf dem H-Pegel ist, empfängt und invertiert, ein Übertragungsgatter 764, das gemäß dem Inverter 770 und dem Signal Self leitend wird, um ein Ausgangssignal des Inverters 762 an die Schreib-Spaltenauswahlleitung CSLWL zu übertragen, ein Übertragungsgatter 772, das gemäß einem Ausgangssignal des Inverters 770 und dem Signal Self leitend wird, um ein Ausgangssignal des Inverters 768 an die Schreib-Spaltenauswahlleitung CSLWR zu übertragen, und die N-Kanal-MOS-Transistoren 766 und 778, deren Gates in der Selbstauffrisch-Betriebsart das Signal SELF empfangen, das die jeweiligen Schreib-Spaltenauswahlleitungen CSLWL und CSLWR auf das Massepotential festsetzt.
Im Vergleich zu der in 28 gezeigten Spaltenauswahlleitungs-Festsetzschaltung 740 ermöglicht die Spaltenauswahlleitungs-Festsetzschaltung 757 die weitere Verringerung eines geringfügigen Durchgangsstroms oder Leckstroms der Treiberschaltungen oder Inverter 754 und 756 zum Ansteuern der Spaltenauswahlleitung. Mit anderen Worten, die Stromversorgung der Inverter 762 und 768 als Treiberschaltungen kann ausgeschaltet werden, wobei die Übertragungsgatter 764 und 772 die jeweiligen Ausgangssignale der Inverter 762 und 768 von den Spaltenauswahlleitungen CSLWL und CSLWR trennen. Auf diese Weise kann ein Leckstrom der Treiberschaltung, wenn die Spaltenauswahlleitung auf den L-Pegel festgesetzt ist, beseitigt werden.
Zum Verringern des Leckstroms werden verschiedene obenbeschriebene Strukturen verwendet. Auf diese Weise kann die Stromversorgung der Peripherieschaltung des DRAM-Abschnitts in der System-LSI ausgeschaltet werden. Ferner kann der Leckstrom in der Schaltung mit eingeschalteter Speisequelle verringert werden.
Dritte Ausführungsform
30 ist ein Blockschaltplan einer Struktur einer Halbleitervorrichtung 800 gemäß einer dritten Ausführungsform.
Wie in 30 gezeigt ist, enthält die Halbleitervorrichtung 800 einen Logikabschnitt 802, der Daten nach außen sendet und von außen empfängt und verschiedene arithmetische Operationen und dergleichen ausführt, und einen DRAM-Abschnitt 804, der vom Logikabschnitt 802 ein Befehlssignal und ein Adressensignal empfängt und Daten an den Logikabschnitt 802 sendet und von ihm empfängt. Der DRAM-Abschnitt 804 enthält eine Takt/Rücksetz-Steuerschaltung 806, die von dem Logikabschnitt ein Signal NPDSR empfängt und ein Ruhebetriebsart-Signal PDSR ausgibt und verschiedene Rücksetzsteuerungen vornimmt, eine Peripherieschaltung 812, die von dem Logikabschnitt 802 ein Befehlssignal und ein Adressensignal empfängt, eine Peripherieschaltung 814, die von der Peripherieschaltung 812 ein internes Befehlssignal und ein internes Adressensignal und dergleichen empfängt und eine Zeilenverarbeitung ausführt, eine Selbstauffrisch-Steuerschaltung 808, die in der Selbstauffrisch-Betriebsart das Taktsignal CLKS an die Peripherieschaltung 314 ausgibt, eine DRAM-Stromversorgungsschaltung 810, die ein von außen zugeführtes Speisepotential von 3,3 V und ein von außen zugeführtes Speisepotential VDD von 1,5 V empfängt und das 1,5 V-Speisepotential VDD3 und das 2,0 V Speisepotential VDD2 an die Speicheranordnung ausgibt, und die Speicheranordnung 860, in der das Lesen der Daten durch die Peripherieschaltungen 814 und 812 gesteuert wird.
Die Peripherieschaltung 812 enthält einen Befehlsdecodierer 822, der von dem Logikabschnitt das Befehlssignal CMD mit der Amplitude von 1,5 V empfängt, einen Adressenpuffer 824, der von dem Logikabschnitt 802 das Zeilenadressensignal RAD [14:0] mit einer Amplitude von 1,5 V empfängt, einen Adressenpuffer 826, der von dem Logikabschnitt 802 das Spaltenadressensignal CAD [7:0] mit einer Amplitude von 1,5 V empfängt, einen Spaltenvordecodierer 828, der ein Ausgangssignal des Adressenpuffers 826 vordecodiert, und einen Taktpuffer 834, der von dem Logikabschnitt 802 ein Taktsignal CLK mit der Amplitude von 1,5 V empfängt und es irgendeiner Schaltung des DRAM-Abschnitts 804 zuführt.
Ferner enthält die Peripherieschaltung 812 einen Vorverstärker/Schreibtreiber 858, der Daten aus der Speicheranordnung 860 liest oder Daten in sie schreibt, eine E/A-Auswahleinrichtung 830, die Daten an den Vorverstärker/Schreibtreiber 858 sendet und von ihm empfängt und ihn gemäß einem Ausgangssignal des Spaltendecodierer 828 wahlweise mit einem Daten-Eingabe/Ausgabe-Puffer verbindet. Der Daten-Eingabe/Ausgabe-Puffer 832 sendet das Dateneingabesignal DI und das Datenausgangssignal DO mit einer Amplitude von 1,5 V an den Logikabschnitt 802 bzw. empfängt diese von ihm.
Ferner enthält die Peripherieschaltung 814 eine Auswahlschaltung 833, die den Selbstauffrisch-Befehl REFS von dem Befehlsdecodierer 822 und das Ruhe-Selbstauffrisch-Signal PDSR von der Takt/Rücksetz-Steuerschaltung 806 empfängt und gemäß irgendeinem von ihnen das Signal REFSD aktiviert, eine ACT-Erzeugungsschaltung 838, die vom Befehlsdecodierer 822 das Signal REFSD und den Auffrischbefehl REFA und den Zeilenaktivbefehl ACT empfängt und das Zeilenaktivierungssignal NACT ausgibt, ein Flipflop 840, das nach dem Rücksetzen gemäß dem Rücksetzsignal NRSTR das Signal NACT synchron zum Taktsignal CLKR empfängt, um das empfangene Signal zwischenzuspeichern, und eine Takterzeugungsschaltung 844, die gemäß einem Ausgangssignal des Flipflops 840 ein Synchronisiersignal zum Aktivieren einer Wortleitung und eines Leseverstärkers ausgibt.
Ferner enthält die Peripherieschaltung 814 einen Adressenzähler 835, der gemäß dem Auffrischbefehl REFA eine Auffrischadresse, ein Signal REFSD und das Zeilenaktivierungssignal NANCT ausgibt, eine Auswahlschaltung 836, die beim Auffrischen ein Ausgangssignal des Adressenzählers 835 als Adressensignal nach innen überträgt, während sie im Normalbetrieb ein Ausgangssignal des Adressenpuffers 824 nach innen überträgt, eine Zeilensicherung 848, bei der eine Redundanzer satzadresse eingestellt ist, eine Redundanzbestimmungsschaltung 846, die die Redundanzersatzadresse mit einer von der Auswahlschaltung 836 zugeführten Adresse vergleicht, um die Redundanzersetzung zu beurteilen, einen Zeilenvordecodierer 850, der ein Ausgangssignal der Redundanzbestimmungsschaltung 846 vordecodiert, und ein Flipflop 852, das ein Ausgangssignal des Zeilenvordecodierers 850 synchron zum Taktsignal CLKR erfaßt und es nach dem Rücksetzen durch das Rücksetzsignal NRSTR dem Zeilendecodierer 846 zuführt.
Ferner enthält die Peripherieschaltung 814 einen Zeilendecodierer 854 zum Ausführen der Zeilendecodierungsverarbeitung zur Auswahl einer Speicherzelle der Speicheranordnung 860 und einen Spaltendecodierer 856, der ein Ausgangssignal des Spaltenvordecodierers 828 empfängt, um eine Spaltenauswahl zu treffen. In der Ruhebetriebsart setzt der Spaltendecodierer 856 über das Signal PDSR die Potentiale der Lese- und Schreibauswahlleitungen CSLR/W fest.
Die Auffrischsteuerschaltung 808 enthält eine Pegelverschiebeschaltung 818, die das Signal REFSD empfängt und eine Pegelverschiebung ausführt, einen Eigenzeitgeber 816, der gemäß einem Ausgangssignal der Pegelverschiebeschaltung 818 aktiviert wird, wobei er mit einem darin enthaltenen Ringoszillator ein Taktsignal erzeugt und mit dem erzeugten Taktsignal als Referenz einen Referenztakt zum Selbstauffrischen ausgibt, und einen Abwärtsumsetzer 820, der ein Ausgangssignal des Eigenzeitgebers 816 empfängt, um es in das Signal mit einer kleinen Amplitude umzusetzen. Ein Ausgangssignal des Abwärtsumsetzers 820 wird der ACT-Erzeugungsschaltung 838, die einen Zeilenaktivierungsimpuls ausgibt, als Taktsignal CLKS zugeführt.
Im folgenden wird die für die Halbleitervorrichtung 800 vorgesehene Stromversorgung beschrieben. VDDH ist das von außen zugeführte Speisepotential von 3,3 V. Das Speisepotential VDD ist ein von außen angelegtes Speisepotential von 1,5 V. Der Logikabschnitt empfängt die Speisepotentiale VDDH und VDD, um eine interne Operation auszuführen. Eine Taktrücksetz-Steuerschaltung und Peripherieschaltung 814 empfängt von der DRAM-Stromversorgungsschaltung 810 das Speisepotential VDD3 mit 1,5 V als Betriebsspeisepotential.
Die Peripherieschaltung 812 empfängt als ihr Betriebsspeisepotential das Speisepotential VDD.
31 ist ein Schaltplan einer Struktur einer DRAM-Stromversorgungsschaltung 810 in 30.
Wie in 31 gezeigt ist, enthält die DRAM-Stromversorgungsschaltung 810 eine Pegelverschiebeeinrichtung 862, die den Pegel des Ausschalt-Selbstauffrischsignals auf 3,3 V umsetzt, eine mit der Stromversorgung von 3,3 V angesteuerte Pufferschaltung 864, die ein Ausgangssignal der Pegelverschiebeeinrichtung 862 puffert, einen Abwärtsumsetzer 866, der die Spannung eines Ausgangssignals der Pegelverschiebeeinrichtung 862 auf 2 V umsetzt, eine Spannungs-Abwärtsumsetzerschaltung 868, die ein Speisepotential VDDH von 3,3 V empfängt und ein Speisepotential VDD2 von 2,0 V ausgibt, einen N-Kanal-MOS-Transistor 872, der in der Normalbetriebsart eingeschaltet ist, um das von außen zugeführte Speisepotential VDD von 1,5 V an einen Ausgangsknoten NVO zu übertragen, und einen N-Kanal-MOS-Transistor 870, der in der Ruhebetriebsart eingeschaltet ist, um ein Ausgangssignal der Spannungs-Abwärtsumsetzerschaltung 868 an den Ausgangsknoten NVO zu übertragen. Vom Ausgangsknoten NVO wird das Speisepotential VDD3 als Ausgangssignal der DRAM-Speiseschaltung 810 ausgegeben. Das Speisepotential VDD2 ist ein Ausgangssignal der Spannungs-Abwärtsumsetzerschaltung 868 und wird an eine Speicheranordnung angelegt.
In der Ruhebetriebsart ist das Gate-Potential des N-Kanal-MOS-Transistors 870 auf 2 V eingestellt. Durch den N-Kanal-MOS-Transistor 870 wird ein Spannungsabfall erzeugt, der fast der Schwellenspannung entspricht, wobei das Speisepotential VDD3 in der Ruhebetriebsart auf etwa 1,5 V eingestellt ist.
Um den Knoten, der das externe Speisepotential VDD empfängt, und den Ausgangsknoten NVO koppeln zu können, wenn die Ruhebetriebsart nicht erforderlich ist, ist ein Schalter 874 vorgesehen. Der Schalter 874 kann durch Ändern einer Metallmaske im Herstellungsprozeß einer Halbleitervorrichtung wahlweise in den leitenden Zustand umgeschaltet werden.
32 ist ein Schaltplan einer Struktur einer Takt/Rücksetz-Steuerschaltung 806 in 30.
Wie in 32 gezeigt ist, enthält die Takt/Rücksetz-Steuerschaltung 806 eine Pufferschaltung 898, die von dem Logikabschnitt das Rücksetzsignal NRESET empfängt, um das Rücksetzsignal NRST nach innen zu liefern, eine Pufferschaltung 900, die von dem Logikabschnitt das Signal NPDSR empfängt, und eine ODER-Schaltung 902, die das Signal NRESET und ein Ausgangssignal der Pufferschaltung 900 empfängt und das Signal NRSTR ausgibt.
Ferner enthält die Takt/Rücksetz-Steuerschaltung 806 eine Impulserzeugungsschaltung 882, die von dem Logikabschnitt das Signal NPDSR empfängt und beim Fallen des empfangenen Signals ein tief-aktives Impulssignal erzeugt, einen Zähler 886, der von einem Befehlsdecodierer nach Rücksetzen durch das Rücksetzsignal NRESET das Auffrisch-Befehlssignal REFA empfängt, um nach dem Empfang von acht Eingangssignalen ein Hochzählen auszuführen und ein Ausgangssignal zu ändern, eine ODER-Schaltung 904, die ein Ausgangssignal des Zählers 886 und ein Ausgangssignal des Puffers 900 empfängt und ein Signal NRSTS ausgibt, eine Impulserzeugungsschaltung 888, die gemäß einem Ausgangssignal des Zählers 886 einen tief-aktiven Impuls erzeugt, und eine Zwischenspeicherschaltung 896, die durch ein Ausgangssignal der Impulserzeugungsschaltung 888 gesetzt und durch das Rücksetzsignal NRESET zurückgesetzt wird.
Ferner enthält die Takt/Rücksetz-Steuerschaltung 806 eine Impulserzeugungsschaltung 883, die das Signal LAT, d. h. ein /Q-Ausgangssignal der Zwischenspeicherschaltung 890, empfängt und beim Fallen des empfangenen Signals ein tief-aktives Impulssignal erzeugt, und eine Zwischenspeicherschaltung 884, die durch ein Ausgangssignal der Impulserzeugungsschaltung 882 gesetzt und durch ein Ausgangssignal der Impulserzeugungsschaltung 883 zurückgesetzt wird. Von dem Q-Ausgang der Zwischenspeicherschaltung 884 wird das Ruhe-Selbstauffrischsignal PDSR zugeführt.
Ferner enthält die Takt/Rücksetz-Steuerschaltung 806 eine Auswahleinrichtung 896, die das von dem Logikabschnitt zugeführte Taktsignal CLK mit einer Amplitude von 1,5 V und das durch den Eigenzeitgeber 816 in 30 erzeugte Taktsignal CLKS empfängt und gemäß dem Signal REFSD irgendeines der Taktsignale auswählt und als Taktsignal CLKR ausgibt.
33 ist ein Operations-Signalformdiagramm der Ruhebetriebsart des DRAM-Abschnitts der in 30 gezeigten Halbleitervorrichtung.
Wie in den 30 und 33 gezeigt ist, wird zum Zeitpunkt t1 der Strom an die Halbleitervorrichtung 800 angelegt. Daraufhin wird dem DRAM-Abschnitt vom Logikabschnitt 802 das Rücksetzsignal NRESET zugeführt und nachfolgend eine Einschaltfolge ausgeführt, in der mehrmals der Auffrischbefehl REFA zugeführt wird. Zum Zeitpunkt t2 ist eine Einschaltfolge ab geschlossen, wobei dementsprechend der Normalbetrieb ausgeführt werden kann.
Vor dem Übergang in die Ruhebetriebsart zum Zeitpunkt t3 wird dem DRAM-Abschnitt zum Zeitpunkt t3 von dem Logikabschnitt ein Auto-Auffrischbefehl zugeführt, um den gesamten Speicherraum aufzufrischen. Daraufhin stellt der Logikabschnitt das Signal NDPSR zum Zeitpunkt t4 auf den L-Pegel ein, damit der DRAM-Abschnitt eine Selbstauffrisch-Operation startet. Vom Zeitpunkt t4 an ist der DRAM-Abschnitt in der Ruhebetriebsart.
Zum Zeitpunkt t5 sind das an den Logikabschnitt angelegte Speisepotential LVDDH und das an den Logikabschnitt angelegte Speisepotential VCC1.5 von 1,5 V in den ausgeschalteten Zustand eingestellt, wobei dementsprechend die Ruhebetriebsart gestartet wird. Genauer ist zum Selbstauffrischen nur das Speisepotential DVDDH von 3,3 V angelegt. Wenn die Betriebsart zum Zeitpunkt t6 aus der Ruhebetriebsart in die Arbeitsbetriebsart zurückkehrt, wird das Speisepotential VCC1.5 von 1,5 V und nachfolgend ein stabiles Taktsignal angelegt.
Zum Zeitpunkt t7 wird das Rücksetzsignal NRESET 200 μ-Minuten lang auf den L-Pegel festgesetzt und anschließend auf den H-Pegel gesetzt, um das Rücksetzen abzubrechen, während achtmal der Auffrischbefehl REFA eingegeben wird, um die interne Schaltung zu initialisieren. Danach wird der Selbstauffrisch-Austrittsbefehl SREX zum Abschließen des Selbstauffrischens eingegeben und das Signal NPDSR vom L-Pegel auf den H-Pegel gehoben. Daraufhin führt der Logikabschnitt nach der durch tSRX repräsentierten Zeitdauer dem DRAM-Abschnitt einen Auto-Auffrischbefehl zu, wobei der DRAM-Abschnitt den gesamten Speicherraum auffrischt. Nach Ausgabe des letzten Auffrischbefehls REFA werden sämtliche Bänke deaktiviert, wobei nach Verstreichen der minimalen Lesezykluszeit tRC + 1 ein Befehl eingegeben werden kann.
34 ist ein Signalform-Diagramm einer Operation, bei der die Betriebsart in 33 von der Ruhebetriebsart zu der Arbeitsbetriebsart zurückkehrt.
Wie in den 32 und 34 gezeigt ist, fällt das Signal NPDSR zum Zeitpunkt t4 auf den L-Pegel, wobei die Impulserzeugungsschaltung 882 dementsprechend das tief-aktive Impulssignal FS erzeugt. Dementsprechend wird die Zwischenspeicherschaltung 884 gesetzt und das Signal PDSR auf den H-Pegel eingestellt.
Zum Zeitpunkt t7 wird nach Abbruch der Ruhe das Rücksetzsignal NRESET eingegeben und daraufhin die Zwischenspeicherschaltung 890 zurückgesetzt. Der Auffrischbefehl REFA wird achtmal eingegeben, woraufhin zum Zeitpunkt t8 ein Ausgangssignal des Zählers 886 ein Impulssignal zum Einstellen der Zwischenspeicherschaltung 890 erzeugt. Daraufhin fällt das Signal LAT als das Ausgangssignal /Q der Zwischenspeicherschaltung 890 vom H- auf den L-Pegel, wobei die Zwischenspeicherschaltung 884 gemäß einem Ausgangssignal der Impulserzeugungsschaltung 883 zurückgesetzt wird. Daraufhin ist das Signal PDSR auf dem L-Pegel, woraufhin der Normalbetrieb ausgeführt werden kann.
Die Rückkehrfolge aus der Ruhebetriebsart erfolgt genauso wie die normale Stromversorgungsfolge. Nach dem Zurücksetzen durch das Rücksetzsignal NRESET wird achtmal der Auffrischbefehl REFA eingegeben, um sämtliche in einem Betriebsartregister eingestellten Spezialbetriebsarten und dergleichen zurückzusetzen.
Danach steigt das Signal NPDSR zum Zeitpunkt t9 auf den H-Pegel. Das Signal NPDSR wird zum Übergang in die Ruhebetriebsart verwendet, wobei es keinen Einfluß auf den Betrieb hat, wenn es jedesmal nach der Rückkehr der Betriebsart in die Normalbetriebsart auf den H-Pegel steigt.
Wie zuvor beschrieben wurde, wird der Stromverbrauch im Standby-Zustand in der Ruhebetriebsart der Halbleitervorrichtung gemäß der dritten Ausführungsform verringert. Nach der Rückkehr der Betriebsart ist durch ein vorgegebenes Eingangssignal ein normaler schneller Betrieb möglich.

Claims

Halbleitervorrichtung, die in einer Normalbetriebsart Daten sendet/empfängt und in einer Ruhebetriebsart gespeicherte Daten bei verringertem Stromverbrauch auffrischt, mit: einer Speicheranordnung (100a, 100g) mit mehreren in einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen; einer ersten Peripherieschaltung (130, 72–78), die in der Normalbetriebsart Speicherdaten in die Speicherzellen eingibt bzw. aus ihnen ausgibt, während sie in der Ruhebetriebsart den Betrieb anhält, um den Stromverbrauch zu verringern; und einer zweiten Peripherieschaltung (132, 144), die in der Ruhebetriebsart das Auffrischen der in den Speicherzellen gespeicherten Daten steuert; einem ersten Stromversorgungsanschluss (T2), der ein erstes Stromversorgungspotential empfängt; einem zweiten Stromversorgungsanschluss (T3), der ein zweites Stromversorgungspotential empfängt, das höher als das erste Stromversorgungspotential ist; einer ersten Stromversorgungsleitung (L1, L4), die den ersten Stromversorgungsanschluss und die erste Peripherieschaltung (PCKT1) verbindet; einer Spannungs-Abwärtsumsetzerschaltung (VDC), die an den zweiten Stromversorgungsanschluss (T3) angeschlossen ist und ein drittes Stromversorgungspotential ausgibt, das niedriger als das zweite Stromversorgungspotential ist; einer Stromversorgungs-Auswahlschaltung (SE1, SE2), die das erste Stromversorgungspotential und das dritte Stromversorgungspotential empfängt und wahlweise eines der empfangenen Stromversorgungspotentiale ausgibt; und einer zweiten Stromversorgungsleitung (L2, L3), die das Ausgangssignal der Stromversorgungs-Auswahlschaltung (SE1, SE2) der zweiten Peripherieschaltung (PCKT2) zuführt.
Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Stromversorgungs-Auswahlschaltung (SE1, SE2) enthält: einen ersten MOS-Transistor (Tr1, Tr4), der zwischen die erste Stromversorgungsleitung (L1, L4) und die zweite Stromversorgungsleitung (L2, L3) geschaltet ist und in der Normalbetriebsart aktiviert wird; und einen zweiten MOS-Transistor (Tr2, Tr3), der zwischen die Spannungs-Abwärtsumsetzerschaltung (VDC) und die zweite Stromversorgungsleitung (L2, L3) geschaltet ist und in der Ruhebetriebsart aktiviert wird.
Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Stromversorgungs-Auswahlschaltung (867) ferner eine Spannungsumsetzerschaltung (866) enthält, die dem Gate des zweiten MOS-Transistors (870) in der Ruhebetriebsart ein Aktivierungspotential zuführt, das gleich einem Ausgangspotential der Spannungs-Abwärtsumsetzerschaltung (VDC) ist.
Halbleitervorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch einen Logikabschnitt (LG), der das Stromversorgungspotential von der ersten Stromversorgungsleitung (L1, L4) empfängt und gemäß einer von außen zugeführten Anweisung eine vorgegebene Verarbeitung ausführt, wobei die erste Peripherieschaltung (PCKT1) eine Daten-Eingabe/Ausgabe-Steuereinheit (414) zum Senden und Empfangen von Daten zwischen dem Logikabschnitt (LG) und der Speicheranordnung enthält, die zweite Peripherieschaltung (PCKT2) eine Selbstauffrisch-Steuereinheit (416) enthält, die in der Ruhebetriebsart das Selbstauffrischen für die Speicheranordnung steuert, und der erste Stromversorgungsanschluss (T2) in der Ruhebetriebsart ein inaktives Potential empfängt.
Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass die erste Peripherieschaltung (PCKT1) enthält: eine Taktsteuereinheit (402), die von dem Logikabschnitt (LG) ein Taktsignal empfängt, um ein internes Taktsignal zum Senden und Empfangen von Daten an die bzw. von der Speicheranordnung zu erzeugen; eine Spalten-Befehlssteuereinheit (406), die von dem Logikabschnitt (LG) eine Anweisung zum Erzeugen eines Spalten-Befehls empfängt; und eine Spalten-Adressensteuereinheit (412), die von dem Logikabschnitt (LG) eine Spaltenadresse zum Auswählen einer Spalte der Speicheranordnung empfängt.
Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die Speicheranordnung mehrere Bänke enthält, die unabhängig voneinander arbeiten können, wobei die erste Peripherieschaltung (PCKT1) enthält: eine Zeilen-Adressensteuereinheit (408), die von dem Logikabschnitt (LG) eine Zeilenadresse empfängt, um eine Zeile der Speicheranordnung auszuwählen; und eine Bank-Adressensteuereinheit (410), die von dem Logikabschnitt (LG) eine Bankadresse empfängt, um irgendeine der mehreren Bänke auszuwählen.
Halbleitervorrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die Speicheranordnung enthält: eine Schreibdatenleitung (WIOa, WIOb), die Schreibdaten an die Speicherzellen sendet; eine Zwischenspeicherschaltung (1172), die von der ersten Stromversorgungsleitung (L1, L4) ein Stromversorgungspotential empfängt und in der Normalbetriebsart Daten von der Daten-Eingabe/Ausgabe-Steuereinheit (414) empfängt und hält; und eine Gatterschaltung (504), die von der zweiten Stromversorgungsleitung (L2, L3) ein Stromversorgungspotential empfängt und in der Normalbetriebsart ein Ausgangssignal der Zwischenspeicherschaltung (1172) an die Schreibdatenleitung sendet, während sie in der Ruhebetriebsart das Potential der Schreibdatenleitung (WIOa, WIOb) festsetzt.
Halbleitervorrichtung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass die Speicheranordnung enthält: eine Lesedatenleitung (RIO, /RIO) zum Lesen von Daten aus den Speicherzellen; eine Leseverstärkerschaltung (1154), die das Stromversorgungspotential von der ersten Stromversorgungsleitung (L1, L4) empfängt und in der Normalbetriebsart die Potentialänderung der Lesedatenleitung (RIO, /RIO) verstärkt und die verstärkte Potentialänderung an die Eingabe/Ausgabe-Steuereinheit (414) sendet; und eine Schalt-Schaltung (528), die in der Ruhebetriebsart die Lesedatenleitung (RIO, /RIO) mit der zweiten Stromversorgungsleitung (L2, L3) verbindet.
Halbleitervorrichtung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass die Selbstauffrisch-Steuereinheit (416) in der Ruhebetriebsart eine Auffrischadresse ausgibt; die zweite Peripherieschaltung (PCKT2) eine Adressensyntheseeinheit (609) enthält, die in der Normalbetriebsart eine normale Adresse von dem Logikabschnitt (LG) und die Auffrischadresse empfängt, und die Adressensyntheseeinheit (609) enthält: eine erste Gruppe von MOS-Transistoren (568), die zwischen einem internen Knoten und einem Masseknoten in Serie geschaltet sind und deren Gate jeweils irgendeines der Adressenbits der normalen Adresse empfängt; eine zweite Gruppe von MOS-Transistoren (570), die zwischen dem internen Knoten und dem Masseknoten in Serie geschaltet sind und deren Gate jeweils irgendeines der Adressenbits der Auffrischadresse empfängt; und eine Schalt-Schaltung (566), die zwischen die zweite Stromversorgungsleitung (L2, L3) und den internen Knoten geschaltet ist und den internen Knoten vorlädt.
Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die zweite Gruppe der MOS-Transistoren (570) eine höhere Schwellenspannung als die erste Gruppe der MOS-Transistoren (568) hat.
Halbleitervorrichtung nach einem der Ansprüche 4 bis 10, dadurch gekennzeichnet, dass die Selbstauffrisch-Steuereinheit (416) beim Selbstauffrischen ein erstes Befehlssignal ausgibt, die zweite Peripherieschaltung (PCKT2) eine Befehlssyntheseeinheit (620) enthält, die ein in der Normalbetriebsart von dem Logikabschnitt (LG) zugeführtes zweites Befehlssignal und das erste Befehlssignal empfängt, und die Befehlssyntheseeinheit (620) enthält: einen ersten P-Kanal-MOS-Transistor (642), der zwischen die zweite Stromversorgungsleitung (L2, L3) und einen ersten internen Knoten (N4) geschaltet ist und dessen Gate an den zweiten internen Knoten (N6) angeschlossen ist; einen zweiten P-Kanal-MOS-Transistor (644), der zwischen die zweite Stromversorgungsleitung (L2, L3) und den zweiten internen Knoten (N6) geschaltet ist und dessen Gate an den ersten internen Knoten (N4) angeschlossen ist; einen ersten N-Kanal-MOS-Transistor (652), dessen Gate das erste Befehlssignal empfängt und der zwischen den zweiten internen Knoten (N6) und einen Masseknoten geschaltet ist; einen zweiten N-Kanal-MOS-Transistor (650), der beim Selbstauffrischen leitend gemacht wird, um das erste Befehlssignal an den ersten internen Knoten (N4) zu übertragen; einen dritten N-Kanal-MOS-Transistor (648), dessen Gate das zweite Befehlssignal empfängt und der zwischen den zweiten internen Knoten (N6) und den Masseknoten geschaltet ist; und einen vierten N-Kanal-MOS-Transistor (646), der in der Normalbetriebsart leitend gemacht wird, um das zweite Befehlssignal an den ersten internen Knoten (N4) zu übertragen.
Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass der erste und der zweite N-Kanal-MOS-Transistor (650, 652) eine höhere Schwellenspannung als der dritte und der vierte N-Kanal-MOS-Transistor (646, 648) haben.
Halbleitervorrichtung nach einem der Ansprüche 4 bis 12, dadurch gekennzeichnet, dass der Logikabschnitt (802) ein Betriebsart-Umschaltsignal ausgibt, das den Übergang in die Ruhebetriebsart angibt, die zweite Peripherieschaltung (PCKT2) eine Halteschaltung (884) enthält, die Betriebsartinformationen hält, die gemäß dem Betriebsart-Umschaltsignal die Ruhebetriebsart angeben, und die Halteschaltung (884) von dem Logikabschnitt (802) ein Rücksetzsignal empfängt, wenn die Betriebsart aus der Ruhebetriebsart in die Normalbetriebsart zurückkehrt, wobei sie die Betriebsartinformationen zurücksetzt, wenn die Halteschaltung (884) von dem Logikabschnitt (802) ein Befehlssignal so oft wie vorgegeben empfängt.