DE10108922B4

DE10108922B4 - Electronic storage device

Info

Publication number: DE10108922B4
Application number: DE2001108922
Authority: DE
Inventors: Wolfgang Kufer
Original assignee: Rohde and Schwarz GmbH and Co KG
Current assignee: Rohde and Schwarz GmbH and Co KG
Priority date: 2001-02-23
Filing date: 2001-02-23
Publication date: 2013-01-31
Anticipated expiration: 2021-02-24
Also published as: DE10108922A1

Abstract

Elektronische Speicheranordnung mit einem Hauptspeicher (H) der Wortbreite B und einer maximalen Datenrate F sowie einem das Ein- und Auslesen des Hauptspeichers steuernden Controller (C), wobei an dem Controller (C) mindestens ein Schreib-Fifospeicher (S) mit einem Eingang der Wortbreite r und einer maximalen Datenrate w und außerdem mehrere Lese-Fifospeicher (L) mit einem Ausgang der Wortbreite b und einer maximalen Datenrate f angeschlossen sind und der Controller (C) die Schreib- und Lese-Fifospeicher (S, L) so steuert, dass die Summe r·w und b·f der Datenraten mal Wortbreite aller Lese- und Schreib-Vorgänge stets kleiner als die verfügbare Wortbreite B mal Datenrate F des Hauptspeichers (H) ist
dadurch gekennzeichnet,
dass die Lesezeiger (L1, L2, L3) der Lese-Fifospeicher (S, L) für den Hauptspeicher (H) beliebig wählbar sind und so unterschiedliche Datensequenzlängen aus dem Hauptspeicher (H) auslesbar sind
und dass an den Controller (C) ein Schreib- und ein Lese-Fifospeicher (S, L) angeschlossen ist...Electronic memory arrangement having a main memory (H) of the word width B and a maximum data rate F and a controller (C) controlling the reading in and out of the main memory, wherein at least one write FIFO memory (S) having an input of the Word width r and a maximum data rate w and also a plurality of read FIFO memory (L) with an output of the word width b and a maximum data rate f are connected and the controller (C) controls the read and write FIFO memory (S, L), the sum r · w and b · f of the data rates times the word width of all read and write operations is always smaller than the available word width B times the data rate F of the main memory (H)
characterized,
in that the read pointers (L1, L2, L3) of the read FIFO memory (S, L) for the main memory (H) can be selected as desired and thus different data sequence lengths can be read from the main memory (H)
and that a write and a read FIFO memory (S, L) are connected to the controller (C) ...

Description

Die Erfindung betrifft eine elektronische Speicheranordnung laut Oberbegriff des Hauptanspruches.The invention relates to an electronic memory device according to the preamble of the main claim.

Speicheranordnungen dieser Art mit einem statischen oder dynamischen Hauptspeicher (synchronous random access memory SRAM bzw. dynamic random access memory DRAM oder synchronous dynamic random access memory SDRAM) und einem das Ein- und Auslesen steuernden Controller sind in den verschiedenartigsten Ausführungsformen bekannt und werden für die verschiedensten Zwecke, beispielsweise in elektronischen Meßgeräten, verwendet. Die nutzbare Wortbreite ist durch die des Hauptspeichers festgelegt, ebenso die Datenrate. Bei dynamischen Hauptspeichern ist eine gelegentliche Auffrischung (Refresh) erforderlich. Die bekannten Speicheranordnungen sind deshalb für manche Anwendungsfälle nur durch erhöhten Speicher- und Schaltungsaufwand realisierbar.Memory arrangements of this type with a static or dynamic random access memory (SRAM) or a synchronous dynamic random access memory (SDRAM) and a controller controlling the reading in and out are known in the most diverse embodiments and are used for a very wide variety of applications Purpose, for example, in electronic measuring instruments used. The usable word width is determined by that of the main memory, as well as the data rate. Dynamic main memories require occasional refresh. The known memory arrangements are therefore feasible for some applications only by increased memory and circuit complexity.

Eine derartige Speicheranordnung ist beispielsweise aus der US 6,128,747 A bekannt.Such a memory arrangement is for example from the US 6,128,747 A known.

Die US 6,096,960 A beschreibt ebenfalls eine elektronische Speicheranordnung mit einem Hauptspeicher einer Wortbreite B und einer maximalen Datenrate F. Ein Controller steuert das Ein- und Auslesen des Hauptspeichers. An dem Controller befindet sich ein Schreib-Fifospeicher mit einem Eingang der Wortbreite r und einer maximalen Datenrate w. Mehrere Lese-Fifospeicher besitzen einen Ausgang der Wortbreite b und einer maximalen Datenrate f. Diese sind ebenfalls mit dem Controller verbunden.The US 6,096,960 A also describes an electronic memory device having a main memory of a word width B and a maximum data rate F. A controller controls the reading and reading of the main memory. On the controller there is a write FIFO memory with an input of the word width r and a maximum data rate w. Several read FIFO memories have an output of the word width b and a maximum data rate f. These are also connected to the controller.

Es ist daher Aufgabe der Erfindung, eine elektronische Speicheranordnung, die anwenderseitig auf einfache Weise bezüglich Wortbreite und Datenrate individuell anpassbar ist, und einen Fadingsimulator mit einer solchen Speicheranordnung, mit der insbesondere mit einfachsten Mitteln in einem Signalgenerator ein Fadingsignal simuliert werden kann, zu schaffen.It is therefore an object of the invention to provide an electronic memory device which is user-adjustable in a simple manner with respect to word width and data rate, and a fading simulator with such a memory arrangement, with which a fading signal can be simulated in a signal generator, in particular with the simplest means.

Diese Aufgabe wird bezüglich der elektronischen Speicheranordnung durch die kennzeichnenden Merkmale des Anspruchs 1 und bezüglich des Fadingsimulators durch die Merkmale des Anspruchs 5 gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.This object is achieved with respect to the electronic memory device by the characterizing features of claim 1 and with respect to the Fading simulator by the features of claim 5. Advantageous developments emerge from the subclaims.

Eine erfindungsgemäße Speicheranordnung, bei der der Hauptspeicher vorzugsweise als DRAM oder SDRAM ausgebildet ist, kann durch die Anzahl der über den Controller angeschlossenen Schreib- und Lese-Fifospeicher und durch individuelle Wahl der Wortbreite und der Datenrate dieser Fifospeicher an beliebige anwenderseitige Aufgaben angepaßt werden und es ist trotzdem nur ein einziger Hauptspeicher erforderlich. Mit einer erfindungsgemäßen Speicheranordnung kann auch auf einfache Weise ein Fifospeicher (first-in-first-out-Verzögerungsspeicher) von beliebig großem Speicherumfang geschaffen werden, der nur durch den Speicherumfang des Hauptspeichers bestimmt ist. Als besonders vorteilhaft hat es sich erwiesen, wenn gemäß einer Weiterbildung der Erfindung nur durch Anschalten von mehreren einzelnen Lese-Fifospeichern aus dem Hauptspeicher jeweils an unterschiedlichen Speicherpositionen das im Hauptspeicher abgespeicherte digitale Signal ausgelesen wird und die so erzeugten zeitlich verschobenen digitalen Signalabschnitte zu einem Fading simulierenden Ausgangssignal zusammengefaßt werden. Auf diese Weise kann nur mit einem einzigen Hauptspeicher sehr kostengünstig ein Fadingsimulator gebaut werden.A memory arrangement according to the invention, in which the main memory is preferably designed as DRAM or SDRAM, can be adapted to any user-related tasks by the number of read and write Fifo memories connected via the controller and by individual selection of the word width and the data rate of this Fifo memory Nevertheless, only a single main memory is required. With a memory arrangement according to the invention, a FIFO memory (first-in-first-out delay memory) of arbitrarily large memory size can also be created in a simple manner, which is determined only by the memory size of the main memory. It has proven particularly advantageous if, according to a development of the invention, the digital memory stored in the main memory is read out at different memory positions only by switching on a plurality of individual read FIFO memories and simulating the temporally shifted digital signal portions thus generated to fade Output signal can be summarized. In this way, a fading simulator can be built very cost-effectively only with a single main memory.

Die Erfindung wird im folgenden anhand schematischer Zeichnungen an Ausführungsbeispielen näher erläutert.The invention is explained in more detail below with reference to schematic drawings of exemplary embodiments.

1 zeigt das Prinzipschaltbild einer erfindungsgemäßen elektronischen Speicheranordnung mit einem in bevorzugter Weise als dynamischer Speicher DRAM bzw. SDRAM ausgebildeten Hauptspeicher H, der eine Wortbreite H besitzt und über einen Bus mit der übertragbaren Datenrate F mit einem Controller C verbunden ist, der seinerseits über eine Steuerleitung A die Adressen des Hauptspeichers H ansteuert. Der Controller C ist als Field Programmable Gate Array FPGA ausgebildet und an ihm sind mehrere Schreib- und Lese-Fifospeicher S bzw. L angeschlossen. Im gezeigten Ausführungsbeispiel ist nur ein einziger Schreib-Fifospeicher S1 angeschlossen (s = Anzahl der Schreib-Fifospeicher, im Ausführungsbeispiel s = 1) und zusätzlich noch drei Lese-Fifospeicher L1, L2 und L3 (1 = Anzahl der Lese-Fifospeicher, im Ausführungsbeispiel 1 = 3). Der Controller C sorgt durch entsprechende Auslegung dafür, daß die Schreib-Fifospeicher S nicht überlaufen, die Lese-Fifospeicher L nicht leerlaufen und auch dafür, daß der dynamische Hauptspeicher H hinreichend oft aufgefrischt wird. Dazu muß die Bedingung gemäß 1 eingehalten werden, nämlich, daß die Last aller Lese- und Schreibvorgänge kleiner ist als die verfügbare Bandbreite am Speicher abzüglich einer Reserve von beispielsweise 5 bis 10% für Kollisionen und für den Auffrischvorgang. Außerdem muß der Controller alle Anforderungen möglichst optimal verschachteln, um die verfügbare Bandbreite des Hauptspeichers auch tatsächlich voll zu nutzen. In der Formel nach 1 ist r die Wortbreite, w die Datenrate und s die Anzahl der verwendeten Schreib-Fifospeicher, b die Wortbreite, f die Datenrate und 1 die Anzahl der verwendeten Lese-Fifospeicher und B die Wortbreite und F die maximale Datenrate des Hauptspeichers H und R die erwähnte Reserve von beispielsweise 5 bis 10%. 1 shows the block diagram of an electronic memory device according to the invention with a preferably designed as a dynamic memory DRAM or SDRAM main memory H, which has a word width H and is connected via a bus with the transferable data rate F with a controller C, which in turn via a control line A the addresses of the main memory H is driving. The controller C is designed as a field programmable gate array FPGA and to it a plurality of write and read Fifospeicher S and L are connected. In the exemplary embodiment shown, only a single write FIFO memory S1 is connected (s = number of write FIFO memory, in the embodiment s = 1) and additionally three read FIFO memory L1, L2 and L3 (1 = number of read Fifospeicher, in the embodiment 1 = 3). By means of appropriate design, the controller C ensures that the write FIFO memory S does not overflow, the read FIFO memory L does not idle, and also that the dynamic main memory H is refreshed sufficiently frequently. For this the condition according to 1 be complied with, namely, that the load of all read and write operations is less than the available bandwidth to the memory minus a reserve of, for example, 5 to 10% for collisions and for the refresh process. In addition, the controller must nest all requests as optimally as possible in order to actually make full use of the available bandwidth of the main memory. In the formula 1 r is the word width, w is the data rate and s is the number of write fifa memories used, b is the word width, f is the data rate and 1 is the number of read fifo memories used and B is the word width and F is the maximum data rate of the main memory H and R mentioned above Reserve of, for example, 5 to 10%.

Jeder Schreib- und Lese-Fifospeicher S bzw. L besitzt in bekannter Weise einen Daten-Füllstandsanzeiger, so daß der Controller feststellen kann, welcher der angeschlossenen Schreib-Fifospeicher im Moment am vollsten ist und wessen Daten daher bevorzugt an den Hauptspeicher abgegeben werden müssen. In gleicher Weise stellt der Controller C fest, welcher der Lese-Fifospeicher im Moment die geringste Datenmenge besitzt und daher bevorzugt mit neuen Daten versorgt werden kann. Auf diese Weise stellt der Controller auch fest, wann Zeit für eine Auffrischung des Hauptspeichers besteht. Each read and write FIFO memory S or L has in a known manner a data level indicator, so that the controller can determine which of the connected writing Fifa memory is currently at its fullest and whose data therefore preferably have to be delivered to the main memory. In the same way, the controller C determines which of the reading FIFO memory currently has the least amount of data and therefore can preferably be supplied with new data. In this way, the controller also determines when there is time to refresh the main memory.

Die Wortbreite der Lese- und Schreib-Fifospeicher kann beliebig groß gewählt werden, ebenso die Datenrate. Auch die Datenrate des Hauptspeichers kann beliebig gewählt werden. Damit ist es möglich, die Ausgangswortbreite unabhängig von der Wortbreite des Hauptspeichers zu wählen, was bei bisherigen Speicheranordnungen nicht möglich ist, hier mußte beispielsweise ein 48 oder 64 Bit breiter Hauptspeicher benutzt werden, auch wenn anwenderseitig nur eine Wortbreite von 36 Bit gewünscht wurde. Mit einer erfindungsgemäßen Anordnung kann exakt die gewünschte Wortbreite von beispielsweise 36 Bit am Ausgang von beispielsweise zwei Lese-Fifospeichern erzeugt werden, wobei für den einen Fifospeicher eine Wortbreite von 32 Bit und für den anderen Fifospeicher eine Wortbreite von 4 Bit gewählt wird, wobei die Summe der Wortbreiten zusammen dann die gewünschte Wortbreite von 36 Bit ergibt. Da jeder Fifospeicher in einem in voller Breite genutzten Bereich des Hauptspeichers ausliest, kann jede Speicherzelle, d. h. jedes Bit des Hauptspeichers genutzt werden und es bleiben keine unbenutzten Bits wie bei bekannten Anordnungen übrig. In dem gezeigten Beispiel kann auch die Datenrate unterschiedlich gewählt werden. Für den 32 Bit breiten Fifospeicher wird beispielsweise eine Datenrate von 100 MHz, für den 4 Bit breiten Fifospeicher eine Datenrate von 10 MHz und für den beispielsweise 64 Bit breiten Hauptspeicher eine Datenrate von 80 MHz gewählt.The word width of the read and write FIFO memory can be chosen arbitrarily large, as well as the data rate. The data rate of the main memory can be chosen arbitrarily. This makes it possible to select the output word width independently of the word width of the main memory, which is not possible with previous memory arrangements, here, for example, a 48 or 64 bits wide main memory had to be used, even if the user side only a word width of 36 bits was desired. With an arrangement according to the invention, exactly the desired word width of, for example, 36 bits can be generated at the output of, for example, two read FIFO memories, wherein a word width of 32 bits and for the other FIFO memory a word width of 4 bits is selected for the one FIFO memory, the sum the word widths together then the desired word width of 36 bits. Since each FIFO memory reads in a full-width area of the main memory, each memory cell, i. H. every bit of main memory is used and no unused bits are left as in prior art arrangements. In the example shown, the data rate can also be chosen differently. For example, a data rate of 100 MHz is selected for the 32-bit Fifa memory, a data rate of 10 MHz for the 4-bit Fifiospeicher and a data rate of 80 MHz for the 64-bit main memory, for example.

Eine erfindungsgemäße Speicheranordnung ermöglicht auch das Auslesen der Daten aus dem Hauptspeicher in beliebiger Sequenzlänge, was bei bekannten dynamischen Speicheranordnungen beispielsweise nur unter Benutzung des Burst-Modes Zeile für Zeile möglich ist. Durch freie Wahl der Lesezeiger der Lese-Fifos L1 bis L3 können so beispielsweise drei unterschiedliche Sequenzlängen für das Auslesen der im Hauptspeicher gespeicherten Datenfolge erzeugt werden.A memory arrangement according to the invention also makes it possible to read out the data from the main memory in any sequence length, which is possible line by line in known dynamic memory arrangements, for example, only using the burst mode. By freely selecting the read pointers of the read FIFs L1 to L3, three different sequence lengths can thus be generated for reading out the data sequence stored in the main memory.

Durch das Auslesen bzw. Einschreiben von Daten mit unterschiedlicher Taktrate in den Hauptspeicher kann ein und derselbe Speicher auch simultan für mehrere Schreib- oder Leseprozesse benutzt werden. Auf diese Weise kann mit einer erfindungsgemäßen Anordnung beispielsweise die Ausgabe von Nutzbits für eine Datenverarbeitung erfolgen, während parallel dazu mit gleicher oder anderer Taktrate andere Nutzbits für eine andere Datenverarbeitung ein- oder ausgelesen werden.By reading or writing data with different clock rate in the main memory one and the same memory can also be used simultaneously for multiple writing or reading processes. In this way, with an arrangement according to the invention, for example, the output of useful bits for data processing, while at the same time other payload bits for another data processing are read in or out with the same or different clock rate.

Eine erfindungsgemäße Anordnung ermöglicht auch auf einfache und kostengünstige Weise die Realisierung eines Fifo-Verzögerungsspeichers mit beliebiger Speichertiefe. In diesem Fall ist nur ein einziger Schreib-Fifospeicher 51 und ein einziger Lese-Fifospeicher L1 vorzugsweise von jeweils gleicher Wortbreite und Datenrate vorgesehen. Diese beiden Fifospeicher können relativ klein sein, die eigentliche große Datenmenge wird im SDRM-Hauptspeicher H gespeichert und zwar mit einem Transistor je Zelle. Durch entsprechende Einstellung des Lesezeigers des Lese-Fifospeichers L1 in Bezug auf den Schreibzeigers des Schreib-Fifospeichers S1, also durch die Distanz dieser beiden Zeiger, wird die Speichertiefe der in diesem Fall als Verzögerungsspeicher wirkenden Speicheranordnung bestimmt. Mit einer solchen Anordnung könnte beispielsweise ein Signalgenerator geschaffen werden, bei dem eine zu erzeugende Signalkurve in den Hauptspeicher nachgeladen wird, während gerade eine abgespeicherte Signalkurve aus dem Hauptspeicher zur Datenverarbeitung ausgelesen wird.An arrangement according to the invention also makes it possible in a simple and cost-effective manner to realize a FIFO delay memory with any memory depth. In this case, there is only a single write-Fifospeicher 51 and a single read FIFO memory L1 preferably provided by each same word width and data rate. These two Fifospeicher can be relatively small, the actual large amount of data is stored in the SDRM main memory H, with one transistor per cell. By appropriate setting of the read pointer of the read FIFO memory L1 with respect to the write pointer of the write FIFO memory S1, so by the distance of these two pointers, the memory depth of the memory arrangement acting in this case as a delay memory is determined. With such an arrangement, for example, a signal generator could be created in which a signal curve to be generated is reloaded into the main memory, while a stored signal curve is being read from the main memory for data processing.

Eine besonders einfache und vorteilhafte Anwendung ergibt sich für eine Speicheranordnung gemäß 1 für die Realisierung eines Fading-Signals in einem digitalen Signalgenerator. Beim sogenannten Fading wird in der Nachrichtentechnik durch Mehrwegausbreitung eines Hochfrequenzsignals im Empfänger ein Summensignal empfangen, das aus mehreren unterschiedlich zeitlich verschobenen Signalen zusammengesetzt ist. Zur Simulation solcher Fadingsignale für Meßzwecke ist es bekannt, mehrere jeweils gleiche jedoch zeitlich verschobene digitale Signale zu einem Ausgangssignal zusammenzufassen und für jeden Signalpfad einen eigenen Schreib-Lese-Speicher vorzusehen. Je Takt ist dabei ein Schreibvorgang und ein Lesevorgang erforderlich. Dynamische Speicher konnten wegen der erforderlichen Auffrischpausen nicht verwendet werden.A particularly simple and advantageous application results for a memory arrangement according to 1 for the realization of a fading signal in a digital signal generator. In so-called fading, a composite signal is received by multipath propagation of a high-frequency signal in the receiver, which is composed of a plurality of different time-shifted signals in the receiver. To simulate such Fading signals for measurement purposes, it is known to combine several each same same but temporally shifted digital signals to an output signal and to provide for each signal path a separate read-write memory. Each cycle requires a write process and a read process. Dynamic storage could not be used because of the necessary refresh pauses.

Dies ist mit einer erfindungsgemäßen Anordnung mit nur einem einzigen Speicher möglich. Das digitale Grundsignal wird gemäß 2 über einen Schreib-Fifospeicher S1 und den Controller C in den im Beispiel wieder als dynamischer Speicher ausgebildeten Hauptspeicher H mit dem Schreibzeiger s1 (Anfangsadresse des Speichers) eingelesen und so Zeile für Zeile der Speicher mit dem Signal vollgeschrieben, wie dies durch die Meanderlinie in 2 dargestellt ist. Im Beispiel nach 2 sind wieder drei Schreib-Fifospeicher L1, L2 und L3 mit jeweils zugehörigen Lesezeigern L1, L2 und L3 vorgesehen, die ebenfalls über den Controller C mit dem Hauptspeicher H verbunden sind.This is possible with an inventive arrangement with only a single memory. The digital basic signal is according to 2 via a write FIFO memory S1 and the controller C in the example again as a dynamic memory formed main memory H with the write pointer s1 (initial address of the memory) read and so full line by line of memory with the signal, as indicated by the meander line in 2 is shown. In the example below 2 are again three write FIFO memory L1, L2 and L3 provided with respective read pointers L1, L2 and L3, which are also connected via the controller C to the main memory H.

Alle Fifospeicher S1, L1, L2, L3 besitzen vorzugsweise gleiche Wortbreite von beispielsweise 32 Bit, die Wortbreite des Verbindungsbusses zwischen Controller C und Hauptspeicher H sei wieder 64 Bit. Der Controller C ermittelt nun die an den Lese-Fifospeichern L1, L2, L3 eingestellten unterschiedlichen Lesezeiger L1, L2, L3 als jeweils unterschiedliche Speicherpositionen L1, L2 und L3, so daß über die Lese-Fifospeicher L1, L2, L3 jeweils zu unterschiedlichen Speicherpositionen das dort eingeschriebene Datensignal ausgelesen wird. Die so ausgelesenen Datensignale D1, D2, D3 sind also in vorbestimmter Weise zeitlich gegeneinander verschoben und werden in einem Addierer D zu einem Ausgangssignal zusammengefaßt, das einem aus drei zeitlich verschobenen Signalabschnitten D1, D2 und D3 simulierten Fadingsignal entspricht und dann weiterverarbeitet wird. Da nur ein einziger Hauptspeicher benutzt wird, kann ein solcher Fadingsimulator wesentlich preisgünstiger realisiert werden als dies bisher möglich war.All FIFO memories S1, L1, L2, L3 preferably have the same word width of, for example, 32 bits, the word width of the connection bus between controller C and main memory H is again 64 bits. The controller C now determines the different read pointers L1, L2, L3 set at the read FIFO memories L1, L2, L3 as respectively different memory positions L1, L2 and L3, so that via the read FIFO memory L1, L2, L3 respectively to different memory positions the data signal written there is read out. The thus read out data signals D1, D2, D3 are thus temporally shifted in a predetermined manner against each other and are combined in an adder D to an output signal which corresponds to one of three temporally shifted signal sections D1, D2 and D3 simulated Fading signal and then processed further. Since only a single main memory is used, such a fading simulator can be realized much cheaper than previously possible.

Claims

Electronic memory arrangement having a main memory (H) of the word width B and a maximum data rate F and a controller (C) controlling the reading in and out of the main memory, wherein at least one write FIFO memory (S) having an input of the Word width r and a maximum data rate w and also a plurality of read FIFO memory (L) with an output of the word width b and a maximum data rate f are connected and the controller (C) controls the read and write FIFO memory (S, L), that the sum r · w and b · f of the data rates times the word width of all read and write operations always smaller than the available word width B times data rate F of the main memory (H) is characterized in that the read pointers (L1, L2, L3) the read-only memory (S, L) for the main memory (H) are arbitrarily selectable and so different data sequence lengths from the main memory (H) are readable and that the controller (C) a read and a Fifospe Fpospe Ier (S, L) is connected and formed by appropriate selection of the read pointer (L1) of the read FIFO memory (S, L) a delay memory with arbitrary memory depth.

A memory device according to claim 1, characterized in that the main memory (H) is a dynamic memory (DRAM or SDRAM) and the controller (C) controls the write and read FIFO memory (S, L) so that the following condition is met :

where 1 = number of read FIFO memory, s = number of write FIFO memory and R is a required to refresh the main memory of up to 10%.

Memory arrangement according to Claim 1 or 2, characterized in that the outputs of the read FIFO memory (L) have different word widths (eg 32 bits and 4 bits).

Memory arrangement according to one of the preceding claims, characterized in that the data rates of the writing and / or reading Fifospeicher (S, L) with each other and with respect to the main memory (H) are of different sizes.

Fading simulator, in which several identical but temporally shifted digital signals are combined to form an output signal, marked by the use of a memory arrangement according to one of claims 1 to 4, wherein in the main memory (H) the digital signal is stored, which is read by a plurality of read on different read pointers (L1, L2, L3) read-FIFO memory (S, L) at different memory positions and the time-shifted digital signal portions thus generated to a fading are summarized simulating output signal.