CN1954433A - Nrom器件 - Google Patents

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Abstract

配置来存储至少每四F2两比特的NROM闪存元件阵列。分裂垂直沟道沿相邻柱的各个侧产生。单个控制栅极在柱上面且在柱之间的沟槽中形成。分裂沟道可由位于沟槽或围绕沟槽底部的沟道的底部的n+区域连接。各个栅极绝缘体能存储由于增加的沟道长度而从其它电荷存储区域充分分开的电荷。

Description

NROM器件
相关申请
本申请是2003年12月16日提交的序列号10/738,408的美国专利申请的部分继续申请，该申请被授让给本发明的受让人并通过参考整体合并于此。
技术领域
本发明一般涉及存储器件，尤其涉及高存储密度的NROM闪存器件。
背景技术
存储器件通常作为内部的、半导体的、集成电路设置在计算机或其它电子装置中。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、以及闪存。闪存的一种是氮化物只读存储器(NROM)。NROM具有一些闪存特征，但却不需要闪存的特殊制造工艺。NROM集成电路可以通过使用标准CMOS工艺实现。
闪存器件已发展成为受欢迎的大范围电子应用的非易失性存储器。闪存器件一般使用允许高存储密度、高可靠性、以及低功耗的单一晶体管元件。闪存的普遍使用包括个人计算机、个人数字助理(PDA)、数码相机、和手机。例如基本输入/输出系统(BIOS)的程序编码和系统数据通常存储在用于个人计算机系统的闪存器件中。
随着计算机和软件变得更加复杂，需要更大量的存储器来存储数据。可通过减小晶体管尺寸(例如特征尺寸“F”)和/或在单个单元中存储多个比特来增加存储器容量。同时实现这些选项能极大地增加存储器容量，同时增加存储器件的速度并减小其功率需要。然而，减小的NROM闪存尺寸的问题是NROM闪存元件技术具有一些尺度限制。随着尺度被减小，很难保持NROM元件的多个电荷存储区域之间的分离。
由于上述原因，以及其它下面叙述的对于本领域技术人员通过阅读和理解本说明书会变得显而易见的原因，本领域中需要可以存储每元件多个比特的更高性能的闪存晶体管。
发明内容
本发明的实施方式包括氮化物只读存储器，它包含具有多个垂直柱的衬底，其中每个柱都具有上部掺杂区域。栅极绝缘体层沿多个垂直柱的第一柱和第二柱的相对侧形成。控制栅极在栅极绝缘体层和柱上面形成。下部掺杂区域在位于第一和第二柱之间的沟槽下形成。在晶体管工作过程中，下部掺杂区域将沿第一柱的相对侧形成的第一沟道和沿第二柱相对侧形成的第二沟道耦联。在一实施方式中，下部掺杂区域未连接于电触点。
本发明的这些和其它实施方式、方面、优点、和特征会在以下描述中部分地列出，且对于本领域技术人员通过参考以下本发明的描述和参考附图或者通过本发明的实践会部分地变得显而易见。本发明的方面、优点、和特征会通过在所附权利要求书中特别指出的手段、程序、和其结合的方式实现并获知。
附图说明
图1是根据本发明实施方式，工艺中一个阶段的半导体衬底部分的横截面图。
图2是在工艺中随后阶段图1的衬底部分实施方式的横截面图。
图3是在工艺中随后阶段图2的衬底部分实施方式的横截面图。
图4是根据本发明实施方式，示出存储元件阵列的衬底部分的简化平面图。
图5是根据本发明实施方式，示出图1-3和图4平面图之间关系的横截面图。
图6是根据本发明实施方式，示出图4的存储元件阵列相互连接安排的存储元件阵列简化平面图。
图7是横截面图，沿图6的剖面线7-7，示出根据本发明实施方式的相互连接安排的部分。
图8是横截面图，沿图6的剖面线8-8，示出根据本发明实施方式的相互连接安排的部分。
图9A是根据现有技术示教的衬底中金属氧化物半导体场效应晶体管(MOSFET)的结构图。
图9B示出了在向前方向工作的图9A的MOSFET，表明由于随着逐渐使用在栅极氧化物中靠近漏极区域被捕获的电子而造成一定程度的器件退化。
图9C是示出在传统MOSFET漏极区域采集的电流信号(Ids)的平方根相对于栅极和源极区域之间确定的电压势(VGS)的曲线图。
图10A是根据本发明实施方式可用作多态元件的编程MOSFET的视图。
图10B是适于说明可将本发明多态元件的MOSFET编程以实现本发明实施方式的方法的视图。
图10C是绘出根据本发明实施方式，漏极区域检测的电流信号(Ids)相对于漏极区域和源极区域之间建立的电压势，或漏极电压(VDS)(Ids vs.VDS)的曲线图。
图11示出了是本发明存储器阵列一部分的垂直氮化物只读存储器元件。
图12示出了图11中示出的存储器阵列部分的电学等效电路。
图13是有助于示出根据本发明实施方式的新型多态元件上读取操作的另一电学等效电路。
图14示出了根据本发明实施方式的存储器阵列的部分。
图15A示出了具有多个层的本发明实施方式的栅极绝缘体的一实施方式。
图15B示出了本发明实施方式的多态元件的导电行为。
图16A示出了在反方向上多态元件的工作和编程。
图16B示出了目前已编程多态元件正方向上的工作和发生在诸如各个元件中2个晶体管的微分元件实施方式中的微分读取。
图17示出了本发明实施方式的NROM分开沟道闪存元件一实施方式的横截面图。
图18示出了本发明实施方式的NROM闪存元件另一实施方式的横截面图。
图19示出了图17和18的实施方式的电学图解等效。
图20示出了根据本发明实施方式的存储器件的一实施方式。
图21是使用根据本发明实施方式配置的多态元件的电子系统或基于处理器的系统的一实施方式的框图。
具体实施方式
在以下本发明的详细描述中，将参考成为其一部分的附图，且在附图中，通过说明的方式，示出了可实践本发明的具体实施方式。在附图中，在若干附图中类似标号表示基本上相似的部分。这些实施方式被足够详细地描述以使本领域技术人员能够实践本发明。其它实施方式也可被使用，在不背离本发明范围的情况下可以进行结构、逻辑、以及电的改变。
在随后的描述中使用的术语晶片和衬底包括任何具有用来形成本发明集成电路结构的曝光表面的结构。术语衬底应理解为包括半导体晶片。该术语衬底也用于指代工艺过程中的半导体结构，并可包括已经在其上制作的其它层。晶片和衬底都包括掺杂和未掺杂的半导体、由底部半导体或绝缘体支撑的外延半导体层、以及本领域技术人员已知的其它半导体结构。术语导体应理解为包括半导体，且术语绝缘体定义成包括比被称为导体的材料导电性更小的任何材料。因此，不应在限制的意义上理解随后的详细描述，本发明的范围以及权利要求书授权的整个等同范围只由所附权利要求书限定。
图1是根据本发明实施方式，工艺中一个阶段半导体衬底部分20的横截面图。该部分20包括刻蚀或雕刻的凹槽22、掺杂区域24和26、以及盖28。刻蚀的凹槽22形成沿进入和凸出图1页面的轴延伸的沟槽。
在一实施方式中，掺杂区域24是植入n+区域。在一实施方式中，掺杂区域24通过敷面植入形成。在一实施方式中，盖28是电介质盖并可使用传统氮化硅和传统定形技术形成。在一实施方式中，然后刻蚀凹槽22通过使用传统等离子刻蚀技术刻蚀成。在一实施方式中，之后掺杂区域26通过植入进行掺杂以形成n+区域。刻蚀或雕刻凹槽22可通过等离子刻蚀、激光辅助技术或任何其它目前已知的方法或可被开发的方法形成。在一实施方式中，凹槽22形成为具有相对于衬底部分20的上表面基本上垂直的侧壁。在一实施方式中，基本上垂直表示与衬底表面成90度，正负10度。
图2根据本发明实施方式，提供了工艺的随后阶段图1的衬底部分20的横截面图。图2的部分20包括厚氧化物区域32、凹槽22的侧壁36上形成的ONO区域34、栅极材料38和导电层40。在一实施方式中，栅极材料38包含导电掺杂多晶硅。
在一实施方式中，使用传统技术较佳地相对侧壁36氧化掺杂区域24和26。结果，厚氧化区域32在较薄氧化物42形成的同时在侧壁36上形成。这些氧化物也用于将掺杂区域24和26从将要变成沿侧壁36的晶体管沟道的位置绝缘。可使用其它绝缘技术。例如，在一实施方式中，可使用高密度等离子生长的氧化物。在一实施方式中，可使用垫料。
在一实施方式中，传统技术用来提供氮化物层44和氧化物层46，例如，如Boaz Eitan等人的“NROM：A Novel Localized Trapping，2-Bit NonvolatilMemory Cell”，IEEE Electron Device Letters，21卷，No.11，2000年11月，543-545页，IEEE Catalogue No.0741-3106/00中所描述，或者如T.Y.Chan等人的“A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device”，IEEE Electron Device Letters，EDL-8卷，No.3，1987年3月，93-95页，IEEECatalogue No.0741-3106/87/0300-0093。
在一实施方式中，薄氧化物42、氮化物层44、和氧化物层46相结合形成ONO层34，如同SONOS器件中使用的，同时多晶硅38形成控制栅极。在工作时，施加适当电偏压到掺杂区域24、26和控制栅极38使热多数电荷载流子被注入到氮化物层44并被捕获，提供了阈值电压偏移并因此提供多个、选择的、可测量的表示存储数据的电学状态。“热”电荷载流子没有与其环境达到热平衡。换言之，热电荷载流子表示其中存在大量高动能电荷载流子的情况。热电荷载流子可以是电子或空穴。
SONOS器件能存储多于每栅极38一比特。一般，热载流子注入到ONO层34的一侧47或47’，与例如区域24或区域26的触点相邻，从而提供高电场。
通过将施加于区域24和26的电压极性反向，电荷可被注入到ONO层34的另一侧47’或47。因此，很容易通过单个栅极38提供四个电学可分辨和明显不同的状态。结果，图中示出的结构能存储至少每栅极38四比特。
图3是根据本发明实施方式，工艺中另一可选阶段图1的衬底部分的横截面图。图3中示出的实施方式包括氧化区域32和42，但浮动栅极48形成在薄氧化区域42上。传统氧化物或氮化物绝缘体49在浮动栅极48上形成，随后沉积栅极材料38。浮动栅极器件是公知的，且通过将包括电子或空穴的热电荷载流子注入到浮动栅极48来工作。
浮动栅极器件可编程为电学不同且可辨认的不同电荷级别。结果，将多于一比特的数据编程进各个浮动栅极器件，且因此各个可外部寻址栅极38对应于多于一存储比特。通常，可使用电荷级别O、Q、2Q、和3Q，其中Q代表对应于能可靠分辨的输出信号的某个电荷量。
图4是根据本发明实施方式，示出存储元件阵列50一部分的衬底部分简化平面图。图4也提供了如背景技术中所述的间距P、宽度W、空间S、和最小特征尺寸F的示例。可以看到示例性存储元件区域52即单个晶体管的物理区域约为F2。字线54从导电层40形成，且形成位线56和58。
图5是根据本发明实施方式，一部分简化侧面图，示出了图1-3的结构和图4的平面图之间的关系。沟槽22对应于位线56和58，以下参看图6-8更详细地说明。
例如参看图1-5所述的存储器阵列密度需要不同于现有技术的存储器阵列的相互连接安排。以下参看图6-8描述用于这种存储器系统的新型相互连接安排的一实施方式。
根据本发明实施方式，图6是示出图4的存储元件阵列50的相互连接安排60的简化平面图。相互连接安排60包括多个由传统中间介质材料65分隔的定形导体层62和64(图7和8)。图7-8中的视图被简化以示出与其它附图的对应并避免不适当的复杂。阴影沟槽绝缘区域67将所选区域彼此绝缘。
图7是横截面图，沿图6的剖面线7-7，示出了根据本发明实施方式的相互连接安排的部分。
图8是横截面图，沿图6的剖面线8-8，示出了根据本发明实施方式的相互连接安排的部分。
参看图6-8，定形导电层62向上延伸至节点70、70’、70”并在导电层62和掺杂区域24的所选区域之间建立电连接。定形导电层62在标示为72、72’的直线处终止。
类似地，定形导电层62的其它部分从标示74、74’的直线开始向上延伸，提供从节点76、76’到其它电路元件的电连接。节点76、76’、76”提供到掺杂区域24的所选部分的触点。
相反，定形导电层64从图6的顶部延伸至底部，并与节点78、78”以及因此与掺杂区域26电耦合。
但是这只是适用于图1-5的存储器件的简化相互连接安排的示例。其它安排也是可能的。
图9A有助于描述MOSFET的传统工作，例如可用于DRAM阵列。图9A示出了常规热电子注入和正向工作器件的退化。如下所述，由于电子被捕获在漏极附近，它们不能有效改变器件特性。
图9A是衬底100中金属氧化物半导体场效应晶体管(MOSFET)101的结构图。MOSFET 101包括源极区域102、漏极区域104、衬底100中源极区域102和漏极区域104之间的沟道区域106。栅极108由栅极氧化物110与沟道区域108分开。源极线112耦联于源极区域102。位线114耦联于漏极区域104。字线116耦联于栅极108。
在传统工作中，漏极到源极的电压势(Vds)在漏极区域104和源极区域102之间建立。然后通过字线116将电压势施加于栅极108。一旦施加于栅极108的电压势超过MOSFET的特征电压阈值(Vt)，沟道106在衬底100中漏极区域104和源极区域102之间形成。沟道106的形成允许漏极区域104和源极区域102之间的导电，且可在漏极区域104检测到电流信号(Ids)。
在图9A的传统MOSFET的工作中，对于正向工作的MOSEFT，通过电子117被捕获在漏极区域104附近的栅极氧化物110中，一定程度的器件退化逐渐发生。这种效应在图9B中示出。然而，由于电子117被捕获在漏极区域104附近，它们不能有效地改变MOSFET的特性。
图9C示出了这一点。图9C是示出在漏极区域采集的电流信号(Ids)的平方根相对于栅极108和源极区域102之间建立的电压势(VGS)的曲线图。 相对VGS曲线的斜率变化代表沟道106中电荷载流子迁移率的变化。
在图9C中，ΔVT代表在常规工作下由于器件退化，逐渐在靠近漏极区域104的栅极氧化物110内捕获的电子导致的MOSFET阈值电压的最小变化。这造成在靠近漏极区域104的栅极氧化物110中固定捕获的电荷。斜率1代表对于没有电子被捕获在栅极氧化物110中的图9A的沟道106中电荷载流子的迁移率。斜率2代表对于有电子捕获在靠近漏极区域104的栅极氧化物110中的图9B的传统MOSFET，沟道106中的电荷迁移率。如图9C中斜率1和斜率2的比较示出的，捕获在栅极氧化物中靠近常规MOSFET漏极区域104的电子117并不显著改变沟道106中的电荷迁移率。
对于压力和热电子注入的效应存在两个部分。一个部分包括由于被捕获电子的阈值电压偏移，且第二部分包括由于由被捕获电荷和附加表面状态造成的载流子电子额外散射的迁移率降低。当传统MOSFET在正向工作中退化或者被“压迫”时，电子的确逐渐被注入并被捕获在栅极氧化物中靠近漏极。在传统MOSFET的这部分中，事实上栅极氧化物下面不存在沟道。因此被捕获电荷仅仅对阈值电压和电荷迁移率进行轻微调制。
申请人拥有上述根据在传统COMS工艺和技术中的MOSFET反向压迫以便于形成可编程地址解码和校正的可编程存储器件和功能。(通常参看L.Forbes，W.P.Noble，E.H.Cloud的“MOSFET technology for programmableaddress decode and correction”，序列号09/383,804的美国专利申请)。然而该公开并未描述多态存储元件解决方案，而是地址解码和校正问题。
根据本发明的示教，可通过在反向的工作和使用雪崩热电子注入来将电子捕获在MOSFET的栅极氧化物中，对包括分离-沟道NROM器件的常规MOSFET进行编程。当随后经编程的MOSFET在正向工作时，捕获在氧化物中的电子靠近源极并使沟道具有两个不同阈值电压区域。本发明的新型编程MOSFET传导明显小于传统MOSFET的电流，尤其在低漏极电压情况下。这些电子会保持捕获在栅极氧化物中，除非施加负栅极电压。当施加正的或零栅极电压时，电子不会被移除。通过施加负栅极电压和/或随施加的负栅极偏压而增加温度来使被捕获电子重发射回MOSFET的硅沟道中，可实现擦除。(通常参看，L.Forbes，E.Sun，R.Alders，J.Moll的“Fieldinduced re-emission of electrons trapped in SiO2，”IEEE Trans.ElectronDevice，ED-26卷，No.11，1816-1818页(1979年11月)；S.S.B.Or，N.Hwang，L.Forbes的“Tunneling and Thermal emission from a distribution of deep trapsin SiO2，”IEEE Trans.on Electron Devices，40卷，No.6，1100-1103页(1993年6月)；S.A.Abbas和R.C.Dockerty的“N-channel IGFET design limitationsdue to hot electron trapping，”IEEE Int.Electron Devices Mtg.，WashingtonD.C.，1975年12月，35-38页)。
图10A-10C有助于示出本发明，其中通过将器件在反向编程并随后通过将其在正向工作而读取器件，来获得器件特性的更大变化。
图10A是根据本发明的示教可用作多态元件的经编程的MOSFET的结构图。如图10A中所示，多态元件201包括衬底200中的具有第一源极/漏极区域202、第二源极/漏极区域204、和第一和第二源极/漏极区域202和204之间的沟道区域206的MOSFET。在一实施方式中，第一源极/漏极区域202包括MOSFET的源极区域202，以及第二源极/漏极区域204包括MOSFET的漏极区域204。图10A还示出了由栅极氧化物210将栅极208与沟道区域206分隔开。第一传输线212被耦联于第一源极/漏极区域202且第二传输线214被耦联于第二源极/栅极区域204。在一实施方式中，第一传输线包括源极线212，且第二传输线包括位线214。
如上所述，多态元件201由经编程的MOSFET组成。该编程的MOSFET具有被捕获在栅极氧化物210中靠近第一源极/漏极区域204的电荷217，从而沟道区域206具有在沟道206中的第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)。在一实施方式中，被捕获在栅极氧化物210中靠近第一源极/漏极区域202的电荷217包括被捕获电子电荷217。根据本发明的示教且如下更详细的描述，多态元件可被编程为具有被捕获在栅极绝缘体中靠近第一源极/漏极区域202的多个电荷级别之一，从而沟道区域206具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)且经编程的多态元件以减小的漏极源极电流工作。
图10A示出了沟道206中的Vt2邻近于第一源极/漏极区域202，且沟道206中的Vt1邻近于第二源极/漏极区域204。根据本发明的示教，由于被捕获在栅极氧化物217中靠近第一源极/漏极区域202的电荷217，Vt2具有比Vt1更高的电压阈值。多个比特可被存储在多态元件201中。
图10B是适于说明本发明多态元件201的MOSFET可被编程为实现本发明实施方式的方法的视图。如图10B中所示，该方法包括将MOSFET编程在反向。将MOSFET编程在反向包括施加第一电压势V1到MOSFET的漏极区域204。在一实施方式中，施加第一电压势V1到MOSFET的漏极区域204包括如图10B所示的将MOSFET的漏极区域204接地。将第二电压势V2施加到MOSFET的源极区域202。在一实施方式中，如图10B所示，将第二电压势施加到源极区域202包括将较高正电压势(VDD)施加到MOSFET的源极区域202。将栅极电压VGS施加到MOSFET的栅极208。在一实施方式中，栅极电压VGS包括小于第二电压势V2但是足够在MOSFET的沟道206中栅极区域204和源极区域202之间建立导电的电压势。如图10B中所示，施加第一、第二栅极电压(分别为V1、V2、和VGS)到MOSFET建立进入MOSFET的栅极氧化物210靠近源极区域202的热电子注入。换言之，施加第一、第二、和栅极电压(分别为V1、V2、和VGS)提供足够的能量给穿过沟道206传导的诸如电子的电荷载流子，从而一旦电荷载流子接近源极区域202，许多电荷载流子被激发进入栅极氧化物210中靠近源极区域202。电荷载流子被捕获在此处。
在本发明一实施方式中，通过随后在读取操作中在其编程的状态正向工作MOSFET来继续该方法。从而，读取操作包括将源极区域202接地并对漏极区域预先施加VDD的部分电压。如果器件通过耦联到栅极的字线寻址，则其导电性由栅极绝缘体中储蓄电荷的出现或消失确定。即，可通过字线216将栅极电压施加于栅极208，以便于如同寻址和读取传统DRAM元件一样在源极和漏极区域之间形成导电沟道。
然而，现在在其编程的状态中，如参看图10A详细描述和说明的，MOSFET的导电沟道206将具有与漏极区域204相邻的第一电压阈值区域(Vt1)和与源极区域202相邻的第二电压阈值区域(Vt2)。根据本发明的示教，由于注入靠近源极区域202的MOSFET栅极氧化物210的热电子注入217，Vt2具有比Vt1更大的电压阈值。
图10C是绘出在第二源极/漏极区域204检测的电流信号(Ids)相对在第二源极/漏极区域204和第一源极/漏极区域202之间建立的电压势、或漏极电压(VDS)(Ids vs.VDS)的曲线图。在一实施方式中，VDS代表漏极区域204和源极区域202之间建立的电压势。在图10C中，表示成D1的电流表示未根据本发明的示教编程的传统MOSFET的导电行为。曲线D2表示如图10A所示根据本发明的示教编程的MOSFET的导电行为。如图10C所示，对于特定的漏极电压VDS，在编程MOSFET(曲线D2)的第二源极/漏极区域204检测的电流信号(IDS2)明显低于在没有根据本发明的示教编程的传统MOSFET的第二源极/漏极区域204检测的电流信号(IDS1)。此外，这是因为这样的事实：本发明的编程MOSFET中的沟道206具有两个电压阈值区域，且由于捕获在靠近第一源极/漏极区域202的栅极氧化物217内的电荷217，第一源极/漏极区域202附近的电压阈值Vt2具有比第二源极/漏极区域附近的Vt1更大的电压阈值。
最近，这些效应中的一些被描述为用于称为NROM的闪存的不同器件结构。之后在以色列和德国的工作是基于在非传统闪存器件结构的氮化硅层中的引入电荷捕获。(通常参看，B.Eitan等的“Characterization of ChannelHot Electron Injection by the Subthreshold Slop of NROM device，”IEEEElectron Dvice Lett.，22卷，No.11，556-558页，(2001年11月)；B.Etian等的“NROM：A novel localized Trapping，2-Bit Nonvolatile Memory Cell，”IEEE Electron Device Lett.，21卷，No.11，543-545页，(2000年11月))。在氮化硅栅极绝缘体中的电荷捕获是MNOS存储器件中使用的基本机制(通常参看，S.Sze，Physics of Semiconductor Devices，Wiley，N.Y.，1981，504-506页)，在氧化铝栅极中的电荷捕获是MIOS存储器件中使用的机制(通常参看，S.Sze，Physics of Semiconductor Devices，Wiley，N.Y.，504-506页)，以及申请人先前公开过栅极绝缘体中孤立点缺陷处的电荷捕获(通常参看，2000年10月31号发布的L.Forbes，J.Geusic的“Memory usinginsulator traps，”美国专利6,140,181号)。
与上述工作不同，本发明公开了对MOSFET正向编程以将多个电荷级别之一捕获在源极附近并正向读取该器件，从而基于对DRAM技术的更改形成多态存储元件。
现有技术的DRAM技术通常使用二氧化硅作为栅极绝缘体。此外，传统DRAM器件的重点放在尝试最小化二氧化硅栅极绝缘体中的电荷捕获。根据本发明的示教，多种绝缘体用于比在二氧化硅中更有效地捕获电子。即，在本发明中，多态存储元件在例如湿二氧化硅、氮化硅、氮氧化硅SON、富硅氧化物SRO、氧化铝Al2O3、以及例如氧化物和之后的氮化硅、或氧化物和之后的氧化铝、或入氧化物-氮化物-氧化物的多层的这些半导体的复合层的栅极半导体中引入电荷捕获。虽然二氧化硅的电荷捕获效率可能较低，但氮化硅或二氧化硅和氮化物的复合层却并非如此。
图11示出了作为根据本发明示教的存储器阵列一部分的垂直NROM存储器元件。图11中示出的存储器说明了根据本发明的示教形成的多个垂直柱，或多态元件301-1和301-2。通过阅读本说明书本领域普通技术人员应该理解，多个垂直柱形成从衬底303凸出的行和列。
如图11所示，多个垂直柱301-1和301-2由多个沟槽340分隔。根据本发明的示教，多个垂直柱301-1和301-2用作分别包括第一源极/漏极区域302-1和302-2的晶体管。将第一源极/漏极区域302-1和302-2耦联于源极线304。如图11所示，源极线在沟槽340底部垂直柱301-1和301-2所在行之间形成。在一实施方式中，根据本发明的示教，源极线304通过植入沟槽底部的掺杂区域形成。第二源极/漏极区域306-1和306-2分别耦联于位线(未示出)。沟道区域305位于第一和第二源极/漏极区域之间。
如图11所示，由沟槽340中沿垂直柱301-1和301-2所在行的栅极绝缘体307将栅极309与沟道区域305分开。在一实施方式中，根据本发明的示教，栅极绝缘体307包括从由湿氧化形成的二氧化硅(SiO2)、氮氧化硅(SON)、富硅氧化物(SRO)，以及氧化铝(Al2O3)一组中选出的栅极绝缘体307。在另一实施方式中，根据本发明的示教，栅极绝缘体307包括富硅氧化铝绝缘体、含有硅纳米颗粒的富硅氧化物、含有氮化硅纳米颗粒的氧化硅绝缘体、以及碳氧化硅绝缘体一组中选出的栅极绝缘体307。在另一实施方式中，根据本发明的示教，栅极绝缘体307包括复合层307。在该实施方式中，复合层307包括从氧化物-氧化铝(Al2O3)-氧化物复合层、以及氧化物-氮氧化硅-氧化物复合层一组中选出的复合层307。在另一实施方式中，复合层307包括从硅(Si)、钛(Ti)、和钽(Ta)一组中选出的两种或多种材料的复合层、或非化学计量的单层。在另一实施方式中，根据本发明的示教栅极绝缘体307包括氧化物-氮化物-氧化物(ONO)栅极绝缘体307。
图12示出了图11中示出的存储器阵列部分的电学等效电路400。如图12所示，设置多个垂直多态元件401-1和401-2。每个垂直多态元件401-1和401-2包括第一源极/漏极区域402-1和402-2、第二源极/漏极区域406-1和406-2、第一与第二源极/漏极区域之间的沟道区域405、以及由栅极绝缘体407与沟道区域分隔开的栅极409。
图12还示出了耦联于各个多态元件的第二源极/栅极区域406-1和406-2的多个位线411-1和4112。在一实施方式中，如图12所示，多个位线411-1和411-2沿存储器阵列的行耦联于第二源极/漏极区域406-1和406-2。如图12的字线413，多个字线沿存储器阵列的列耦联于每个多态元件的栅极409。诸如公共源极线415的多个源极线沿垂直多态元件401-1和401-2的列耦联于诸如401-1和401-2的第一源极/漏极区域，从而包含这些晶体管的相邻柱共享公共源极线415。
在一实施方式中，邻近柱的列包括在共享沟槽一侧作为诸如401-1的垂直多态元件工作的晶体管，其中该共享沟槽如参看图11所述的将柱的行分隔开，且作为诸如401-2的参考元件工作的晶体管具有在共享沟槽的相反侧的编程的导电态。在该方式中，根据本发明的示教和如以下的详细描述，至少一个多态元件可被编程为具有在通常示为417的栅极绝缘体中靠近诸如402-1的第一源极/漏极区域捕获的多个电荷级别之一，从而沟道区域405具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)且编程的多态元件以减小的漏极源极电流工作。
图13是用于示出根据本发明示教在新型多态元件500上进行读取操作的另一电学等效电路。图13的电学等效电路表示编程的垂直多态元件。如参看图11详细说明的，编程的垂直多态元件500包括从衬底凸出的垂直金属氧化物场效应晶体管(MOSFET)500。该MOSFET具有源极区域502、漏极区域506、源极区域502和漏极区域506之间的沟道区域505、以及由通常示为507的栅极绝缘体与沟道区域505分隔开的栅极509。
如图13所示，字线513耦联于栅极509。参看图11所述的在沟槽中邻近垂直MOSFET形成的源极线504耦联于源极区域502。位线，或数据线511耦联于漏极区域506。如图13所示的多态元件500是具有在通常示为517的栅极绝缘体中邻近第一源极/漏极区域502捕获的多个电荷级别之一的编程的多态元件500的示例，从而沟道区域505将具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)且编程的多态元件500以减小的漏极源极电流工作。根据本发明的示教，第二电压阈值区域(Vt2)现在是比第一电压阈值区域(Vt1)具有更高电压阈值的区域。
图14示出了根据本发明的示教的存储器阵列600的一部分。图14示出的存储器说明了根据本发明的示教形成的一对多态元件601-1和601-2。通过阅读本说明书本领域普通技术人员应该理解，可将任意数量的多态元件排布成阵列，但为了说明简便，图14中只示出两个。
如图14所示，第一源极/漏极区域602-1和602-2分别耦联于源极线604。第二源极/漏极区域606-1和606-2分别耦联于位线608-1和608-2。各个位线608-1和608-2耦联于通常示为610的读出放大器。字线612-1和612-2分别耦联于各个多态元件602-1和602-2的栅极614-1和614-2。根据本发明的示教，字线612-1和612-2通过或者垂直于存储器阵列600的行。
最后，在624示出用于将第一或第二电势耦联于位线608-1的写入数据/预充电电路。通过阅读本说明书本领域普通技术人员应该理解，写入数据/预充电电路624被调整来在反向写入操作过程中将位线608-1接地，或者选择地在正向读取操作过程中将位线608-1预充电到VDD的部分电压值。通过阅读本说明书本领域普通技术人员应该理解，源极线604可在反向写入操作过程中被施加高于VDD的偏压，或者选择地在正向读取操作过程中接地。
如图14所示，包括多态元件601-1和601-2的阵列结构600没有电容器。此外，根据本发明的示教，第一源极/漏极区域或源极区域601-1和601-2被直接耦联于源极线604。为便于写入，源极线604被施加高于VDD的偏压且通过将数据或位线608-1和608-2接地反向加载该器件。如果通过字线地址612-1和612-2选择多态元件601-1和601-2，则多态元件601-1和601-2将导通并受进入元件栅极绝缘体中邻近源极区域602-1和602-2的伴随热电子注入加载。通过阅读本说明书本领域普通技术人员应该理解，如图14所示，多个不同电荷级别可被编程进入栅极绝缘体中邻近源极区域使元件用作微分元件和/或元件与参考元件或哑元件相比较且多个比特被存储在多态元件上。
在读取过程中，多态元件601-1和601-2正向工作，同时源极线604接地且对元件的位线608-1和608-2以及各自第二源极/漏极区域或漏极区域606-1和606-2预充电VDD电压的一部分。如果对器件通过字线612-1和612-2寻址，则其导电率由通过测量或与参考元件或哑元件比较并使用读取放大器610检测的捕获在栅极绝缘体中的存储电荷量的出现或消失确定。在例如授让给Micron Technology Inc.的美国专利Nos.5,627,785；5,280,205；以及5,042,011中对DRAM读取放大器的工作进行了描述，这些专利通过引用合并于此。因此阵列以DRAM中使用的传统方式寻址和读取，但是以新的方式编程为多态元件。
如图14所示，在工作中，器件通过对源极线604加偏压来经受反向热电子加载，且在将源极线604接地时读取以将诸如元件601-1的加载多态元件与诸如601-2的非加载伪器件/元件相比较。写入和可能的擦除特性可在制造和检测过程中使用以对所有元件或器件初始编程成在现场使用之前具有相似或匹配的导电率。同样地，在参考元件或哑元件中的例如601-2的晶体管可全部初始编程成具有相同的导电率状态。根据本发明的示教，之后读取放大器可检测元件或器件特性中由于写入操作过程中加载导致的器件特性的变化的细小差别。
通过阅读本说明书本领域普通技术人员应该理解，多态元件的这种阵列可通过DRAM技术的更改传统地实现。根据本发明的示教，多态元件的栅极绝缘体包括从由湿氧化形成的较厚的SiO2层、SON氮氧化硅、SRO富硅氧化物、Al2O3氧化铝、复合层、以及具有陷阱的植入氧化物的一组中选择的栅极绝缘体(2000年10月31日公布的L.Forbes，J.Geusic的“Memoryusing insulator traps，”美国专利No.6,140,181)。用于地址解码的传统晶体管和读取放大器可在该步骤之后用二氧化硅的正常厚度栅极绝缘体制作。
图15A-15B和16A-16B用于示出根据本发明的示教，栅极绝缘体中使用电荷存储以调制多态元件的导电率。即，图15A-16B示出了根据本发明的示教形成的新型多态元件701的运行。如图15A所示，栅极绝缘体707具有例如ONO堆栈的多层，其中层707A是靠近沟道705的氧化物层，且氮化物层707B在其上形成。
如图15A所示的实施方式中，氧化物层707A具有约6.7nm或67(大约10-6cm)的厚度。在图15A示出的实施方式中，多态元件具有0.1μm(10-5cm)乘0.1μm的尺寸。为说明目的，在0.1微米技术中源极附近的电荷存储区域可合理地具有0.1微米(1000)乘0.02微米(200)的尺寸。如果最靠近沟道705的栅极氧化物707A为67，则由于氧化物电容约为每平方厘米0.5微法拉(μF)，100电子的电荷会导致该区域中1.6伏特的阈值电压偏移。如果晶体管具有200的总有效氧化物厚度，则源极附近对应于10个电子的仅0.16伏特的阈值电压变化被建立以改变晶体管电流4微安(μA)。结合图14描述的与DRAM读取放大器类似的读取放大器可以容易地检测到数据或位线上的电荷差别。在该实施方式中，在10纳秒(nS)的检测周期中检测到的数据或位线上的电荷差别为40毫微微库仑(fC)。
为示出这些数值，结构的电容Ci取决于介电常数εi，(对于二氧化硅SiO2等于1.06/3×10-12F/cm)，以及绝缘层的厚度t(此处给出6.7×10-7cm)，因此Ci＝εi/t＝(1.06×10-12F/cm/(3×6.7×10-7cm))＝0.5×10-6法拉第/cm2(F/cm2)。在源极附近例如20nm×100nm或2×10-11cm2的电荷存储区域采集的该数值导致Ci＝10-17法拉第的电容。因此，对于阈值电压变化ΔV＝1.6伏特，存储电荷必须是Q＝C×ΔV＝(10-17法拉第x1.6伏特)＝1.6×10-17库仑。因为Q＝Nq，存储的电子数目约为Q/q＝(1.6×10-17库仑/1.6×10-19库仑)或100个电子。
实际上，编程的多态元件或更改的MOSFET是一编程的MOSFET，它具有捕获在栅极绝缘体中靠近第一源极/漏极区域或源极区域的电荷，从而沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，其中Vt2大于Vt1且Vt2邻近源极区域使编程的MOSFET以减小的源极电流工作。对于给定的上述尺寸中ΔQ＝100个电子，如果晶体管具有200的总有效氧化物厚度，则靠近源极的对应于10个电子的仅0.16伏特的阈值电压变化被建立以改变晶体管电流4微安(μA)。如上所述，参看图14所述的类似于DRAM读取放大器的读取放大器可以容易地检测到数据或位线上这个电荷差别。对于根据本发明示教的多个存储电荷级别的代表，数据或位线上被检测到的电荷差别在10纳秒的检测周期内为40毫微微库仑(fC)。多个不同电荷级别可被编程进栅极绝缘体中靠近源极区域，从而该元件被用作微分元件和/或将该元件与参考元件或哑元件比较，如图14所示，并且可将多个比特存储在本发明的多态元件上。
图15B有助于进一步说明本发明新型多态元件的导电行为。图15B示出的电学等效电路示出了具有200等效氧化物厚度的多态元件701。在0.1微米技术中，靠近源极702的电荷存储区域可合理地具有0.02微米(20nm)的长度尺寸和0.1微米(100nm)的宽度尺寸。因此对于该区域中漏极源极电压的变化(ΔVDS)，提供了E＝(0.1V/2×10-6cm)＝0.5×105V/cm或5×104V/cm的电场。漏极电流可通过使用公式ID＝μCox×(W/L)×(Vgs-Vt)×ΔVDS计算。在该示例中，μCox＝μCi取为50μA/V2且W/L＝5。适当代入漏极电流公式中得到ID＝(50μA/V2×5×0.16 Volts×0.1Volts)＝2.5×1.6μA＝4μA。如上所述，该漏极电流ID对应于栅极绝缘体中或电荷存储区域707中源极702附近俘获的10个电子。10纳秒(ns)周期内的检测提供了位线上40 fC的电流(例如4μA×10nS＝40×10-15库仑)。
图16A和16B示出了上述新型多态元件的工作和编程。然而，图16A和16B也帮助示出选择性阵列，其中邻近器件被比较且在共享沟槽相反侧的器件之一被用作哑元件晶体管或参考器件。此外，参考器件都可被编程成具有相同初始导电率状态。
图16A示出了新型多态元件反向工作和编程。通过将其各自的例如811-1的漏极线接地来加载在沟槽一侧的晶体管801-1(参看图11所示)。沟槽相反侧的晶体管801-2的漏极线811-2是左浮动的。施加电压到位于沟槽底部(参看图11所示)现在作为漏极的共享源极线804。邻近晶体管801-1和801-2的相邻(共享沟槽)/列共享栅极807和耦联到此穿过或垂直于包含诸如811-1、811-2、和804的比特和源极线的行的诸如多晶硅栅极线的字线813。施加栅极电压到栅极807。通过伴随的注入元件栅极绝缘体817中邻近源极区域802-1的热电子注入，多态元件801-1将导通并被加载。
现在，图16B示出了编程多态元件的正向工作以及发生在各个元件中诸如2个晶体管的该微分元件实施方式中的微分读取。为读取该状态，漏极和源极(或接地)具有常规连接且多态元件导电率被确定。漏极线811-1和811-2具有常规正向施加电压。位于沟槽底部的共享源极线804(参看图11所示)被接地并再次用作源极。
通过阅读本说明书本领域普通技术人员应该理解，可将多个不同电荷级别编程进栅极绝缘体817中邻近源极区域802-1且与参考元件或哑元件802-2比较。因此，根据本发明的示教，多个比特可被存储在多态元件上。
如上所述，这些新型多态元件可用于类-DRAM阵列。当回顾以上内容时，两个晶体管可占据4F2(F＝最小光刻特征尺寸)的面积，或者由一个晶体管组成的单个存储器元件使用2F2的面积。然而，现在各个晶体管可存储多个比特，所以数据存储密度远高于每个1F2单位面积一比特。对于每个例如图16A和16B示出实施方式相对于图12示出的实施方式的其中参考晶体管就在附近的每个存储晶体管使用参考元件或哑元件导致更好的晶体管的匹配特性，但是较低的存储密度。
图17示出了本发明的垂直NROM闪存晶体管实施方式的横截面图。垂直器件结构的使用增加了沟道长度，同时将元件占居的面积保持在四平方特征尺寸(即4F2)。
本实施方式由一个控制栅极1704和两个分别沿两个柱1701和1702一侧的分裂沟道1710和1711组成。沟槽下的n+区域1703在晶体管工作过程中将两个沟道部分1710和1711连接起来，使该结构像两个串联晶体管。在本发明实施方式中，两个串联晶体管具有至少两个电荷存储区域。选择实施方式可包括不同量的存储区域。
每个晶体管具有氮化物存储区域1706和1708，在一实施方式中，该氮化物存储区域是ONO栅极绝缘体层的一部分。电荷可被存储在栅极绝缘体的沟道部分1710和1711之一或两者中。相邻柱1701和1702上部中的n+区域1720和1721用作源极区域或漏极区域，取决于晶体管工作的方向。源极/漏极区域通过沿z-轴延伸基本上垂直于字线/控制栅极1704的数据/位线耦联。
沟槽的底部和柱的顶部具有位于衬底和控制栅极1704之间的氧化物电介质材料。另外可选实施方式可使用其它类型的电介质材料。
图17的实施方式示出了被掺杂进p-型衬底的n+区域。然而，可另选的实施方式可将p+区域掺杂进n-型衬底。
图18示出了本发明垂直NROM闪存晶体管另一实施方式的横截面图。电荷可存储在沟道1801的任一端。如图17的实施方式，n+区域1803和1804用作源极/漏极区域且其功能取决于晶体管工作的方向。
图19示出了图17和18实施方式电学等效的图解。图17和18示出的晶体管被示作一个的漏极耦联于另一个的源极的串联工作的两个场效应管(FET)。
图17的标号用于图19以示出图19的组成部分与图17的组成部分的关系。虽然图19示出了在某一取向的漏极1721和1720，但是如果晶体管在相反方向工作，漏极和源极区域也相反。
浮动n+扩散区域1703将沟道的分开部分1710和1711耦联。在n+区域1703上没有电触点。单个栅极1704将两个晶体管耦联。
图17和18的实施方式的闪存元件可通过使用对上述制作技术进行修改来制作。图17和18的结构使用相同的刻蚀垂直柱，但是NROM闪存结构形成两条沿相邻柱的侧壁的沟道且n+区域形成沿沟槽底部的晶体管沟道。单个控制栅极在柱之间的沟槽中形成且柱顶部的n+源极/漏极区域形成数据/位线。在图18的实施方式中，栅极绝缘体和控制栅极形成通过沟槽底部的沟道的一部分。
传统沟道热电子注入可用来编程，其中源极区域接地且漏极区域施加了正电压偏压，同时控制栅极具有施加的正编程电压。传统负栅极Fowler-Nordheim隧穿可用于擦除元件。在该实施方式中，该器件可用于两比特存储。电荷存储于漏极附近且器件在反向读取。响应于工作方向和存储在沟道两端靠近n+区域位于表面的电荷，沟道的任一端可用作漏极。
在另一实施方式中，衬底增强热电子注入可用于编程本发明的NROM元件。此外，衬底增强带-带隧穿导致的热空穴注入可用于擦除元件。
ONO层仅仅是本发明NROM的栅极绝缘体的一个实施方式。附加栅极绝缘体复合物包括：氧化物-氮化物-氧化铝复合层、氧化物-氧化铝-氧化物复合绝缘体、氧化物-碳氧化硅-氧化物复合层、以及其它复合层。此外，栅极绝缘体可厚于由湿氧化且未退火形成的常规二氧化硅、含有硅纳米颗粒的富硅氧化物、氮氧化硅层(非复合层)、富硅氧化铝绝缘体(非复合层)、碳氧化硅(非复合层)、含有碳化硅纳米颗粒的二氧化硅绝缘体、以及其它两种或多种通常使用的绝缘体材料栅极电路的非化学计量单层，该绝缘体材料包括，但不局限于，硅、氮、铝、钛、钽、铪、和镧。
在图20中根据本发明的示教示出了存储器件。在一实施方式中，该器件是本发明的NROM器件。在可另选的实施方式中，它可以是本发明的DRAM器件。
存储器件940包括存储器阵列942、行和列解码器944和948、以及读取放大器电路946。存储器阵列942由根据字线980和位线960通常排布成行和列的本发明的示教形成的多个多态元件900组成。存储阵列942的位线960连接于读取放大器电路946，同时其字线980连接于行解码器944。地址和控制信号被输入到地址/控制线961上进入存储器件940并被连接于列解码器948、读取放大器946和行解码器944并还用于获取对存储阵列942的读取和写入访问。
行解码器948通过行选择线962上的控制和行选择信号连接于读取放大器946。该读取放大器946通过输入/输出(I/O)数据线963接收目的地为存储器阵列942的输入信号和输出来自存储器阵列942的信号。通过激活字线980(通过行解码器944)从存储器阵列942读取数据，该字线将与其对应的所有存储元件耦联于各自的位线960，其中位线定义了阵列的列。也可激活一个或多个位线960。当特定字线980和位线960被激活时，连接于位线的读取放大器电路946检测并放大通过其中在读取操作中给定元件的源极区域耦联于接地阵列板(未示出)的给定多态元件的导电，并通过测量被激活的位线960和可为未激活位线的参考线之间的电压差转换其位线。存储器件读取放大器的工作被描述在例如美国专利Nos.5,627,785；5,280,205；以及5,042,011中，这些都授让给Micron Technology Inc.，并通过参考合并于此。
图21是使用根据本发明实施方式构建的多态存储元件1012的电子系统或基于处理器系统1000的框图。即，多态存储元件1012使用如上所述的DRAM或NROM闪存元件。
基于处理器的系统1000可以是计算机系统、处理控制系统、或任何其它使用处理器和相关存储器的系统。系统1000包括通过主线1020与多态存储器1012和I/O器件1008通信的中央处理单元(CPU)1002或其它控制电路(诸如微处理器)。该总线1020可以是通常在基于处理器系统中使用的一系列总线和桥，但仅为方便目的，总线1020被描述为单个总线。第二I/O器件1010也被示出，但它对于实施本发明并不必要。基于处理器的系统1000也可包括只读存储器(ROM)1014并可包括也如本领域中公知的通过总1020线与CPU通信的外围设备，例如软盘驱动1004和高密度盘(CD)ROM驱动器1006。
本领域技术人员应该理解，可提供附加电路和控制信号，且将存储器件1000简化以有助于关注本发明。NROM 1012中至少一个多态元件包括具有捕获在栅极绝缘体中邻近第一源极/漏极区域或源极区域的电荷的MOSFET，从而沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，其中Vt2大于Vt1且Vt2邻近源极区域使编程的MSOFET以减小的漏极源极电流工作。
应该理解，图21示出的实施方式说明了其中使用本发明新型存储元件的电子系统电路的实施方式。如图21所示的系统1000的视图旨在提供本发明结构和电路的一个应用的概括理解，而非旨在提供使用新型存储元件结构的电子系统的所有元件和特征的完全描述。此外，本发明同样适用于使用本发明新型存储元件的任何尺寸和类型的存储器件1000，而不旨在限制于所描述的。本领域普通技术人员应该理解，这种电子系统可在单个封装处理单元或甚至在单个半导体芯片上制作，以便于减小处理器和存储器件之间的通信时间。
包含本说明书中描述的本发明新型存储元件的应用包括各种电子系统，用于存储模块、器件驱动、电源模块、通信调制解调器、处理器模块、和具体应用模块，而且可以包括多层、多芯片模块。这种电路还可以是例如时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等各种电子系统的子部件。
结论
本发明的新型多态元件可用于NROM闪存阵列。回顾以上内容，两个晶体管可占据4F2的面积。然而，现在每个这样的晶体管可存储多个比特，从而数据存储密度远高于每1F2单位面积一比特。
应该理解，以上描述是说明性的，而非限制性的。通过阅读以上描述，许多其它实施方式对于本领域技术人员是显而易见的。因此，本发明的范围应该根据所附权利要求书随同该权利要求书授权的等同的全部范围一起来确定。

Claims (35)

1.一种多态NROM晶体管，包括：
衬底，它具有多个垂直柱，每个柱包括上部掺杂区域；
栅极绝缘层，它沿所述多个垂直柱的第一柱和第二柱的相对侧形成；
控制栅极，它叠加在所述栅极绝缘体层和所述柱的上面形成；以及
下部掺杂区域，它在位于所述第一柱和第二柱之间的沟槽下形成，其中在晶体管工作过程中所述下部掺杂区域将沿所述第一柱相对侧形成的第一沟道与沿所述第二柱相对侧形成的第二沟道耦连。
2.如权利要求1所述的晶体管，其特征在于，所述上部和下部掺杂区域是p-型衬底中的n+掺杂区域，且所述上部掺杂区域基本上位于每个柱的顶部。
3.如权利要求1所述的晶体管，其特征在于，所述下部区域未耦连于电触点。
4.如权利要求1所述的晶体管，其特征在于，所述晶体管工作为等效于尺寸为小于1.0光刻特征平方(1F2)的晶体管。
5.如权利要求1所述的晶体管，其特征在于，每个栅极绝缘体定义了电荷存储区域。
6.如权利要求1所述的晶体管，其特征在于，所述第一和第二沟道在编程操作过程中在所述上部掺杂区域和所述下部掺杂区域之间形成。
7.如权利要求1所述的晶体管，其特征在于，所述栅极绝缘体层由氧化物-氮化物-氧化物复合结构组成。
8.如权利要求1所述的晶体管，其特征在于，所述栅极绝缘体层由以下复合结构之一组成：氧化物-氮化物-氧化铝、氧化物-氧化铝-氧化物、或氧化物-碳氧化硅-氧化物。
9.如权利要求1所述的晶体管，其特征在于，所述栅极绝缘体层由以下下非复合结构之一组成：由湿氧化形成的且不退火的二氧化硅、含有硅纳米颗粒的富硅氧化物、氮氧化硅层、富硅氧化铝绝缘体、碳氧化硅绝缘体、或含有碳化硅纳米颗粒的二氧化硅绝缘体。
10.如权利要求1所述的晶体管，其特征在于，所述栅极绝缘体层由非化学计量的单层组成。
11.如权利要求10所述的晶体管，其特征在于，所述非化学计量的单层包括硅、氮、铝、钛、钽、铪、或镧之一。
12.一种多态NROM晶体管阵列，包括：
衬底，具有分别由沟槽分隔的多个垂直柱，每个柱包括上部掺杂区域，每个上部掺杂区域耦连于所述阵列的第一位线；
多个栅极绝缘体层，每个层沿所述多个垂直柱的相邻柱的相对侧形成；
控制栅极，形成在所述沟槽中且叠加在所述多个垂直柱上面，所述控制栅极在多态NROM晶体管阵列的一行NROM晶体管之间形成字线；以及
多个下部掺杂区域，每个区域在每个沟槽下形成，其中在晶体管工作过程中每个下部掺杂区域将在第一柱中沿第一沟槽的第一侧形成的第一沟道与在第二柱中沿所述第一沟槽的第二侧形成的第二沟道耦连，每个下部掺杂区域耦连于所述阵列的第二位线。
13.如权利要求12所述的晶体管，其特征在于，所述衬底由硅材料组成，且所述控制栅极由多晶硅组成。
14.如权利要求12所述的晶体管，其特征在于，所述多个下部掺杂区域不能通过电触点访问。
15.如权利要求12所述的晶体管，其特征在于，所述栅极绝缘体由复合结构或非化学计量的单层之一组成。
16.如权利要求12所述的晶体管，其特征在于，在晶体管工作过程中，所述第一和第二沟道用作具有至少两个电荷存储区域的串联耦合的晶体管。
17.一种电子系统，包括：
处理器电路，它产生存储器控制信号；以及
NROM闪存器件，耦连于所述处理器电路，所述闪存器件具有多个多态NROM晶体管，每个晶体管包括：
衬底，具有多个垂直柱，每个柱包括上部掺杂区域且由沟槽从相邻柱分离开；
第一栅极绝缘体层，沿第一沟槽的第一侧形成；
第二栅极绝缘体层，沿所述第一沟槽的第二相反侧形成；
控制栅极，在所述第一沟槽中形成且叠加在所述多个垂直柱上面；
以及
下部掺杂区域，在所述第一沟槽下形成，其中在晶体管工作过程中，所述下部掺杂区域将相邻于所述第一栅极绝缘体形成的第一沟道与相邻于所述第二栅极绝缘体形成的第二沟道耦连。
18.如权利要求17所述的系统，其特征在于，在所述晶体管工作过程中，所述第一和第二栅极绝缘体各自都包含电荷存储区域。
19.如权利要求17所述的系统，其特征在于，所述第一和第二栅极绝缘体层由氧化物-氮化物-氧化物的复合物组成。
20.如权利要求17所述的系统，其特征在于，邻近第一沟槽的第一柱的上部掺杂区域用作漏极区域，且邻近所述第一沟槽的第二柱的上部掺杂区域用作源极区域。
21.一种多态NROM晶体管，包括：
衬底，具有多个垂直柱，每个柱包括掺杂区域；
栅极绝缘体层，沿所述多个垂直柱的第一柱和第二柱的相对侧形成；以及
控制栅极，叠加在所述栅极绝缘体层和所述柱上面形成，其中在晶体管工作过程中在所述第一柱的掺杂区域和所述第二柱的掺杂区域之间形成沟道。
22.如权利要求21所述的晶体管，其特征在于，在晶体管工作过程中，第一掺杂区域作为源极区域工作，且第二掺杂区域作为漏极区域工作。
23.如权利要求21所述的晶体管，其特征在于，所述晶体管工作是一编程操作。
24.一种多态NROM晶体管阵列，包括：
衬底，具有多个垂直柱，每个柱之间有沟槽，每个柱包括掺杂区域；
多个栅极绝缘体层，每个层沿每个沟槽的相反侧形成；以及
控制栅极，形成在每个沟槽中且叠加在所述多个垂直柱上面以形成字线，其中在晶体管工作过程中在第一柱的掺杂区域和第二柱的掺杂区域之间形成沟道。
25.如权利要求24所述的阵列，其特征在于，所述掺杂区域耦连于在所述字线下面并基本上垂直于所述字线的位线。
26.一种制造分裂-沟道晶体管的方法，所述方法包括：
切割衬底以形成多个沟槽，每对沟槽定义一个柱；
掺杂各个柱上部中的区域；
掺杂各个沟槽下的下部区域；
在相邻柱的各个相对侧形成氮化物存储区域；以及
在所述柱上面且在所述多个沟槽中形成控制栅极，其中在所述晶体管的编程操作过程中，沟道在沿所述相邻柱的相对侧形成并由所述下部掺杂区域相连接，所述下部掺杂区域未耦连于电触点。
27.如权利要求26所述的方法，还包括在所述衬底和所述控制栅极之间的每个沟槽中形成电介质材料。
28.如权利要求26所述的方法，其特征在于，所述控制栅极是多晶硅。
29.如权利要求26所述的方法，其特征在于，所述分裂-沟道晶体管形成两个串联的场效应晶体管。
30.如权利要求26所述的方法，其特征在于，第一柱内的第一掺杂区域是漏极区域，且第二相邻柱内的第二掺杂区域是源极区域。
31.如权利要求26所述的方法，其特征在于，所述掺杂包括在p-型衬底中建立n+区域。
32.一种对具有形成沟槽的一对柱的分裂-沟道编程的方法，各个柱具有源极/漏极区域且所述沟槽具有无电触点的浮动n+扩散区域，氮化物电荷存储区域沿所述沟槽的相对侧形成，且控制栅极叠加在所述氮化物电荷存储区域和所述一对柱上面，所述方法包括：
将第一源极/漏极区域接地；
将栅极电压施加到所述控制栅极；以及
将漏极电压施加到第二源极/漏极区域从而沿所述第一和第二源极/漏极区域之间的所述沟槽的所述相对侧且在所述沟槽下形成沟道。
33.如权利要求32所述的方法，其特征在于，沿所述沟槽每一侧的所述沟道由所述浮动n+扩散区域连接。
34.一种对具有形成沟槽的一对柱的分裂-沟道编程的方法，各个柱具有源极/漏极区域，氮化物电荷存储区域沿所述沟槽的相对侧形成，且控制栅极叠加所述氮化物电荷存储区域和所述一对柱的上面，所述方法包括：
将第一源极/漏极区域接地；
将栅极电压施加到所述控制栅极；以及
将漏极电压施加到第二源极/漏极区域，从而沿所述第一和第二源极/漏极区域之间的所述沟槽的所述相对侧且在所述沟槽下形成沟道。
35.一种制造分裂-沟道晶体管的方法，所述方法包括：
分割衬底以形成多个沟槽，每对沟槽定义一个柱；
掺杂各个柱上部中的区域；
在相邻柱的各个相对侧上形成氮化物存储区域；以及
在所述柱的上面且叠加在多个沟槽中形成控制栅极，其中在所述晶体管的编程操作过程中，沟道沿相邻柱的所述相对侧形成并在各个沟槽下互相连接在一起。
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