CN1875429B - 具有依赖邻近工作模式位线补偿的非易失性存储器及方法 - Google Patents

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Abstract

当对连续的一页存储器存储单元进行编程时，每当一存储器存储单元已达到其目标状态并被禁止编程或被锁定而不能进一步编程时，其便会在一仍处于编程中的毗邻存储器存储单元上产生干扰。本发明部分地提供一种编程电路及方法，其中对所述仍处于编程中的毗邻存储器存储单元添加一对所述干扰的补偿量。将所述补偿量作为电压补偿量添加至一处于编程中的一存储单元的位线上。所述电压补偿量为其两个邻近存储单元中是没有或有一个或二个都处于一会产生干扰的模式(例如处于一禁止编程模式)中的预定函数。以此方式，使在并行编程高密度存储器存储单元时所固有的一误差得以消除或最小化。

Description

具有依赖邻近工作模式位线补偿的非易失性存储器及方法
技术领域
本发明大体而言涉及诸如电可擦可编程只读存储器(EEPROM)及快闪EEPROM等非易失性半导体存储器，且具体而言涉及具有用于一页连续的电荷存储单元(storageunit)行的经改进的编程及感测电路的非易失性半导体存储器。
背景技术
近来，具有电荷非易失性存储能力的固态存储器，尤其是作为小形体因数卡封装的EEPROM及快闪EEPROM形式的固态存储器，已成为众多种移动及手持装置、尤其是信息用具和消费电子产品中的首选存储装置。与也为固态存储器的RAM(随机存取存储器)不同，快闪存储器具有非易失性，即使在电源关闭之后也能保留其所存储的数据。快闪存储器尽管成本较高，但目前却越来越多地应用于大容量存储应用中。基于旋转磁性媒体的传统大容量存储装置，例如硬盘驱动器及软盘，不适用于移动及手持环境。原因在于磁盘驱动器通常较为笨重，易于发生机械故障，且具有高的延时和高功率需求。这些不受欢迎的特性使基于磁盘的存储装置不适用于大多数移动及便携式应用中。相反，快闪存储器，无论是嵌入式还是可拆卡形式，均均可理想地适用于移动及手持环境，这是因为其具有尺寸小、功率消耗低、速度高及可靠性高的特点。
EEPROM及电可编程只读存储器(EPROM)为可受到擦除并将新数据写入或“编程”入其存储胞(memory cell)内的非易失性存储器。二者均利用一位于一场效晶体管结构中的浮动(未连接的)导电栅极，该浮动导电栅极定位于一半导体衬底的一沟道区上方、源极区与漏极区之间。
然后在浮动栅极上设置有一控制栅极。晶体管的阈电压特性受控于浮动栅极上所保持的电荷量。换句话说，对于浮动栅极上一给定的电荷电平，必须在控制栅极上施加一对应的电压(阈值)后，晶体管方会导通来允许其源极区与漏极区之间导电。
浮动栅极可保持一电荷范围，因此可编程至一阈电压窗口内的任一阈电压电平。阈电压窗口的尺寸是由器件的最低及最高阈电平来定界，而器件的最低及最高阈电平又对应于可编程至浮动栅极上的电荷范围。阈值窗口通常相依于存储装置的特性、工作条件及历史。原则上，该窗口内每一不同的可分辨的阈电压电平范围均可用于标识该单元的一确定的存储状态。
用作一存储胞的晶体管通常通过两种机理中的一种来编程为一“已编程”状态。在“热电子注入”中，施加至漏极的高电压会使电子加速穿过衬底沟道区。同时，施加至控制栅极的高电压会将热电子通过一薄的栅极介电层拉至浮动栅极上。在“穿隧注入”中，相对于衬底对控制栅极施加一高电压。通过此种方式，将电子自所述衬底拉至中间浮动栅极。
记忆器件可通过多种机理来擦除。对于EPROM，可通过紫外线辐射移除浮动栅极上的电荷，来对存储器实施整体擦除。对于EEPROM，可通过相对于控制栅极在衬底上施加一高电压以促使浮动栅极中的电子隧穿一薄氧化层到达衬底沟道区(即Fowler-Nordheim穿隧)，来对一存储胞进行电擦除。通常，EEPROM可逐一字节地擦除。对于快闪EEPROM，可一次电擦除整个存储器或每次电擦除一个或一个以上块，其中一个块可由512个或更多存储字节组成。
存储装置通常包含一个或一个以上可安装于一卡上的存储器芯片。每一存储器芯片包含一由例如解码器和擦除、写入及读取电路等周边电路支持的存储胞阵列。更为复杂的存储装置也带有一控制器，该控制器执行智能和更级的存储器作业及介接。目前有许多种在商业上很成功的非易失性固态存储装置正为人们所用。这些存储装置可采用不同类型的存储胞，其中每一类型的存储胞均具有一个或一个以上电荷存储单元。
图1示意性地图解说明一呈一EEPROM胞形式的非易失性存储胞。其具有一呈一浮动栅极形式的电荷存储单元。电可擦可编程只读存储器(EEPROM)具有与EPROM类似的结构，但其另外还提供一种在施加适当电压时无需曝光至紫外线辐射即会以电方式加载或自其浮动栅极移除电荷的机理。该类胞的实例及其制造方法在第5,595,924号美国专利中给出。
图2示意性地图解说明组织成一NAND胞或串形式的一串电荷存储单元。一NAND胞50由一系列通过其源极及漏极以菊花链形式相连的存储晶体管M1，M2，....，Mn(n＝4，8，16或更大)组成。一对选择晶体管S1、S2通过NAND单元的源极端子54和漏极端子56控制该存储晶体管链与外部的连接。在一存储器阵列中，当信号SGS使源极选择晶体管S1导通时，源极端子耦合至一源极线。类似地，当信号SGD使漏极选择晶体管S2导通时，NAND胞的漏极端子耦合至存储器阵列的一条位线。链中的每一存储晶体管均具有一电荷存储单元，该电荷存储单元用于存储一给定量的电荷，以表示一预期的存储状态。在每一存储晶体管的每一源极与漏极之间均为一沟道区。每一存储晶体管(例如60、62、...、64)上的控制栅极上的电压分别控制存储晶体管M1、M2、...、Mn的沟道中的电流导电。选择晶体管S1、S2分别通过其源极端子54及漏极端子56向NAND胞提供控制路径且各自通过其控制栅极上的适当电压导通。
当对一NAND胞内一被寻址的存储晶体管进行读取或在编程过程中进行验证时，将为其控制栅极提供一适当的参考电压。同时，通过在其控制栅极上施加足够的电压VPASS，使NAND胞50内其余未被寻址的存储晶体管完全导通。通过此种方式，有效地建立一自各存储晶体管的源极至该NAND胞的源极端子54的导电路径，及类似地自各存储晶体管的漏极至该胞的漏极端子56的导电路径。同样，在编程期间，所要编程的存储晶体管的控制栅极由一编程电压VPGM供电，而串中的其他存储晶体管则的控制栅极则由一通过电压VPASS供电。具有此种NAND胞结构的存储装置阐述于第5,570,315、5,903,495及6,046,935号美国专利中。
另一种类似的非易失性存储器使其每一电荷存储单元均呈介电层形式。其中使用一介电层替代前面所述的导电性浮动栅极元件。此等利用介电存储元件的存储装置已由Eitan等人阐述于“NROM：一种新颖的局部化陷获的2-位式非易失性存储单元(NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell)”(IEEE电子器件通讯(IEEE Electron Device Letters)，第21卷，第11号，2000年11月，第543-545页)中。一ONO介电层延伸跨越源极扩散区与漏极扩散区之间的沟道。一个数据位的电荷集中在毗邻漏极的介电层中，另一数据位的电荷则集中在毗邻源极的介电层中。例如，第5,768,192号和第6,011,725号美国专利揭示一种具有一夹于两层二氧化硅之间的陷获介电层的非易失性存储胞。多状态数据存储是通过分别读取介电层内各个在空间上分离的电荷存储区域的二进制状态来构建。
存储器阵列
一存储装置通常由一存储胞二维阵列构成，其中存储胞呈行及列布置，且可通过字线和位线寻址。
图3图解说明一例如图2所示NAND胞阵列的一实例。沿每一行NAND胞，均有一条位线耦合至每一NAND胞的漏极端子56。沿每一行NAND胞，均有一条源极线34可连接其所有源极端子54。
同时，一行中各NAND胞的控制栅极60，...，64还连接至一系列对应的字线。可经由相连的字线、以选择晶体管控制栅极上的适当电压SGD和SGS使选择晶体管对导通(参见图2)来对一整行NAND单元进行寻址。在读取一NAND胞链中的一存储晶体管时，该链中的其余存储晶体管通过其相关的字线强导通，因此流经该链的电流实质上取决于存储在所读取单元中的电荷电平。在第5,570,315号、第5,774,397号及第6,046,935号美国专利中可找到一种NAND架构阵列及其作为存储系统一部分的作业的实例。
块擦除
对电荷存储式存储装置编程只会使得向其电荷存储元件增加更多的电荷。因此，在编程作业之前，须移除(或擦除)电荷存储元件中现有的电荷。设置有擦除电路(未图示)来擦除一个或一个以上存储胞块。当一同(即以快闪形式)电擦除整个胞阵列或该胞阵列中相当多的单元群组时，例如EEPROM等非易失性存储器即称为“快闪”EEPROM。一旦得到擦除，所述胞群组即可进行重新编程。可一同擦除的胞群组可由一个或一个以上可寻址的擦除单位组成。擦除单位或块通常存储一页或多页数据，页是编程和读取单位，当然在一次作业中可编程或读取多于一页。每一页通常存储一个或一个以上数据块，擦除块的尺寸由主机系统界定。其一实例是一如下擦除块：512个字节的用户数据(遵循一为磁盘驱动器所设立的标准)，加上一定数量的关于用户数据及/或存储用户数据的块的附加信息字节。在其他其他系统中，擦除块尺寸可远远大于512字节。
读取/写入电路
在通常的双状态EEPROM胞中，建立至少一个电流断点电平，以将导电窗口划分为两个区域。
当通过施加预定的固定电压来读取一胞时，通过与断点电平(或参考电流IREF)相比较来将其源极/漏极电流解析为一存储状态。如果所读取电流高于断点电平或IREF，则可确定该胞处于一种逻辑状态(例如“零”状态)。反之，如果所述电流低于断点电平的电流，则可确定该胞处于另一种逻辑状态(例如“1”状态)。因此，此一双状态胞存储一个数字信息位。通常设置一可在外部编程的参考电流源作为一存储系统之一部分来产生断点电平电流。
为提高存储器容量，随着半导体技术水平的进步，正以越来越高的密度制造快闪EEPROM装置。另一种提高存储容量的方法是使每一存储胞存储多于两种状态。
在一多状态或多电平EEPROM存储胞中，是通过多于一个断点将导电窗口划分为多于两个区域，以使每一个胞能够存储多于一位数据。由此，会使一给定EEPROM阵列所能够存储的信息随着每一个胞所能够存储的状态数量的增多而增多。在第5,172,338号美国专利中阐述了具有多状态或多电平存储胞的EEPROM或快闪EEPROM。
实际上，通常通过在对控制栅极施加一参考电压时，感测该胞的源电极与漏电极之间的导通电流来读取该胞的存储状态。因此，对于一个胞的浮动栅极上的每一给定电荷量，均可根据一固定的参考控制栅极电压探测到一对应的导通电流。类似地，可编程至浮动栅极上的电荷范围会界定一对应的阈电压窗口或一对应的导通电流窗口。
或者，并不探测一所划分电流窗口中的导通电流，而是可在控制栅极处为一给定的受试存储状态设定阈电压，然后探测导通电流低于还是高于一阈电流。在一种实施方案中，通过检查导电电流经位线电容放电的速率来相对于阈值电流探测导电电流。
影响读取/写入性能及精度的因素
为提高读取和编程性能，并列读取或编程一阵列中的多个电荷存储元件或存储晶体管。因此，一同读取或编程一存储元件逻辑“页”。在现有存储器架构中，一行通常包含数个交错的页。一页中的所有存储元件将被一同读取或编程。列解码器将选择性地将每一交错的页连接至一对应数量的读取/写入模块。举例而言，在一实施方案中，将存储器阵列设计为具有一532字节(512字节加上20字节的附加信息)的页尺寸。若每列包含一漏极位线且每行有两个交错的页，则共计8512列，其中每一页均与4256个列相关联。此时将可连接4256个感测模块来并行地读取或写入所有偶数位线或奇数位线。通过此种方式，可自该存储元件页读取或向该存储元件页内编程一由4256位(即532个字节)并行数据组成的页。构成读取/写入电路170的读取/写入模块可布置成各种不同的架构。
如前文所述，传统的存储装置通过以一种大规模并行方式运行来改善读取/写入作业。这种方法改善了性能，但是对读取和写入作业的精度的确有影响。
另一个问题与位线-位线耦合或串扰有关。这一问题对于间隔紧密的位线的并行感测而言变得更加尖锐。避免位线-位线串扰的一个传统的解决方案是同时感测所有的偶数位线或所有的奇数位线而将其他位线接地。此种一行由两个交错页组成的架构有助于避免位线串扰并缓解密集配置读取/写入电路的页问题。一页译码器用于将该组读取/写入模块多路复用至偶数页或奇数页。通过这种方式，每当一组位线正受到读取或编程时，可将交错的组接地，以消除偶数位线与奇数位线之间的串扰，但不消除各奇数线或各偶数线之间的串扰。
然而，此种交错页架构至少有三方面的缺点。首先，其需要额外的多路复用电路。第二，其性能较慢。为完成对通过一字线相连的或位于一行中的各存储胞的读取或编程，需要两次读取或两次编程作业。第三，其在解决例如以下等干扰影响方面也不是最佳：当在不同时刻编程两个处于浮动栅极电平的相邻电荷存储单元(例如分别在奇数页和偶数页中)时，这两个相邻电荷存储单元之间的场耦合。
随着存储晶体管之间的间距越来越紧密，相邻场耦合问题变得愈加突出。在一存储晶体管中，一电荷存储单元夹在一沟道区与一控制栅极之间。在该沟道区中流动的电流是由所述控制栅极及电荷存储单元处的场所产生的合成电场的函数。随着密度不断增大，所形成的各存储晶体管越来越近。因此，来自相邻电荷元件的场明显地作用于受影响胞的合成场。相邻场取决于编程入相邻元件的电荷存储单元中的电荷。这种干扰场具有动态性质，因为其随相邻元件的编程状态而改变。因此，根据相邻元件的变化的状态，受到影响的胞在不同时间可能感测不同的值。
传统的交错页架构加剧了由相邻电荷存储单元耦合所导致的误差。由于偶数页和奇数页是彼此独立地编程和读取，因而可能会在一组条件下对一页进行编程、但在完全不同的一组条件下回读该页，此取决于于此同时所发生在于涉页上的情形。随着密度的增加，读取误差将变得更加严重，此要求对多状态实施方案进行更为精确的读取作业和更宽的阈值窗口划分。此会造成性能损失，且使多状态实施方案的潜在容量受到限制。
2002年9月24日提出申请的第10/254483号及第10/254290号美国专利申请案揭示一种存储器架构，其中以并行方式对一页连续的存储器存储单元进行编程或读取。
当在一页连续的存储器存储单元上进行编程时，在此过程期间，那些已被编程至其目标状态的存储器存储单元将被禁止编程或被锁定而不能再进一步编程。在一优选方案中，通过使存储器存储单元的沟道浮动并升高此处的电压来禁止编程，从而锁定存储器存储单元。此升高的电压会对一仍处于编程中的毗邻的存储单元产生严重干扰。
因此，普遍需要提供高性能且高容量的非易失性存储器。尤其需要具有一种能有效地解决上述问题的具有改进的读取和编程性能的高容量非易失性存储器。
发明内容
上述对大容量、高性能非易失性存储装置的需求通过利用一大页读取/写入电路对一相应的存储胞页进行并行读取和写入而得到满足。具体而言，高密度芯片集成中所固有的可在读取和编程中引入误差的干扰影响得以消除或最小化。
本发明提供用于以并行方式对一存储胞群组进行存储作业的装置及方法。该群组中的每一存储胞均可以几种运行模式中的一种模式存在。例如，当对该群组进行编程时，一些存储胞可处于一禁止编程模式(program inhibit mode)中。该群组中一经历一给定存储作业的存储胞可能会受到其邻近胞的干扰。干扰的程度取决于邻近胞所处的运行模式。所述干扰是通过对存储胞的位线施加一补偿电压来补偿，该补偿量随其邻近胞的运行模式而变化。
本发明部分地提供一种编程电路及方法，其中通过向预定要编程的存储器存储单元的位线电压添加一补偿量来对来自邻近存储单元的干扰进行补偿。该补偿量随这两个相邻近存储单元所处的运行模式而变化。如果有一个或一个以上邻近存储单元处于一会产生干扰的运行模式中，则对补偿量进行相应调整以使干扰最小化。
具体而言，当对连续的一页存储单元进行编程时，每当一存储单元已达到其目标状态并被禁止编程或被锁定而不能再进一步编程时，该存储单元便会对一仍处于编程中的毗邻存储单元产生干扰。本发明部分地提供一种编程电路及方法，其中对仍处于编程中的毗邻存储单元添加一干扰补偿量。通过将一预定偏压施加至一仍处于编程中的存储单元的位线来添加补偿量。具体而言，如果存储单元的两侧有两个处于禁止编程模式的邻近存储单元，则该预定补偿量将对来自这两个邻近存储单元的干扰进行补偿。如果所述存储单元只有一个邻近存储单元处于禁止编程模式中，则位线补偿量将变小，但足以补偿仅一个邻近存储单元。如果所述存储单元两侧无任何处于禁止编程模式中的邻近存储单元，则该补偿量将实际为零。通过这种方式，可使在对高密度存储器存储单元进行并行编程中所固有的误差得以消除或最小化。
根据一优选实施例，每一存储单元均将其位线电压设定成随其邻近存储单元的运行模式而变化，无论其处于禁止编程模式还是编程模式中。所述运行模式可通过一自其每一邻近存储单元的感测模块(sense module)获得的信号来确定。或者，其每一邻近存储单元的运行模式均通过其每一邻近存储单元的位线上的电压状态来确定。一位线电压选择器能够根据邻近存储单元的运行模式而为位线提供具有适当补偿量的适当位线电压。通过这种方式，通过适当应用位线电压补偿量来检测及补偿由禁止编程的存储单元对仍需编程的存储单元形成的干扰。
根据下文对本发明优选实施例的说明，将会了解本发明的其他特征和优点，下文说明应结合附图阅读。
附图说明
图1示意性地图解说明一呈EEPROM胞形式的非易失性存储胞。
图2示意性地图解说明被组织成一NAND胞或串的一串电荷存储单元。
图3图解说明一例如图2中所示的NAND胞阵列的一实施。
图4A以示意性地图解说明根据本发明的一实施例，一具有用于并行读取和编程一页存储胞的读取/写入电路的存储装置。
图4B图解说明图4A所示存储装置的一优选结构。
图5A图解说明一存储晶体管沿图2中所示的方向5A-5A的一剖面透视图及电荷存储单元与字线之间和电荷单元与沟道之间的等效电容。
图5B示意性地图解说明图5A中所示存储晶体管的电容性耦合，其特别显示因沟道处的电压及字线处的电压而引起的电荷存储器处的电压。
图6A图解说明在两个毗邻存储晶体管均处于编程模式的情形中，图3中所示NAND胞阵列的一剖面透视图。
图6B图解说明一除其中一个毗邻的存储晶体管处于禁止编程模式中外、均类似于图6A的NAND阵列的剖面透视图。
图7(A)-7(D)示意性地图解说明一正在编程的存储单元随其左侧及右侧邻近存储单元的禁止编程状态而变化的不同的位线电压补偿量。
图8图解说明一执行本发明各个方面的优选感测模块。
图9图解说明一感测模块配置，其中每一感测模块还感测其邻近存储单元的INV信号。
图10图解说明一替代构建方案，其中自一邻近存储单元的位线状态直接导出指示该邻近存储单元是处于编程模式还是禁止编程模式的信号。
图11为一偏置电压表，其列示施加至一正编程存储单元的位线的随其左侧及右侧邻近存储单元的禁止编程状态而变化的补偿电压。
图12为根据本发明的一优选实施例，图8所示位线电压补偿器的一更详细的示意图。
图13为一流程图，其显示根据一优选实施例，一种对一页连续的存储器存储单元进行编程同时使因其中个别存储晶体管被禁止编程或锁定而引起的耦合误差最小化的方法。
图14(A)-(G)为定时图，其图解说明根据本发明一第一实施例在编程作业期间的电压补偿方案。
图14(H)-(O)图解说明就本发明的特征而言图8中所示优选感测模块的定时。
具体实施方式
编程所有位线
图4A、及图8所示感测模块380优选地构建于一配置用于执行所有位线感测的存储器架构中。换句话说，位于一行中的各连续存储胞可分别连接至一感测模块，以执行并行感测。此一存储器架构在同在申请中且共同受让的第10/254,483号美国专利申请案中也得到了揭示，该专利申请案由Cernea等人于2002年9月24日提出申请且名称为“高度紧凑的非易失性存储器及其方法(Highly Compact Non-Volatile MemoryAnd Method Thereof)”。该专利申请案的全部揭示内容以引用方式并入本文中。
如前文所述，一“页”中同时进行编程或读取的存储胞的数量可能因由主机系统所发送或请求的数据大小而异。
因此，有多种方式用于编程耦合至一单一字线的存储胞，例如(1)分别编程偶数位线及奇数位线，其可包含上页编程及下页编程，(2)编程所有的位线(“所有位线编程”)，或(3)分别编程一左页或一右页中的所有位线，其可包含一右页编程及一左页编程。
图4A以图解方式示意性显示根据本发明的一实施例，一具有用于并行读取和编程一页存储胞的读取/写入电路的存储装置。该存储装置包含一二维存储胞阵列300、控制电路310及读取/写入电路370。存储器阵列300可由字线经由一个行解码器330及由位线经由一个列解码器360寻址。读取/写入电路370包含多个感测模块380，并可实现对一页存储胞的并行读取或编程。
在本发明中，要并行读取或编程的存储胞页优选为一行连续的存储器存储胞或存储单元。在其他实施例中，该页为一行连续的存储器存储胞或存储单元中的一段。
控制电路3 10与读取/写入电路370配合来对存储器阵列300执行存储作业。控制电路310包含一状态机312、一单片地址解码器314及一功率控制模块316。状态机312对存储作业提供芯片级控制。单片地址解码器314在主机或一存储器控制器所用地址与解码器330及370所用硬件地址之间提供一地址接口。功率控制模块316控制在存储作业期间提供至字线及位线的功率和电压。
图4B显示图4A所示存储装置的一优选结构。各外围电路对存储器阵列300的访问是以对称形式在该阵列的各对置侧实施，由此将每侧的访问线和电路的密度减半。
因此，将行解码器分成行解码器330A及330B并将列解码器分成列解码器360A及360B。类似地，将读取/写入电路分成自阵列300底部连接至位线的读取/写入电路370A及自阵列300顶部连接至位线的读取/写入电路370B。通过这种方式，实质上将读取/写入模块的密度并因而将感测模块380的密度降半。
沟道及电荷存储单元上升高的电压
高密度集成电路、非易失性存储装置中所固有的一误差是因相邻近电荷存储单元及沟道区的耦合而引起。如果一个存储器存储单元的沟道区及电荷存储单元相对于一毗邻存储器存储单元而升高，则其将对该毗邻单元的电荷存储单元造成干扰。当受到并行编程的存储器存储单元被密集封装或不适当地屏蔽时，此影响就更为突出。
图5A图解说明一存储晶体管沿图2中所示方向5A-5A的一剖面透视图及电荷存储单元与字线之间和电荷单元与沟道之间的等效电容。存储晶体管M1使控制栅极60形成为一沿NAND阵列100(参见图3)中的一行延伸的字线的一部分。在该视图中，漏极自图5A的页面向外，而源极则位于背面上，其间界定一沟道区80。一电荷存储单元70置于控制栅极60与沟道80之间并通过介电材料层与其二者绝缘。可由一等效电容CWF来建立电荷存储单元70与控制栅极60之间的电耦合模型。同样地，可由一等效电容CFC来建立电荷存储单元70与沟道80之间的耦合模型。
图5B示意性地图解说图5A中所示存储晶体管的电容性耦合，其特别显示因沟道处的电压及字线处的电压而在电荷存储单元处引起的电压。如果电荷存储单元70正在存储Q数量的电荷，则CWF及CFC二者保持相同的电荷。电荷存储单元70处的电压为：VCS＝(CWF Vw+CWF Vc)/(CWF+CFC)。可显而易见，通常电荷存储单元的电压随沟道处及/或字线处电压的升高而升高。
如在下一部分中所将阐述，当将一存储晶体管(例如M1)置于一禁止编程模式中时，沟道电压便升高至一高电压。因此，此也将引起电荷存储单元处电压的升高。沟道80与电荷存储单元70处的电压升高相结合将会对处于正编程模式的毗邻存储晶体管产生干扰影响。
因一毗邻单元处于电压升高(禁止编程)状态而引起的编程过冲
图6A图解说明在两个毗邻的存储晶体管均处于编程模式的情形中图3所示NAND胞阵列的一剖面透视图。例如，图6A可代表三个沿一共享同一字线60的行的毗邻的存储晶体管，例如分别属于NAND串50-1、50-2及50-3的M1-1、M1-2及M1-3。NAND串50-1、50-2及50-3分别具有可与其连接的位线36-1、36-2及36-3。存储晶体管M1-1、M1-2及M1-3具有对应的电荷存储单元70-1、70-2及70-3及沟道80-1、80-2及80-3。
随着存储阵列密度的增大，所形成的存储晶体管越发靠近于一起且其相互之间的影响也越来越大。例如，存储晶体管M1-2的阈电压相依于其电荷存储单元70-2上的电压。由于紧邻其毗邻的邻近存储晶体管M1-1及M1-3，因此M1-1及M1-3的沟道及电荷存储单元处的电压可影响M1-2的电荷存储单元上的电压。例如，电荷存储单元70-2可视为分别通过等效电容器C12及C23耦合至其毗邻的电荷存储单元70-1及70-3。同样，电荷存储单元70-2可视为分别通过等效电容器C′12有C′23耦合至其毗邻的沟道80-1及80-3。存储晶体管之间的间隔越近，其间的耦合就越大。
图6A图解说明当两个毗邻的存储晶体管M1-2及M1-1均处于编程模式中时的情形。
着重于M1-1对M1-2的影响，几乎不存在因字线及位线电压引起的变化，这是因为M1-2与M1-1的字线及位线电压相同。沟道电压也相似。电荷存储单元70-2所经历的唯一变化是因电荷存储单元70-1的电压而引起，而电荷存储单元70-1的电压主要随其所保持的电荷或其数据表示而变化。例如，M1-1及M1-2的电荷存储单元上的电压可为约1至2V。由此种类型的干扰所引起的干扰通常是通过允许两个不同的存储状态之间存在足够的裕度来加以解决。
图6B图解说明一除毗邻的存储晶体管中有一个处于禁止编程模式中外均类似于图6A的NAND阵列的剖面透视图。在此种情况下，M1-2正接受编程而M1-1被禁止进一步编程。二者的字线电压保持相同，但M1-1的位线36-1上的电压此时已改变至VDD，VDD为一预定系统电压，例如～2.5V。此会有效地关断选择晶体管S2(参见图2)、将NAND链50-1自其位线36-1断开并使M1-1的沟道80-1浮动，以便在字线60上出现一高电压时可将M1-1的沟道80-1以电容性方式升高至一高电压。例如，通过此种方式，可将M1-1的沟道80-1升高至10V。升高沟道电压将有效地减少沟道与电荷存储单元之间的电位差，借此阻止将电子自沟道拉至电荷存储单元从而影响编程。
根据上文结合图5B进行的阐述，沟道电压升高将使电荷存储单元的电压升高。例如，当存储晶体管M1-1处于禁止编程模式中时，其可引起沟道80-1处的电压升高约10V且电荷存储单元70-1处的电压升高自2V至8V。此可严重干扰一要进行编程的邻近的存储晶体管(例如M1-2)。M1-2的电荷存储单元70-2的电压可例如升高ΔV2～0.2V。这归因于其电荷存储单元70-2以电容性方式耦合(例如分别为C12及C′12)至电压升高的(禁止编程的)存储晶体管M1-1的电荷存储单元70-1及沟道80-1。通常，存储晶体管的阈电压是以0.8V至约0.1V或更小的步长来编程，此将致使M1-2被错误地编程至一高于预期的阈值。
至此，已集中说明了M1-1对存储晶体管M1-2的干扰影响。如果M1-3也处于禁止编程模式中，则其升高的电压将以类似方式耦合，从而促使M1-2的电荷存储单元70-2上的电压升高。在存储晶体管M1-2处于编程模式而其两侧上的邻近存储晶体管M1-1及M1-3被锁定(禁止编程)而不能再进一步编程的最坏情形中，对M1-2的电荷存储单元70-2的干扰可高达0.2V。对于处于编程中的M1-2而言，此影响等价于其控制栅极上的编程电压升高了高达0.4V。在某些情况下，此可导致过度编程至错误状态。例如，存储胞可按一约0.3V的间隔来划分其阈值窗口且编程脉冲步长每次递增约0.1V，因而通常跨越每一分区需要多于一个脉冲。一当前编程脉冲步长可将M1-2带至正好低于表示所需编程状态的阈值区。同时，当前脉冲步长可将M1-1及M1-3编程至其最终状态，以使其通过进入禁止编程模式被锁定而不能再进一步编程。因此，在下一编程脉冲步长中，使M1-2突然经历一高达0.5V的大的编程步长。此将有可能使M1-2超过所需阈值区并被错误地编程为下一存储状态。
在与本申请案由相同发明者在同一天提出申请的名称为“具有位线至位线耦合补偿的非易失性存储器及方法(Non-volatile memory and method with bit line to bit linecoupled compensation)”的共同待决并共同拥有的美国专利申请案中揭示一种使用位线至位线耦合来修正干扰的方案。所提及申请案的全部揭示内容以引用方式并入本文中。
对因邻近存储单元的电压升高而引起的干扰进行位线补偿
图7A-7D图解说明一处于编程中的存储胞的邻近存储胞的存储作业模式的各种排列。处于编程中的存储胞为耦合至一位线36-0的NAND胞50的一部分。邻近的NAND胞分别为左侧的51及右侧的51′，其分别耦合至位线36-1及36-1′。
图7A显示其中位于NAND胞50两侧的两个邻近胞51及51′均处于一禁止编程模式中的配置。此意味着正接受编程的NAND胞将受到两侧上邻近胞中沟道电压升高的干扰。重新参见图6B，处于编程中的存储胞或存储单元为M1-2而其左侧邻近胞为M1-1。M1-1的沟道电压升高会造成干扰，干扰的形式是使M1-2的浮动栅极70-2处的电位有效地增加一电压ΔV2(例如0.2V)。同样看来，如果另一邻近胞M1-3也受到禁止编程，则其沟道电压的升高也会促使浮动栅极70-2处的电压升高，从而产生一总的ΔV2(例如0.4V)。
因此，正被编程的存储晶体管M1-2在M1-2的电荷存储单元70-2处的电压升高ΔV2将造成一编程错误。
根据一优选实施例，通过在位线36-2上引入一相同的量来补偿电荷存储单元70-2处的干扰ΔV2。该经位线补偿的电压将被传递至沟道，以使电荷存储单元70-2与沟道80-2之间的电位差的净变化将实际为零。以此方式，将会消除阈电压中的任何误差。
因此，根据图7A中所示的本发明的方案，此种升高的电压由一施加至M1-2的位线的相同量的预定电压偏压ΔV11来大致补偿。
图7B及图7C显示其中位于NAND胞50两侧的邻近胞50-1及此意味着接受编程的NAND胞将受到仅一个邻近胞的沟道电压升高的干扰。因此，其中一个邻近胞的沟道电压的升高将促使浮动栅极70-2处的电压升高，从而产生一总的ΔV2(例如0.2V)。根据本发明的方案，此种升高的电压由一施加至M1-2的位线的相同量的预定电压偏压ΔV10(或ΔV01)来大致补偿。
图7D显示其中位于NAND胞50两侧的邻近胞50-1及50-1′均不处于一禁止编程模式中的配置。此意味着接受编程的NAND胞不会受到其相邻胞的干扰。因此，邻近沟道将不会导致浮动栅极70-2处的电压出现任何升高。因此，由于不存在任何电压升高的沟道，ΔV2将为0V，且相应的补偿预定电压ΔV00或位线偏压也将为0V。
图8图解说明一执行本发明各个方面的优选感测模块。感测模块380包含一位线隔离晶体管502、一位线下拉电路520、一位线电压箝位器610、一感测总线转移门530及一感测放大器600。
通常，对一页存储胞进行并行操作。因此，一对应数量的感测模块并行地作业。在一实施例中，一页控制器540方便地向并行操作的感测模块提供控制及定时信号。
感测模块380可在位线隔离晶体管502由一信号BLS启动时连接至一存储胞10的位线36。感测模块通过感测放大器600来感测存储胞10的导通电流且将所感测结果作为一数字电压电平SEN2锁存在一感测节点501处并将其输出至一感测总线532。
感测放大器600实质上包含一第二电压箝位器620、一预充电电路640、一鉴别器或比较电路650及一锁存器660。所述鉴别器电路650包含一专用电容器652。
感测模块380的一个特征是在感测期间对位线包含一恒定电压源。这优选由位线电压箝位器610来实现。位线电压箝位器610通过使一晶体管612与位线36串联而起到一如同二极管箝位器的作用。将其栅极偏置至一等于高出其阈电压VT所需位线电压VBL的恒定电压BLC。以此方式，其使位线与感测节点501相隔离并在编程-验证期间或读取期间为位线设定一恒定电压电平(例如所需VBL＝0.5至0.7伏特)。
通常将位线电压电平设定至一使其低到足以避免预充电时间偏长、但仍高到足以避免大地噪声及其他因素的电平。
感测放大器600感测流过感测节点501的导通电流并确定导通电流是高于还是低于一预定的值。感测放大器以一数字形式将感测结果作为感测节点501上的信号SEN2输出至感测总线532。
数字控制信号INV-其实质上为信号SEN2的反相状态—也被输出以用于控制下拉电路520。在所感测的导通电流高于预定值时，INV将为HIGH(高)且SEN2将为LOW(低)。该结果通过下拉电路520得到加强。下拉电路520包括一由控制信号INV所控制的n-晶体管522及另一由控制信号GRS所控制的n-晶体管550。不管INV信号的状态如何，当GRS信号为LOW时，其基本上允许位线36浮动。在编程期间，GRS信号变为HIGH以允许将位线36拉至接地。当需要位线浮动时，GRS信号变为LOW。
图14(H)-14(O)图解说明就本发明特征而言图8中所示优选感测模块的定时。在由Adrian-Raul Cernea及Yan Li于2002年9月24提出申请且序列号为10/254830的共同待决且共同拥有的美国专利申请案中已就其他发明性特征阐述了该优选感测模块的作业的详细说明并主张其权利。该提及申请案的全部揭示内容以引用方式并入本文中。
图9图解说明一其中每一感测模块还感测其邻近者的INV信号的感测模块配置。位线36-0两侧分别为位线36-1及36-1′。感测模块380耦合至位线36-0而感测模块380-1及380-1′则分别耦合至位线36-1及36-1′。由于每一感测模块均自其毗邻的邻近者接收INV信号，因此感测模块380-0自感测模块380-1及380-1′分别接收INV信号作为输入信号INVL及INVR。同样，感测模块380-0的INV信号输入至感测模块380-1及380-1′。
重新参见图8，根据一优选实施例，由一位线电压补偿器560来提供位线偏压。其分别以信号INVL及INVR形式自其左侧及右侧邻近者感测模式并根据图11所示的偏置电压表提供一偏置电压ΔVBL。该偏置电压被提供至一以可切换方式耦合至位线36的节点523。在编程期间，这两个信号BLS及INV均为HIGH，而信号GRS则为LOW。这使位线36能够接至位线电压补偿器560。
图10图解说明一替代实施方案，其中自一邻近者的位线状态直接导出指示该邻近者是处于编程模式还是禁止编程模式中的信号。此方案适用于当不能从一邻近感测模块中获得现成的信号时。如上所述，当一NAND链处于编程模式中时，其位线电压保持在接地电位左右，而当其处于禁止编程模式中时，其位线电压则保持在VDD处。
一虚拟INV信号产生器570感测位线电压并输出一虚拟INV信号VINV，该虚拟INV信号IVNV在逻辑上等效于由一感测模块所产生的INV信号。在用于输出信号VINV的节点的上拉/下拉配置中，虚拟INV信号产生器570包括一与一n-晶体管574串联的p-晶体管572。p-晶体管572通过其栅极处的一电压VWKP受到弱上拉。位线36′的电压输入至n-晶体管574的栅极。虚拟INV信号产生器570实质上起到一三态反相器的作用，其在位线36-1具有一接近地电平的电压(编程模式)时输出一HIGH VINV信号、而在所述电压处于VDD(禁止编程模式)时则输出一LOW VINV信号。
在图10中所示的实例中，VINV信号作为信号VINVL输入至邻近的感测模块380-0。由此，借助信号INV或VINV，将关于编程或禁止编程状态的信息传输至耦合至一NAND链的感测模块380-0。在其两个邻近的NAND链均处于一编程模式中的情形下，感测模块380-0通过位线下拉电路560将位线下拉至地电平。
图11为一偏置电压表，其列示施加至一编程存储单元的位线的偏置电压随其左侧及右侧邻近者的禁止编程模式的变化。中间一列列示施加至编程中的存储单元的位线的补偿或偏置电压随其左侧及右侧邻近者的模式的变化。通常，处于禁止编程模式中的邻近者越多，补偿干扰影响所需的位线偏压就越大。
图12为一图解说明根据本发明一优选实施例，图8所示位线电压补偿器的更详细的示意图。实质上，位线电压补偿器560可分别响应于输入561及563处的信号INVL及INVR并将输出565处的一偏置电压ΔVBL输出至感测模块380的节点523(参见图8)。为了提供在图11所示表中所列的偏置电压，由三个电压源极562、564、566分别提供ΔV00(例如0V)、ΔV10(例如0.15V)及ΔV11(例如0.3V)。可通过一对由输入信号INVL及INVR的状态所控制的逻辑开关在输出523处有选择性地提供这些电压源中的每一个。
图13为一流程图，其显示一种根据一优选实施例对一页连续的存储器存储单元进行编程、同时使因其中个别存储晶体管被禁止编程或锁定而引起的耦合错误最小化的方法。
全位线编程
步骤400：对于一页连续的存储器存储单元，每一单元均具有一位于一控制栅极与一由一源极及一漏极所界定的沟道区之间的电荷存储单元，为所述页的每一存储器存储单元提供一以可切换方式耦合至其漏极的位线及一耦合至所述页存储器存储单元的所有控制栅极的字线。
感测其邻近存储单元的运行模式
步骤410：为所述页中那些预定要编程的存储器存储单元中的每一个确定其邻近存储器存储单元是否处于一禁止编程模式中。
带有补偿量的位线预充电
步骤420：对于所述页中预定要被禁止编程的那些存储器存储单元，对其每一位线施加一第一预定电压以禁止编程。
步骤422：对所述页中预定要编程的那些存储器存储单元的每一位线施加一第二预定电压以启动编程，所述每一位线的所述第二预定电压均随其邻近存储器存储单元的运行模式而变化，以便补偿来自其邻近存储器存储单元的任何干扰。
编程脉冲、验证及禁止
步骤430：施加一编程电压脉冲至所述字线，以对所述页的存储器存储单元进行并行编程，其中通过使那些具有一为所述第一预定电压的位线的存储器存储单元的浮动沟道的电压升高至一禁止编程的电压状态来对那些存储器存储单元实施编程禁止，并由来自所述第二预定电压的所述补偿量来补偿因任一邻近的正编程存储器存储单元上的电压升高而引起的干扰。
步骤440：验证是否任一处于编程中的存储器存储单元均已编程至其目标状态。
步骤450：将任何已得到验证的存储器存储单元标记为预定要被禁止编程及将任何尚未被验证的存储器存储单元标记为预定要进行编程。
步骤460：是否所述页中的所有存储器储存单元都得到验证？若没有，返回步骤420。若均已得到验证，则进行至步骤480。
步骤470：结束。
图14(A)-14(G)为图解说明根据本发明一第一实施例在编程作业期间的电压补偿方案的定时图。
所示电压施加至存储器阵列中处于编程及禁止编程中的NAND链的各个字线及位线(亦参见图2及图3)。可将编程作业划分成一位线预充电阶段、一编程阶段及一放电阶段。
在位线预充电阶段中：
(1)通过为0V的SGS关断源极选择晶体管(图14(A))，同时通过SGD升高至VSG使漏极选择晶体管导通(图14(B))，从而允许一位线接通一NAND链。
(2)允许一禁止编程的NAND链的位线电压升至一由VDD给定的预定电压(图14(F))。当禁止编程的NAND链的位线电压升至VDD时，禁止编程的NAND链将在漏极选择晶体管上的栅极电压SGD降至VDD时浮动。同时，一编程中的NAND链的位线电压被有效地下拉至0V(图14(G))。
(3)以由位线电压补偿器560所提供的ΔVBL来偏置所述编程中的NAND链的位线电压(图14(G))。电压补偿器560的ΔVBL输出的值取决于其两个邻近者中的一者或二者是否处于禁止编程模式中。
(4)连接至一行NAND链的漏极选择晶体管的漏极字线的电压降至VDD。这将只使那些其位线电压与VDD相当的禁止编程的NAND链浮动，因为其漏极选择晶体管被关断(图14(B)&14(F))。至于包含一要编程的存储晶体管的NAND链，其漏极选择晶体管将不会根据其漏极上接近0V的位线电压而关断。
(5)将未被寻址的NAND链中的存储晶体管的控制栅极电压设定至VPASS以使其完全关断(图14(C))。由于一禁止编程的NAND链正在浮动，因此施加至未被寻址的存储晶体管上的高VPASS及VPGM使其沟道及电荷存储元件处的电压升高，从而禁止编程。通常将VPASS相对于VPGM(例如～15-24V)设定至某一中间电压(例如～10V)。
对于一被禁止编程的链，VPASS有助于降低承受更高电压VPGM的胞的有效VDS，从而有助于减少泄漏。对于一正接受编程的链，VPASS应理想地处于接地电位，因此一中间VPASS电压将为一合理的折衷。
在编程阶段中：
(6)将编程电压施加至一被选择进行编程的存储晶体管的控制栅极(图14(D))。处于禁止编程中(即具有升高电压的沟道及电荷存储单元)的存储单元将不进行进行编程。以一偏置位线电压(图14(G))对编程中的存储单元进行编程，以对因其两个邻近存储单元中的一者或二者处于禁止编程模式中而引起的任何干扰进行补偿。
在放电阶段中：
(7)允许各个控制线及位线放电。
基本上，一编程中的存储单元上的干扰是因一毗邻的存储单元的浮动沟道及电荷存储单元被来自一字线的高控制栅极电压以电容性方式升压而引起。在一NAND链被置于禁止编程模式中时会出现此种现象。此还具有会干扰(升高)一要编程的存储晶体管的电荷存储单元上的电压的不利影响。通过在对一存储单元进行编程期间感测其邻近存储单元的状态，可相应地以一适当的位线电压偏压来对其邻近存储单元的干扰进行补偿。
尽管上文是根据某些实施例来说明本发明的各个方面，然而，应了解，本发明有权在随附权利要求书的整个范畴内受到保护。

Claims (25)

1.一种用于在一非易失性存储器中对一页具有一与其控制栅极互连的共用字线的存储器存储单元进行并行编程的方法，所述非易失性存储器具有一存储器存储单元阵列，每一单元均具有一位于一控制栅极与一由一源极及一漏极所界定的沟道区之间的电荷存储单元、及一以可切换方式耦合至所述漏极的位线，所述方法包括：
(a)为所述页的每一存储器存储单元提供一以可切换方式耦合至其漏极的位线；
(b)为所述页中那些预定要接受编程的存储器存储单元中的每一个确定其邻近存储器存储单元是否处于一禁止编程模式中；
(c)对于所述页中预定要被禁止编程的那些存储器存储单元而言，对其所述位线中的每一位线施加一第一预定电压来禁止编程；
(d)对所述页中预定要接受编程的那些存储器存储单元的每一位线施加一第二预定电压以启动编程，所述每一位线的所述第二预定电压随其邻近存储器存储单元的运行模式而变化，以补偿来自所述邻近存储器存储单元的任何干扰，所述运行模式为禁止编程或编程模式；及
(e)对所述字线施加一编程电压脉冲，以对所述页的所述存储器存储单元进行并行编程，其中通过使那些具有一所述第一预定电压的位线的存储器存储单元的浮动沟道升压至一禁止编程的电压状态来对那些存储器存储单元实施编程禁止，并由来自所述第二预定电压的所述补偿来补偿因任一邻近的正编程存储器存储单元上的电压升高而引起的一干扰。
2.如权利要求1所述的方法，其进一步包括在所述步骤(e)之后的以下步骤：
(f)验证编程中的所述存储器存储单元中的任一个是否均已被编程至其目标状态；
(g)将任何已得到验证的存储器存储单元标记为预定被禁止编程，并将任何尚未得到验证的存储器存储单元标记为要进行编程；及
(h)重复(c)至(g)，直到所述页存储器存储单元全部已得到验证为止。
3.如权利要求1或2中任一权利要求所述的方法，其中所述邻近存储器存储单元中的至少一个的所述运行模式可从一与其耦合的感测模块导出。
4.如权利要求1或2中任一权利要求所述的方法，其中所述邻近存储器存储单元中的至少一个存储器存储单元的所述运行模式可从与其耦合的所述位线的一电压导出。
5.如权利要求1或2中任一权利要求所述的方法，其中所述存储器存储单元页形成所述阵列的一连续行。
6.如权利要求1或2中任一权利要求所述的方法，其中所述存储器存储单元页形成所述阵列中的一行的一连续段。
7.如权利要求1或2中任一权利要求所述的方法，其中：
将所述存储器组织成一存储器存储单元的NAND链阵列，每一链均具有复数个串联连接的存储器存储单元，且所述存储器存储单元页由来自NAND链的一页中每一NAND链的一存储器存储单元构成。
8.如权利要求1或2中任一权利要求所述的方法，其中每一存储器存储单元均存储一位信息。
9.如权利要求1或2中任一权利要求所述的方法，其中每一存储器存储单元存储多于一位信息。
10.如权利要求1或2中任一权利要求所述的方法，其中所述电荷存储单元为一浮动栅极。
11.如权利要求1或2中任一权利要求所述的方法，其中所述电荷存储单元为一介电层。
12.如权利要求1或2中任一权利要求所述的方法，其中所述非易失性存储器呈一存储卡形式。
13.一种非易失性存储器，其包括：
一布置成若干行及列的存储器存储单元阵列；
每一存储器存储单元均具有一电荷存储单元、一控制栅极及一由一源极与一漏极所界定的沟道区；
一互连一页存储器存储单元的所述控制栅极的字线；
所述页的每一存储器存储单元的一位线，所述位线以可切换方式耦合至其所述漏极；
一耦合至所述位线的预充电电路，
所述预充电电路在相关联的存储器存储单元预定要被禁止编程时向所述位线提供一预定禁止编程电压并在所述相关联的存储器存储单元预定要接受编程时向所述位线提供一预定编程启动电压，及
所述预定编程启动电压具有一预定补偿量，所述预定补偿量是两个邻近存储器存储单元中是没有、有一个还是有二个处于一禁止编程模式的一函数。
14.如权利要求13所述的非易失性存储器，其进一步包括：
与所述邻近的存储器存储单元相关联的各个感测模块，且其中来自每一所述各个感测模块的一信号指示所述相关联的邻近存储器存储是否处于一禁止编程模式中。
15.如权利要求13所述的非易失性存储器，其进一步包括：
与所述邻近的存储器存储单元相关联的各个位线电压检测器，且其中来自每一所述各个位线电压检测器的一信号指示所述相关联的邻近的存储器存储是否处于一禁止编程模式中。
16.如权利要求13-15中任一权利要求所述的非易失性存储器，其中所述存储器存储单元页形成所述阵列的一行。
17.如权利要求13-15中任一权利要求所述的非易失性存储器，其中所述存储器存储单元页形成所述阵列中一行的一段。
18.如权利要求13-15中任一权利要求所述的非易失性存储器，其中：
所述存储器组织成一存储器存储单元的NAND链阵列，每一链均具有复数个串联连接的存储器存储单元，且所述存储器存储单元页由来自NAND链的一页中每一NAND链的一存储器存储单元构成。
19.如权利要求13-15中任一权利要求所述的非易失性存储器，其中每一存储器存储单元均存储一位信息。
20.如权利要求13-15中任一权利要求所述的非易失性存储器，其中每一存储器存储单元均存储多于一位信息。
21.如权利要求13-15中任一权利要求所述的非易失性存储器，其中所述电荷存储单元为一浮动栅极。
22.如权利要求13-15中任一权利要求所述的非易失性存储器，其中所述电荷存储单元为一介电层。
23.如权利要求13-15中任一权利要求所述的非易失性存储器，其中所述非易失性存储器呈一卡的形式。
24.一种非易失性存储器，其包括：
一存储器存储单元阵列，每一单元均具有一位于一控制栅极与一由一源极及一漏极所界定的沟道区之间的电荷存储单元；
一互连所述阵列的一页存储器存储单元的所述控制栅极的字线；
所述页的每一存储器存储单元的一位线，其以可切换方式耦合至所述每一存储器存储单元的所述漏极；
用于对所述页中那些预定要被禁止编程的存储器存储单元的所述位线中的每一位线施加一用于禁止编程的第一预定电压的构件；
确定构件，其用于为那些预定要接受编程的所述页中的存储器存储单元中的每一个确定那些所述存储器存储单元中的每一个的邻近存储器存储单元是否处于一禁止编程模式中；
用于对所述页中那些预定要接受编程的存储器存储单元的每一位线施加一第二预定电压，以启动编程的构件，所述每一位线的所述第二预定电压随所述每一位线的邻近存储器存储单元的所述运行模式而变化，以补偿来自所述邻近存储器存储单元的任何干扰；及
用于对所述字线施加一编程电压脉冲，以对所述页的所述存储器存储单元进行并行编程的构件，其中通过使那些具有一所述第一预定电压的位线的存储器存储单元的浮动沟道升压至一禁止编程的电压状态来对那些存储器存储单元实施编程禁止，并由来自所述第二预定电压的所述补偿来补偿因任一邻近的正编程存储器存储单元上的电压升高而引起的一干扰。
25.一种非易失性存储器，其包括：
一存储器存储单元阵列；
所述阵列中的一存储器存储单元群组，所述群组的每一存储器存储单元均具有一与其耦合的位线；
一操作电路，其用于在所述群组的各个存储器存储单元以预定的一组运行模式之一的形式存在的同时对所述存储器存储单元群组进行并行操作，所述一组运行模式为禁止编程或编程模式；及
所述电路进一步包括一用于向每一位线提供预定的一组电压中所选定的一电压的电压源；所述选定的电压随邻近存储器存储单元的所述运行模式而变化，且提供偏置电压到所述每一位线以补偿来自邻近所述每一位线的存储器存储单元的运行模式的干扰作用。
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