CN1813232A - 参考电压发生器 - Google Patents
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Abstract
当解释数据信号通过存储器模块和控制器模块之间时校正存储器模块电源和存储器控制器电源之间的电压差。通过由存储器模块生成的参考电压或者控制器电源电压来提供校正,使得如果由所述存储器模块或控制器发送的数据信号电压幅度由于电源电压的改变而发生变化,则所述参考信号的电压幅度也会相应的变化。这样数据信号接收控制器或存储器模块可使用所述参考信号恰当解释接收到数据的电压幅度。
Description
技术领域
电子信号参考电压。
背景技术
诸如包括模拟和数字数据信号的电子系统通常涉及解释所述数据信号的参考信号。例如,数字数据信号的接收器可以使用具有恒定电压幅度的参考信号来解释所述数字数据信号。此外,所述数据信号的接收器可以使用由本地电源生成的参考电压来解释从用另一个电压供电的数据发送器接收的数据信号。
附图说明
根据随后的详细描述、权利要求以及附图,各特征、方面和优点将表达显而易见,其中附图包括:
图1是根据本发明一个实施例的第一和第二存储器模块以及存储器控制器模块的框图,其中上述模块都具有电源、参考发生器以及信号发送器。
图2是根据本发明一个实施例,各自具有独立电源供电的第一和第二电源以及控制器电源的框图。
图3是根据本发明一个实施例,由公共供电源供电的第一和第二电源以及控制器电源的框图。
图4是根据本发明一个实施例的理想数据信号的信号图。
图5是根据本发明一个实施例的电源电压的信号图。
图6是根据本发明一个实施例的已发送数据信号和恒定电压幅度参考信号的信号图。
图7是根据本发明一个实施例具有可变电压幅度的参考信号的信号图,其中所述可变电压幅度随时间与具有可变电压幅度的电源电压成正比。
图8是根据本发明一个实施例的已发送数据信号以及与发送器电源电压成正比的可变电压幅度参考信号的信号图。
图9是根据本发明一个实施例的第一和第二双倍数据速率(DDR)随机存取存储器(RAM)、具有分压器参考信号生成器的存储器控制器(MCH)以及电路板电源层的示意图。
图10是根据本发明一个实施例的用于支持两组双列直插存储器模块(DIMM)的第一和第二电路板电源层的示意图,其中所述DIMM由开关耦合至两个MCH电路板电源层为MCH供电以控制所述DIMM。
图11是根据本发明一个实施例的具有一个为数据发送器和数据接收器供电的电源的参考电源系统框图。
具体实施方式
本发明的各个实施例涉及数据发送器提供参考电压给数据接收器用于确保接收器对来自发送器数据的恰当解释。例如,提供电源给数据发送器并且从电源接收电压的电源节点可以耦合至生成参考电压的参考电压发生器。这样,由数据发送器发送的数据的接收器也可接收所述参考电压以确保对接收到数据的恰当解释。此外根据实施例,所述数据发送器具有数据存储单元,而所述数据接收器具有用于控制所述数据存储单元的控制器。
更具体地例如,图1是根据本发明一个实施例的第一和第二存储器模块以及存储器控制器模块的框图,其中上述每个模块都具有电源、参考发生器以及信号发送器。图1示出了第一电源节点110经由从第一电源114的第一电压耦合116接收第一电压112。当把第一电压112施加到第一电源节点110时,第一参考电压发生器120生成第一参考电压125。第一存储器模块130经由第一电压耦合116耦合在132处以接收来自第一电源114的电源的功率。
控制器电源节点140通过控制器电压耦合146接收来自控制器电源144的控制器电压142。存储器控制器模块150被耦合用于接收来自控制器电源节点152的电源,并且经由第一参考电压耦合122被耦合至第一参考电压生成器120用于校正第一电源114和控制器电源144之间的电压差(例如在节点110处接收到的电源132和在节点140处接收到的电源152之间的电压差)。
图1还示出了第二电源节点160经由从第二电源耦合166接收来自第二电源164的第二电压162。当把第二电压162施加到第二电源节点160时,第二参考电压发生器170生成第二参考电压175。耦合第二存储器模块180用于接收接收来自第二电源节点182的电源。此外,存储器控制器模块150经由第二参考电压耦合172也被耦合至第二参考电压生成器170用于校正第二电源164和控制器电源144之间的电压差(例如在节点160处的电源182和在节点140处的电源152之间的电压差)。虽然在实施例中示出的节点110、140和160是附在模块130、150和180上,但是那些节点可以位于所述模块外部、所述模块内部或者其他适于从电源处接收电压和/或电源的地方。此外,虽然在实施例中示出的耦合116、146和166在节点110、140和160处提供电压112、142和162,也提供电源132、152和182,但是那些耦合的每一个都可以包括一个或多个线路、电路板迹线(诸如电路卡或电路板上导电的信号迹线)、电源层、触点、连接、互连、过孔、电镀通孔、总线、导线和/或提供所述相关联的电压和/或电源的其他电源耦合。
同样地,图1示出了控制器参考电压发送器154在控制器电压142被施加到控制器电源节点140时,生成控制器参考电压155。因此经由控制器对第一模块参考电压耦合134,第一存储器模块耦合至控制器参考电压生成器154用于校正控制器电源144和第一电源114之间的电压差(诸如校正节点140处的电源152和节点110处的电源142之间的电压差)。类似地,经由控制器对第二模块参考电压耦合184,第二存储器模块耦合至控制器参考电压生成器154用于校正控制器电源144和第二电源164之间的电压差(诸如校正节点140处的电源152和节点160处的电源182之间的电压差)。在实施例中,耦合122、172、138、188、157、159、134和/或184可以包括电子信号线路、电路板迹线、触点、连接、互连、过孔、电镀通孔、总线、导线和/或提供所述相关信号和/或电压的其他信号耦合。
此外根据实施例,电源114、144和/或164可包括或者可以是经由开关连接到或未连接到模块130、150和/或180的电源。例如,图2是根据本发明一个实施例,各自包括独立供电源的第一和第二电源以及控制器电源的框图。图2示出了包括耦合通过第一开关216的2.5伏供电源214以支持第一电压112。第一开关216可包括合适的电子开关组件用于连接和断开在电压112和/或电源132处提供的电源和/或供电源电压。类似地,第二电源164包括耦合通过第二开关266的供电源264以支持第二电压162。此外,控制器电源144包括耦合通过控制器电源至控制器电压耦合246的控制器供电源244,用于提供控制器电压142。耦合246可以包括或不包括类似于所述开关216的开关。
用于开关216和开关266充分开关的实例包括:晶体管、机械开关、计算机控制开关、集成电路开关、二极管、硅设备以及能够在112处连接和断开电源和/或电压的其他电子设备和/或电路(例如通过创建断路或越过此开关的短路)。此外根据实施例,开关216和开关266可以提供充分的功能用于支持存储器热交换(例如涉及模块130和/或模块180的热交换)。
另一方面根据实施例,两个或更多的电源可以接收来自公共供电源的电源。例如,图3是根据本发明一个实施例,都由公共供电源供电的第一和第二电源以及控制器电源的框图。图3示出了公共供电源310(例如2.5伏供电源)经公共供电源由第一源耦合322耦合至第一源114、经公共供电源由第二源耦合324耦合至第一源164以及经公共供电源由控制器源耦合326耦合至控制器源144。根据实施例,耦合322、324和326可以是相互电学独立的,或者可包括通过诸如示出的公共耦合320耦合的公共电子路径(例如电源总线)。如图3所示,耦合322将电源310耦合至开关216,耦合324将电源310耦合至开关266,而耦合326将电源310耦合至开关246。
虽然根据实施例在图1和图2中示出的供电源214、244、264和电源310是2.5伏供电源,但是那些供电源或电源可以是足够提供独立或相关电源并在-12伏到+12伏范围内具有电压112、162和142的各种其他的供电源或电源。在许多情况下,依据与那些电压相关联的电路(例如依据晶体管开关216和开关266的导通电阻)在1.5伏到2.9伏的范围内,电压112、162和142可以各自独立地变化。
此外在实施例中,在图1、图2和图3中示出的部分或全部电子元件、电路和/或供电源可以是电路板的部分。例如图1、图2和图3的部分或全部元件可以是由电路板电源层、电子迹线、电源总线迹线、信号迹线、晶体管开关、电阻、电容和电感提供的。
更具体地,电源电压(诸如电压112、142和162)的幅度趋于随时间发生变化,引发的原因包括:(1)由于独立供电源的使用(例如图2所示的供电源214、264和244);(2)由于电路中与供电源或电源提供电源相关联的电阻和/或耗用电源(例如图2和图3所示的开关216和266、电路板电源层、电子迹线、电源总线迹线、信号迹线、晶体管开关、电阻、电容、电感和/或电子耦合);(3)由模块功耗需求引发的电源压降(例如由模块130、150和180引起的功耗)。例如供电源214、264和244可以额定为2.5伏。然而因为由供电源214、264和244提供的电压差异,以及电子耦合这些供电源来提供电压112、142和162以及由模块130、150和180引起的功耗,使得所提供的每一电压112、162和142的实际电压幅度在电压容差窗口(例如供电源电压容差)内各自独立地随时间变化。类似地,虽然电源310可以额定为2.5伏并且最终提供电压112、142和162。然而因为电源310和电压112、162和142之间的电子耦合,使得这些电压的幅度也都各自随时间独立地变化。
这些电源电压的变化会导致数据发送以及解释此接收到的数据时的劣化效应。例如,图4是根据本发明一个实施例的理想数据信号的信号图。图4示出了在时间间隔440到447期间具有低电压430和高电压420之间电压幅度的理想数据信号410。例如信号410可以是用于提供理想信号450的二进制数字信号(例如0-1-1-0-1-0-0-1)。更具体地,将信号410的电压幅度平均小于1/2伏424的时间间隔解释为逻辑“0”,而将信号410的电压幅度平均大于1/2伏424的时间间隔解释为逻辑“1”(例如逻辑“0”是低电压数据信号的指定解释而逻辑“1”是高电压数据信号的指定解释)。这样,信号410可以是第一数据发送器136想要经由耦合138将通信数据450提供给模块150的信号。
然而由于模块130、发送器136以及与电源132和电压112(例如以上关于图2和图3的描述,用于提供电压112)相关联的其他元件的电子、电路以及线路损耗,电源电压(例如在节点110处的电压)可能随时间变化。例如图5根据本发明一个实施例的电源电压的信号图。图5示出了具有额定电压幅度V伏422,但其幅度随时间变化的电源电压510。更具体地,在时间间隔442期间信号510的幅度从V伏下降至平均小于2/3V伏。在时间间隔445期间信号510的幅度增加至平均大于4/3V伏。
电源电压幅度的变动会影响由数据发送器模块发送的数据信号数据的电压幅度。例如,由发送器136发送的实际数据信号的电压幅度可能与理想数据信号410不同。更具体地,如果在110处的电压幅度随时间变化,则信号410的幅度也随时间变化(例如可以随时间依赖于、成正比于和/或跟踪所述信号112的电压幅度)。更具体地,图6是根据本发明一个实施例的已发送数据信号和恒定电压幅度参考信号的信号图。图6示出了具有对应于理想数据信号410的电压幅度的已发送数据信号610,所述电压幅度是由接收具有电源电压幅度510的某设备(诸如由数据发送器模块)产生和/或发送的。这样在时间间隔442和445期间,信号610的电压幅度可以跟踪信号510的电压幅度。更具体地,虽然信号410在时间间隔442期间处于电压420,但是信号610对应于并跟踪信号510在时间间隔442期间的下降,在时间间隔442期间其幅度减少了1/3V伏。类似地,信号410在时间间隔445期间通过信号510幅度在相同时间段内所受的影响,导致在时间间隔445期间的信号610。特别地,虽然信号410在时间间隔442期间具有高电压平均幅值420而在时间间隔445期间内具有低电压平均幅值430,但是信号610在时间间隔442期间内的平均电压幅度小于1/2V伏424而在时间间隔445期间内的平均电压幅度大于1/2V伏424。这样,如果信号610在时间间隔442和时间间隔445内与具有1/2V伏电压幅度的固定或常数电压参考信号相比较,或者与幅度约为1/2V伏的任何参考电压相比较的话,那么信号610可能会被错误解释。
例如,图6示出了时间间隔442期间其电压幅度平均小于1/2V的信号610。这样信号610和参考信号680的比较可能会导致信号610在时间间隔442期间被解释为低电压430,诸如在1/2V参考解释的数据650的比特位652处示出的逻辑“0”。类似地,信号610和参考信号680的比较可能会导致信号610在时间间隔445期间被解释为高电压420,诸如在1/2V参考解释的数据650的比特位655处示出的逻辑“1”。此外,可以料到参考信号680可以不是固定或常数电压,但是会随时间变动。例如用于提供信号680的电源电压和/或电路可以产生随时间波动的参考信号电压幅度(例如,如果用于提供信号680并与信号510示出幅度极性相反的电源电压的电压幅度在额定伏特422上下波动,就会导致与由信号610的电压幅度示出的变化极性相反的信号680的电压幅度发生变化。)
根据实施例,所述数据信号电压幅度和参考信号电压幅度之间的比较(诸如信号610和信号680之间的比较)可由包括电压比较器电路、差分输入缓冲、晶体管、硅设备、集成电路、电阻、电容和电感的各种电子元件和电路提供。
例如,如果发送器136发送信号410至模块150,但是模块150使用由一半分压142产生的参考信号来解释数据,并且与信号510示出的极性相反的电压142的电压幅度在V伏422上下变动,则随后数据410也可被错误解释。特别地,在时间间隔442期间信号参考信号的电压幅度可增加到平均大于信号410的电压幅度,并且在时间间隔445期间信号参考信号的电压幅度可下降到平均小于信号410的电压幅度。这样即使是发送了理想数据信号410,仍会导致在比特位652和655处相同的错误解释。这样信号510可以表示电压112,信号600可以表示由发送器136发送的数据并且参考680可以表示电压142的一半。
另外为了描述供电源214和电压112,如上所述在图4到图8中,V伏422的范围可以是-12伏到+12伏之间,使得相应示出的电压,诸如1/2V伏,1/3V伏、电压420以及电压430与V伏成正比。在许多情况下,V伏的范围可以是1.5到2.9伏特之间。
根据本发明的实施例,接收来自数据发送器数据的数据接收器也可接收来自所述数据发送器的第一参考电压用于确保对接收到数据的恰当解释。例如,图7是根据本发明一个实施例具有可变电压幅度的参考信号的信号图,其中所述可变电压幅度随时间与具有可变电压幅度的电源电压成正比。图7示出了其电压幅度与电源电压510的电压幅度随时间成正比的可变参考信号710。例如,信号710的电压幅度可以大致相当于信号510电压幅度的一半。
虽然图7在实施例中示出了其电压幅度与电源电压随时间成正比的参考信号,但是所述参考信号电压可以依据除了比例性之外的关联性和相关性跟踪所述电源电压。例如,所述参考信号可以是经由诸如无源设备或电路、多个电阻、多个电容、多个电感或其他某些降压机制从所述电源电压中导出的信号。这样就可以延迟或者另外变换在所述电源电压内的改变效应以增加或降低所述参考电压幅度,使得所述参考电压幅度能够随时间地对应于来自所述电源电压幅度的类似效应,更精确地增加或下降。此外在实施例中,所述参考电压幅度可不与所述电源电压幅度成正比,而是诸如包括已调制频率成反比、成为整流电压、成为微分信号或成为积分信号达到。
根据实施例,诸如信号710的可变参考信号可作为代替由所述数据接收器的电源电压生成参考信号的参考电压,通过使用信号710用于校正数据发送器模块的电源电压和数据接收器模块的电源电压之间的电压差。例如图8是根据本发明一个实施例,与它的可变电压幅度与变化的电源电压成正比的参考信号相比较的某个实际数据信号的信号图。图8示出了与可变参考信号710相比较的已发送数据信号610,其中如上参考图5至图7的描述,信号610和710都受到电源电压510电压幅度变化的影响。在时间间隔442期间,信号510电压幅度内1/3V伏的下降降低了信号610以及信号710的电压幅度,如幅度612和幅度712所示。此外,在时间间隔445期间,信号610的电压幅度平均小于信号710的电压幅度,如幅度615与幅度715间的比较所示。结果是虽然电源电压510在时间间隔442和445期间发生最多为1/3V伏的波动,但是数据信号610能够被恰当解释,如已发送数据信号的比特位852处的逻辑“1”和比特位855处的逻辑“0”所示出的作为对应于理想实际450的可变参考信号解释850的比较(例如理想数据450是0-1-1-0-1-0-0-1,而解释的数据850也是0-1-1-0-1-0-0-1)。
虽然在图4至图8中根据实施例描述了1/3V伏的电源变化,但是电源电压的变化也可小于1/3V伏,诸如额定电压V伏的上下5%的变动。此外,虽然根据实施例在图4至图8中示出的低电压430约为1/6V伏,而示出的高电压420约为5/6V伏,但是低电压430(例如用于数据或控制信号的低电压额定电压)和高电压420(例如用于数据或控制信号的高电压额定电压)的电压范围可以是远离或者靠近用于解释输入信号的所述参考电压(例如在图4至图8中示出的电压424为1/2V伏)。此外,虽然在图4至图8中示出的电压424为1/2V伏,但是电压424、电压680和/或电压710可以额定为电压422V伏的任何分数。
例如,虽然图4至图8根据实施例示出的参考信号680和710是用于解释数据信号610的单个参考电压信号,但是可以根据与所述参考信号相关联(例如与参考信号680或710相关联)的高电压阈值和低电压阈值解释输入数据或者控制信号(例如信号610)。这样输入数据或控制信号(例如信号610)就可通过识别高于高电压阈值作为高电压的输入信号的任何部分、低于低电压阈值作为低电压的输入信号的任何部分以及位于高电压阈值和低电压阈值之间作为中间电压的输入数据或控制信号的任何部分对输入数据或控制信号(例如信号610)进行解释。注意到在一个实施例中,虽然诸如在输入信号从高电压转变成低电压期间,信号的部分被识别为中间电压是可容忍的,但是输入信号被长期解释为中间电压可能会导致所述接收器识别的比特可能被解释成高电压或低电压。此外,该解释的模糊性会导致数据或控制信号解释出错以及存储器出错。
更具体地例如,可选择高电压阈值为所述参考信号(例如参考信号680或710)的电压幅度加上125毫伏(mV);而可选择低电压阈值为所述参考信号(例如参考信号680或710)的电压幅度减去125毫伏(mV)。这样在根据实施例的诸如参考图1至图3以及图9至图11描述的系统中,具有参考电压加上175mV作为高电压额定电压的数据或控制信号和/或具有参考电压减去175mV作为低电压额定电压的数据或控制信号在实际数据或控制信号(例如信号610)分别从高电压额定电压下降了多于50mV或者从低电压额定电压上升了多于50mV的情况下,可被解释为不确定的。因此如上根据本发明的实施例参考了其电压幅度与电源电压510的电压幅度成正比的可变参考信号710的描述,使得数据或控制信号接收器接收来自所述数据或控制信号发送器的参考电压以确保对接收到的所述数据和控制信号的恰当解释成为可能。
根据结合了图4至图8的一个实施例,例如要是信号510对应于电压112而信号610对应于经由耦合138通过发送器136发送的数据,那么模块150也可经由耦合122从发生器120接收参考信号710。更具体地,模块150可包括比较器模块用于解释从数据发送器136接收到数据的电压幅度(例如经由耦合138接收到的信号610的幅度)在一段时间内是大于还是小于在同一时间段内的可变参考信号的电压幅度(例如经由耦合122提供的710的电压幅度)。这样模块150可包括诸如差分输入缓冲、电压比较器电路、晶体管、电阻、电容和电感的各种电学元件和电路,如上所述用于比较数据信号(例如来自发送器136的信号610)的电压幅度和参考信号(例如经由耦合122发送的信号710)的电压幅度。
此外,模块150可以接收经由耦合172来自第二参考发生器170的可变参考信号以确保对经由耦合188从第二数据发送器186发送数据的恰当解释。这样如果电压162和/或电压142变化(诸如其电压幅度量大于以上关于信号510的量),那么来自模块180的数据仍可被模块150恰当解释。换句话说,模块150可被耦合用于接收来自控制器电源节点140的电源152并且可被耦合至第一参考电压生成器120用于校正电源132和电源152之间的电压差,还可被耦合至第二参考电压生成器170用于校正电源182和电源152之间的电压差。因此无论节点110和/或节点160处的电压如何从节点140处变化,模块150从发生器120以及发生器170处接收可变参考信号用以解释由发送器136以及发送器186发送的数据(例如以上参考图6所述,通过比较模块的参考信号和该模块的数据信号)来确保对来自模块130以及模块180的所述数据的恰当解释(例如以上参考图6所示与潜在的错误解释相反)。
类似于上述由发生器120和发生器170提供的可变参考信号,控制器参考电压生成器154在电压142被施加到节点140上时可以生成控制器参考电压155,使得模块130和180可以经由耦合134和184接收电压155用以校正电源152以及电源132和182之间的电压差。这样例如,如果电压142类似于信号510变化,那么由模块150发送至模块130和180的数据就可被恰当解释。特别地,第一控制/数据信号发送器156可以经由第一控制/数据信号耦合157将第一控制信号或数据信号发送至第一存储器模块130,而第二控制/数据信号发送器158可以经由第二控制/数据信号耦合159将第二控制信号或数据信号发送至第二存储器模块180。此外,第一数据发送器136可以经由第一数据耦合138将第一数据发送给存储器控制器模块150,并且第二数据发送器186可以经由第二数据耦合188将第二数据发送给模块150。根据实施例类似于上述信号510对信号610的影响,第一数据可依赖于第一电源114,诸如依赖由发送器136跟踪发送的或者与电源132处电压成正比的数据幅度。此外类似于上述由发送器136发送的第一数据依赖于第一电源114,由发送器186发送的第二数据可依赖于第二电源164,由发送器156发送的第一控制信号或数据信号可依赖于控制器电源144,而由发送器158发送的第二控制信号或数据信号可依赖于控制器电源144。结果是即使在节点110、140和/或160接收到类似于信号510的电源电压使得发送器136、156、158和/或186中的任何都想要发送类似于信号410的信号,但若是与诸如信号680一组常数参考相比,而不是如图8所示与类似于信号710的可变参考信号相比,那么实际发送的数据会类似于信号610将被错误解释。
此外在实施例中,因为由模块130发送的数据依赖于接收自模块150的数据或控制,如果接收自模块150的数据或控制被模块130错误解释,那么由发送器136发送回到模块150的数据内容可能是错误的(由于错误解释)。类似地,由发送器156和发送器158发送的数据内容依赖于对接收自模块130和模块180的数据的解释。而由发送器186发送的数据内容可依赖于对接收自模块150的数据的解释。这样如果将参考电压125、155和175提供给数据信号接收端,那么由所述数据信号接收端发送作为回报的数据内容将依赖于那些参考电压并会包括更少的差错。换句话说,由模块错误解释的数据引入系统的数据差错具有通过所述系统向其他模块传播的倾向。
此外根据实施例,诸如模块130和180的存储器模块可包括各类存储器,诸如RAM、双倍数据速率RAM(DDRRAM)、同步动态RAM(SDRAM)、双倍数据速率同步动态RAM(DDRSDRAM)、静态RAM(SRAM)、闪存以及其他类型合适的同步和异步存储器。例如,图9是根据本发明一个实施例的第一和第二双倍数据速率(DDR)随机存取存储器(RAM)、具有分压器参考信号生成器的存储器控制器(MCH)以及电路板电源层的示意图。图9中示出了耦合至电源DDR双列直插存储器模块(DIMM)块1 930并且耦合至VccDDR1电源层910的VccDDR1节点932。VrefM1节点934耦合至块1 930的Vref。此外,节点932耦合至示出作为具有耦合至Vref1节点922的R1 940和R2 941的两个电阻分压器的参考生成器920。R2 941是依次耦合至第一接地端942。发生器920用于节点932处的分压使得等于该电压被乘以R2而除以(R1+R2)。因此如果R1的阻值等于R2的阻值,那么Vref1提供的电压就等于在节点932处提供电压的一半。虽然图9的实施例中示出了作为两电阻分压器的参考发生器920,但是可使用各种其他的无源电路和电子组件以提供Vref1 922处的电压,其中这些无源电路包括诸如电阻、电容和电感。此外在实施例中,Vref1 922处的电压可大于或小于节点932处电压的1/2(例如以上参考信号710所述的那样)。
类似地,图9示出了耦合至电源DDR DIMM块2 980并且耦合至VccDDR2电源层960的VccDDR2节点982。VrefM2节点984耦合至块2 980的Vref。此外,节点982耦合至示出作为具有耦合至Vref2节点972的R3 943和R4 944的两个电阻分压器的参考生成器970。R4是依次耦合至第二接地端945。发生器970用于节点982处的分压使得等于该电压被乘以R4而除以(R3+R4)。因此如果R3的阻值等于R4的阻值,那么Vref1提供的电压就等于在节点982处提供电压的一半。虽然图9的实施例中示出了作为两电阻分压器的参考发生器970,但是可使用各种其他的无源电路和电子组件以提供Vref2 972处的电压,其中这些无源电路包括诸如电阻、电容和电感。此外在实施例中,Vref2 972处的电压可大于或小于节点982处电压的1/2(例如以上参考信号710所述的那样)。
此外,图9示出了耦合至存储器控制器(MCH)块950并且耦合至VccMCH电源层940的VccMCH节点952。例如,MCH块950可以是用于控制第一和第二存储器模块的存储器控制器模块(诸如经由诸如通过耦合157和159来自发送器156和158的控制信号来控制模块130和180或者930和980)。Vref1M节点982耦合至块950的Vref1,而Vref2M节点992耦合至块950的Vref2。此外,节点952耦合至示出作为具有耦合至VrefM节点955的R5 946和R6 947的两个电阻分压器的参考生成器954。R6 947是依次耦合至MCH接地端948。发生器954用于节点952处的分压使得等于该电压被乘以R6而除以(R5+R6)。因此如果R5的阻值等于R6的阻值,那么VrefM提供的电压就等于在节点952处提供电压的一半。虽然图9的实施例中示出了作为两电阻分压器的参考发生器954,但是可使用各种其他的无源电路和电子组件以提供VrefM 955处的电压,其中这些无源电路包括诸如电阻、电容和电感。此外在实施例中,VrefM 955处的电压可大于或小于节点952处电压的1/2(例如以上参考信号710所述的那样)。
根据实施例,层910、960和/或940可以是在分隔电路板水平上的电绝缘层、在同一电路板水平上被地理上隔开的分隔层或者可以是在同一电路板水平上的同一层。类似地在实施例中,接地端942、945和/或948可以是同一电学接地端、分隔的接地端、耦合到相同接地层或耦合到各个接地层(例如在结构上类似于上述对层910、960和940描述的层)。此外,若是层910、960和940中任何层是分隔层,它们可被共同耦合,经由电子线路和组件,诸如开关、电阻、总线、迹线、电容、过孔、电镀通路、电感以及如上参考耦合122所述的其他任何耦合。
此外,图9可以是参考图1至图3示出或描述的任何结构的电路板实施例。这样,电源310可以是电路板电源层(例如包括层910、960和940的电源层)并且耦合320、322、324和326可以是电子线路、开关、电路板迹线(例如用于耦合层910至节点932、层960至节点982以及层940至节点952的迹线)以及如上参考耦合122所述的其他任何耦合。并且在实施例中,Vref1 922可以耦合至Vref1M982,诸如经由电子线路、开关、过孔、电镀通路、电路板迹线以及如上参考耦合122所述的其他任何耦合。类似地,Vref2 972可以耦合至Vref2M 992,VrefM1 934可以耦合至VrefM 955而VrefM 984可以耦合至VrefM 955,诸如经由电子线路、开关、过孔、电镀通路、电路板迹线以及如上参考耦合122所述的其他任何耦合。
此外根据实施例,诸如模块130、180、930和/或980的存储器模块可以是一个或多个DIMM。例如,图10是根据本发明一个实施例的用于支持两组双列直插存储器模块(DIMM)的第一和第二电路板电源层的示意图,其中所述DIMM由开关耦合至两个MCH电路板电源层为MCH供电以控制所述DIMM。图10示出了在1032的VccMCH1电源层经由第一开关1038和第一开关耦合1040(例如电路板迹线)耦合至第一电源节点932。类似地,在1030的VccMCH2电源层经由第二开关1039和第二开关耦合1041(例如电路板迹线)耦合至第二电源节点982。开关1038和1039是电学连接和断开层1032和1030与节点932和982的开关。用于开关1038和1039的有效开关包括上述诸如开关260和266的开关。虽然图10的实施例中示出的层1032和1030是分隔开的层,但是层1032和1030可以是同一层(例如上述层940)。Vcc电源1020为层1032和1030提供电源。例如,电源1020可以是上述依据电源144、244或310的电源。MCH经由节点952耦合至层1032和/或1030。依据实施例,耦合1040和1041可由电子线路、组件、电源总线、互连、电路板迹线、导线、信号线以及如上参考耦合122所述的各种其他合适的电子耦合。在节点932处的电压提供电源给VccDDR1电源层910,而在节点982处的电压提供电源给VccDDR2电源层960。
层910通过R2 941依次耦合至R1 940用于提供Vref1 922。Vref1 922经由Vef1耦合1042耦合至Vref1M节点982。层960通过R4 94依次耦合至的R3943用于提供Vref2 972。Vre21 972经由Vef2耦合1045耦合至Vref2M节点992。类似地,层1030通过R6 947依次耦合至R5 946用于提供VrefM 955。VrefM 955经由VefM耦合1048耦合至DIMM 1至DIMM 8的每一个。在实施例中,耦合1042、1045和1048是诸如上述参考耦合1040的合适电子耦合。
如图10所示,DIMM1到DIMM8的每一个都耦合至VccDDR1或VccDDR2用于供电,每一个都接收VrefM并且每一个都经由通信线耦合至MCH。例如,DIMM1 1001经由DIMM1电源节点1051耦合至VccDDR1、经由DIMM1 MCH通信耦合1061耦合至MCH950、经由VrefM1耦合1071和VrefM耦合1048在VrefM1节点934处耦合至VrefM 955。DIMM2 1002经由DIMM2电源节点1052耦合至VccDDR2 960、经由DIMM1 MCH通信耦合1062耦合至MCH950、经由VrefM2耦合1072和VrefM耦合1048在VrefM2节点984处耦合至VrefM 955。
例如在实施例中,通信耦合1061可以将数据从DIMM1 1001通信至MCH950,和将数据从MCH950通信回DIMM1 1001。类似地在实施例中,通信耦合1062可以将数据从DIMM2 1002通信至MCH950,和将数据从MCH950通信回DIMM21002。
DIMM3 1003、DIMM5 1005和DIMM7 1007中的每一个分别经由节点1083、1085和1087;耦合1063、1065和1067;以及耦合1073、1075和1077耦合至VccDDR1910、MCH950以及VrefM 955,类似于以上参考DIMM1 1001描述的相应节点和耦合。而DIMM4 1004、DIMM6 1006和DIMM8 1008则对应于以上参考DIMM21002的描述,相应地耦合至VccDDR2 960、MCH950以及VrefM 955。此外根据实施例,耦合1071至1078以及1061至1068可以包括诸如以上参考耦合1040描述的各种合适的电子耦合。
这样图10就描述了用于双通道存储器子系统的实施例,其中所述第一存储器通道包括由VccDDR1电源层910供电并由开关“S1”1038处连接与断开VccMCH(例如VccMCH1和/或VccMCH2)的DIMM1、3、5和7。类似地,第二存储器通道包括由VccDDR2电源层960供电并由开关“S2”1039处连接与断开VccMCH(例如VccMCH1和/或VccMCH2)的DIMM2、4、6和8。同样地,两个存储器通道都接收来自MCH的参考电压955并且提供参考电压(例如电压922和电压972)给MCH。此外,每个DIMM都经由包括了以上参考耦合1040描述的一个或多个耦合的通信耦合被耦合至MCH,用于提供来自MCH 952DIMM的控制信号并且用于将来自所述DIMM的数据提供给MCH。这样,就可依据在此描述的VrefM955对来自MCH 950并在每个DIMM处接收的控制信号进行解释,并且也可依据在此描述适用于那个DIMM的Vref1 922或者Vref2 972(对应于那个DIMM是由VccDDR1还是由VccDDR2供电)对由每个DIMM提供给MCH950的数据进行解释。
根据实施例,参考电压(例如图1中示出的电压125、175和155)可用于各种具有数据发送器电源电压的各种数据传输电路,其中所述数据发送器电源电压与数据接收器的电源电压相比随时间独立变化。这些线路包括计算机存储器系统、计算机存储器子系统、高速缓存存储器、DDRSDRAM以及如上参考模块130描述的其他存储器。例如,图11是根据本发明一个实施例的具有一个为数据发送器和数据接收器供电的电源的参考电源系统框图。图11示出了耦合至第一节点1135和第二节点1112的电源1130。第一节点1135供应或提供第一电源用于生成通过R1 940和R2 941的Vref1 1142。节点1135也接收来自源1130的供电用于对第一数据发送器1140的供电。在实施例中,发送器1140可以是诸如模块130的存储器模块或者是诸如模块150的MCH。
类似地,节点1112供应或提供第一电源用于生成通过的R3 943和R4 944的Vref2 1148。节点1112也提供来自源1130的电源以供电数据接收器1110。根据实施例,数据接收器1110可以是诸如模块150或模块130的模块。发送器1140也可经由通信耦合1170耦合至接收器1110。耦合1170可以是诸如耦合1061的通信耦合。
源1130提供的电压Vcc1 1145可由于增量ΔV1 1155而与源电压Vs 1150不同。ΔV1 1155可以是与源电压1150和电压1145之间的电子线路相关联的压降的结果。例如,ΔV1 1155可以是发送器1140和/或接收器1110的电子元件在节点1135和1112处以源1130的消耗功率的损耗结果,也可能是由于与发送器1140和接收器1110相关联的诸如以上参考信号510所述的线路、诸如以上参考耦合116所述的电源耦合或者诸如以上参考耦合122所述的信号耦合所引发的损耗。类似地,源1130提供给节点1112的电压Vcc2 1132可由于ΔV2 1152而与源电压Vs 1150不同。ΔV2 1152可以是与上述ΔV1 1155类似情况相关联所导致的压降。然而在实施例中,ΔV1 1155不一定要等于ΔV2 1152。
此外根据实施例,源1130可以是用于具有诸如压降的电压Δ的其他电子组件的电路板电源层,其中所述Δ诸如是由于电流、电阻、电感、电容、温度、功率损耗、电压损耗或导致Vcc1 1145与Vcc2 1132相比电压不同的其他电子电路和电学现象引起的。更具体地,源1130可以是在Δ1155和/或1152处经历了由通过电源层的电流/电阻引起损耗的电压Δ的电路板电源层。
这样在实施例中,接收器1110可确保对经由耦合1170接收自发送器1140的接收数据的恰当解释,和/或由于接收器1110耦合接收Vref1 1142就能够校正电压1145和1132之间的电压差。最终可通过比较电压1142和在耦合1170处接收的电压,诸如使用差分输入缓冲来辨别经由耦合1170接收的电压是大于电压1142(例如结果用逻辑“1”表示)还是小于电压1142(例如结果用逻辑“0”表示)用以确保该恰当解释。
参考了特定实施例对本发明进行描述。但显然能够做出的各种修改和改变都不背离在权利要求内所阐述的本发明的精神和范围。因此说明和附图被认为是示例性而非限制性的。
Claims (34)
1.一种装置,包括:
接收来自第一电源的第一电压的第一电源节点;
当施加所述第一电压至所述第一电源节点时生成第一参考电压的第一参考电压发生器;
被耦合用以接收来自所述第一电源节点的第一数据发送器模块;以及
数据接收器模块,它被耦合用以接收来自所述第一数据发送器模块的数据并且耦合至所述第一参考电压发生器用于确保对接收自所述第一数据发送器模块的数据的恰当解释。
2.如权利要求1所述的装置,其特征在于,所述第一数据发送器模块包括第一数据存储单元并且所述数据接收器模块包括用于控制所述第一数据存储单元的控制器。
3.如权利要求1所述的装置,其特征在于,所述数据接收器模块包括第一数据存储单元并且所述第一数据发送器模块包括用于控制所述第一数据存储单元的控制器。
4.如权利要求1所述的装置,其特征在于,所述第一参考电压的电压幅度与所述第一电压的电压幅度随时间成比例。
5.如权利要求1所述的装置,其特征在于,所述来自第一数据发送器的数据的电压幅度随时间跟踪所述第一电压的电压幅度。
6.如权利要求1所述的装置,其特征在于,所述第一电源是第一供电源。
7.如权利要求1所述的装置,其特征在于,所述第一参考电压发生器包括无源电路、分压器和多个电阻器中的一种。
8.如权利要求2所述的装置,其特征在于,所述第一参考电压的幅度与所述第一电压幅度的一半大致相同。
9.如权利要求1所述的装置,其特征在于,所述数据接收器模块包括差分输入缓冲器和电压比较器电路中的一个以将接收自所述第一数据发送器模块的数据的电压幅度与所述第一参考电压的电压幅度相比较。
10.如权利要求1所述的装置,其特征在于,所述数据接收器模块包括比较器模块用于解释一段时期内接收自所述第一数据发送器模块的数据的电压幅度是大于还是小于所述一段时期内所述第一参考电压的电压幅度。
11.一种装置,包括:
接收来自第一电源的第一电压的第一电源节点;
当施加所述第一电压至所述第一电源节点时生成第一参考电压的第一参考电压发生器;
耦合用以接收来自所述第一电源节点的供电的第一存储器模块;
接收来自控制器电源的控制器电压的控制器电源节点;以及
存储器控制器模块,它被耦合用以接收来自所述控制器电源节点的功率并且耦合至所述第一参考电压发生器以校正所述第一电源和所述控制器电源之间的电压差。
12.如权利要求11所述的装置,其特征在于,还包括:
接收来自第二电源的第二电压的第二电源节点;
当施加所述第二电压至所述第二电源节点时生成第二参考电压的第二参考电压发生器,所述存储器控制器模块耦合至所述第二参考电压发生器以校正所述第二电源和所述控制器电源之间的电压差;以及
耦合用以接收来自所述第二电源节点的功率的第二存储器模块。
13.如权利要求12所述的装置,其特征在于,所述第一存储器模块耦合至控制器参考电压发生器以校正所述控制器电源和所述第一电源之间的电压差;
所述第二存储器模块耦合至控制器参考电压发生器以校正所述控制器电源和所述第二电源之间的电压差;
所述装置还包括:
当施加所述控制器电压至所述控制器电源节点时生成控制器参考电
压的控制器参考电压发生器。
14.如权利要求13所述的装置,其特征在于,还包括:
发送第一数据给所述存储器控制器模块的第一数据发送器,所述第一数据依赖于所述第一电源;
发送第二数据给所述存储器控制器模块的第二数据发送器,所述第二数据依赖于所述第二电源;
发送第一控制信号给所述第一存储器模块的第一控制信号发送器,所述第一控制信号依赖于所述控制器电源;以及
发送第二控制信号给所述第二存储器模块的第二控制信号发送器,所述第二控制信号依赖于所述控制器电源。
15.如权利要求14所述的装置,其特征在于,所述第一数据依赖于所述控制器参考电压;所述第二数据依赖于所述控制器参考电压;所述第一控制信号依赖于所述第一参考电压;并且所述第二控制信号依赖于所述第二参考电压。
16.如权利要求12所述的装置,其特征在于,所述第一电源是第一供电源,所述控制器电源是控制器供电源并且所述第二电源是第二供电源。
17.如权利要求11所述的装置,其特征在于,所述第一电压、第二电压和所述控制器电压是在1.5到2.9伏特范围内的独立电压。
18.如权利要求11所述的装置,其特征在于,所述第一、第二和控制器电源全部接收来自公共供电源的功率。
19.如权利要求18所述的装置,其特征在于,所述公共供电源包括电路板电源层。
20.如权利要求19所述的装置,其特征在于,还包括:
耦合所述电源层和所述第一电源节点的第一开关和第一电路板迹线,所述第一开关电连接和断开所述电源层和所述第一电源节点;以及
耦合所述电源层和所述第二电源节点的第二开关和第二电路板迹线,所述第二开关电连接和断开所述电源层和所述第二电源节点。
21.如权利要求13所述的装置,其特征在于,所述第一存储器模块和所述第二存储器模块包括双倍数据率同步动态随机存取存储器(RAM),而所述存储器控制器模块包括用于控制所述第一和第二存储器模块的存储器控制器。
22.如权利要求13所述的装置,其特征在于,所述第一存储器模块和所述第二存储器模块各自包括至少一个双列直插存储器模块。
23.一种方法,包括:
用第一电源电压供电第一存储器模块;
从所述第一电源电压中生成第一参考电压;
用控制器电源电压供电存储器控制器模块;以及
校正所述第一电源电压和所述控制器电源电压之间的电压差。
24.如权利要求23所述的方法,其特征在于,还包括:
用第二电源电压供电第二存储器模块;
从所述第二电源电压中生成第二参考电压;以及
校正所述第二电源电压和所述控制器电源电压之间的电压差。
25.如权利要求23所述的方法,其特征在于,还包括:
从所述控制器电源电压中生成控制器参考电压;以及
校正所述控制器电源电压和所述第一电源电压之间的电压差。
26.如权利要求25所述的方法,其特征在于,还包括:
发送第一数据给所述存储器控制器模块,所述第一数据依赖于所述第一电源电压;以及
发送第一控制信号给所述第一存储器模块,所述第一控制信号依赖于所述控制器电源电压。
27.如权利要求25所述的方法,其特征在于,还包括:
发送第一数据给所述存储器控制器模块,所述第一数据依赖于所述第一电源电压;以及
发送第二数据给所述第一存储器模块,所述第二数据依赖于所述控制器电源电压。
28.如权利要求26所述的方法,其特征在于,还包括:
根据所述第一控制信号控制所述第一存储器模块。
29.如权利要求26所述的方法,其特征在于:
校正所述第一电源电压和所述控制器电源电压之间的电压差包括比较所述第一数据和所述第一参考电压;以及
校正所述控制器电源电压和所述第一电源电压之间的电压差包括比较所述第一控制信号和所述控制器参考电压。
30.如权利要求29所述的方法,其特征在于,比较所述第一数据和所述第一参考电压包括:
如果一段时期内所述第一数据的平均电压幅度大于该段时期内所述第一参考电压的电压幅度,就把该段时间内的所述第一数据解释为有效信号;以及
如果一段时期内所述第一数据的平均电压幅度小于该段时期内所述第一参考电压的电压幅度,就把该段时间内的所述第一数据解释为无效信号;
比较所述第一控制信号和所述控制器参考电压包括:
如果一段时期内所述第一控制信号的平均电压幅度大于该段时期内所述控制器参考电压的电压幅度,就把该段时间内的所述第一控制信号解释为有效信号;以及
如果一段时期内所述第一控制信号的平均电压幅度小于该段时期内所述控制器参考电压的电压幅度,就把该段时间内的所述第一控制器解释为无效信号。
31.一种系统,包括:
把第一电压施加给第一电源节点的第一供电源;
当施加所述第一电压至所述第一电源节点时生成第一参考电压的第一参考电压发生器;
耦合用以接收来自所述第一电源节点的功率的第一存储器模块;
把控制器电压施加给控制器电源节点的控制器供电源;以及
存储器控制器模块,它被耦合用以接收来自所述控制器电源节点的功率并且耦合至所述第一参考电压发生器以校正所述第一供电源和所述控制器供电源之间的电压差。
32.如权利要求31所述的系统,其特征在于,所述第一存储器模块耦合至控制器参考电压发生器以校正所述控制器供电源和所述第一供电源之间的电压差;
所述装置还包括:
当施加所述控制器电压至所述控制器电源节点时生成控制器参考电压的控制器参考电压发生器。
33.如权利要求31所述的系统,其特征在于,所述第一参考电压的电压幅度与所述第一电压的电压幅度随时间成比例。
34.如权利要求31所述的系统,其特征在于,校正所述第一供电源和所述控制器供电源之间的电压差包括:
比较所述第一参考电压和接收自所述第一存储器模块的数据。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103890849A (zh) * | 2011-10-21 | 2014-06-25 | 高通股份有限公司 | 用于具有受控的可平均和可隔离电压参考的mram的系统和方法 |
CN104956440A (zh) * | 2012-11-30 | 2015-09-30 | 英特尔公司 | 用于确定存储器的参考电压的装置、方法和系统 |
CN109427372A (zh) * | 2017-09-01 | 2019-03-05 | 英特尔公司 | 动态存储器离线和电压定标 |
CN111289884A (zh) * | 2018-12-27 | 2020-06-16 | 展讯通信(上海)有限公司 | 一种存储器电压测试的测试装置、芯片及方法 |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7133945B2 (en) * | 2004-09-15 | 2006-11-07 | Rambus Inc. | Scalable I/O signaling topology using source-calibrated reference voltages |
US7212424B2 (en) * | 2005-03-21 | 2007-05-01 | Hewlett-Packard Development Company, L.P. | Double-high DIMM with dual registers and related methods |
US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
US8619452B2 (en) | 2005-09-02 | 2013-12-31 | Google Inc. | Methods and apparatus of stacking DRAMs |
US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
JP5020625B2 (ja) * | 2006-12-22 | 2012-09-05 | キヤノン株式会社 | インタフェース回路 |
WO2008087160A1 (en) * | 2007-01-18 | 2008-07-24 | International Business Machines Corporation | Independent processor voltage supply and testing method for multiple-core processor structures |
US7853808B2 (en) * | 2007-01-18 | 2010-12-14 | International Business Machines Corporation | Independent processor voltage supply |
US7729168B2 (en) * | 2007-06-28 | 2010-06-01 | Intel Corporation | Reduced signal level support for memory devices |
JP5084372B2 (ja) * | 2007-07-03 | 2012-11-28 | キヤノン株式会社 | データ処理装置およびデータ処理装置の制御方法 |
US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
KR20090036395A (ko) * | 2007-10-09 | 2009-04-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 기준 전압 인식회로 |
US7710144B2 (en) * | 2008-07-01 | 2010-05-04 | International Business Machines Corporation | Controlling for variable impedance and voltage in a memory system |
US8089813B2 (en) * | 2008-07-18 | 2012-01-03 | International Business Machines Corporation | Controllable voltage reference driver for a memory system |
US7932705B2 (en) * | 2008-07-24 | 2011-04-26 | International Business Machines Corporation | Variable input voltage regulator |
JP2010079445A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | Ssd装置 |
US8018753B2 (en) * | 2008-10-30 | 2011-09-13 | Hewlett-Packard Development Company, L.P. | Memory module including voltage sense monitoring interface |
EP2441007A1 (en) | 2009-06-09 | 2012-04-18 | Google, Inc. | Programming of dimm termination resistance values |
WO2011058393A1 (en) | 2009-11-12 | 2011-05-19 | Freescale Semiconductor, Inc. | Integrated circuit and method for reduction of supply voltage changes |
WO2011064623A1 (en) | 2009-11-30 | 2011-06-03 | Freescale Semiconductor, Inc. | Integrated circuit comprising reference voltage generation circuitry and electronic device |
US8867295B2 (en) * | 2010-12-17 | 2014-10-21 | Enpirion, Inc. | Power converter for a memory module |
JP4778113B1 (ja) * | 2010-12-27 | 2011-09-21 | 株式会社末松電子製作所 | 電気柵及びその制御方法、並びに、電気柵の電源装置及び電気柵の制御回路 |
US9661248B2 (en) * | 2013-12-13 | 2017-05-23 | Cista System Corp. | Integrated circuit having flexible reference |
US9509217B2 (en) | 2015-04-20 | 2016-11-29 | Altera Corporation | Asymmetric power flow controller for a power converter and method of operating the same |
US10720831B2 (en) * | 2017-12-27 | 2020-07-21 | Intel Corporation | Reference voltage generation |
TWI665552B (zh) * | 2018-08-01 | 2019-07-11 | 華邦電子股份有限公司 | 用於從電力損耗中恢復的電路以及使用此電路的電子裝置與其方法 |
US11271566B2 (en) * | 2018-12-14 | 2022-03-08 | Integrated Device Technology, Inc. | Digital logic compatible inputs in compound semiconductor circuits |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1602898A (en) * | 1977-04-26 | 1981-11-18 | Suwa Seikosha Kk | Circuit for detecting a voltage |
JPS6010400B2 (ja) * | 1980-10-09 | 1985-03-16 | 富士通株式会社 | 半導体集積回路装置 |
JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
JPH10228770A (ja) * | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体集積回路 |
US6052325A (en) * | 1998-05-22 | 2000-04-18 | Micron Technology, Inc. | Method and apparatus for translating signals |
JP4437565B2 (ja) * | 1998-11-26 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置、半導体集積回路装置の設計方法、及び、記録媒体 |
US6449669B1 (en) | 1999-08-30 | 2002-09-10 | Intel Corporation | Method and apparatus for providing bimodal voltage references for differential signaling |
KR100322546B1 (ko) | 2000-05-08 | 2002-03-18 | 윤종용 | 독립적인 전원 전압을 사용하는 메모리와 메모리 컨트롤러간의 인터페이스 시스템 |
JP4326127B2 (ja) * | 2000-07-07 | 2009-09-02 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
KR100399773B1 (ko) | 2001-02-08 | 2003-09-26 | 삼성전자주식회사 | 메모리슬롯별 서로 다른 기준전압을 갖는 반도체 메모리장치 |
JP3853195B2 (ja) | 2001-10-29 | 2006-12-06 | 株式会社ルネサステクノロジ | 半導体装置 |
-
2003
- 2003-06-30 US US10/611,278 patent/US7016249B2/en not_active Expired - Lifetime
-
2004
- 2004-06-23 WO PCT/US2004/020202 patent/WO2005006161A2/en active Application Filing
- 2004-06-23 CN CNB2004800179213A patent/CN100418038C/zh not_active Expired - Fee Related
- 2004-06-23 KR KR1020057025240A patent/KR100668003B1/ko active IP Right Grant
- 2004-06-23 JP JP2006515369A patent/JP4335254B2/ja not_active Expired - Fee Related
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- 2004-06-28 TW TW093118773A patent/TWI256794B/zh not_active IP Right Cessation
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103890849A (zh) * | 2011-10-21 | 2014-06-25 | 高通股份有限公司 | 用于具有受控的可平均和可隔离电压参考的mram的系统和方法 |
US9455031B2 (en) | 2011-10-21 | 2016-09-27 | Qualcomm Incorporated | System and method for MRAM having controlled averagable and isolatable voltage reference |
CN103890849B (zh) * | 2011-10-21 | 2017-03-01 | 高通股份有限公司 | 用于具有受控的可平均和可隔离电压参考的mram的系统和方法 |
US9666274B2 (en) | 2011-10-21 | 2017-05-30 | Qualcomm Incorporated | System and method for MRAM having controlled averagable and isolatable voltage reference |
CN104956440A (zh) * | 2012-11-30 | 2015-09-30 | 英特尔公司 | 用于确定存储器的参考电压的装置、方法和系统 |
CN104956440B (zh) * | 2012-11-30 | 2018-05-08 | 英特尔公司 | 用于确定存储器的参考电压的装置、方法和系统 |
CN109427372A (zh) * | 2017-09-01 | 2019-03-05 | 英特尔公司 | 动态存储器离线和电压定标 |
CN111289884A (zh) * | 2018-12-27 | 2020-06-16 | 展讯通信(上海)有限公司 | 一种存储器电压测试的测试装置、芯片及方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20060028652A (ko) | 2006-03-30 |
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