CN1679267A - 接收移动无线信号时的译码及循环冗余校验的并行处理 - Google Patents

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Abstract

根据译码器负载信号(am1，...，amA)序列和由Viterbi返追踪所产生的冗余校验位(pm1，...，pmL)，所述位是通过一分配装置(1)而自前端插入一线性反馈移位寄存器(10)，部分位是通过一分配装置(1)而自后端插入一线性反馈移位寄存器(10)，或者所有的位自后端插入一线性反馈移位寄存器(20)，如果所定位的系数未改变，或者所有的位自前端插入一移位寄存器，其中，所定位的系数倒转。以此方式，使得一冗余校验在所述移位寄存器(10)中的一传输数据块中得以进行，而不需暂时储存由译码程序所产生的位。

Description

接收移动无线信号时的译码及循环冗余校验的并行处理
技术领域
本发明涉及如独立权利要求所主张的收受移动无线信号译码及循环冗余校验的并行处理，并且涉及进行根据本发明方法的对应装置。
背景技术
在数字数据传输的范例中，常进行循环冗余校验，以侦测在数据传输程序过程中所发生的错误。在此范例中，在块中传输数据信号，以及在各块中由所述数据产生一冗余码，且将所述冗余码加至所述块用于错误侦测或校正。在大多数的范例中，使用一预先决定的运算法，在一块中由负载数据得到所谓的CRC码(循环冗余校验)成为一循环冗余码。通过一负载数据信号序列乘以一所谓的产生器多项式(generator polynomial)，而产生所述的CRC码。在收受码字符之后，除以所述产生器多项式。若是所收受的字符码已被正确传输，则所述除法程序不会产生任何余数。相反地，若是所述除法程序产生一余数，则确定所述传输不正确。
由于可通过所谓的线性反馈移位寄存器(linear feedback shiftregister，LFSR)简单进行多项式的乘法与除法，所以本案主要的兴趣在于循环码例如CRC码。因而，所述产生器多项式的乘法可产生码字符，通过这些码字符的除法可再生原始信息字符，以及同时校验错误。美国专利5,748,652揭露例如在一数据流中用于侦测与校正错误的循环冗余校验电路。在此范例中，在接收器中，所述在一线性反馈移位寄存器中输入数据流，其中是通过产生器多项式而进行除法。若是在此电路中除一错误码字符，则一旦已处理所述码字符，在除法之后，由所述产生器多项式生成的余数保留在所述移位寄存器中的存储单元(cell)内。仅有若已输入一正确码字符，则在除法程序之后，在所有存储单元中的值为零。而后将此除法余数送至译码器，以及若是激活所述译码器，则在一异或(EXCLUSIVE-OR)电路中连结输入数据字符，因而产生一校正的数据流。
为了改善传输可信度与窃听保护，将所欲传输的数据提供于发射器端至一信道编码方法，其中谨慎地在所述欲传输的数据加入冗余。若是使用回旋编码为编码方法，其中通过信息(回旋)连结持续形成冗余，则通常在所述接收器端的译码器中使用Viterbi运算法。已发现首先在块编码数据上进行一回旋编码程序之后，可通过进行一CRC块编码程序达到低的错误速率。在一连结的信道编码中，通常通过一块码，先将多个CRC位加至所述信息而被传输。而后，在此方式中通过一回旋编码器而将已被编码的信息编码。在所述接收器端，而后通过所述Viterbi返追踪运算法而递归演绎所述回旋编码器所提供的数据序列。
3GPPP-UMTS标准TS 25.212中的处理步骤，其更细祥的说明如下。在所述发射器端，在一套尺寸相同的运输块中，对于各传输块增加一CRC码。为达此目的，所述CRC码产生器具有四个产生器多项式具有多项式等级8、12、16与24，其可表示如下：
(1)gCRC8(D)＝1+D+D3+D4+D7+D8，
(2)gCRC12(D)＝1+D+D2+D3+D11+D12，
(3)gCRC16(D)＝1+D5+D12+D16，
(4)gCRC24(D)＝1+D+D5+D6+D23+D24。
通过在所述发射器端所决定而定义这些多项式之一的选择。
由(一套传输块中)第m个传输块开始，作为位长度A的向量
(5)am＝(am1，am2，...，amA)，
根据上述的标准，进行系统CRC编码，因而多项式
(6)zm(D)＝pmL+pm(L-1)D+...+pm1DL-1+amADL+am2DA+L-2+am1DA+L-1
除以所述产生器多项式g(D)而具有等于零的余数。在所述负载信号向量am中的位，且所述位对应于余式多项式
(7)pm(D)＝pmL+pm(L-1)D+...+pm1DL-1
是映像于一向量bm如下：
(8)bm＝(bm1，bm2，...，bm(A+L)＝(am1，...，amA，pmL，...，pm1)
在此范例中，在方程式(6)中对应于最高指数的位是位于所述向量bm中最不重要的位置。所述负载信号位是位于所述向量bm中较不重要的位置，以及相对地，所述CRC位是位于最重要的位置。然而，所述的CRC配类位是映像于其原始序列中的所述向量bm，亦即对应于所述余式多项式中的最低指数的系数是映像于bm中较不重要的位置。特别地，对应于余式多项式中最高指数的系数pm1是符合bm中最重要的位位置。
而后，具有CRC配类位的全部M运输块是彼此连结，且被送至信道编码器。
在所述接收器端所进行的信道译码程序，可通过多种不同方式进行。在「滑动窗口方法」中，在所述序列中回收一块中的数据信号，其中于所述发射器端将所述数据信号提供于所述返回编码器。在本案申请人所较喜欢使用的所谓实际Viterbi返追踪运作中，其中所述Viterbi译码器在整个格子结构(trellis)中储存所述返追踪数据，相对地，在相反的序列中，回收在发射器端用于返回编码器的一块中所述数据信号，亦即方程式(8)右侧所指的序列。目前的问题在于所述负载信号位与在此序列中产生的配类位无法直接被送至已知的CRC错误决定电路，其是由一线性反馈偏移动路器所形成。因而，首先对于一块或是整套核对的块，在一缓冲储存中，储存对应于所述向量bm所回收信号数据的所谓硬决定序列(其是发生在所述Viterbi返追踪过程中产生)。而后，自所述缓冲储存召集所述数据信号，且将其送至所述CRC错误决定电路中的移位寄存器。一方面，在硬盘的部分，由于必须有足够的内存空间，所以暂时储存所述值是复杂的，且另一方面，由于所述数据必须储存于所述内存中且必须自其集合一次，所以造成时间上的拖延。
然而，当于Viterbi返追踪使用上述的滑动窗口方法时，以译码程序所需的位序列为基础，在进行冗余校验之前，可能发生上述暂时储存的需求。在此范例中，亦可能于所述数据块增加或是在接收器端自所述译码程序获得所述配类或是冗余校验，因而所述位序列不允许所述负载数据位与配类位直接被送至所述线性反馈移位寄存器用于多项式除法。
再者，可发生一种情形，其中由译码程序所产生的位序列与用于及之移位寄存器中作为循环冗余校验的位序列相反，以进行一正确的多项式除法。在此范例中，首先可用复杂的方式将这些位暂时储存于缓冲储存中。
发明内容
因此，本发明的一目的是提供移动无线信号循环冗余校验的方法，以及进行所述方法的对应装置，所述方法符合负载数据位的序列与所述译码程序所产生的配类位，因而降低复杂度与潜在时间，主要可进行译码与循环冗余校验之间的平行处理。本发明一特别的目的是将在译码程序中所决定的所述数据信号直接送至一移位寄存器进行循环冗余校验，而不需要暂时储存。
通过独立权利要求中的特征达到本发明的目的。更有利的修饰与发展如权利要求附属项中所述。再者，专利权利要求提供用于进行根据本发明的方法的装置。
根据本发明，如独立权利要求中所主张移动无线信号循环冗余校验的方法是以此情形为基础，其中在发射器端，分别于块中形成一负载信号位序列与一冗余校验位序列例如一CRC位，且将其送至一信道编码器，在一译码器的接收器端译码所述的位序列，其决定用于信道编码器的序列且发出所决定的值，因而所述位序列本质上不适合用于立即进行循环冗余校验，亦即直接输入所决定的位至一线性反馈移位寄存器(LFSR)，将其用以达到此目的。
取决于由所述译码程序所产生的位序列，本发明提供两种方法，其可使得被译码的负载信号位的位序列以及所述译码器所产生的冗余校验，被送至一LFSR，而不需要先暂时储存于一缓冲储存中。
所提供的所述位序列，例如可为一序列，其中虽然第一组位发生在一合适的序列中，然而，第二组位并未相对于所述第一组而有合适的定位，且再者所述第二组位是在不合适的序列中，亦即相反的序列。所以，根据本发明，第一方法提供一些位，其自前端被送至所述移位寄存器，以及一些其它位，其自后端被送至所述移位寄存器。
相较于直接输入至多项式除法程序的已知LFSR所需的位序列以进行已知多项式除法程序，所产生的位序列完全相反。在此范例中，可使用根据本发明的第二种方法，其基础详述如下，自后端将所述位全部连续插入已知的LFSR，而不需要改变位于乘法器中的系数，或是以已知的方式，自前端将全部位连续插入LFSR，但是位于所述乘法器中的系数被倒转。
在所述的两种范例中，可通过合适的装置将位送至所述LFSR，不需使用缓冲储存。一旦在数据块中的最后位已被插入所述LFSR，则在所述的LFSR中进行多项式除法程序，因而形成循环冗余校验。
用于进行第一种方法的装置包含一分配装置，其具有一输入与两个输出，以及一线性反馈移位寄存器，所述分配装置的第一输出是连接至所述移位寄存器的第一输入，以及所述分配装置的第二输出是连接至移位寄存器的第二输入。将由译码器的硬决定输出值输入所述分配装置的输入处。提供一控制信号至所述分配装置，因而将所述数据信号送至所述第一输出或是第二输出。所述移位寄存器的第一输入是位于所述移位寄存器的一侧，且于此侧将所述数据信号送至所述移位寄存器，然而所述移位寄存器的第二输入是位于所述移位寄存器链的另一侧，且于此侧将所述数据信号送至所述移位寄存器。接触开关是位于所述移位寄存器的两个输入，且可被开启与关闭，以选择性地透过第一输入或是第二输入，将信号位偏移至所述移位寄存器。
根据本发明，所述第二种方法是以位序列为基础，其是由译码程序所产生与倒转。所以，所述方法提供所述位序列，将其送至一线性反馈移位寄存器，用于冗余校验，而不需要使用任何上述的分配装置，但是将所述位自后端供应至所述移位寄存器，而不需要改变所述序列，其中所述系数是位于所述乘法器中，或是将所述位自前端送至所述移位寄存器，但是在所述序列中，所述系数是位于乘法器且为倒转。
本发明的两方面是指可将自一Viterbi译码器或是自其它以格子结构为基础的译码器所获得的位，直接送至所述CRC校验程序。可立即将这些位插入所述CRC电路中的所述移位寄存器，且不需要暂时储存于用于此目的的缓冲储存中，而后自此缓冲储存覆载至所述移位寄存器。所以，不需要提供缓冲储存的硬件，以及其可节省储存所述位的时间以及将其自内存中召集的时间。
因而，本发明的实施亦表示在一数据块或是在一套数据块中，译码与循环冗于校验的平行处理。所以，例如若是一Viterbi译码器或是其它以格子结构为基础的译码器使用一返追踪运作，以递归决定传输至信道编码器的所述数据序列，其亦可将所决定的位送至所述CRC校验电路，因而可将其插入所述移位寄存器中。当在所述Viterbi译码器中的返追踪运作已经决定一数据块中的最后一位时，则在已被偏移至所述移位寄存器中  当位置之前，已决定所述位，以及一旦插入所述最后一位时，则可透过所述或(OR)栅极直接发送所述CRC校验程序。
因而，此种形式的平行处理可在接收端更进一步节省处理时间。
附图说明
根据本发明，所述方法的两方面更详述如下，并请参阅对应装置与图式的实施例。
图1是说明用于进行第一种方法的装置，具有一习用的移位寄存器与一上游分配装置。
图2是说明用于进行第一种方法的装置，具有一习用的移位寄存器，在前端提供位以及系数为倒转。
具体实施方式
如图1所示，在实际Viterbi返追踪上运作的Viterbi译码器所产生以及对于一运输块m由所述返追踪运作而产生的被译码位，是在所述CRC电路的输入生成。如上述方程式(8)所述，所述位出现于所述输入成为已决定的结果，在相反的时间序列中，在序列pm1，...，pmL，amA，...，am1中的译码器中。
根据本发明，首先所述装置具有一分配装置1，其是用以将所述位分布于两个不同输出D1与D2之间。所述分配装置1题供一控制信号CTRL，以切换D1与D2之间的信号输出。
所述分配装置1的输出D1与D2分别连接至一线性反馈移位寄存器(LFSR)10的前输入与后输入。所述LFSR 10以已知的方式，进行多项式除法程序，以校验是否已正确传输所述数据块。所述LFSR 10具有许多存储单元2，在各个时脉(clock)步骤，其储存在输入的值且将先前储存的值送至输出。如点所示，其它存储单元2可位于以S2表示的存储单元2以及在所述移位寄存器右侧以SL-1的存储单元2之间。各个存储单元2具有其自身的重设(reset)输入，因而例如在处理程序的开始，可将所有的存储单元2设为零。异或(exclusive-or)栅极3是连接于存储单元2之间，且用以将个别上游存储单元2的值加至来自于乘法器4的输出值。在所述乘法器4中，用于输入的值乘以{0，1}套的系数gn，且将乘积发出。所述系数gn是对应于所述发射器端所选择的产生器多项式中的系数。所述存储单元2亦连接至或栅极(OR gate)5。如前所述的美国专利5,748,652，在完成所述CRC校验运作之后，使用所述存储单元2的内容，以决定所述多项式除法是否形成余数。若否且所有的存储单元2值为零，则所述或栅极5于其输出发出值零，因而可说明已正确传输所述数据块。若否，亦即若即使仅有一存储单元2在值1，则所述多项式除法程序的余数并不等于0，且所述或栅极5在其输出发出值1，因而确定未正确传输所述数据。
所述CRC电路亦具有接触开关6与7，因而可连接或中断所述LFSR 10中的个别存储单元2与所述LFSR 10的输入或输出之间的接触。
所述CRC电路运作如下：
1.首先，接触开关6与7是置于开关位置A中，因而所述LFSR 10由右至左设定偏移位元。
2.对于第一L时脉循环，所述分配装置1激活所述输出D2且关闭输出D1，且通过所述控制信号CTRL适当地控制所述分配装置1。因而，首先所述CRC配类位pm1，...，pmL输入所述LFSR 10的右侧输入，且由右至左通过所述的LFSR 10。
3.而后，将接触开关6与7置放于接触位置B，因而所述LFSR 10由左至右设定偏移所述数据位。
4.而后，对于下一个A时脉循环，激活所述分配装置1的输出D1，以及关闭所述输出D2。在LFSR 10中由左侧移入信息位amA，...，am1，以及在所述LFSR 10中由左至右偏移所述信息位，激活所述LFSR 10的反馈线而使得所述接触开关7于所述开关位置B。再次，通过适当的控制信号ztrl，起始将所述分配装置1切换至所述输出D1。
5.一旦插入信息位，可在所述OR栅极5的输出处，在所校验的数据块上进行CRC校验。
6.若是所述码块包含超过一个运输块，则所述程序再次自1开始。
图2是一实施例中用于进行根据本发明进行第二方法的装置。当所供应位的位序列完全倒转成为使用已知LFSR所需的位序列时，使用此方法。
此装置具有一线性反馈移位寄存器20。异或栅极3是连接于标示为S0至SL-1的串联存储单元2之间，且其两个输入是分别连接至乘法器4的输出以及个别上游存储单元2的输出。连接于最后一个存储单元SL-1的反馈线是连接至所有的乘法器4。第一乘法器4是连接至第一异或栅极3，其是连接至第一存储单元2的上游，且将所述译码程序所产生的位序列提供至其第二输入。所述实施例的假设基础为所述译码程序产生一位顺序pmL，...，pm1，amA，...，am1，其包含A负载信号位与L冗余校验位。所定位的系数使得收到所述系数gL的所述乘法器4是连接至第一输入侧异或栅极3，以及收到所述系数g1的所述乘法器4是连接至最后外侧的异或栅极3，以及将在中间处理阶段中的系数提供至指针自然序列中的所述乘法器4。若是为预先设定系数位置，可通过连接至所述移位寄存器20的装置(未说明)，通过已说明的方式将其改变。
另一装置，其基本上等同于图2中所示的装置，用于进行所述的第二种方法，其假设由所述译码程序所产生的位序列，序列pmL，...，pm1，amA，...，am1包含A负载信号位与L冗余校验位，具有与图2所示装置的镜像对称，由OR栅极右侧输入位且异或(Exclusive-OR)栅极是连接至标示为SL-1的所述存储单元。透过所述移位寄存器，由右至左偏移所述位。在左侧，所述反馈线是连接至标示为S0的存储单元的输出。
根据本发明，使用所述方法特别可结合特定的3GPP标准模式，已知如盲目运输格式侦测(BTFD)。此模式的基础为运输块的尺寸A与运输块的总数M，其动态变量于传输时间间隔(TTI)之间改变。由于目前所述发射器所选择的传输格式是在一控制信道上传输，所以这些参数通常为所述接收器所已知的参数。然而，亦可能要求所述接收器盲目地侦测运输格式，且其是通过对于传输格式套中所选的所有可能传输格式套，进行信道译码与CRC译码程序而完成。所述BTFD模式的运算范例是如3GGP TS 25.212标准「信道编码与多路传输」的附录A所描述。由于在此模式中，必须在Viterbi译码器中进行许多的返追踪运作，且各接着CRC校验，所以事实上减少信道译码与CRC译码的总处理期间。

Claims (13)

1.一种用于循环冗余校验(cycle redundancy checking，CRC)所接收与译码的移动无线信号的方法，所述信号包含一CRC码，在所述方法中，一数据块，其由一译码程序而产生且包含用于循环冗余校验的负载信号位(am1，...，amA)与冗余校验位(pm1，...，pmL)，所述数据块是送至一线性反馈移位寄存器，其特征在于：
将所述位中的一些位由一前端送至所述移位寄存器，及所述位中的一些其它位是自一后端送至所述移位寄存器。
2.如权利要求1的方法，其特征在于：所述位被送至一分配装置(1)，其具有两个输出(D1，D2)，其是分别连接至所述移位寄存器(10)的所述前端与所述后端，所述分配装置(1)受到一控制信号(CTRL)的控制而激活或关闭所述输出(D1，D2)。
3.如权利要求1或2的方法，其特征在于：一第一凝聚群组供应位在所述后端插入所述移位寄存器(10)，以及所产生的一第二凝聚群组位乃自所述前端插入所述移位寄存器(10)。
4.如权利要求3的方法，其特征在于：由所述译码程序所供应的所述位是在所述位序列pm1，...，pmL，amA，...，am1中，以及所供应的所述第一群组位，亦即所述冗余校验位(pm1，...，pmL)，是在所述后端插入所述移位寄存器(10)中所产生的所述第二群组位，亦即所述负载信号位(am1，...，amA)自所述前端插入所述偏移寄存器。
5.如权利要求2的方法，其特征在于：在激活所述输出(D1，D2)时，这些输出(D1，D2)是通过开启或是关闭接触开关(6，7)而耦合至所述移位寄存器的所述前端或所述后端。
6.如权利要求5的方法，其特征在于：关闭一第一接触开关(6)时，其是连接至所述分配装置(1)的一第一输出(D1)，一第二接触开关(7)，其连接至所述分配装置(1)的一第二输出(D2)，同时被开启，以及所述移位寄存器(10)的所述后端是通过所述第二接触开关(7)而同时连接至一异或(exclusive-or)栅极(3)，其是配置于所述第一输出(D1)与所述第一接触开关(6)之间。
7.一种用于循环冗余校验所接收与译码的移动无线信号的方法，所述信号包含一CRC码，在所述方法中，一数据块，其由一译码程序而产生且包含用于循环冗余校验的负载信号位(am1，...，amA)与冗余校验位(pm1，...，pmL)，所述数据块是送至一线性反馈移位寄存器，其特征在于：
将所述位送至一第一异或(exclusive-OR)栅极(3)的第一输入，其第二输入是连接至一乘法器(4)的输出，提供CRC产生器多项式的系数gL至所述乘法器(4)，以及所述第一异或栅极(3)的输出是连接至一第一输入侧存储单元(2)的输入，以及在后续处理步骤中，所述存储单元(2)的输出是连接至异或栅极(3)的所述第一输入，其第二输入是连接至所述乘法器(4)的输出，依此序列而将系数gL-1，gL-2，...，g1供至所述乘法器(4)，以及
在输出侧上的最后一存储单元(2)的输出是连接至一反馈回路，其是连接至所述乘法器(4)的输入。
8.如权利要求7的方法，其特征在于：由所述译码程序所提供的所述位是在所述位序列pmL，...，pm1，amA，...，am1中。
9.一种用于进行如权利要求1至6任一项方法的装置，其特征在于包含
一分配装置(1)，其具有一输入与两个输出(D1，D2)，
一具有线性反馈的移位寄存器(10)，
所述分配装置(1)的一第一输出(D1)是连接至所述登录器(10)的一第一输入，以及所述分配装置(1)的一第二输入(D2)是连接至所述移位寄存器(10)的一第二输入。
10.如权利要求9的装置，其特征在于：
一第一接触开关(6)连接于所述分配装置(1)的所述第一输出(D1)与所述移位寄存器(10)的所述第一输入间，以及
一第二接触开关(7)是连接于所述分配装置(1)的所述第二输出(D2)与所述移位寄存器(10)的所述第二输入间。
11.如权利要求10的装置，其特征在于：
在一第一开关位置(A)中，所述第二接触开关(7)将所述分配装置(1)的所述第二输出(D2)连至所述移位寄存器(10)的所述第二输入，在一第二开关位置(B)中，其将所述移位寄存器(10)的所述第二输入连至一异或(exclusive-OR)栅极(3)，其连接于所述分配装置(1)的所述第一输出(D1)与所述第一接触开关(6)之间。
12.如权利要求9至11中任一项的装置，其特征在于：所述移位寄存器的所述存储单元(2)是连接至一OR栅极(5)。
13.一种用于进行如权利要求7或8的方法的装置，其特征在于：包含
一具有线性反馈的移位寄存器(20)，其具有多个串联连接的存储单元(2)于各个连接的异或(exclusive-OR)闸(3)间，其输出是连接至个别下游存储单元(2)而所述两输入乃分别连至个别上游存储单元(2)以及一乘法器(4)的输出，一反馈线是连接至最后存储单元(2)的输出并连接至所述乘法器(4)的输入，以及
将系数gL用于所述乘法器(4)，当其连接至第一输入侧异或(exclusive-OR)栅极(3)，且将系数g1用于所述乘法器(4)，当其连接至最后输出侧异或(exclusive-OR)栅极(3)。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102006084A (zh) * 2010-09-26 2011-04-06 东南大学 一种适用于ofdm-uwb系统的crc编码方法
CN102405598A (zh) * 2009-06-09 2012-04-04 密克罗奇普技术公司 可编程crc单元
CN102546089A (zh) * 2011-01-04 2012-07-04 中兴通讯股份有限公司 循环冗余校验crc码的实现方法及装置
CN101854222B (zh) * 2009-03-31 2014-04-02 华为技术有限公司 一种数据处理的方法、通信装置和系统
CN111625832A (zh) * 2019-02-27 2020-09-04 智原科技股份有限公司 电子装置中起始载入程序的执行方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7181671B2 (en) * 2003-09-23 2007-02-20 Macronix International Co., Ltd. Parallelized CRC calculation method and system
US7712009B2 (en) * 2005-09-21 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit
US7802166B2 (en) * 2006-09-27 2010-09-21 Qimonda Ag Memory controller, memory circuit and memory system with a memory controller and a memory circuit
US7836386B2 (en) 2006-09-27 2010-11-16 Qimonda Ag Phase shift adjusting method and circuit
US8379738B2 (en) * 2007-03-16 2013-02-19 Samsung Electronics Co., Ltd. Methods and apparatus to improve performance and enable fast decoding of transmissions with multiple code blocks
US8386878B2 (en) 2007-07-12 2013-02-26 Samsung Electronics Co., Ltd. Methods and apparatus to compute CRC for multiple code blocks
US7853857B2 (en) 2007-09-14 2010-12-14 Motorola Mobility, Inc. Multi-layer cyclic redundancy check code in wireless communication system
KR101462211B1 (ko) * 2008-01-30 2014-11-17 삼성전자주식회사 이동통신 시스템의 복호 장치 및 방법
US7987384B2 (en) * 2008-02-12 2011-07-26 International Business Machines Corporation Method, system, and computer program product for handling errors in a cache without processor core recovery
US8856609B2 (en) * 2011-11-21 2014-10-07 Broadcom Corporation Accelerated cyclical redundancy check
US9286159B2 (en) * 2013-11-06 2016-03-15 HGST Netherlands B.V. Track-band squeezed-sector error correction in magnetic data storage devices
US10552258B2 (en) 2016-09-16 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and driving method thereof
US10223194B2 (en) 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
EP3939194A4 (en) * 2019-03-13 2022-06-29 ZTE Corporation Multi-pilot reference signals

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5784377A (en) 1980-11-14 1982-05-26 Nippon Denso Co Ltd Device for detecting obstacle
JPH03214809A (ja) * 1990-01-19 1991-09-20 Nec Corp リニアフィードバック・シフトレジスタ
US5103451A (en) * 1990-01-29 1992-04-07 Motorola, Inc. Parallel cyclic redundancy check circuit
JPH04140677A (ja) * 1990-10-01 1992-05-14 Toshiba Corp 半導体集積回路
US5390199A (en) * 1991-07-19 1995-02-14 Anritsu Corporation Advanced code error detection apparatus and system using maximal-length pseudorandom binary sequence
US5920593A (en) * 1993-11-29 1999-07-06 Dsp Telecommunications Ltd. Device for personal digital cellular telephones
KR0147150B1 (ko) * 1995-06-29 1998-09-15 김주용 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치
JP2996615B2 (ja) * 1996-01-08 2000-01-11 松下電器産業株式会社 ビタビ復号装置及びその方法
US6272187B1 (en) * 1998-03-27 2001-08-07 Lsi Logic Corporation Device and method for efficient decoding with time reversed data
JP4071879B2 (ja) * 1998-12-09 2008-04-02 富士通株式会社 誤り検出器、この誤り検出器を備えた通信システム、および誤り検出方法
US6327691B1 (en) * 1999-02-12 2001-12-04 Sony Corporation System and method for computing and encoding error detection sequences
KR100659265B1 (ko) * 2000-11-10 2006-12-20 삼성전자주식회사 패리티비트가 역순으로 부가된 씨.알.씨. 코드의에러검출장치 및 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101854222B (zh) * 2009-03-31 2014-04-02 华为技术有限公司 一种数据处理的方法、通信装置和系统
CN102405598A (zh) * 2009-06-09 2012-04-04 密克罗奇普技术公司 可编程crc单元
CN102405598B (zh) * 2009-06-09 2015-05-20 密克罗奇普技术公司 可编程crc单元
CN102006084A (zh) * 2010-09-26 2011-04-06 东南大学 一种适用于ofdm-uwb系统的crc编码方法
CN102546089A (zh) * 2011-01-04 2012-07-04 中兴通讯股份有限公司 循环冗余校验crc码的实现方法及装置
CN102546089B (zh) * 2011-01-04 2014-07-16 中兴通讯股份有限公司 循环冗余校验crc码的实现方法及装置
CN111625832A (zh) * 2019-02-27 2020-09-04 智原科技股份有限公司 电子装置中起始载入程序的执行方法

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