CN1666515A - 高清晰度去隔行和倍帧电路及方法 - Google Patents

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戴维·列昂·辛普森
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Abstract

一种去隔行和倍帧相结合的系统，优选地，用于以两倍场速率对当前场视频数据的连续行进行去隔行，从而得到适于在利用逐行扫描的显示设备上显示的输出比特流。根据本准则的去隔行和倍帧系统包括帧存储机构(116，116’和116”)，其用于存储具有规定的场速率的隔行视频的至少一帧。为了在场周期的一半内完成全部去隔行功能，从而为在显示设备接收产生逐行、倍帧的信号，至少一个去隔行电路(11401，1140’1，1140”)以至少两倍场速率的速度从存储机构中得到视频数据的至少两个场。

Description

高清晰度去隔行和倍帧电路及方法
本发明是非临时申请，其要求2002年7月5日提交的标题为“高清晰度去隔行和倍帧电路及方法(high-definition de-interlacing andframe doubling circuit and method)”的美国国家申请No.10/190,282基于35 U.S.C.119的权益，其在此被一并参考。
技术领域
本发明涉及一种用于将高清晰度视频信号从隔行形式(interlacedformat)向逐行形式(progressive format)转换的方法与装置。
背景技术
传统的电视图像具有隔行的形式。每一图像帧通常包括两个场，每一个都被扫描预定的水平行数。在每一个场周期期间，只扫描每一场中的一半水平行。一般地，在第一场中扫描奇数行，而在第二场中扫描偶数行。按顺序显示构成每一帧的两个场，以使扫描看起来是隔行的，使观众感知到整个图像。符合根据国家电视制式委员会(NTSC)所建立的制式的电视图像在每场具有262.5个扫描行，因此得到每帧525个扫描行，每秒钟30帧(60场)。一些欧洲国家采用的逐行倒相(PAL)制式，每帧使用625行，每秒钟25帧(50场)。
高清晰度电视的出现，更具体地，由大联盟提出并在1994Proceedings of the National Association of Broadcasters，48th AnnualBroadcast Engineering Conference Proceedings，March 20-24，1994中进行描述的高清晰度地球广播系统，领导了数字显示设备的发展。一个此类数字显示设备采用了基于硅的液晶(Liquid Crystal on Silicon)(LCOS)技术，其利用逐行显示形式，与传统电视接收机使用的隔行扫描形式相对。为此，具有隔行扫描的输入电视信号在使用逐行扫描形式的显示设备上显示之前必须经过去隔行(de-interlace)。对于LCOS技术的显示设备，输入信号的速频必须从制式速率(例如，美国是60Hz)变为制式速率两倍的速率，以便于(例如，显示信号必须经过倍帧操作)驱动具有所需要的连续反向帧的LCOS显示设备。
目前用于进行去隔行和倍帧的系统采用一个电路进行去隔行以及一个电路进行倍帧，通常用两个电路并行实现，去隔行和倍帧电路具有分开的存储器。进行去隔行和倍帧的独立电路的使用增加了对于存储电路的需求。
因此，需要减少所需存储器数量的去隔行和倍帧电路。
发明内容
简要地，根据本准则，结合去隔行和倍帧的系统包括帧存储器，其用于存储具有规定的场速率的隔行视频的至少一帧。至少一个去隔行电路以至少两倍场速率的速率从存储器得到视频数据的至少两个场，用于在半个帧周期内进行完整的去隔行功能，从而为显示设备的接收产生逐行、倍帧的信号。
在第一实施例中，去隔行电路通过从帧存储器的连续两行得到视频信息(包括视频数据与运动)，并行地执行两个去隔行计算。当去隔行电路中的每一个产生新的视频数据时，数据存储于行存储器中，由所述对中的另一个去隔行电路使用。因此，两个去隔行电路中的每一个以“乒乓”形式交替写入和读出公用的行存储器。
在第二实施例中，通过仅将最近的计算的而不是视频信息已有的行写入帧存储器，单个的去隔行电路可以执行去隔行和倍帧任务。从存储器中检索两次已有的行和最近所计算的行，其中从存储器的不同区域读取交替的行。
附图说明
图1描述了根据现有技术的去隔行和倍帧系统的方框示意图；
图2描述了根据本准则的去隔行和倍帧系统的方框示意图；
图3描述了包括图2的部分系统的去隔行和倍帧的第一实施例；
图4描述了包括图2的部分系统的去隔行和倍帧的第二实施例；
图5描述了用于图4的双频率去隔行和倍帧的存储控制器的方框示意图；以及
图6描述了包括图2的部分系统的去隔行和倍帧的第三实施例。
具体实施方式
图1描述了根据现有技术的去隔行和倍帧系统10。系统10包括去隔行块12，其包括对于输入的8比特YUV编码的视频信号进行去隔行操作的去隔行电路14。(实现以下程度：输入信号按RGB编码，可选择的转换器15进行需要的RGB到YUV的转换。)去隔行电路14具有相关联的存储器16，通常是一个或多个同步动态随机存取存储器(SDRAM)IC，在进行去隔行操作的过程中，去隔行电路14向其写入数据并从中读取数据。实际中，去隔行器14电路可以将场速率为60Hz的540行的隔行视频数据进行转换，从而产生60Hz的1080行的逐行视频。在块12中，电路18对由去隔行电路14产生的已去隔行信号进行水平和垂直定标(scaling)，并且将去隔行输出信号从YUV编码转换为RGB编码。定标电路18从光栅复位控制电路20接收水平和垂直驱动信号。
块20的结果输出信号具有与输入信号相同的垂直同步速率(频率)。高清晰度显示的某些类型，例如基于硅的液晶显示设备30，需要输入的视频信号以制式逐行帧速率(例如60Hz)两倍的帧速率(例如120Hz)生成所需要的连续反向帧。最终，现有技术的去隔行和倍帧系统10包括一对倍帧电路22和24，每一个分别与两个相应的DDRSDRAM 26和28之一相连。倍帧电路22存储输入帧，而另一个倍帧电路24对前一帧执行倍帧操作。电路22和24以正常帧速率两倍的速率共同产生逐行视频，用于向显示设备30输入。
现有技术的去隔行和倍帧系统10具有以下缺点：去隔行电路14与倍帧电路22和24中的每一个都需要独立的存储器(即，各自的存储器16，26和28)进行操作，因此增加了成本和复杂性。
图2描述了根据本准则的结合了去隔行和倍帧的块100的方框示意图。块100包括用于对输入的8比特YUV编码视频去隔行的去隔行机构114。去隔行机构114具有相关联的帧存储系统116，其包括至少一个DDR SDRAM，用于在对输入视频信号进行去隔行的过程中，写入数据和读出数据，以得到输入信号的两倍帧速率的逐行信号，从而实现了倍帧。因此，当接收到具有60Hz场速率的1080行隔行信号时，根据本准则的去隔行机构114将输出具有120Hz帧速率的倍帧1080行逐行视频信号。
与图1的去隔行块12相同，图2的去隔行和倍帧块100包括定标电路18。电路18对由去隔行机构114产生的输出信号进行水平和垂直定标，并将已去隔行的输出信号从YUV编码转换为RGB编码。定标电路18从光栅控制电路20接收水平和垂直驱动信号。
图1的去隔行机构114可以采用多种不同形式来在一个操作中同时进行去隔行和倍帧。例如，去隔行机构114可以采用传统的去隔行电路形式，例如图1的电路14，其由时钟电路(未示出)控制时钟并具有150Hz的时钟频率，通常是图1中现有技术去隔行电路14所采用的等于75MHz的传统时钟频率的两倍。尽管该方法是可行的，但在利用当前集成电路制造技术实现这种高时钟速度方面具有实际困难。可选地，两个传统的去隔行电路可以按照传统的时钟速度运行，其中每一个电路接收交替的象素。该方法将进行空间平均的能力局限到了仅支持垂直形式，因此消除了实现对角空间平均的能力。
图3描述了根据本准则的去隔行机构114的第一实施例，有利地，其按照传统的时钟速度，通过并行执行两个去隔行操作而完成去隔行和倍帧。如图3所示，去隔行机构114包括一对去隔行电路11401和11402，每一个同时从存储在帧存储器116中的视频信息的顺序行读入象素(即，视频数据和运动)。去隔行电路11401和11402通常具有相同的结构。
在去隔行电路11401中，运动计算器1150从存储器116接收与具体视频行(N)相关联的“当前场相对于前场(Present-to-Previous)”运动，其中N是非零整数索引值，其对于每一个连续的去隔行操作单调递增。
除了针对行N接收当前场相对于前场的运动，去隔行电路11401中的运动计算器1150也从场存储器116中接收针对行N的后场视频行(Following Field Video Line)以及针对行N+1的当前场视频行(Present Field Video Line)。对于给定场，存储在场存储器116中的视频信息包括针对前场和后场的偶场行，以及针对前场和后场的奇场视频行。因此，就对每一个连续行N进行的去隔行操作而言，运动计算器1150从存储器116中读取针对行N的后场视频行和针对行N+1的当前场视频行。根据这种输入信息，运动计算器1150确定读取到帧存储器116的针对行N的后场相对于当前场(Following-to-Present)运动。当运动计算器1150下一次连续访问帧存储器116时，针对行N的后场相对于当前场的运动变为当前场相对于前场的运动。
行N的后场相对于当前场的运动由运动计算器1150计算，与来自存储系统116的后场视频行N、当前场视频行N+1以及前场视频行N一起，全部发送到计算块1152。去隔行电路11401中的计算块1152也从一对行存储器1153和1154中分别针对当前场视频行N-1和当前场视频行N+3读出数值。根据这种输入数据，计算块1152针对当前场视频行N和N+1产生去隔行(逐行的)值。将已去隔行的当前场视频行N+1的数值写入行存储器1153和1154中。
去隔行电路11402具有与去隔行电路11401相同的结构，并用于对存储系统116中的接下来两个视频行N+1和N+2进行去隔行操作，与由去隔行电路11401对于视频行N和N+1的去隔行操作并行进行。为此，去隔行电路11402包括运动计算器1150，从帧存储器116接收当前视频场视频行N+3、后场视频行N+2和与行N+2相关联的当前场相对于前场的运动。根据这些数据，去隔行电路11402中的运动计算器1150针对行N+2计算后场相对于当前场的运动，用于输入到帧存储器116。当进行存储器116的后续读取时，针对行N+2的后场相对于当前场的运动变为针对视频行N+2的当前场相对于前场的运动，从而得到该行的运动。
与去隔行电路11401相同，去隔行电路11402包括计算块1152，用于产生一对连续的去隔行场视频行N+2和N+3。在去隔行电路11402的情况下，计算块1150读取帧存储器116并得到当前视频场视频行N+3、后场视频行N+2以及前场视频行N+2。根据运动计算器1150，去隔行电路11401中的计算块1152得到针对行N+2的后场相对于当前场的运动。根据行存储器1153和1154，计算块1152分别得到针对当前场视频行N-1和针对场视频行N+3的数值。根据这种输入值，去隔行电路11402中的计算块1152产生已去隔行(逐行的)当前场视频行N+2和N+3，与去隔行电路11401产生的当前场视频行N和N+1相并行。
去隔行电路11401的计算块1152将针对当前场视频行N+1计算的数值写入行存储器1154，用于在计算块进行去隔行操作期间，由去隔行电路11402的计算块1152顺序地读出，以产生当前场视频行N+2和N+3。同样原因，去隔行电路11402的计算块1152将针对当前场视频行N+3计算的数值写入行存储器1153，用于在进行去隔行操作期间，由去隔行电路11401的计算块1152顺序地读出，以产生当前场视频行N和N+1。因此，去隔行电路11401和11402中的每一个利用新数据取代了另一个去隔行电路所使用的行存储器中的旧数据，产生了“乒乓”寻址方案。
图3的去隔行机构114提供了带宽的节约，因为由于2×120Hz的每一帧必须与1×60Hz的帧相同，所以每一帧以完全相同的方式处理两遍。对于两个120Hz的来说，最新计算的当前场相对于前场的运动是相同的；不需要每次计算都写入。为了节约带宽，去隔行电路11401和11402之一中的运动计算器可以在第一帧期间写后场相对于当前场的运动数值，而另一个去隔行电路的运动计算器1150在第二帧期间写运动值。
尽管并行地执行两个去隔行操作的想法可以认为是不合适的，但经验数据已经说明该方法很好地降低了需要的内存和存储器带宽。而且，本方法允许使用单时钟以提供时序信号。
图4描述了根据本准则的去隔行机构114’的第二优选实施例，有利地，通过并行执行两个去隔行操作，以常规的时钟速度同时完成了去隔行和倍帧。如图4所示，去隔行机构114包括一对去隔行电路1140’1和1140’2，其中每一个从存储于图5中非常详细描述的存储系统116’的视频信息的顺序行中同时读取象素(即，视频数据和运动)。去隔行电路1140’1和1140’2通常具有相同的结构。
在去隔行电路1140’1中，运动计算器1150’从存储系统116’接收与具体视频行(N)相关联的当前场相对于前场的运动和针对行N+1的当前场相对于前场的运动，其中N是非零整数索引值，其对于每一连续的去隔行操作单调递增。除了接收针对行N和行N+1的当前场相对于前场的运动，图4的去隔行电路1140’1中的运动计算器1150’也从存储系统116’接收前场视频行N和当前场视频行N+1，以及来自公共行存储器1153’的针对行N-1的当前场相对于前场的运动。正如下文中将要研究的，行存储器1153’存储针对当前场视频行N-1和当前场相对于前场的运动行N-1的值，当下一个随后的去隔行操作进行时，其利用用于当前场视频行N+3和当前场相对于前场的运动行N+3的值进行更新。根据所提供的输入数据，运动计算器1150’计算针对行N的后场相对于当前场的运动，其被读入存储系统116’，用于存储器1152’的随后更新。当运动计算器1150’下一次连续访问存储器116’时，针对行N的后场相对于当前场的运动变为当前场相对于前场的运动。
针对行N的后场相对于当前场的运动由运动计算器1150’计算，与来自存储系统116’的后场视频行N、当前场视频行N+1、前场视频行N一起，以及针对存储在行存储器1153’中的前场视频行N-1的值，全部传送到去隔行电路1140’1中的计算块1152’。根据该输入数据，计算块1152’产生针对当前场视频行N和N+1的去隔行值。
去隔行电路1140’2具有与去隔行电路1140’1类似的结构，并且用于对接下来的两行N+1和N+2执行去隔行操作，与去隔行电路1140’1对于视频行N和N+1执行的去隔行操作并行进行。为此，去隔行电路1140’2包括运动计算器1150’，其从帧存储器116接收用于行N+1和行N+2的当前场相对于前场的运动，以及用于行N+2的前场的运动。此外，运动计算器1150’接收后场视频行N+2、当前场行N+2和N+3以及前场视频行N+2。根据这种数据，去隔行电路1140’2中的运动计算器1150’计算用于作为存储系统116’的输入的行N+2的后场相对于当前场的运动。当存储系统116’的随后读取得到用于该行的运动时，针对行N+2的后场相对于当前场的运动变为针对视频行N+2的当前场相对于前场的运动。
与去隔行电路1140’1相同，去隔行电路1140’2包括计算块1152’，其用于产生一对顺序的去隔行(逐行的)场视频行N+2和N+3。在去隔行电路1140’2的情况下，计算块1150读取存储器116，从而得到针对行N+3的当前场相对于前场的运动，以及针对行N+2的前向运动。此外，运动计算器1150从存储系统116接收后场视频行N+2、当前场视频行N+2和N+3以及前场视频行N+2。根据这种输入值，去隔行电路11402中的计算块1152产生去隔行(逐行的)当前场视频行N+2和N+3，与去隔行电路11401产生的当前场视频行N和N+1并行进行。
图5描述了图4的去隔行电路114’的存储系统16’的细节。如图5所示，存储系统包括至少一个DDR SRAM 11601，其具有32比特寻址总线和用于150-160MHz时钟信号的时钟频率输入端。此外，存储系统116’也可以包括第二DDR SRAM 11602(由虚线示出)，其具有32比特寻址总线和用于75-80MHz时钟信号的时钟频率输入端。存储器11601和11602中的每一个与DDR存储器接口1162相接。存储器接口1162包括用于SDRAM 11601的物理接口11641，并且在SDRAM 11602存在的范围内，也包括用于该存储器的物理接口11602。具有4X数据多路复用能力的数据多路复用器1166将物理接口11641与接口1162上的128比特宽存储总线1168相连。可选地，具有2X数据多路复用能力的多路复用器1170可以将物理接口11641与存储总线1168相连。当存在存储器11602时，具有2X数据多路复用能力的多路复用器1172将物理接口11641与存储总线1168相连。
总线1168将存储器接口1162与控制FIFO(先进先出)块1176的存储控制器1174相连，块1176包括多个第一独立存储寄存器1178，其每一个接收用于行0，1，2等的独立视频场数值以及用于行0，1，2等的运动场数值，用于由图4的独立去隔行电路1140’1和1140’2以第一时钟速度读取。图5的FIFO块1176还包括至少一个写FIFO 1180，图4的相应的去隔行电路之一可以将后场相对于当前场的运动写入其中，用于存储器11601和11602中一个或多个的后续传输。
除了写FIFO 1180，FIFO块1176包括至少一个并且优选是多个视频场写FIFO 1182(仅示出了其一)，图4的去隔行电路1140’1和1140’2中的每一个可以向其写入所计算的去隔行视频行，用于图5的DRAM 11601和11602之一的后续接收。此外，FIFO块1176也可以包括至少一个并且优选是多个双倍速读FIFO 1184(仅示出了其一)，其可以按照两倍常规时钟的速度被读取。FIFO 1182从存储器11601和11602之一接收以前写入写FIFO 1182的所计算出的去隔行视频行。利用双倍速读FIFO 1184来保留所计算出的去隔行场视频行，允许在正常时钟间隔期间两次读取去隔行视频行，从而允许进行倍帧操作。
图6描述了进行去隔行和倍帧的去隔行机构的第三实施例114”。对比图3和图4各自的去隔行机构114和114’，图6中的去隔行机构114”采用了一个去隔行电路1140”和相关联的具有与图5的存储系统116’相同结构的存储系统116”。图6的去隔行电路1140”包括当接收以下内容时针对行N计算后场相对于当前场的运动的运动计算器1150”：(1)前场运动行N，(2)针对行N+1的当前场相对于前场的运动，(3)针对行N-1的当前场相对于前场的运动，(4)后场视频行N，以及(5)当前场视频行N+1。运动计算器1150”从存储该值的存储器1153”中读取针对行N-1的当前场相对于前场的运动，提前从相应的包括存储系统116”的FIFO(未示出)块的一部分的读FIFO1178-1178中读取该数值。运动计算器1150”从其它FIFO 1178-1178中读取其保留的输入值。
存储器1153”不仅存储针对行N-1的当前场相对于前场的运动的数值，而且存储针对场视频行N的数值。当对于接下来的连续行N进行每一个后续的去隔行操作时，存储器1153”将读取相应的FIFO对1178-1178，从而利用当前场相对于前场的运动行N+1和当前场视频行N+1各自的值来取代针对行N的当前场相对于前场的运动和当前场视频行N的值。
除了运动计算器1150”，图5的去隔行电路1140”还包括计算器块1152”。计算器块1152”接收由运动计算器1150”产生的针对行N的后场相对于当前场的运动。此外，计算块1152”接收：(1)前运动行N，(2)后场视频行N，(3)当前场视频行N+1，以及(4)来自对应的FIFO 1178之一的当前场视频行N。同样地，计算块1152”从存储器1153”中接收针对行N-1的当前场相对于前场的运动。根据这种输入数据，在写入存储器之前，计算块1152”产生存储于FIFO 1182中的去隔行的当前场视频行N。则所计算出的去隔行的当前场视频行N写入读FIFO 1184，用于以正常场速率的两倍读取，与以两倍场速率从相应的FIFO 1178读取的所计算的去隔行的传递场视频行N+1一起，从而完成倍帧操作。
以上描述了去隔行和倍帧操作相结合的方案，其在一半的帧场周期内执行完整的去隔行功能，从而产生用于在显示设备接收的逐行、倍帧的信号。

Claims (15)

1.一种去隔行与倍帧相结合的系统，包括：
帧存储机构，用于存储具有规定的帧速率的隔行视频数据帧；
至少一个去隔行电路，用于以两倍的帧速率从帧存储机构得到视频数据的两帧中的每一帧，并用于以所述帧速率的一半执行完整的去隔行功能，从而产生用于在显示设备接收的逐行、倍帧的信号。
2.根据权利要求1所述的设备，其特征在于包括第一和第二去隔行电路，第一和第二去隔行电路的每一个同时从存储机构的两个顺序行读取视频数据。
3.根据权利要求2所述的设备，其特征在于还包括第一和第二行存储器，分别用于从第一和第二去隔行电路接收更新的视频数据，并分别用于将该更新数据写入第二和第一去隔行电路。
4.根据权利要求1所述的设备，其特征在于去隔行电路包括：
运动计算器，用于根据存储在所述帧存储机构中的视频信息，针对每一个连续视频行N产生更新的运动(其中N是非零整数索引值，其对于每一个连续去隔行操作而单调递增)；以及
计算块，用于根据来自运动计算器的更新的运动和帧存储机构中存储的视频信息，计算至少一个去隔行的当前场视频行。
5.根据权利要求4所述的设备，其特征在于所述计算块计算两个连续的去隔行的当前场视频行。
6.根据权利要求1所述的设备，其特征在于帧存储机构包括至少一个动态随机访问存储器。
7.根据权利要求6所述的设备，其特征在于帧存储机构系统包括：
存储控制器；
物理接口，将至少一个DRAM与存储控制器相连；以及
先进先出(FIFO)块，包括多个FIFO单元，每一个FIFO单元用于保持在至少一个DRAM与去隔行电路之间传输的数据。
8.一种去隔行与倍帧相结合的系统，包括：
帧存储机构，用于存储具有规定的帧速率的隔行视频数据帧；
第一去隔行电路，用于从帧存储机构得到与第一对连续视频行相关联的视频数据，并用于执行去隔行功能，从而产生第一对连续去隔行的当前场视频行；以及
第二去隔行电路，用于从存储机构得到与第二对连续视频行相关联的视频数据，并用于与由第一去隔行电路所执行的去隔行操作并行地执行去隔行功能，从而产生第二对连续去隔行的当前场视频行。
9.根据权利要求8所述的设备，其特征在于还包括第一和第二行存储器，用于从第一和第二去隔行电路分别接收更新的视频数据，并用于向第二和第一去隔行电路分别写入所述更新的视频数据。
10.根据权利要求1所述的设备，其特征在于每一个去隔行电路包括：
运动计算器，用于根据存储于帧存储机构中的视频信息，为每一连续视频行N产生更新的运动(其中N是非零整数索引值，对于每一个连续去隔行操作而单调递增)；以及
计算块，用于根据来自运动计算器的更新的运动和帧存储机构中存储的视频信息，计算当前场视频行的去隔行对。
11.根据权利要求8所述的设备，其特征在于帧存储机构包括至少一个动态随机访问存储器。
12.根据权利要求11所述的设备，其特征在于帧存储机构系统还包括：
存储控制器；
物理接口，用于将至少一个DRAM与存储控制器相连；以及
先进先出(FIFO)块，包括多个FIFO单元，每一个FIFO单元用于保持在至少一个DRAM与去隔行电路之间传输的数据。
13.一种用于对隔行视频进行去隔行的方法，包括步骤：
以正常帧速率的两倍的速率从存储器读取两帧视频信息中的每一帧；
以帧速率的一半执行完全的去隔行操作，从而产生逐行的倍帧信号。
14.根据权利要求13所述的方法，包括执行两个去隔行操作的步骤，对于视频行的连续对执行每一个去隔行操作。
15.根据权利要求14所述的方法，还包括以下步骤：在每一去隔行操作后，将更新的信息写入存储器中，该存储器与在另一个去隔行操作期间用于进行访问的操作相关联。
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