CN1629979A - 具低峰值电流的更新控制器 - Google Patents

Abstract

本发明公开了一种诸如动态随机存取存储器(dynamic random access memory；DRAM)的存储器，具体而言，公开了一种嵌入于存储器中的更新控制器。依据本发明的更新控制器通过区分第一库致动信号与第二库致动信号的作用时间来降低峰值电流电平。本发明具有的优点为，由于即使在该第二库致动信号为致动时也停用延迟的更新致动信号，因此不存在实质上减少第二部分所用的更新进行时间的问题。

Description

具低峰值电流的更新控制器

技术领域

本发明涉及一种诸如DRAM(动态随机存取存储器)的存储器，具体而言涉及一种嵌入于存储器中的更新控制器。

背景技术

RAM需要周期性更新操作以保留存储于其中的数据。即，必须对位于存储器单元中的电容器进行周期性循环充电。

在用以更新包括8000条字符线的库(bank)的传统方式中，已将由一个X地址所指定的一个字符线投入该更新操作。近来，由于其一般使用包括16000条字符线的库，因此当向其提供一个X地址时，一般对两条字符线实施一更新操作。具体而言，将库分成第一与第二部分的两个部分，其每一部分包括8000条字符线，因此当向其提供一个X地址时，对该第一部分的一字符线与该第二部分的另一字符线实施该更新操作。与此同时，存在的问题是，由于在该更新操作期间同时启动该两条字符线，因此使得由该更新操作产生的峰值电流放大两倍。

发明内容

因此，本发明致力于解决前述问题，提供一种即使在对一个X地址的两条字符线实行一更新操作时也能够防止峰值电流升高两倍的更新控制器。

依据本发明的一个具体实施例，提供一种更新控制器，其包含第一组件、第二组件以及第三组件，并响应于库致动(enable)信号与更新致动信号而输出第一库致动信号、第二库致动信号以及延迟的更新致动信号，其中：当该第三组件的输出信号起作用(being active)时，该第一组件延迟输出该库致动信号，而当该第三组件的输出信号不起作用(being inactive)时，该第一组件输出该库致动信号；当该第一组件的库致动信号或输出信号起作用时，该第二组件输出具有致动状态的信号，而当该第一组件的库致动信号或输出信号不起作用时，该第二组件输出具有停用(disable)状态的信号；当该第二组件的输出信号不起作用时，该第三组件输出该更新致动信号，而当该第二组件的输出信号起作用时，该第三组件保持先前输出；并且，该第一库致动信号为该库致动信号，该第一组件的输出信号为该第二库致动信号，而该第三组件的输出信号为该延迟的更新致动信号。

依据本发明的另一个具体实施例，提供一种更新控制器，其包含第一组件、第二组件以及第三组件，并响应于库致动信号与更新致动信号而输出第一库致动信号、第二库致动信号以及延迟的更新致动信号，其中：当该第三组件的输出信号起作用时，该第一组件延迟输出该库致动信号，而当该第三组件的输出信号不起作用时，该第一组件输出该库致动信号；当该库致动信号转为作用状态时，该第二组件将其一输出信号转为致动状态，而当该第一组件的输出信号变成停用状态时，该第二组件在一预定时间后将该输出信号转为停用状态；当该第二组件的输出信号不起作用时，该第三组件输出该更新致动信号，而当该第二组件的输出信号起作用时，该第三组件保持先前输出；并且，该第一库致动信号为该库致动信号，该第一组件的输出信号为该第二库致动信号，而该第三组件的输出信号为延迟的更新致动信号。

依据本发明的另一个具体实施例，提供一种更新控制器，其包含第一组件、第二组件、第三组件以及第四组件，并响应于库致动信号与更新致动信号而输出第一库致动信号、第二库致动信号以及延迟的更新致动信号，其中：该第一组件输出驱动力增加的库致动信号；当该第四组件的输出信号起作用时，该第二组件延迟输出该库致动信号，而当该第四组件的输出信号不起作用时，该第二组件输出驱动力增加的库致动信号；当该第一组件的输出信号或该第二组件的输出信号起作用时，该第三组件输出具有致动状态的信号，而当该第一组件的输出信号及该第二组件的输出信号不起作用时，该第三组件输出具有停用状态的信号；当该第三组件的输出信号不起作用时，该第四组件输出该更新致动信号，而当该第三组件的输出信号起作用时，该第四组件保持先前输出；并且，该第一组件的输出信号为该库致动信号，该第二组件的输出信号为该第二库致动信号，而该第四组件的输出信号为延迟的更新致动信号。

依据本发明的另一个具体实施例，提供一种更新控制器，其包含第一组件、第二组件、第三组件以及第四组件，并响应于库致动信号与更新致动信号而输出第一库致动信号、第二库致动信号以及延迟的更新致动信号，其中：该第一组件输出驱动力增加的库致动信号；当该第四组件的输出信号起作用时，该第二组件延迟输出该库致动信号，而当该第四组件的输出信号不起作用时，该第二组件输出驱动力增加的库致动信号；当该第一组件的输出信号转为作用状态时，该第三组件将输出信号转为致动状态，而当该第二组件的输出信号变成停用状态时，该第三组件在一预定时间后将输出信号转为停用状态；当该第三组件的输出信号不起作用时，该第四组件输出该更新致动信号，而当该第三组件的输出信号起作用时，该第四组件保持先前输出；并且，该第一组件的输出信号为该库致动信号，该第二组件的输出信号为该第二库致动信号，而该第四组件的输出信号为延迟的更新致动信号。

附图说明

参考以上结合附图所作的说明可更全面地了解本发明，在所附附图中：

图1为依据本发明的一个具体实施例的一更新控制器的方块图；

图2为依据本发明的一个具体实施例可在该更新控制器中操作的信号的时序图；

图3为说明缓冲器的一个具体实施例的电路图；

图4为说明第一延迟单元的一个具体实施例的电路图；

图5为说明延迟电路的一个具体实施例的电路图；

图6为说明该第一延迟单元的另一个具体实施例的电路图；

图7为说明时钟反相器的一个具体实施例的电路图；

图8为说明第二延迟单元的一个具体实施例的电路图；

图9为说明该第二延迟单元的另一个具体实施例的电路图；以及

图10为说明锁存器的一个具体实施例的电路图。

具体实施方式

现在参考附图，其中所有这些附图中以相同的参考数字表示相同或类似的组件，而且其中所说明的各种组件不一定按比例绘制。

图1为依据本发明的一个具体实施例的一更新控制器的方块图，而图2为依据本发明的该具体实施例可在该更新控制器中操作的信号的时序图。

图1中，该更新控制器接收一库致动信号BEN与一更新致动信号REN，然后向一存储器库(未显示)输出第一库致动信号B1EN、第二库致动信号B2EN以及一延迟的更新致动信号REND。

该库致动信号BEN是致动一特定存储器库的信号，该第一库致动信号B1EN是致动作为一部分字符线而配置于该库中的第一部分的信号，而该第二库致动信号B2EN是致动作为其余字符线而配置于该库中的第二部分的信号。作为一范例，假定一个库由16000条字符线组成，该第一库致动信号B1EN启动8000条字符线，而该第二库致动信号B2EN启动其余8000条字符线。该更新致动信号REN是致动更新操作模式的信号，而该延迟的更新致动信号REND是从该更新致动信号REN延迟的信号。

当该第一库致动信号B1EN与延迟的更新致动信号REND起作用时，该第一部分的字符线受驱动而进入该更新操作。当该第二库致动信号B2EN与该延迟的更新致动信号REND起作用时，该第二部分的字符线受驱动而进入该更新操作。

如图1所示，该更新控制器包括缓冲器120、第一延迟单元140、第二延迟单元160以及锁存器180。

该缓冲器120接收该库致动信号BEN，然后输出该第一库致动信号B1EN。该缓冲器120所输出的输出相对于其输入具有增加的驱动力。如果该库致动信号BEN具有足够的驱动力，则该更新控制器内不一定包括该缓冲器120。图2显示，在以逻辑“1”表示致动状态而以逻辑“0”表示停用状态的条件下，该库致动信号BEN与该第一库致动信号B1EN的状态。

该第一延迟单元140响应该库致动信号BEN与该延迟的更新致动信号REND而输出该第二库致动信号B2EN。若该延迟的更新致动信号REND起作用，则该第一延迟单元140在延迟后输出该库致动信号BEN，而若该延迟的更新致动信号REND不起作用，则该第一延迟单元140输出驱动力增加的库致动信号BEN。图2也显示在以逻辑“1”表示致动状态而以逻辑“0”表示停用状态的条件下，该库致动信号BEN、该延迟的更新致动信号REND以及该第一库致动信号B1EN的状态。

该第二延迟单元160响应该第一库致动信号B1EN与该第二库致动信号B2EN而输出延迟的库致动信号BEND。当该第一库致动信号B1EN起作用时，该延迟的库致动信号BEND变成起作用，而直接或在一预定时间后变成不起作用。图2也显示在以逻辑“1”表示致动状态而以逻辑“0”表示停用状态的条件下，当从该第二库致动信号B2EN不起作用起经过一预定时间后该延迟的库致动信号BEND不起作用时，该第一库致动信号B1EN、该第二库致动信号B2EN以及该延迟的库致动信号BEND的状态。

该锁存器180响应该延迟的库致动信号BEND与该更新致动信号REN而输出该延迟的更新致动信号REND。若该延迟的库致动信号BEND不起作用，则该锁存器180输出该更新致动信号REN，而若该延迟的库致动信号BEND起作用，则该锁存器180也保持其先前输出。图2也显示在以逻辑“1”表示致动状态而以逻辑“0”表示停用状态的条件下，该库致动信号BEN、该更新致动信号REN以及该延迟的更新致动信号REND的状态。

如图2所示，依据本发明的第一个具体实施例的更新控制器通过区分该第一库致动信号B1EN与该第二库致动信号B2EN的启动时间来降低峰值电流电平。进一步，从该第一库致动信号B1EN与该第二库致动信号B2EN以及从该更新致动信号REN产生该延迟的更新致动信号REND，从而使得至少在该第一库致动信号B1EN或该第二库致动信号B2EN起作用时，该延迟的更新致动信号REND起作用。因此，可执行一精确的更新操作。换言之，事实上并不因为该问题而减少该库的第二部分所用的更新时间，从而使得即使在该第二库致动信号B2EN起作用时，该延迟的更新致动信号REND也不起作用。

现在参考图3至10，将对依据本发明的具体实施例提供给该更新控制器的组件的实际实施方案作相关说明。

图3为说明该缓冲器的一个具体实施例的电路图。图3中，该缓冲器接收该库致动信号BEN，然后输出该第一库致动信号B1EN。该缓冲器包括两个反相器121与123以及一个传输门122。该传输门122由一PMOS晶体管与一NMOS晶体管形成。该PMOS晶体管的源极/漏极连接到该NMOS晶体管的源极/漏极以充当该传输门122的第一源极/漏极，而该PMOS晶体管的另一源极/漏极连接到该NMOS晶体管的另一源极/漏极以充当该传输门122的第二源极/漏极。该传输门122的PMOS门耦合到一低电压源Vss，而该传输门122的NMOS门耦合到一高电压源Vdd，此举将该传输门保持于一正常的开启状态。将该传输门设定于一正常开启状态的原因是欲使其一延迟时间与后面将要说明的第一延迟单元的延迟时间一致。该两个反相器121与123增加该输出驱动力。

图4说明该第一延迟单元的一个具体实施例。图4中，该第一延迟单元响应该库致动信号BEN与该延迟的更新致动信号REND而输出该第二库致动信号B2EN。该第一延迟单元系由一延迟电路141与一多路复用器142形成。图5说明一延迟电路的一个具体实施例。图5的延迟电路由偶数个反相器组成。当该延迟的更新致动信号REND起作用时，图4的多路复用器输出从该延迟电路141提供的一信号，而当该延迟的更新致动信号REND不起作用时，该多路复用器输出该库致动信号BEN。

图6说明在致动状态为逻辑“1”的条件下，该第一延迟单元的另一个具体实施例。图6中，该第一延迟单元由三个反相器144、145及148、一延迟电路143、一传输门146以及一时钟反相器147形成。图7说明时钟反相器的一个具体实施例。图7中，该时钟反相器由两个PMOS晶体管151与152以及两个NMOS晶体管153与154组成。当该第二输入为逻辑“0”而该第三输入为逻辑“1”时，该时钟反相器产生从第一输入反转的输出，而当该第二输入为逻辑“1”而该第三输入为逻辑“0”时，该时钟反相器输出一高阻抗输出。图6中，当在逻辑“1”条件下该延迟的更新致动信号REND起作用时，通过该时钟反相器147的一开启状态而延迟输出该库致动信号BEN，而当该延迟的更新致动信号REND不起作用时，通过该传输门146的一开启状态而毫不延迟地输出该库致动信号BEN。

图8说明该第二延迟单元的一个具体实施例。图8中，该第二延迟单元响应该第一库致动信号B1EN与该第二库致动信号B2EN而输出该延迟的库致动信号BEND。该第二延迟单元通过一NOR门161与一反相器162实施一0R运算。

图9中说明该第二延迟单元的另一个具体实施例。图9中，该第二延迟单元由两个延迟电路163与164、一个4输入NOR门165以及一个反相器166构建而成。对于此类结构，当该第一库致动信号B1EN、该第二库致动信号B2EN以及该等库致动信号的延迟信号中的至少一个信号为逻辑“1”时，该延迟的库致动信号BEND变成逻辑“1”。

图10说明在致动状态为逻辑“1”的条件下该锁存器的一个具体实施例。图10中，该锁存器响应该延迟的库致动信号BEND与该更新致动信号REN而输出该延迟的更新致动信号REND。该锁存器由五个反相器281、282、283、286及287、一个传输门284以及一个时钟反相器285组成。由于在逻辑“0”条件下该延迟的库致动信号BEND不起作用，因此，当开启该传输门284而关闭该时钟反相器285时，输出该更新致动信号REN。当在逻辑“1”条件下该延迟的库致动信号BEND起作用时，由于该传输门284关闭，因此该时钟反相器285变成一开启状态以保持其先前输出。

依据本发明的更新控制器通过区分第一库致动信号与第二库致动信号的作用时间来降低峰值电流电平。

本发明具有的优点是，由于即使在该第二库致动信号为致动时也停用延迟的更新致动信号，因此不存在实质上减少第二部分所用的更新进行时间的问题。

尽管已基于说明性目的而披露了本发明的较佳具体实施例，但本领域的普通技术人员将明白可进行各种修改、添加及替代而不脱离随附权利要求书所说明的本发明的范畴及精神。

本申请在优先权上依据2003年12月15日申请的第2003-91675号韩国专利申请，其全部内容以引用方式并入于本文。

Claims (12)

1.一种更新控制器，其包含第一组件、第二组件以及第三组件，并响应于一库致动信号与一更新致动信号而输出第一库致动信号、第二库致动信号以及一延迟的更新致动信号，其中：

当该第三组件的输出信号起作用时，该第一组件延迟输出该库致动信号，而当该第三组件的该输出信号不起作用时，该第一组件输出该库致动信号；

当该第一组件的该库致动信号或输出信号起作用时，该第二组件输出具有致动状态的信号，而当该第一组件的该库致动信号与该输出信号不起作用时，该第二组件输出具有停用状态的该信号；

当该第二组件的输出信号不起作用时，该第三组件输出该更新致动信号，而当该第二组件的该输出信号起作用时，该第三组件保持先前输出；以及

该第一库致动信号为该库致动信号，该第一组件的该输出信号为该第二库致动信号，而该第三组件的该输出信号为该延迟的更新致动信号。

2.如权利要求1所述的更新控制器，其中该第一组件包括：

一延迟电路，其用以延迟输出该库致动信号；以及

一多路复用器，其用以在该第三组件的该输出信号起作用时输出该延迟电路的输出信号，并用以在该第三组件的该输出信号不起作用时输出该库致动信号。

3.如权利要求2所述的更新控制器，其中该延迟电路包括串联连接的偶数个反相器。

4.如权利要求1所述的更新控制器，其中该第一组件包含第一至第三反相器、一延迟电路、一传输门以及一时钟反相器，其中：

该第一反相器接收该库致动信号；

该第二反相器接收该第三组件的该输出信号；

该延迟电路接收该库致动信号；

该传输门的PMOS门接收该第三组件的该输出信号，该传输门的NMOS门连接到该第二反相器的输出端子，而该传输门的第一源极/漏极连接到该第一反相器的输出端子；

该时钟反相器的第一输入端子连接到该延迟电路的输出端子，该延迟电路的第二输入端子连接到该第二反相器的输出端子，而该延迟电路的第三输入端子接收该第三组件的该输出信号；

该第三反相器的输入端子连接到该传输门的第二源极/漏极端子以及该时钟反相器的输出端子；以及

该第三反相器的输出信号是该第一组件的该输出信号。

5.如权利要求4所述的更新控制器，其中该时钟反相器包含第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管，其中：

第一输入连接到所述第一PMOS与NMOS晶体管的栅极；

第二输入连接到所述第二PMOS晶体管的栅极；

第三输入连接到所述第二NMOS晶体管的栅极；

一输出连接到该第一PMOS晶体管的第一源极/漏极与该第一NMOS晶体管的第一源极/漏极；

该第一PMOS晶体管的第二源极/漏极连接到该第二PMOS晶体管的第一源极/漏极；

该第一NMOS晶体管的第二源极/漏极连接到该第二NMOS晶体管的第一源极/漏极；

该第二PMOS晶体管的第二源极/漏极连接到一高电压源；以及

该第二NMOS晶体管的第二源极/漏极连接到一低电压源。

6.如权利要求1所述的更新控制器，其中该第二组件包括一NOR门与一反相器，而且其中：

该NOR门接收该第一组件的该库致动信号与该输出信号；以及

该反相器接收该NOR门的输出信号并输出该第二组件的输出信号。

7.如权利要求1所述的更新控制器，其中该第三组件包含第一至第五反相器、一传输门以及一时钟反相器，而且其中：

该第一反相器接收该第二组件的该输出信号；

该第二反相器接收该更新致动信号；

该第三反相器的输入端子连接到该第一反相器的输出端子；

该传输门的一PMOS门连接到该第三反相器的输出端子，该传输门的一NMOS门连接到该第一反相器的该输出端子，而该传输门的第一源极/漏极连接到该第二反相器的输出端子；

该第四反相器的输入端子连接到该传输门的第二源极/漏极以及该时钟反相器的输出端子；

该时钟反相器的第一输入端子连接到该第四反相器的输出端子，该时钟反相器的第二输入端子连接到该第一反相器的该输出端子，而该时钟反相器的第三输入端子连接到该第三反相器的该输出端子；以及

该第五反相器连接到该传输门的该第二源极/漏极以及该时钟反相器的该输出端子。

8.一种更新控制器，其包含第一组件、第二组件以及第三组件，并响应于库致动信号与一更新致动信号而输出第一库致动信号、第二库致动信号以及一延迟的更新致动信号，其中：

当该第三组件的输出信号起作用时，该第一组件延迟输出该库致动信号，而当该第三组件的该输出信号不起作用时，该第一组件输出该库致动信号；

当该库致动信号转为作用状态时，该第二组件将其输出信号转为致动状态，而当该第一组件的输出信号变成停用状态时该第二组件在一预定时间后将该输出信号转为停用状态；

当该第二组件的该输出信号不起作用时，该第三组件输出该更新致动信号，而当该第二组件的该输出信号起作用时，该第三组件保持先前输出；以及

该第一库致动信号为该库致动信号，该第一组件的该输出信号为该第二库致动信号，而该第三组件的该输出信号为该延迟的更新致动信号。

9.如权利要求8所述的更新控制器，其中该第二组件包括第一与第二延迟电路、一个四输入NOR门以及一反相器，而且其中：

该第一延迟电路接收该库致动信号；

该第二延迟电路接收该第一组件的该输出信号；

该四输入NOR门接收该库致动信号、该第一组件的该输出信号、该第一延迟电路的输出信号，以及该第二延迟电路的输出信号；以及

该反相器接收该四输入NOR门的输出信号并输出该第二组件的输出信号。

10.一种更新控制器，其包含第一组件、第二组件、第三组件以及第四组件，并响应于库致动信号与一更新致动信号而输出第一库致动信号、第二库致动信号以及一延迟的更新致动信号，其中：

该第一组件输出驱动力增加的该库致动信号；

当该第四组件的输出信号起作用时，该第二组件延迟输出该库致动信号，而当该第四组件的该输出信号不起作用时，该第二组件输出驱动力增加的该库致动信号；

当该第一组件的输出信号或该第二组件的输出信号起作用时，该第三组件输出具有致动状态的信号，而当该第一组件的该输出信号与该第二组件的该输出信号不起作用时，该第三组件输出具有停用状态的该信号；

当该第三组件的该输出信号不起作用时，该第四组件输出该更新致动信号，而当该第三组件的该输出信号起作用时，该第四组件保持先前输出；以及

该第一组件的该输出信号为该库致动信号，该第二组件的该输出信号为该第二库致动信号，而该第四组件的该输出信号为该延迟的更新致动信号。

11.如权利要求10所述的更新控制器，其中该第二组件包括第一及第二反相器与一传输门，而且其中：

该第一反相器接收该库致动信号；

该传输门的一PMOS门接收一高电压源，该传输门的一NMOS门接收一低电压源，而该传输门的第一源极/漏极接收该第一反相器的输出信号；

该第二反相器的输入端子连接到该传输门的第二源极/漏极；以及

该第二反相器的输出信号是该第一组件的该输出信号。

12.一种更新控制器，其包含第一组件、第二组件、第三组件以及第四组件，并响应于库致动信号与一更新致动信号而输出第一库致动信号、第二库致动信号以及一延迟的更新致动信号，其中：

该第一组件输出驱动力增加的该库致动信号；

当该第四组件的输出信号起作用时，该第二组件延迟输出该库致动信号，而当该第四组件的该输出信号不起作用时，该第二组件输出驱动力增加的该库致动信号；

当该第一组件的输出信号转为作用状态时，该第三组件将输出信号转为致动状态，而当该第二组件的输出信号变成停用状态时，该第三组件在一预定时间后将输出信号转为停用状态；

当该第三组件的该输出信号不起作用时，该第四组件输出该更新致动信号，而当该第三组件的该输出信号起作用时，该第四组件保持先前输出；以及

该第一组件的该输出信号为该库致动信号，该第二组件的该输出信号为该第二库致动信号，而该第四组件的该输出信号为该延迟的更新致动信号。

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