CN1439160A - 匹配线读出电路及方法 - Google Patents

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Abstract

公开了一种用于检测CAM阵列的匹配线上的上升电压的匹配线读出电路。在接通电流源为匹配线提供电流并提高匹配线的电压之前，该电路将所述匹配线预充电到地。参考匹配线读出电路产生自定时控制信号以使电流源在预定时段保持接通。匹配线上读出的数据在电流源被断开之后被锁存，并且匹配线被预充电到地。由于本发明的匹配线读出电路将匹配线预充电到地而不是到电源电压VDD，因此功耗较少。通过读出匹配线电压上升到n沟道晶体管门限电位，提高了匹配线读出操作的速度。

Description

匹配线读出电路及方法
发明领域
本发明涉及内容可寻址存储器。具体地说，本发明涉及用于检测匹配线上信号的匹配线电路和匹配线读出电路。
发明背景
在许多常规的存储系统、如随机存取存储器中，把二进制数字(比特)存储在存储单元中，并通过处理器指定和该给定单元相关的线性地址来访问二进制数字。这种系统在一定限制内提供对存储系统中任何部分的快速访问。为了便于处理器控制，访问存储器的每个操作必须把所需的一个/多个存储单元的地址作为指令的一部分加以声明。标准存储系统没有很好地针对基于内容的查找而设计。标准存储系统中基于内容的查找需要在微处理器的控制下的基于软件的算法查找。很多存储操作要求执行查找。这些查找既不够快，使用处理器资源的效率也不高。
为了克服这些不足，已开发了一种被称为内容可寻址存储器(CAM)的相关存储系统。CAM允许按单元内容定位存储单元，因此它首先在诸如高速缓冲存储子系统的查找表实现中得到应用，并在连网系统中迅速得到应用。CAM最有价值的特性是它以单操作执行多个位置的查找和比较的能力，其中查找数据和存储于CAM中的数据相比较。一般查找数据加载到查找行上，并与CAM中的存储字作比较。在查找和比较操作期间，产生与各个存储字相关的匹配或失配信号，表示该查找字和某个存储字匹配与否。
CAM在单元矩阵中存储数据，单元矩阵一般或者是基于静态随机存取存储器(SRAM)的单元或者是基于动态随机存取存储器(DRAM)的单元。直到最近，基于SRAM的单元因为它们实现简单而已经非常通用了。然而，为了提供具有三态CAM，即匹配操作返回“0”、“1”或者“无关”结果，基于SRAM的三态单元一般需要16个晶体管，而基于DRAM的单元需要6个晶体管。结果，基于SRAM的三态CAM比基于DRAM的三态单元具有低得多的封装密度。
为了在基于DRAM或SRAM的CAM中提供理想的查找和比较功能，需要匹配线读出电路。每个匹配线读出电路返回其匹配线的适当状态，且随后可以对各匹配线读出电路的输出进行处理，以确定匹配的存在和地址。1999年6月17日提交的共同拥有的加拿大专利申请号2273665中公开了现有技术的匹配线读出电路，该专利的内容通过引用结合到本文中。在现有技术的匹配线读出方案中，首先将每条匹配线预充电到高即满VDD电源电压。如果匹配线存储字的内容和查找字不匹配或失配，则将它放电到地，但如果存储字和查找字相匹配，则匹配线将依然保持在VDD电源电压。将每条匹配线的电位电平和固定参考电压作比较，并且匹配线读出电路根据比较产生结果。
现有技术的匹配线读出电路方案中存在几个缺点。预充电到VDD的匹配线和CAM单元之间的电荷共用将导致匹配线电位随上一周期的查找数据波动。这会导致匹配线读出电路根据随后的比较产生错误结果。随着CAM阵列单元密度的增加，这个问题会愈加显著。
为了达到更高的封装密度，CAM单元晶体管使用最小形体尺寸。所以将预充满电的匹配线接地的CAM单元的电流容量很小，导致匹配线的放电速度非常缓慢，并增加了CAM芯片总的查找和比较操作。匹配线的固有寄生电容量使这个问题复杂化，该电容量随CAM阵列增大而增加。
匹配线读出电路的最佳读出裕量应当足以使该电路容易地区分匹配线电位电平是高于还是低于参考电压。当匹配线电压电平降到远低于参考电压的电位电平时，取得最佳的读出裕量。但是，前述匹配线的缓慢电压放电速度只在匹配线电压开始下降并延续一段时间后才允许进行精确的读出。
如果参考电压维持在精确水平，则当匹配线电压下降到参考电压以下不久就可以执行读出。这难以实现，因为在CAM芯片制造中工艺的变化，这种变化会使参考电压的改变超出最初的设计规范。
现有技术匹配线读出电路的功耗高，因为任何放电后的匹配线必须先预充电到VDD电平，从而为下次查找和比较操作作准备。功耗可以表示为P≈CML×VDD×ΔV×f，其中CML是匹配线寄生电容量，ΔV是读出时刻VDD和匹配线的已放电电位电平之差，f是工作频率。如果ΔV大，则功耗也大，有可能超过封装的功率耗散能力。现有技术匹配线电路要求所有查找行在匹配线预充电阶段保持在低逻辑电平。即使查找数据在连续的查找操作期间基本不变，也要消耗掉大量功率，这是因为在匹配线预充电阶段开始时查找行被拉低而在实际查找操作时又被拉高所致。
显然需要一种匹配线读出电路，它能够消耗非常少的功率并能够高速精确地检测匹配线电位电平。
发明概述
本发明的目的是排除或缓和现有技术的至少一项缺点。具体地说，本发明的目的是提供一种较不复杂的读出电路，一种使用这种电路的方法，以及一种使用这种迅速精确地检测电压电平的读出电路的内容可寻址存储器。
在第一方面，本发明提供一种用于检测电压的读出电路。所述读出电路具有读出线，所述读出线最初被预充电到第一电压电平。电流源在工作时连接到所述读出线，以及定时电路在工作时连接到电流源，以使电流源在接通状态和断开状态之间切换，从而使读出线从第一电压电平改变为第二电压电平。然后，读出放大器可检测第二电压电平以提供相应的输出。
本发明的读出电路的实施例提供一种对读出线进行预充电的预充电电路，它可以由n沟道或p沟道晶体管构成，根据应用预充电为高或低电平。在本发明的最佳实施例中，定时电路是参考读出电路，它包括伪(dummy)读出线，所述伪读出线最初被预充电到第一电压电平；以及伪电流源，在工作时连接到伪读出线和反馈电路。反馈电路使伪电流源在接通状态和断开状态之间切换，以使伪读出线在第一电压和第二电压之间变化，从而响应于反馈输出。伪读出放大器检测伪读出线的第二电压电平，并在检测到第二电压电平时将反馈输出提供给反馈电路。可以象上述对读出电路的预充电那样对参考读出电路进行预充电。在本发明的最佳实施例中，读出放大器包括读出晶体管，它连接在输出节点和源线之间并具有门限电位电平。读出晶体管在读出线电位电平到达第二电压时导通。读出晶体管也可以根据应用为n沟道或p沟道晶体管。在本发明的最佳实施例中，传播延迟电路使定时电路延迟，从而延迟电流源在接通状态和断开状态之间的切换。传播延迟电路可以是非反相缓冲器或者电容。
本发明的读出电路还可以包括用于禁止读出晶体管导通的延迟电路。延迟电路可包括耦合电路，用于在尾线和地之间形成导电路径，从而提高读出晶体管的门限电位电平。耦合电路是连接在尾线和地之间的至少一个晶体管。延迟电路还可以包括用于减少电流源提供给读出线的电流的限流电路，例如和电流源串联的晶体管，它在读出线和尾线之间的导电路径形成时限制到读出线的供电。一般而言，读出电路的输出由锁存电路维持，所述锁存电路可以是全锁存器或半锁存器。
在本发明的另一方面，提供了一种用于检测电压电平的方法。所述方法包括将读出线预充电到第一电压电平，使读出线的电压电平在预定时间期间从第一电压电平变化到第二电压电平，检测读出线的第二电压电平；以及提供对应于所检测到的第二电压电平的输出。
在本发明的又一方面，提供了一种用于检测匹配线的匹配或失配状态的方法。这种方法包括通过将匹配线预充电到“未命中”电压电平来将匹配线设置在失配状态下，以及仅将处于匹配状态的匹配线电压改变到“命中”电压电平。
本发明的再一方面提供一种读出电路，用于检测内容可寻址存储器中的电压。读出电路包括第一和第二电压源，其中在第一电压源和匹配线之间串联了第一类型的第一，第二和第三晶体管。第一类型的第二晶体管的栅极连接到偏置电压。多对串联的第二类型查找和比较晶体管并联在匹配线和尾线之间。各查找晶体管的栅极连接到查找线，各比较晶体管的栅极连接到存储单元，而尾线连接到第一类型的第三晶体管的栅极。第二类型的第一晶体管连接在匹配线和第二电压源之间。第二类型的第二晶体管连接在中间输出节点和尾线之间，而第二晶体管的栅极连接到匹配线。第二类型的第三晶体管连接在尾线和第二电压源之间。第一允许信号连接到第一类型的第一晶体管、第二类型的第一晶体管以及第二类型的第三晶体管的栅极。第一逻辑门具有连接到中间输出节点的第一输入端，连接到第二允许信号的第二输入端以及输出端。第一反相器将输出端连接到中间输出节点，而参考电路产生第一允许信号。
本发明的另一方面提供一种内容可寻址存储器。内容可寻址存储器包括按行和列排列的内容可寻址存储器单元阵列、地址译码器、数据存取电路以及如上所述的匹配线读出电路。
附图的简要描述
现在参照附图仅作为例示对本发明的最佳实施例进行描述，其中：
图1显示根据本发明的实施例的CAM方框图；
图2显示基于DRAM的CAM单元的示意图；
图3显示现有技术的匹配线和相关功能电路/模块的示意图；
图4显示图所示示意图的读出裕量电压相对于时间的曲线图；
图5显示根据本发明的第一实施例图1所示CAM阵列和匹配线读出电路的方框图；
图6显示根据本发明的第二实施例CAM阵列匹配线电路和参考匹配线电路的示意图；
图7显示根据本发明的第三实施例匹配线读出电路的一般示意图；
图8显示根据本发明的第四实施例匹配线读出电路的示意图；
图9显示根据本发明的第五实施例匹配线读出电路的示意图；
图10显示根据本发明的第六实施例匹配线读出电路的示意图；
图11显示根据本发明第七实施例CAM阵列和匹配线读出电路的示意图；
图12显示根据本发明的CAM查找和比较操作的顺序图；
图13显示单个失配和匹配状态下匹配线电压相对于时间的曲线图。
发明的详细描述
典型的CAM方框图如图1所示。CAM 10包括按照行和列排列的CAM单元101的矩阵或阵列100，其中对于三态CAM，每个单元存储三种状态之一：逻辑“1”、逻辑“0”和“无关”，实际存储两比特数据。一行中预定数量的CAM单元101存储数据的一个字。在图1所示CAM阵列100中，有n行m列，其中n和m是整数。地址译码器12被用于在CAM阵列100中选择任一行，从而允许将数据写入所选行或者从所选行中读出，虽然通常是将数据写入或装入CAM并查找。双向数据存取电路14在CAM阵列100和CAM芯片的数据管脚(未示出)之间传递数据(DATA)，以便外部处理器进行访问。每行中与CAM阵列100相邻的是匹配线读出电路块200。匹配线读出电路块200包括n个匹配线读出电路，在查找和比较操作期间使用所述匹配线读出电路，以便输出n比特结果16，该结果表示查找字和存储字的匹配成功或不成功。所有行的匹配线读出电路块结果16由优先编码器400处理，以产生对应于匹配字位置的地址(匹配地址)。因为可能有多于一行和查找字匹配，因此优先编码器400产生对应于匹配字的最低物理地址。和优先编码器400并行工作的是多重匹配检测电路300，后者访问匹配线读出电路结果16，并产生两比特输出Q1、Q0，表示没有匹配、只有一个匹配、以及两个或更多匹配的情况。
图2中显示了典型的三态DRAM类型CAM单元101。单元101具有n沟道查找晶体管102，它在匹配线ML和尾线TL之间与n沟道比较晶体管104串联。查找线SL2连接到查找晶体管102的栅极。N沟道存取晶体管106的栅极连接到字线WL，并且该晶体管106和电容108串联在位线BL1和单元板电压电位VCP之间。电荷存储节点CELL1连接到比较晶体管104的栅极，以便在电容108上存储了电荷、即CELL1是逻辑“1”的情况下使晶体管104导通。其余的晶体管和电容复制晶体管102、104、106和电容108，用作三态数据比特的另一半，并连接到相应的线SL1和BL2上，并被配置为支持三态数据存储。具体地说，三态由CELL1和CELL2按如下存储：(等…)0/0、0/1、1/0、1/1。线SL1、SL2、BL1和BL2为列的所有单元共有，而线ML、TL和WL为行中一个字的所有单元所共有。尾线TL一般连接到地，且所有晶体管是n沟道晶体管。三态DRAM单元的操作描述包含在1999年3月31日提交的加拿大专利申请No.2266062中，其内容通过引用结合到本文中。一般而言，对于查找和存储数据之间的匹配，匹配线和尾线之间必须没有导电路径，相反，对于失配，则将在匹配线和尾线之间出现导通。
三态SRAM类型的CAM单元由各自存储一半三态比特的2个SRAM单元以及一对复制图2所示晶体管102和104功能的查找晶体管和比较晶体管构成。从查找操作和匹配线功能的角度来看，SRAM单元的表现和DRAM类型CAM的表现相同。
在图3中示出了CAM阵列100的简化行示意图和匹配线读出电路200的对应现有技术匹配线读出电路202。图2中的存取晶体管和存储电容没有示出。多个查找和比较晶体管(分别是102和104)的栅极连接到各自的查找线SLj和单元存储节点CELLj，而它们并行连接到公共匹配线MLi。匹配线读出电路202接收MLi，并产生该行的匹配线输出ML_OUTi。现有技术的匹配线读出电路202需要控制信号DCPL、BIAS、MLPRE和SEN以便正常操作。出于和本发明作比较的目的，下面将参考图1到4对现有技术CAM匹配线读出方案做一般描述。在通过比特线把数据写入到CAM阵列100的单元101之后，可以进行对单元阵列中特定数据字的查找。首先通过激励脉冲MLPRE信号将CAM阵列100的每条匹配线MLi预充电到某个正电压、如VDD。在将匹配线MLi预充电到VDD期间，所有查找线SLj必须接地，从而使各行中所有的查找晶体管102截止，将比较晶体管104和匹配线MLi隔离，以确保一旦预充电阶段结束，匹配线M1i就预充电到满VDD电平。然后，将查找字加载到查找线SL0到SLm上，且字的各个单元把它所存储的数据和各自查找行上的数据作比较。所存储数据和它的查找行SLj上的数据不匹配(所谓的失配状态)的任何单元，将使晶体管102和104都导通，以在匹配线MLi和地之间形成电流路径。所存储数据和它的查找行上的数据匹配(所谓的匹配状态)的任何单元，将对匹配线MLi无影响。所以，如果一行的每个CAM单元都具有匹配状态，则该行的匹配线Mli将保持在预充电电压VDD。然而，如果一行的至少一个单元具有失配状态，则该匹配线MLi的预充电电压将随着时间的过去缓慢放电到地电压。由于匹配线电压电平既不稳定也不适合用于后续的逻辑电路，因此匹配线读出电路202将读出并放大匹配线电压电平到例如满CMOS电压电平。匹配线读出电路202的输出在高逻辑电平ML_OUTi时将表示相应行的数据与查找字匹配。ML_OUTi为低逻辑电平时将表示相应行的数据中至少一比特不匹配。
图3中的现有技术电路存在前述缺点。MLi分别与查找晶体管102和比较晶体管104之间的节点110的电荷共用会引起MLi电位不需要的波动。匹配线读出电路202可能由于波动的MLi电位产生错误的比较结果。
匹配线读出电路202用来读出MLi电位所需的时间很长。图4是在匹配线和地之间形成电流的情形下(失配状态下)，作为时间函数的匹配线电压VMLi的曲线图。匹配线读出电路202在预定时间把VMLi和参考电压VREF作比较，以读出VMLi高于还是低于VREF。如果VMLi高于VREF，匹配线读出电路202将产生高逻辑电平ML_OUTi；而如果VMLi低于VREF，则产生低逻辑电平ML_OUTi。读出可以在时刻t1完成，但是读出裕量很小，且要求精确的VREF电压发生器。更好的读出裕量可以无需高精度的VREF电压，在以后的时刻t2取得。然而，浪费了VMLi从开始下降到t2之间的时间，因为CAM在等待比较结果期间保持空闲。引起读出时间延长的是查找和比较晶体管102和104的最小形体尺寸。一个查找和比较晶体管102和104导电对所具有的电流容量小，所以MLi(开始处于预充高电压状态)放电到地很慢。缩小的形体尺寸将使最佳的读出时间延长超过t2，因为VMLi的放电速率将进一步减小。
在读出开始于时刻t2后，所有放电了的匹配线MLi必须预充电ΔV以回到VDD电源电压VDD。在所选的查找线SLj为了读出操作被提升到VDD电压之前，在MLi预充电期间，所有查找线SLj必须接地。所以，由于匹配线MLi和查找线SLj重复的放电和预充电，将导致很高的功耗。
现在将对本发明的实施例进行说明。一般而言，本发明的读出电路是低功率匹配线读出电路，用于快速检测查找字和CAM单元阵列100中的存储字之间的匹配。这是通过把所有匹配线设置到缺省的未命中电压电平并且只把和命中电压电平匹配的匹配线拉高而实现的。本发明的匹配线读出电路200使用自定时电路来生成控制信号。该控制信号在一个预定时间之后自激活以结束对匹配线的读出。
图5说明根据本发明的第一实施例的CAM阵列100的详细分层图。CAM阵列100的CAM单元101排列为行和列。一行的CAM单元101连接到公共匹配线M1i、字线WLi和尾线TLi，同时一列的CAM单元101连接到公共的SLj查找线对和公共的BLj位线对，其中i是0到n之间的整数，j是0到m之间的整数。匹配线MLi和尾线TLi连接到它们各自的匹配读出电路210。匹配读出电路210也接收控制信号EN1、EN2*和BIAS，并产生其各自行的匹配信号ML_OUTi。
CAM阵列100的至少一行是参考匹配线行270，该行具有和标准匹配线ML和匹配线读出电路210的部件构造相同的伪部件。参考匹配线270在本实施例中将作为定时电路，下面将对它作更详细的描述。参考匹配线行270将具有伪读出(或匹配线)、伪电流源、伪单元、伪尾线和伪匹配线读出电路。伪匹配线读出电路将包括伪电流源。在图5中，伪匹配线是参考匹配线RML，伪单元是参考CAM单元150，伪尾线是参考尾线RTL，以及伪匹配线读出电路是参考匹配线读出电路272。伪电流源是参考匹配线读出电路272的电流源。参考匹配线读出电路272象匹配线读出电路210一样接收同样的控制信号，但是把参考匹配信号RML_OUT输入到电流控制电路274。电流控制电路274作为反馈电路，它也接收控制信号EN2*并生成控制信号EN1。
参考匹配线行270生成自定时控制信号EN1，用于控制所有的匹配线读出电路210。RML从地电压上升到预定电压电平所需的时间将被用作与标准匹配线ML在地电压和同样的预定电压电平之间的上升时间进行比较的参考时间。匹配线读出电路210将由此确定其相应的匹配线ML是否与参考上升时间的速率相同，或者比参考上升时间的速率更低。这种比较是通过在RML达到预定电压电平之后由EN1发出信号通知断开时间，通过在那个时刻将所有匹配线ML复位到地电压而完成的。在这个断开时刻，电压上升速率和RML电压上升速率相同的任何匹配线ML将由其相应的匹配线读出电路210检测到，以输出适当的信号。所有较慢上升的匹配线ML将不会达到预定电压电平。
图6中示出了根据本发明的第二实施例CAM阵列100和参考匹配线行270的一条匹配线和相关电路的详细示意图。只示出了CAM单元101(图5)的查找晶体管122和比较晶体管124、以及参考CAM单元150(图5)的查找晶体管152和比较晶体管154，以简化该示意图。查找和比较晶体管122、152和124和图3中现有技术的查找和比较晶体管的工作方式相同，不过，这样配置比较晶体管154：将它们的栅极连线到地。在这样一种配置下，参考匹配线RML永远不会通过参考CAM单元150连接到地。除了控制信号EN1D例外，所有剩下的控制信号被配置为和图5所示的方案相同。控制信号EN1D是由缓冲器276延迟的控制信号EN1的非反相型式。例如，缓冲器276可以是任何偶数个反相器或反相逻辑元件，用来将EN1D耦合到EN1。注意，信号EN1D被用于控制所有其它匹配线读出电路210，以同时地允许或禁止所有匹配线读出电路。EN1(EN1D)的延迟确保随着参考匹配线RML将在被复位之前被检测到，所有匹配线电压的上升速率相同。
图7-10示出了匹配线读出电路210和参考匹配线读出电路272的不同电路实施例。匹配线读出电路210和参考匹配线读出电路272将使用图7-10所示的相同电路实施例。图7示出根据本发明的一般的匹配线读出电路示意图。该匹配线读出电路具有电流源212，它连接到高电源电压、比如VDD，并且和开关214串联。开关216串接在开关214和低电压电平、比如地之间。信号EN1控制开关214，并被反相器218反相以控制开关216。匹配线ML连接到开关214和216的公共节点215，并且还连接到n沟道读出晶体管222的栅极。读出晶体管222串联在预充电开关220和地电平之间，其中信号EN2*控制预充电开关220。反相器224的输入端连接到读出晶体管222的漏极，而它的输出被用于产生信号ML_OUT。开关220、读出晶体管222和反相器224的电路组合作为读出放大器，以读出和放大匹配线ML的状态。
现在将描述图7的匹配线读出电路操作。在预充电阶段，闭合或接通开关216，从而把匹配线ML预充电到例如地的低电位电平，从而使读出晶体管222截止。打开开关214以限制电流流到匹配线ML。还是在预充电阶段，开关220闭合，并将反相器224的输入端充电到VDD电平或高逻辑电平。ML_OUT因此处于低逻辑电平。在读出阶段的查找和比较操作期间，打开或切断开关216和220，且闭合开关214以接通电流源212，从而把电流加到匹配线ML上。通过电流源212把电流加到匹配线ML上将最终经过一段时间提高它的电压电平。当ML的电压电平达到n沟道读出晶体管222的约0.7V的门限电压(使晶体管导通所需的最小电压)时，晶体管222将导通，从而将反相器224的输入端连接到地。ML_OUT随后变成高逻辑电平。为了把电路复位到预充电阶段，控制信号EN1将变成无效，以在预定时段后断开开关214并接通开关216。该时间由参考匹配线读出电路设置，下面将作更为详细的讨论。概括地说，图5中的匹配线读出电路210将确定匹配线ML相对于读出晶体管222的门限电位电平的电位电平。如果检测到ML上的这个电压电平，则信号ML_OUT变成高逻辑电平，该信号可为随后的逻辑电路使用。
图8的匹配线读出电路是图7的一般电路的实际CMOS实现。电流源212被p沟道晶体管230和232替代，而开关216和220分别被n沟道晶体管234和p沟道晶体管238替代。可以从该电路中取消反相器218，因为p沟道晶体管230和n沟道晶体管234形成互补对。将模拟BIAS(偏置)电压加到p沟道晶体管232的栅极，以控制供给匹配线ML的电流。
在图8的匹配线读出电路的操作中，在预充电阶段，信号EN1处于高逻辑电平且EN2*是脉冲调制的低逻辑电平，它们分别用来使晶体管234和238导通，从而使匹配线ML连接到地以使读出晶体管222截止。为了在预充电阶段确保没有电流加到匹配线ML上，高逻辑电平EN1将使电流源的p沟道晶体管230截止。由于反相器224的输入被充电到VDD电平或高逻辑电平，因此ML_OUT处于低逻辑电平。在读出阶段，EN1处于低逻辑电平以使p沟道晶体管230导通并使n沟道晶体管234截止，从而允许电流源212将电流加到匹配线ML。当ML的电压电平达到n沟道读出晶体管222的约0.7V的门限电压时，晶体管222将导通以把反相器224的输入连接到地。ML_OUT随后变成高逻辑电平。然后在预充电阶段用和图7中电路相似的方式将所述电路复位。
电流源212也可以作为单个p沟道晶体管实现，其中晶体管的源极连接到VDD，其漏极连接到匹配线ML，以及其栅极连接到EN1，消除了对模拟BIAS电压的需要。在这种情况下，电流将仅由晶体管尺寸和电源电平VDD确定。
在读出晶体管222导通之前的读出阶段期间，一般不希望图8的电路中反相器224输入浮置。如果节点ML_OUT*上的电压降到反相器开关点之下，即使使读出晶体管222截止，反相器224也会错误地翻转，随后输出高ML_OUT逻辑电平。
经修改的图8所示匹配线读出电路如图9所示。图9中电路的配置和图8中电路的配置一样，例外的是2输入“或非”门242替代了反相器224。“或非”门242的第一输入端连接到读出晶体管222的漏极，而第二输入端连接到EN2*。“或非”门242的输出ML_OUT也被反馈到p沟道预充电晶体管244的栅极。“或非”门242和p沟道预充电晶体管244形成一个常规的半锁存器，从而将读出晶体管222的漏极保持在高电位电平。由于如果匹配线ML达到晶体管222的门限电压Vt将使p沟道晶体管244和读出晶体管222都导通，因此p沟道晶体管244被设计为比读出晶体管222弱。这允许读出晶体管222使晶体管244的导通状态无效。图9中电路在预充电和读出阶段期间功能上等效于图8中的电路。应该注意，图9的半锁存电路不能够锁存读出阶段期间“或非”门242的第一输入端上的低逻辑电平。
经修改的图9所述匹配线读出电路在图10中示出。除了用全锁存电路替代了图9的半锁存电路，图10电路的配置和图9电路的配置相同。反相器240替代了图9的p沟道晶体管244，允许全锁存电路既锁存“或非”门242的第一输入端的低逻辑电平又锁存其高逻辑电平。图10电路在预充电和读出阶段期间在功能上等效于图9的电路。
下面将参考图6、10和13对根据本发明的匹配线读出操作进行描述。结合匹配线读出电路210的操作，在预充电之前或预充电期间，应用查找字，使适当的查找线(SL0-SLm)被设置为高电位电平。通过使所选的查找晶体管122导通，任何之前存储在晶体管122和124源漏结的电荷，它们没有通过比较晶体管124到地的放电路径，这时被释放到匹配线MLn，并立即通过匹配线读出电路210中的预充电晶体管234传递到地。然后，在读出阶段，把电流加到匹配线MLn。在匹配的情况下，在MLn和地之间没有形成电流路径，从而允许MLn的电压随时间迅速上升。在单比特失配的情况下，通过一对晶体管122和124在MLn和地之间形成一条电流路径，MLn的电压随时间上升的速率较没有电流路径的情况慢，这是因为只有少量电荷连续地从匹配线MLn通过电流路径放电到地。因此，匹配线MLn的电压随时间的上升速率较存在匹配的情况的上升速率慢。在字中有多个比特失配的情况下，由于在匹配线MLn和地之间存在多个并行电流路径，由于电流源212必须克服多个下拉路径，因此该上升速率变得更慢。
图13示出单个失配情况和匹配情况下的MLn电压随时间变化的曲线图。根据图1所述曲线图，感兴趣的时刻是t1，匹配时，MLn电压斜升到门限电压Vt，从而使图10中匹配线读出电路210的读出晶体管222导通。虽然对于单比特失配情形，MLn在时刻t1没有达到Vt电平，但它将在t1后的一段时间在t2时刻达到Vt，从而错误的使读出晶体管222导通。所以时刻t1是最早最精确的检测任意指定行的匹配或失配状态的时刻，并且有必要在时刻t1之后禁止匹配线的缓慢上升。虽然给出了MLn电压和时间之间的线性关系，但MLn相对于时间的上升速率不必必须是线性的。换句话说，使用本发明的这种过程，当提供电流时，所有匹配线开始上升，但是取决于每条匹配线的状态(即包含匹配还是失配)，每条匹配线将会以两种速率(要么以“命中”或匹配速率，要么以较慢的失配速率)之一上升。重要的是捕捉匹配线电路中的电压上升的这个速率，随后禁止电流源，从而防止失配线的进一步充电并节省功率。
图5和图6的参考匹配线270产生自定时信号EN1、EN1D，用于在读出阶段开始之后禁止和参考匹配线行有关的所有标准行的电流源。一旦读出匹配，它关断其自己的电流源以及存储器阵列中所有其它电流源。通过将参考匹配线270的所有比较晶体管154的栅极接地，RML电压的上升速率将类似于具有匹配的MLn电压的上升速率。到RML达到Vt时，所有具有匹配的标准行也将到达Vt，且将它们各自的ML_OUTn信号设为高逻辑电平。一旦RML达到Vt，使匹配线读出电路272的读出晶体管222导通，就将把信号RML_OUT设为高逻辑电平。电流控制电路274检测到RML_OUT的高逻辑电平，从而把EN1设为高逻辑电平，反之，在通过缓冲器276之后，EN1D将所有匹配线读出电路210复位到预充电阶段，也就是说使所有电流源212截止，从而断开流经的电流，并使所有匹配线预充电晶体管234导通。因此，所有匹配线(MLn和RML)停止接收电流且积累的电荷被传递到地，防止了任何失配匹配线的电压电平在RML达到Vt电平之后进一步上升。
现参考图5、10和12详细讨论匹配线读出电路的一个例子。图12中的顺序图说明用ML_OUT0和ML_OUT1表示的两条匹配线的输出中的逻辑转换，ML_OUT0和ML_OUT1受到控制信号EN2*和EN1、参考匹配线行输出RML_OUT以及它们各自的匹配线ML0、ML1和RML的影响。ML_OUT0*、MLOUT1*和RML_OUT*是连接到各相应行的读出晶体管222的漏极的“或非”门242的输入端的信号名称。箭头的开始表示引起某个事件的信号转换，而箭头的末端表示信号转换对另一信号的影响。阴影线表示“无关”状态。
在预充电阶段，EN1保持在高逻辑电平，从而通过使各自的预充电晶体管234导通而保持匹配线ML0、ML1和参考匹配线RML接地。第一转换箭头500表示EN2*预充电脉冲的开始，该脉冲同时将ML_OUT0、ML_OUT1和RML_OUT驱动和锁存在低逻辑电平，以及将ML_OUT0*、ML_OUT1*和RML_OUT*驱动和锁存在高逻辑电平。当EN1保持在高逻辑电平时，查找字被引入查找线SL0-SLm，以使所选查找晶体管122和152导通。在这个例子中，对应于ML_OUT0的行上的存储字中至少一比特和查找字不匹配，而对应于ML_OUT1的行上的存储字将与查找字匹配。EN1将如第二转换箭头502所示那样最终下降到低逻辑电平，从而结束预充电阶段并开始读出阶段。通过允许匹配线读出电路210和参考匹配线读出电路272的电流源212，RML、ML0和ML1的电压将开始上升。ML1和RML的电压同时达到电压Vt，从而使它们各自的匹配线读出电路210和272的读出晶体管222导通。现在RML_OUT*和ML_OUT1*将分别如第三转换箭头504和第四转换箭头506所示那样下降到低逻辑电平。RML_OUT*和ML_OUT1*的低逻辑电平转换将引起RML_OUT和ML_OUT1被锁存在高逻辑电平。ML_OUT1的高逻辑电平表示存储于行中的相应字和查找字匹配。因为ML0仍然没有达到电压Vt，因此ML_OUT0和ML_OUT0*将保持在它们的预充电逻辑电平。一旦接收到RML_OUT的高逻辑电平，电流控制电路274将把EN1在第五转换箭头508变到高逻辑电平。高逻辑电平EN1及其延迟形式EN1D将通过晶体管230断开所有电流源212，并且使所有预充电晶体管234导通，以快速把匹配线ML0、ML1和RML拉低到地。匹配线读出电路现在复位到预充电阶段，并准备好执行另一读出操作。参考匹配线RML有效地设置了EN1的低逻辑电平时段，赋予了电路自定时属性。
如上所述，上述方案作了如下改善：通过在EN1的高逻辑电平转换的传播过程中引入小延迟，从而在预充电阶段中确保所有其它具有匹配的匹配线MLn在被复位之前立即使它们各自的读出晶体管222导通。图6示出在信号EN1的路径中插入非反相缓冲器276，用来产生延迟信号EN1D。所有与参考匹配线行270相联的匹配线行都收到EN1D。缓冲器276提供的延迟可以根据设计规范，通过使用任意偶数个级联的反相逻辑元件予以改变。代替缓冲器276的电容也会延迟EN1的传播。
为了获得CAM阵列100的高封装密度，CAM单元101和150将采用具有最小宽/长(W/L)形体尺寸的晶体管。在某行中存储字和查找字之间单比特失配的情形下，一对查找和比较晶体管122和124的下拉力相对较弱，因为晶体管的电流容量直接依赖于其W/L比。所以，匹配的匹配线和单比特失配的匹配线之间的上升时间差非常小。因此希望有一种匹配线读出电路，它在失配状态下尽可能长地延迟读出晶体管222的导通。
图11示出修改了的图10的匹配线读出电路和修改了的图6的匹配线行。根据本发明的另一实施例，比较晶体管124和154以及读出晶体管222不再连接到地电位，而是连接到该行共用的尾线TLn。N沟道尾线预充电晶体管252将尾线TLn连接到地，以响应于控制信号EN1。限流p沟道晶体管246串联在晶体管232和匹配线MLn之间。限流p沟道晶体管246的栅极连接到尾线TLn。同样的修改可以在参考匹配线行270中实现。给出了电流控制电路274，它由“或非”门254和反相器/驱动器256构成。“或非”门254接收RML_OUT和EN2*作为输入，并驱动反相器/驱动器256的输入。反相器/驱动器256产生EN1信号。
现在将描述图11的电路操作。当EN1处于高逻辑电平时，匹配线读出电路210和参考匹配线读出电路272的预充电阶段和以前参照图7-10的描述相同，所增加的尾线TLn也被预充电到地电位。在读出阶段，没有到尾线TLn的导电路径(匹配状态)的匹配线MLn的行为将和前述相同。然而，将禁止至少具有一条到尾线TLn的导电路径的匹配线MLn使它相应的读出晶体管222导通。通过将TLn连接到MLn，当发生单比特失配时，供给MLn的电流也将提高TLn的电位电平。当TLn的电位电平增加时，限流晶体管246将开始限制供给MLn的电流。这有效地增加了MLn上升到Vt所需的时间，因为供给MLn电流减少了。限流晶体管246在匹配线的匹配状态下保持完全导通，因为TLn保持在预充电的地电位电平。此外，TLn的上升电位也提高了读出晶体管222的源电位电平，从而使晶体管222的门限电位向更高电平移动。为了使n沟道晶体管导通，(Vgate-Vsource)＞Vtn，其中Vgate和Vsoure分别是晶体管栅极和源极电位。这样，如果Vsoure增加，那么Vgate必须至少为Vsource+Vtn，以使晶体管导通。
因此，在至少单比特失配发生时，读出晶体管222延迟上升的MLn电位电平和上移的门限电位共同使读出晶体管222的导通延迟，从而为匹配线读出操作提供了更大裕量。
本发明的匹配线读出电路具有如下优点：由于在完全放电到地之前，MLn只上升到Vt而不是满VDD电平，因此消耗了较低功率。由于在参考匹配线RML达到Vt电平之后读出阶段结束，因此读出操作很快。将匹配线预充电到地消除了查找和比较晶体管的共有源漏节点的电荷共用效应。
将匹配线预充电到失配电平而不是匹配电平，允许查找数据出现在查找线上，且消除了在预充电期间强制查找线到Vss的要求。这样做通过不在每个周期对查找线充电和放电，显著地节省了CV(由关系：动态功率＝频率×电容量×电压2得到)功率。
因为参考匹配线行被构造为与标准匹配线行相同和相邻，因此任何影响CAM阵列的工艺差异会同样地影响参考匹配线行。
另一优点是减少了查找和比较器件中产生的热载流子。当在具有较高的源漏电位的短沟道器件中感应产生较高的源漏电流时，产生热载流子。这导致部分源漏电流进入衬底。对于DRAM类型的CAM，这会是一个严重问题，因为衬底中的载流子会破坏存储数据。在本发明中，匹配线电压只达到n沟道门限电平而不是现有技术的VDD，因此大大减轻了热载流子问题。
当然，在不背离本发明在权利要求中定义的精神和范围的情况下，可以对本发明的上述特定实施例进行大量变化和修改。
虽然本发明的匹配线读出电路已经在硅片上用CMOS技术实现并仿真，但备选实施例可以用诸如BiCMOS的其它技术实现。
尽管已经将图8-10的匹配线读出电路实现为将匹配线预充电到地，但所述电路可以反过来以便将匹配线预充电到电源电压VDD。晶体管将用它们各自互补类型晶体管替代，且将电源电压极性彼此互换。例如，n沟道晶体管应由p沟道晶体管替代，而p沟道晶体管应由n沟道晶体管替代。反过来的匹配线读出电路应将匹配线预充电到电源电压VDD并检测匹配线的下降速率。负的电流源将使预充电的匹配线放电到地电位，并且任何失配单元将通过查找和比较晶体管导电对而形成到电源电压VDD的电流路径。所以，在失配状态下，匹配线的下降速率将比具有匹配状态的匹配线的下降速率更慢。
此外，尽管可以考虑p沟道查找和比较晶体管的p沟道单元，然而，匹配线读出电路对于任何类型的CAM单元功能相同。
这种匹配线读出方案可用于基于SRAM和DRAM的CAM。所公开的电路技术还可用于闪速存储器应用，其中必需验证数据已被正确地写入存储器。对典型的闪速单元这样进行程序设计：通过在单元中写入逻辑1，从而将其门限提高到大于加到该单元栅极的读电压的电压电平。所以，在将读电压加到其栅极时，该单元不传导电流。然而，如果没有正确地对该单元编程，则该单元可能传导一些电流，导致不正确的数据读出。闪速存储器包括写验证电路，其中将写入逻辑1读出并比较。如果读出的数据和写入数据不匹配，那么必须重复进行程序设计直到读出收据和写入数据匹配。本发明的电路可以适用于检测闪速存储装置中的错误比特。
另外，查找和比较操作可以在相关高速缓冲存储器应用中得以实现，其中微处理器查找高速缓冲器以得到它想要访问的地址和数据，而且可以用本发明所述的电路和原理检测查找结果、即匹配或未命中。
本发明的上述实施例只作为本发明的例示。本领域的那些技术人员可以对特定实施例进行改动、修改和变化，并不背离仅由所附权利要求定义的本发明的范围。

Claims (60)

1.一种用于检测电压的读出电路，所述读出电路包括：
读出线，开始被预充电到第一电压电平；
电流源，工作时连接到所述读出线；
定时电路，用于使所述电流源在接通状态和断开状态之间切换，以使所述读出线从所述第一电压电平变化到第二电压电平；以及
读出放大器，用于检测所述第二电压电平以提供与其对应的输出。
2.如权利要求1所述的读出电路，其特征在于所述读出线通过预充电电路进行预充电。
3.如权利要求1所述的读出电路，其特征在于当所述电流源处于断开状态时，读出线被预充电到所述第一电压电平。
4.如权利要求1所述的读出电路，其特征在于所述第一电压电平是低电压电平。
5.如权利要求1所述的读出电路，其特征在于所述第一电压电平是高电压电平。
6.如权利要求1所述的读出电路，其特征在于所述电流源包括至少一个串联在电源电压和所述读出线之间的p沟道晶体管。
7.如权利要求1所述的读出电路，其特征在于所述电流源包括至少一个串联在电源电压和所述读出线之间的n沟道晶体管。
8.如权利要求6所述的读出电路，其特征在于所述电源电压是大于所述第一电压电平的高电压电平。
9.如权利要求7所述的读出电路，其特征在于所述电源电压是小于所述第一电压电平的低电压电平。
10.如权利要求1所述的读出电路，其特征在于所述第二电压是n沟道晶体管门限电压。
11.如权利要求1所述的读出电路，其特征在于所述第二电压是p沟道晶体管门限电压。
12.如权利要求1所述的读出电路，其特征在于所述定时电路是参考读出电路。
13.如权利要求12所述的读出电路，其特征在于所述参考读出电路包括：
伪读出线，开始被预充电到所述第一电压电平；
伪电流源，在工作时连接到所述伪读出线，且由反馈电路控制，所述反馈电路使所述伪电流源在接通状态和断开状态之间切换，以使所述伪读出线在所述第一电压电平和所述第二电压电平之间变化，以响应于反馈输出；以及
伪读出放大器，用于检测所述伪读出线的所述第二电压电平，并用于在检测到所述第二电压电平时向所述反馈电路提供伪读出输出信号。
14.如权利要求13所述的读出电路，其特征在于所述伪读出线通过伪预充电电路进行预充电。
15.如权利要求13所述的读出电路，其特征在于所述伪读出线在所述伪电流源处于断开状态时被预充电到所述第一电压电平。
16.如权利要求13所述的读出电路，其特征在于所述第一电压电平是低电压电平。
17.如权利要求13所述的读出电路，其特征在于所述第一电压电平是高电压电平。
18.如权利要求13所述的读出电路，其特征在于所述伪电流源包括至少一个串联在电源电压和所述读出线之间的p沟道晶体管。
19.如权利要求13所述的读出电路，其特征在于所述电流源包括至少一个串联在电源电压和所述读出线之间的n沟道晶体管。
20.如权利要求19所述的读出电路，其特征在于所述电源电压是大于所述第一电压电平的高电压电平。
21.如权利要求19所述的读出电路，其特征在于所述电源电压是是小于所述第一电压电平的低电压电平。
22.如权利要求13所述的读出电路，其特征在于所述第二电压是n沟道晶体管门限电压。
23.如权利要求13所述的读出电路，其特征在于所述第二电压是p沟道晶体管门限电压。
24.如权利要求13所述的读出电路，其特征在于所述参考读出电路的晶体管的尺寸和排列基本上与所述读出电路的晶体管相同。
25.如权利要求13所述的读出电路，其特征在于所述反馈电路的输出使至少一个读出电路的所述电流源在接通状态和断开状态之间切换。
26.如权利要求1所述的读出电路，其特征在于所述读出放大器包括读出晶体管，它连接在读出输出节点和尾线之间，并具有门限电位电平，所述读出晶体管在所述读出线电位电平达到所述第二电压电平时导通。
27.如权利要求26所述的读出电路，其特征在于所述读出晶体管是n沟道晶体管。
28.如权利要求26所述的读出电路，其特征在于所述读出晶体管是p沟道晶体管。
29.如权利要求26所述的读出电路，其特征在于包括延迟电路，用于禁止所述读出晶体管导通。
30.如权利要求29所述的读出电路，其特征在于所述延迟电路包括耦合电路，用于在所述尾线和地电位之间形成导电路径，以提高所述读出晶体管的所述门限电位电平。
31.如权利要求30所述的读出电路，其特征在于所述耦合电路是至少一个连接在所述尾线和地电位之间的晶体管。
32.如权利要求31所述的读出电路，其特征在于所述至少一个晶体管是n沟道晶体管。
33.如权利要求31所述的读出电路，其特征在于所述至少一个晶体管是p沟道晶体管。
34.如权利要求29所述的读出电路，其特征在于所述延迟电路包括限流电路，用于减少由所述电流源提供给所述读出线的电流。
35.如权利要求34所述的读出电路，其特征在于所述限流电路是与所述电流源串联的晶体管，当在所述尾线和地电位之间存在导电路径时，所述晶体管限制向所述读出线提供的电流。
36.如权利要求35所述的读出电路，其特征在于所述晶体管是p沟道晶体管且所述p沟道晶体管的栅极连接到所述尾线。
37.如权利要求1所述的信号检测电路，其特征在于所述输出由锁存电路维持。
38.如权利要求37所述的信号检测电路，其特征在于所述锁存电路是半锁存器。
39.如权利要求37所述的信号检测电路，其特征在于所述锁存电路是全锁存器。
40.如权利要求1所述的信号检测电路，其特征在于传播延迟电路使所述定时电路延迟进行使所述电流源在接通状态和断开状态之间的切换。
41.如权利要求40所述的信号检测电路，其特征在于所述传播延迟电路至少是一个非反相缓冲器。
42.如权利要求40所述的信号检测电路，其特征在于所述传播延迟电路至少是一个电容。
43.如权利要求30所述的信号检测电路，其特征在于所述尾线被预充电到所述第一电压电平。
44.如权利要求43所述的信号读出电路，其特征在于所述尾线通过预充电电路进行预充电。
45.如权利要求8所述的信号检测电路，其特征在于所述反馈输出由锁存电路维持。
46.如权利要求45所述的信号检测电路，其特征在于所述锁存电路是半锁存器。
47.如权利要求45所述的信号检测电路，其特征在于所述锁存电路是全锁存器。
48.一种用于检测电压电平的方法，所述方法包括如下步骤：
将读出线预充电到第一电压电平；
使所述读出线的电压电平在预定时间从所述第一电压电平变化到第二电压电平；
检测所述读出线的所述第二电压电平；以及
提供对应于所述检测到的第二电压电平的输出。
49.一种用于检测匹配线的匹配或失配状态的方法，所述方法包括如下步骤：
将所述匹配线预充电到第一失配电压电平；
仅在查找数据和与所述匹配线相关的单元中所存储的数据相匹配的情况下，使所述匹配线变化到第二匹配状态电压电平。
50.如权利要求49所述的用于检测匹配线的匹配或失配状态的方法，其特征在于所述失配电压电平是地。
51.如权利要求49所述的用于检测匹配线的匹配或失配状态的方法，其特征在于所述失配电压电平是VDD。
52.如权利要求49所述的用于检测匹配线的匹配或失配状态的方法，其特征在于所述命中电压电平是n沟道晶体管的门限电压。
53.如权利要求49所述的用于检测匹配线的匹配或失配状态的方法，其特征在于所述命中电压电平是p沟道晶体管的门限电压。
54.一种用于检测内容可寻址存储器中的电压的读出电路，它包括：
第一和第二电源电压；
第一类型的第一、第二和第三晶体管，它们串联在所述第一电源电压和匹配线之间，所述第一类型的所述第二晶体管的栅极连接到偏置电压；
多对串联的第二类型查找和比较晶体管，它们并联在尾线和所述匹配线之间，所述各个查找晶体管的所述栅极连接到查找线，以及所述各个比较晶体管的栅极连到存储单元，所述尾线连接到所述第一类型的所述第三晶体管的栅极；
所述第二类型的第一晶体管，连接在所述匹配线和所述第二电源电压之间；
所述第二类型的第二晶体管，连接在中间输出节点和所述尾线之间，所述第二晶体管的栅极连接到所述匹配线；
第二类型的第三晶体管，连接在所述尾线和所述第二电源电压之间；
第一允许信号，连接到所述第一类型的所述第一晶体管、所述第二类型的所述第一晶体管和所述第二类型的所述第三晶体管的栅极；
第一逻辑门，具有连接到所述中间输出节点的第一输入端、连接到第二允许信号的第二输入端以及输出端；
第一反相器，将所述输出耦合到所述中间输出节点；以及
参考电路，用于产生所述第一允许信号。
55.如权利要求54所述的用于检测内容可寻址存储器中的电压的读出电路，其特征在于所述参考电路包括：
第一类型的第四，第五和第六晶体管，它们串联在所述第一电源电压和伪匹配线之间，所述第一类型的所述第二晶体管的栅极连接到所述偏置电压；
多对串联的第二类型的伪查找和伪比较晶体管，它们并联在所述伪尾线和所述伪匹配线之间，所述各个伪查找晶体管的栅极连接到伪查找线，以及各个伪比较晶体管的栅极连接到所述第二电源电压，所述伪尾线连接到所述第一类型的所述第三晶体管的栅极；
所述第二类型的第四晶体管，连接在所述伪匹配线和所述第二电源电压之间；
所述第二类型的第五晶体管，连接在伪中间输出节点和所述伪尾线之间，所述第二晶体管的栅极连接到所述伪匹配线；
所述第二类型的第六晶体管，连接在所述伪尾线和所述第二电源电压之间；
第一允许信号，连接到所述第一类型的所述第四晶体管、所述第二类型的所述第四晶体管和所述第二类型的所述第六晶体管的栅极；
第二逻辑门，具有连接到所述伪中间输出节点的第三输入端、连接到所述第二允许信号的第四输入端以及控制输出端；
第二反相器，将所述控制输出端耦合到所述伪中间输出节点；
第三逻辑门，具有连接到所述控制输出端的第五输入端、连接到所述第二允许信号的第六输入端；以及
反相电路，耦合到所述控制输出端以产生所述第一允许信号。
56.如权利要求55所述的用于检测内容可寻址存储器中的电压的读出电路，其特征在于所述反相电路包括奇数个反相逻辑元件。
57.如权利要求55所述的用于检测内容可寻址存储器中的电压的读出电路，其特征在于所述反相电路包括奇数个反相逻辑元件和至少一个电容元件。
58.如权利要求55所述的用于检测内容可寻址存储器中的电压的读出电路，其特征在于所述第一电源电压是VDD，所述第二电源电压是地，晶体管的所述第一类型是p型而晶体管的所述第二类型是n型。
59.如权利要求55所述的用于检测内容可寻址存储器中的电压的读出电路，其特征在于所述第一电源电压是地，所述第二电源电压是VDD，晶体管的所述第一类型是n型而晶体管的所述第二类型是p型。
60.一种内容可寻址存储器，它包括：
排列为行和列的内容可寻址存储器单元阵列；
地址译码器；
数据存取电路；
匹配线读出电路，用于检测匹配线的匹配或失配状态，所述匹配线读出电路包括：匹配线，开始被预充电到第一电压电平；电流源，在工作时连接到所述匹配线；定时电路，用于使所述电流源在接通状态和断开状态之间切换，以使所述匹配线从所述第一电压电平变化到第二电压电平；以及读出放大器，用于检测所述第二电压电平以提供与其对应的输出。
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