CN1250558A - 多信道维特比译码器 - Google Patents

Abstract

一种通信系统,其中给定传输的数据率被发射机编码并随后被用来对共享公共存储器的多个卷积译码器进行调节。该系统使用了公共处理资源来提供最多为4个的具有多速率卷积纠错译码的离散信道,其结果是使得硅片面积得到减小,而能耗则得到了降低。该系统能够同时支持基站和用户单元位置的接收机中从8kbps一直到用于高速ISDN通信的64kbps的数据通信。

Description

多信道维特比译码器

本申请为1997年3月12日提交的美国临时申请No.60/040,477的继续。

本发明一般涉及数字通信。具体涉及一种其中在通信接收机处以可变速率来发送及接收数据并在高效多信道多速率数据译码器中对该可变速率数据进行译码的系统。

当今最先进的通信技术中进行一点对多点远程通信时使用的是扩频调制或码分多址(CDMA)技术。自50年代以来，由于其通信传输难于被检测和干扰的特点，CDMA技术一直应用于军事应用领域。该种属性是由于其中使用了远大于所传输信号的信息带宽的调制传输带宽的无线通信技术。

图1所示为一种经简化的CDMA通信方案。给定带宽上的一条单独通信信道与一个扩展码相混合。通过乘以一个唯一的扩展码用序列将相对较窄频带的调制信号扩展以占用宽得多的传输带宽。该扩展码由类噪声高速率伪随机序列或成为所传输数据一部分的代码组成。由于所得传输信号表现为低电平类噪声信号，因此其一般不会与其它频谱用户发生相互干扰。

在接收机处，通过将所接收到的宽带信号与本地所产生的相同伪随机序列相关而将该信号解扩，可以从占用了同一传输带宽的多个数据信号中分解出所需数据。此操作将该信号压缩回其原始带宽，并另外将出现在所占用频谱内的任何窄频带无线信号扩展以使其现在对接收机来说表现为噪声。通过使用许多不同的伪随机代码序列，在相同的传输频谱内将可以容纳多个用户。

上述CDMA通信技术在军事应用中取得成功的特性也使CDMA通信系统，特别是宽带码分多址^TM或B-CDMA^TM系统，成为有效使用拥挤的商用无线频谱的必须。在CDMA系统的众多属性中，其中之一就是其实际上的无限容量。由于CDMA通信系统中的每个用户均是在相同的传输带宽上发送和接收信号的，所以其对信道化和防护频带的要求相对不是很苛刻。不象FDMA和TDMA等容量受离散信道数的限制，CDMA系统的容量只受干扰的限制。因此，能够同时在给定传输带宽上进行通信的用户的数目将能够显著增加。

除了语音信息之外，也可以向接收机发射单独的非语音信息或上述两种信息的组合。某些通信标准，如综合业务数字网(ISDN)需要比数字化语音高得多的数据率。为了使该种通信系统的功能达到最优，使用了多种速率来传输数据以增大对所有接收机的信噪比(SNR)。

扩展频谱性能的一个基本衡量指标便是系统处理增益，G_p，其是由信道比特率对信息比特率的比值，R_c/R_i确定的。输入和输出信号对噪声的比值之间的关系为：公式1 $\frac{S}{N_o}=G_p{\left(\frac{S}{N_o}\right)}_i$

从中可以看出数据率越高，所产生的干扰便越大，并且信噪比也将随之变差。干扰的减小将直接转化为容量的增大。

大多数CDMA远程通信系统均是传输可变速率的数据以使SNR尽可能大。为实现此目的，或者是直接将传输数据率标示在身为信号信道的一部分的系统电平控制消息内，或者是要求给定的接收机必须能够检测出所传输数据的速率。

由于是众多用户共享此同一频谱传输信道，所以当在各用户之间没有足够的代码隔离时则可能会将干扰从一个用户中诱发到另一个用户处。另外，当在发射机或接收机中进行卷积纠错译码之前必须事先知道该数据率。

大多数现有技术的接收机均使用独立的，单一速率的卷积译码器来正确地重建出先前所接收并解扩的数字数据。由于直接传送来每帧的数据率信息，所以接收机不用必须自己从所接收的数据帧中确定数据的编码率，由此降低了接收机的复杂性，并提高了整个系统的速度。然而，使用专用于每种传输数据率的卷积译码器降低了整体处理的效率并增加了系统的成本。

因此，有必要设计一种高效的，能够处理可变数据率的卷积译码器。

本发明涉及一种通信系统，其中给定传输的数据率由发射机进行了编码并被用于对共享着公共存储器的多个卷积译码器进行调节。该系统使用公共处理资源来提供最多为4个的分别具有多速率卷积纠错译码功能的离散信道，其结果是减小了硅片面积并降低了操作的能耗。该系统能够支持速率从8kbps一直到用于高速率ISDN通信的64kbps的语音通信。尽管本发明可用于多种通信系统，其优选通信系统包括移动电话，PCS，无线本地环路和CDMA通信。本发明可用于基站和用户单元位置的接收机中。

因此，本发明的一个目的是提供一种用于多信道应用的高效多速率卷积译码器。

本发明的另一个目的是提供一种复杂性被降低而性能却被提高的多信道卷积译码器结构。

在审阅了下文中对优选实施例的详细说明后，本领域的技术人员将会对本系统和方法的其它目的和优点有进一步的了解。

图1所示为现有技术中的典型CDMA通信系统的方框图；

图2所示为CDMA通信系统的详细方框图；

图3a所示为本优选实施例的详细方框图的第一部分；

图3b所示为本优选实施例的详细方框图的第二部分；

图4所示为本优选实施例的整体方框图；

图5所示为在主机数字信号处理器与本优选实施例之间的接口的方框图；

图6所示为QPSK构象的示意图；

图7所示为一个加和-比较-选择信道的详细方框图；

图8a所示为该加和-比较-选择序列器的流程图的第一部分；

图8b所示为该加和-比较-选择序列器的流程图的第二部分；

图9所示为该加和-比较-选择序列器的详细方框图；

图10所示为回溯处理的流程图；

图11所示为误码率处理的流程图；

图12所示为误码率(BER)与信噪比的关系曲线图。

接下来将参照附图对本发明进行详细说明，各附图中用类似的标注符来表示相类似的元件。

根据本发明制成的多信道，多速率维特比译码器被实施于CDMA蜂窝电话系统17的环境中。此类译码器一般用于接收通信信号的多信道无线通信站中。图2所示的系统17包括发射机19和接收机21，其可能存在于基站或移动用户接收机中。

发射机19包括将语音和非语音数据25编码为帧频为多种数据率，例如8kbps，16kbps，32kbps或64kbps的多个数据帧的信号处理器23。信号处理器23将根据语音的活动量(如果是语音数据)，或对应于设定的数据率来选择一种速率。

在多路接入环境中产生所要传输的信号包括两个步骤。第一，利用前向纠错编码(FEC)27对可以被视为二相调制信号的输入数据25进行编码。由于使用的是R＝1/2的卷积码，所以单一的二相调制数据信号将变成两个二相调制信号。其中一个信号代表同相信道I。另一个信号则代表正交信道Q。二相调制I和Q信号通常被称作正交相移键控(QPSK)。在本优选实施例中，用于K＝7的约束长度以及R＝1/2的卷积码率的长码发生器(tap generator)多项式29，31为：

                     G₁＝171₈      G₂＝133₈

第二步骤中，利用同相(I)35a和正交(Q)35b QPSK伪随机序列对两个二相调制数据或码元33a，33b进行扩展处理。所得的I37a和Q 37b扩展信号与载频43混合在一起，并与具有不同扩展码的其它扩展信号(信道)相结合(45)并发射(47)。发射(47)过程中可以包含多个具有不同数据率的单独信道。

接收机21包括解调器49a和49b，其将所传送来的宽带信号47混频(51a，51b)到一个中间载频上。QPSK信号随后被滤波(53)并与本地所产生的与所传送代码相匹配的QPSK伪随机代码35a，35b相混合(55a，55b)。只有在发射机19处由相同代码所扩展的原始波形才可以被有效解扩。而其它信号对接收机21将表现为噪声。数据57a，57b随后被传送给信号处理器59，由其对卷积编码数据进行FEC译码。

本发明利用如图3a和3b所示的高效多信道，多速率维特比译码器61进行译码。译码器61包括：数字信号处理器(DSP)至维特比译码器接口63，公用欧几理德距离计算处理机65，多个加和-比较-选择(ACS)信道67a，67b，67c和67d，状态量度(metric)存储器阵列69，ACS序列器71，回溯存储器阵列73，回溯处理器75和译码器至系统接口77。图3a和3b所示的系统可以离散地进行装配，也可以用高效专用集成电路(ASIC)79来实现。

在本优选实施例中，译码器61内的任何4个信道(0，1，2，3)均可以处理多种数据率：8kbps，16kbps，32kbps或64kbps。在另选实施例中也可以使用其它数据率。更低的数据率是通过使其具有对冗余接收码元进行操作的时间分集组合功能来实现的。其将有效地提高时间分集接收信号的SNR。对于与低于所预期的最高数据率的数据率相对应的数据帧中的那些码元，将重复码元数据以使该数据帧能够保持恒定的码元率。

对于64kbps的数据率，每15.625微秒发送一个QPSK码元。而对于32kbps的数据率，则将通过一个信道重复发送两次对应的QPSK码元，而每次仍以64kbps的速率来发送这些码元，只是通过采用双倍冗余技术而将信息率降低为32kbps。对于16kbps数据率，则将通过该信道重复发送4次对应的QPSK码元，对于8kbps数据信道，则为8次。

参照图3a和3b，多信道译码器61共享公共资源以使硅片面积减小到最小。如图所示，状态量度存储器阵列69和回溯存储器阵列73为静态随机存取存储器(SRAM)并为每个信道所公用。另外采用公共的欧几理德距离计算处理机65也使效率得到了提高，其用于计算所接收的QPSK码元与所有4个信道的QPSK空间中的4个可能构象点之间的平方欧几理德距离。

如图所示的系统结构实施了维特比算法并用于对以卷积方法进行编码的数据进行译码。对应于K＝7的约束长度以及R＝1/2的代码率的长码发生器多项式为G₁＝171₈(29)和G₂＝133₈(31)。其应被理解的是，在另选实施例中根据不同的约束长度和代码率也可以使用其它形式的长码发生器多项式。例如，对K＝9的约束长度和R＝1/2的代码率，长码发生器多项式为G₁＝753₈和G₂＝561₈。长码发生器的应用在远程通信技术领域十分常见，并用于FEC编码器27中。

整体的系统结构如图4所示。主机微控制器81通过微控制器数据线85，地址线87和写选通脉冲89对位于ASIC 79上的定时和控制模块(TCM)83进行控制。微控制器81从所传送来的数据帧中确定出给定信道的时间分集系数。该分集组合是通过分别对信道0到3选择性地断言和去断言分集组合信号91a，91b，91c，91d来进行控制的。数据输出93从主机DSP 95中引出并用于将所有4个信道的I和Q信号传送给维特比译码器接口63。主机DSP 95使能信号97和地址线99也同样被耦合到维特比译码器接口63上。主机微控制器81对每个分集组合信号91a，91b，91c，91d进行控制。主机DSP 95则对到译码器接口63的单独信道数据93进行控制。

TCM 83接受一个从外部得到的高频参考信号103以用于整个系统的时序同步。TCM 83利用参考信号103推导出高频转储105以及维特比时钟107信号。此外TCM 83还产生总译码器复位信号109。

特定信道的数据率由微控制器81通过使能各自的分集组合信号91a，91b，91c，91d而降低。对于32kbps的数据率，两个相邻码元被组合在一起；对于16kbps的数据率，4个码元被组合在一起；而对于8kbps的数据率，则8个码元将被组合在一起。

本优选实施例采用了时间分集技术来处理多速率数据。在64kbps的数据率上，使用的是每个单独的传输数位。然而，在最低的数据率8kbps上，则每个数位将被复制8倍。在以最低数据率进行处理时，冗余码元只是被简单地加在一起。如本发明的现有技术中所说明的，通过一条对应信道每发送一个码元，便接收具有一定增益和噪声的数码(figure)。因此，如果通过该信道发送两次相同的信号，则SNR将加倍。其原因是由于冗余码元是被相干地加在其上的，而所引入的随机噪声则不是。从最高数据率64kbps到最低数据率8kbps，信号增益将增大为8倍。

通过降低数据比特率以及采用时间分集技术，由于在将不同码元组合在一起时可以使增益得到提高，因此信号传输能量将相应降低相当的数量。利用分集组合可以在不产生有害效应的较低SNR的情况下将数据率降低。

对于最大的数据吞吐率64kbps，必须禁用分集组合功能。其中是通过对于该特定信道使分集组合信号91a，91b，91c，91d一直保持高电平来实现这一点的。在多信道译码器61以较低的数据率进行操作的情况下，当译码器被使能以及当接口63为了传送新的码元集合而被清零时，分集组合信号91a，91b，91c，91d将对哪些相邻码元被组合在一起进行控制。

如图5所示，译码器接口63在主机DSP 95数据总线93上接受长度为8位两个“互补”(compliment)I和Q样本信号。来自主机DSP 95的数据通过数据总线93被输入到地址译码器111中。虽然数据总线93是一种并行输入总线，但在所有4个信道之间数据却是串行到达的。随后该数据被分离为用于每个信道的单独同相和正交分量，并分别通过导线121I，121Q，123I，123Q，125I，125Q，127I，127Q输出到用于信道0-3的饱和积分和转储电路113I，113Q，115I，115Q，117I，117Q，119I，119Q的每一个处。接口63包括具有饱和逻辑的8位累加器。最大的正饱和值为0×7f₁₆，最大的负饱和值为0×80₁₆。

在维特比译码器接口63内，利用二进制“互补”操作来进行时间分集组合操作。当以较低的数据率进行处理时，所有的冗余I和Q样本被加在一起。类似地，如果出现溢出，饱和加法器将被用于消除符号变化。除了驻存于单独的DSP IC内的分集组合功能之外，也可以在ASIC中另外包含定制的专用功能部件。在执行完分集组合功能之后，其结果将被输出到分别用于信道0-3的导线129I，129Q，131I，131Q，133I，133Q，135I，135Q上。饱和积分转储电路还对分别用于信道0-3的欧几理德距离计算处理机65使能信号137a，137b，137c，137d进行控制。

参照图3a和3b，所有多信道译码器61的内部处理器均与维特比时钟107保持同步。主机DSP 95由其自身的异步时钟(未显示)来提供时钟信号。DSP时钟和转储信号105再同步于维特比时钟107。译码器61要求维特比时钟107必须或多或少地快于转储信号105。

所有信道均从译码器接口63耦合到如图4所示各自对应的I和Q和使能信号线上的欧几理德距离计算处理机65上。参照图3a，欧几理德距离计算处理机65计算所接收到的每个I和Q码元与4个可能QPSK构象点之间的4个平方欧几理德距离。只有当被各自信道使能时，公共处理机才为每个信道计算距离。

如图6所示，欧几理德距离计算处理机65通过将其映射到QPSK构象x₀₀，x₀₁，x₁₀，x₁₁上来对在每个信道上所接收到的所有码元p进行比较。由于无论是采用多径还是射频技术，在传输(47)期间其均有可能被噪声和失真破坏，因此需要对所接收到的每个点p进行检查。几何处理机65从所接收到的码元p中计算出4个距离d₀₀，d₀₁，d₁₀，d₁₁并选出最短距离d₀₀。

其中所用的使能机制是基于用于特定信道的传输数据率的。由于该计算只是在欧几理德距离计算处理机65中进行的，如果在又传送来新的I和Q码元的同时几何处理机65已被使能，则整个处理的效率将会有一定的提高。由于其在处理低速率数据时不需要浪费任何的计算时间，所以效率也会因此而提高。

参照图3a和3b，在计算出欧几理德距离之后，每个信道的离散12位输出139a，139b，139c，139d和与之相关的使能信号141a，141b，141c，141d被一起串行地耦合到4个离散ACS电路67a，67b，67c和67d，其中上述欧几理德距离被映射到基于编码器的格子结构(trellis)上。使用格子结构方案来对以FEC卷积方法进行编码的数据进行译码对本技术领域的技术人员来说十分常见。

本发明将每个码元归一化并利用饱和逻辑计算出最短的格子结构距离。先前的状态量度被加到新接收到的每个传输码元上。每条信道上的每个单独的数据点均发展并更新该格子结构。从状态量度存储器69中读出状态量度数据。ACS电路67a，67b，67c，67d实现维特比算法。最大似然译码器依赖于身为状态图的无限复制的格子结构。卷积代码的任何代码字均对应于沿该格子结构图上某条路径的码元。在该格子结构的每个状态以及每个水平上，均包含有一次ACS操作。为了实现基于维特比算法的译码器，需要两个不同数据集合的存储器。第一存储器是对格子结构的每个连续水平均被更新的路径状态或量度存储器69。第二组数据集合则是格子结构中每个节点或状态上的数据选集(selection)，称为路径存储器73。

现有技术中，每个单独的译码器或ACS电路均需要单独的用于该两个数据集合的存储器。而在本发明中，以一种新颖方式将量度69和路径存储器73阵列合并为一个公用于每条信道的公共存储器，由此显著地减小了硅片面积。另外，通过将公共寻址和数据传输组合在一起，也进一步提高了效率。对于状态量度存储器69状态量度数据被写入到143a，143b，143c，143d中并从145a，145b，145c，145d读出。

对每个状态，存在有两个可能的终结于其上的格子结构路径。在ACS电路67a，67b，67c，67d中执行删节操作以找出终结于给定状态上的最佳量度。该最佳量度是通过选择最小的累加格子结构距离来确定的。所选中的路径，上或下，分别由0或1来表示。此信息被写入到导线149a，149b，149c，149d上的回溯存储器73。

一般是在多个接收到的码元上来组成该格子结构。本优选实施例需要离散时间上的35个码元，并且一旦接收到由时钟控制的每个码元就更新一次。在累积完35个码元之后，通过一次判断找出具有最小误差的格子结构路径。此种译码方法确定了所发送是哪个QPSK码元。该种格子结构引入了冗余并积累了历史信息。

用于信道0的一个ACS电路67a如图7所示。代表了一个QPSK构象点的每个新码元是输入139a。由于该格子结构中的每个节点均分别具有一进一出两条路径，所以将根据格子结构中的现时状态以及所编码的是何种信息来将这些值拆分开并进行选择。每个构象值被输入到单独的4输入多路复用器189u，189l中。来自每个多路复用器189u，189l的输出191u，191l均由格子结构和编码器中的现时状态而定。判定信号153a由下文中将要详细讨论的ACS序列器71产生。从存储器69中读出状态量度145a并类似地将其拆分以分别用于上端和下端路径，另外还将其输入到镜相8位触发器193u，193l中。触发器193u，193l的输出与先前的最佳量度201一起到达饱和减法器197u，197l中，并利用饱和减法器199u，199l与新码元值191u，191l组合在一起。利用一个8位幅值比较器203对每个格子结构节点的上端和下端路径进行比较。每个ACS信道64分别处理每个特定码元的格子结构状态。对每条路径进行检查以确定哪条路径或轨迹最短。上端和下端路径205u，205l被输入到一个2输入多路复用器207中，在其中选出最短距离或状态量度145a并将其存储到存储器209中。此值被用于下一码元的输入以进行归一化。本发明对每次操作的所有输入均进行“后归一化”。

现有技术中的归一化通常是以数据块为基础，或在许多信息码元均已被处理完之后进行的。然而，通过在选出每个量度之后进行“后归一化”，将能够显著地改善其性能。由于该种归一化处理有可能会产生溢出，所以“后归一化”需要有饱和逻辑。如果没有采用饱和逻辑，则其数值最终将会溢出，从而使得二进制数可能会与其期望值相差很大。而该系统又无法确定该数值是否是实际值。通过采用饱和逻辑，该数值将最终进入平稳状态(plateau)。

由于该格子结构上的每个节点均具有两条终结于其中的路径以及两条起始于其中的路径，所以该处理必须不断地删节(prune)。该格子结构代表了两条路径的量度，其中通过一次判定选择出一条基于较短距离的路径。其中的较好路径或最佳量度被存储在状态量度存储器69中，而判定结果或路径数位则被存储在回溯存储器149a，149b，149c，149d中。

在一个码元的开始处，每个ACS信道67a，67b，67c，67d将分别接收一个译码器起始信号141a，141b，141c，141d以初始化该信道。如上所述，存储在存储器中的删节操作的胜者与第一个进行比较，如果第二个胜者比第一个小，则该特定值将被选为最佳量度。对于该格子结构的其余63个输出，此操作均类似。

当码元进入到维特比译码器中时其上的历史相关性将使其积累了众多码元的能量并由此造成巨大的增益。该能量的增加是对在35个码元上对能量进行积分的结果，其实际上起到了使带宽变窄的效果。

ACS电路67a，67b，67c，67d操作的顺序是由ACS序列器71通过导线151a，151b，151c，151d来进行控制的。用一个单独的ACS序列器71来对用于所正进行译码的每条信道的单独ACS电路67a，67b，67c，67d进行控制。当某条特定信道或者由于数据率较低，或者由于该信道未被占用还没有被使能(使能信号141a，141b，141c，141d无效)时，将通过导线153a，153b，153c，153d禁止对用于该特定信道的状态量度存储器69和路径存储器73进行写入操作。

ACS序列器71控制本发明的整个操作。ACS序列器71的功能类似于状态机的功能。然而，胜于通常在现有技术中所常见的可编程装置以及下载可执行程序代码的方式，本ACS序列器71是严格地以硬件来执行操作的，由此产生了意想不到的高效率。

ACS序列器71的操作类似于由一个计数器驱动的计数器的操作，其与一个公共存储器69并行地对4个独立的ACS电路67a，67b，67c，67d进行控制。ACS序列器71还起到了位片阵列处理器的作用。图8a和8b所示为ACS序列器71的操作流程图。在初始化(步骤401)之后，ACS序列器71建立等于0的计数基数(步骤403)。由于序列器实质上就是计数器，因此需要一条用于向上计数(步骤415)的返回路径。进行一次判断(步骤405)以根据从0到127与格子结构的64次读操作和64次写操作相匹配的递增顺序来确定该处理是否已经完成。该序列器以驱动寻址操作(步骤411，419，425，429)和对地址定序，以及对读操作(步骤413，421)和写操作(步骤427，431)定序的维特比率来进行时钟控制。ACS序列器71与一个公共存储器69并行地对每条ACS信道67a，67b，67c，67d进行处理。

状态量度存储器阵列69的宽度为64位并被设计成具有一个ping节段和一个pong节段。64位字的前32位是ping节段，后32位是pong节段。该32位节段中每8位节段代表了一个不同信道(0，1，2，3)。当ACS序列器71正从pong节段中进行读取时，其将顺序地向ping节段中写入。随后该序列器再对ping节段进行读取并向pong节段中写入，而对于下一码元，则再从pong节段中读出并向ping节段中写入。此种共享存储器存取的方法对本领域的技术人员十分常见。

ACS序列器71对能够以不同的数据率来对数据进行处理的4个信道进行处理，因此ACS序列器71可能会对信道0的ping节段进行读取，从信道1的pong节段进行读取，对信道2则不进行任何读取操作或写入操作，而对信道3的ping节段进行读取。这种存储器存取方法极为灵活。其是通过让每条信道分别具有专用起始信号141a，141b，141c，141d来实现此功能的。

ACS序列器71通过检查(步骤405)计数基数并观察(步骤407)该计数基数的两个最低有效位(LSB)来访问状态量度存储器阵列69以及每个ACS电路67a，67b，67c，67d。该序列的最初两个状态将总是读取操作(步骤413，421)。该序列的最后两个状态则是写操作(步骤427，431)。该写操作将其结果记入到状态量度存储器69中。

如图9所示，其是以最小硬件方式来实施ACS序列器71的。计数器211利用触发器213a，213b，213c，213d，215a，215b，215c，215d提供了计数基数，其提供了移位操作并对4个可变速率数据信道进行写入和读取操作。4输入多路复用器217存取用于所有信道的状态量度地址。

状态量度存储器阵列69具有用于每信道64状态量度的充分存储容量。为了便于从145a，145b，145c，145d中读出以及向143a，143b，143c，143d写入状态量度存储器阵列69，存储器的ping-pong结构简化了ACS序列器71通过ping-pong导线155和地址总线157所协调的单独ACS操作期间的操作。状态量度存储器SRAM阵列69的总容量为4096位。

回溯存储器阵列73被用于记录哪条路径是到每个所译码码元的每个状态中的“幸存者”(survivor)。由于格子结构图理论上是状态图的无限复制，因此其将需要存储器有无限容量来记录所传输每个码元的所有信息。然而，回溯历史记录只对35个连续码元保留，并被来自导线149a，149b，149c，149d上的ACS电路67a，67b，67c，67d的数据重写。回溯存储器73需要大小为8960位排列成32×280阵列的SRAM。回溯深度为35码元，因此，在输出所译码码元之前，将需要累积35个码元的信息。因此产生给定输出的输入码元在时间上早出现35个码元。

回溯存储器73被设计成一个环形缓冲器。每写入一个新码元到回溯存储器73中，先前所存储的所有码元均将移位，并废弃掉最早的码元值。所需存储器应满足5倍于约束长度的关系，因此对于K＝7的约束长度则需要35码元的存储器。

回溯操作如图10所示。回溯处理器75的递归操作类似于ACS处理器71，其中先对一个计数器进行初始化(步骤501)并进行设置(步骤503)指定如上所述等于34的数值(5倍于约束长度)。随后将本地最佳量度指定为最佳量度值(步骤505)。必须进行一次判断以确定回溯计数值是否等于0(步骤507)。如果该回溯计数值等于0，则将完成处理(步骤531)并获知最可能的轨迹，译码器输出一个数位(步骤529)。如果回溯计数值不为0，则将继续进行操作以达到最佳量度。

由于其能够处理4种不同的数据率，因此回溯存储器73的占用状态将依数据率而定，即，如果信道0正在以64kbps的速率进行操作，则在信道0上的35个码元之后，则该特定信道将填满整个回溯存储器，然而，如果信道2正在以其一半的速率进行操作，即32kbps，则信道2将只填满回溯存储器73的一半。

由于某条信道可能会相对于其它信道有严重的时间延迟，因此其中是顺序地来对回溯存储器73进行分配的。由于在发射机处所进行编码的数据是唯一的，所以回溯处理器75对于每条信道是唯一的。因此该4条信道每一条的回溯操作也将是唯一的。此外，4条信道之间的数据率可能会不同。

由于地址不同，因此回溯处理是串行的，处理器75顺序地对信道0，信道1，信道2和最后一条信道3进行操作。回溯信息的存储是依赖于地址的，其需要在时间上分离对每条信道的每项处理。如果所有4条信道均是以最大速率进行传输的，则由于在发射机处所编码的数据在4条信道每一条之间生成了不同的格子结构或回溯轨迹，使得存储器将仍然需要进行分离。以不同速率对其进行处理将进一步使处理变复杂。

参照图10所示的流程图，如果回溯计数值不等于0(步骤507)，则处理必须为了最可能的轨迹在时间上进行回溯。处理器读出包括一个字段(1个字节地址，和1个数位地址)长度为9位的地址。这是通过将该地址右移4位(步骤509)，随后再右移1位(步骤511)并屏蔽掉3个最低有效位(步骤513)来进行的。本地最佳量度是一个7位数。4个最高有效位将变为字节地址，接下来的3位将变为位号，而4个最低有效位将被忽略。对路径位进行检查(步骤515)以看其是否为1或0。如果路径位是0，则先前的本地最佳量度值将被右移1位，即等价于将其除以2。如果路径位为0，则本地最佳量度也将被右移1位(步骤517)。如果该路径位不等于0，则本地最佳量度将加64，由此使其结果变为32到63之间的一个数值。处理器75将一直跟踪所有的轨迹(步骤521，523，525，527)并一直重复，直到发现了编码数位。

处理器找出以代表了最小误差的最小能量终结于所有64个状态的轨迹。回溯存储器存储了与所有64种状态相关的35条轨迹，由于进入一个给定状态只有两条路径，所以其中用1个数位来表示该轨迹是来自于上方还是下方。因此，0或1指示路径。本地最佳量度的相关路径位与字节地址和位地址一起存储。所有信息均是以字节形式进行存储的，而由于存在有64种状态，所以需要利用8个字节，每字节8位，来分别表示64种状态。由于第一字节内有8位，所以该8位将表示状态0到7。其表明本地最佳量度指向这些状态。下一字节将指示状态8到15，如此等等直到第63状态。

本处理将总是废弃掉该7位数的最低有效位。如上所述的3个最高有效位指向特定的字节地址。3个最高有效位之后的3位则指向该字节地址中的一个特定位。即路径位。该路径位被用于对本地最佳量度进行修正。

回溯处理以512倍于最大吞吐量速率的速率进行操作。地址总线的控制在ACS序列器71与回溯处理器75之间协调。在译码器操作的ACS阶段，ACS序列器71通过导线151a，151b，151c，151d对状态量度和回溯存储器的地址总线159进行控制。在完成了ACS操作之后，回溯存储器地址总线的控制权被移交给回溯处理器75。

回溯存储器73被用于一种被称为“链接回环(chaining back)”的程序，或以格子结构中的最后节点开始进行回溯处理，从最后判定到第一判定向后跟踪判定路径。此处理确定了是哪个译码码元将作为输出161a，161b，161c，161d被释放。由于希望各单独数据信道的回溯处理的寻址特性能够彼此独立，所以不能在一个公共SRAM模块69，75中并行地对4条信道进行回溯处理。有必要排定各单独信道的回溯处理的顺序。如果对于一个特定的码元间隔禁用了某条特定信道，则将跳过该信道的回溯处理。该处理需要最少35个时钟周期来完成对某给定信道的回溯处理。

本发明还具有一个计算误码率的性能诊断功能部件。欧几理德距离计算处理机65输出一个硬判决163到回溯处理器75中。该硬判决以先进先出(FIFO)方式缓存到35个码元中，随后将其与由回溯处理器75所给出的卷积编码码元输出161a，161b，161c，161d进行比较。累加其之间的数位差。在256个码元之后，将回溯处理器75中的累加器的累加值被清空输出(165)到如图7所示的误码率输出电路77中。当又有新的8位累加误码率值准备好让主机微处理器进行读取时，该特定信道的BER就绪信号167将被使能。

接下来将参照图11所示的流程图对误码率诊断处理进行说明。为了进行误码率计算，该处理需要一个发射机部和一个接收机部。数据被引入到(步骤601)发射机中并将对其进行前向纠错编码，QPSK调制，以及正交信号扩展处理。不发射该信号，而是直接将其输入到接收机部对该信号进行解扩处理。解扩处理的输出不经过维特比译码器(步骤603)并被延迟35个码元(步骤607，609，611)以允许维特比译码器能够对该信息进行译码(步骤605)。经过对其进行硬判决(未译码)，将该数据与维特比译码器的输出进行比较。比较结果提供了对SNR和处理器性能的一个指标示度。

本发明的性能如图12所示。图12所示为通过比较未卷积编码数据和编码数据所得的误码率可能性对信噪比的曲线图。其中例示了本发明的两个实施例。第一实施例使用的是K＝7的约束长度。而另选实施例使用的则是K＝9的约束长度。如曲线图所示，随着信噪比增大到5，未卷积编码数据的性能表现出0.05％误码概率。然而，在相同的信噪比下，卷积编码数据性能则显著提高，达到百万分之一还要小。从该曲线图还可以看出，采用K＝9的约束长度比采用K＝7的约束长度在性能上有一定提高。

胜于装配一个具有4条每条分别具有两对I和Q信号的输入信道的四芯线(quad)输入维特比译码器，其采用了一个距离计算处理机来处理4条信道以及输出16个距离。这16个距离随后被耦合到ACS模块上。欧几理德距离计算模块的输出随后被分配给每条信道上的每个单独ACS模块。

在另选实施例中，胜于使用分别用于各条单独信道的4个离散ACS模块，通过线性提高时钟速度可以显著地降低其所需数目。通过多路复用数据输入以及提高时钟速度，可以将进行格子结构操作的ACS功能部件减少为两个甚至是一个ACS电路。

尽管上文中对本发明的具体实施例进行了说明，但本领域的技术人员在不背离本发明的精神和范围的情况下可以对其多种修正和变型。上述说明仅用来例示，而不是对本发明形式的限制。

Claims (12)

1.一种用于进行多信道数据通信的通信站，其同时以独立速率接收和处理共享着同一选定带宽的多信道数据，该通信站包括：

解调器装置，用于以独立速率在所述信道带宽上接收具有多个数据信道的多信道数据通信信号；

解扩装置，用于将所接收信号数据的多个选定信道分离并识别出每条信道的数据率；

多个译码装置；

每个所述译码装置分别以指定数据率对多信道数据通信的一条分离信道进行译码；

所述多个译码装置共享一个公共译码存储器；以及

控制装置，用于将所分离出的每条信道导向到所述译码装置的某一个处并对应于由所述解扩装置识别出的数据率为该译码装置指定一种数据率。

2.如权利要求1所述的通信站，其特征在于所述公共译码器存储器包括被用来在所述译码操作期间对正被译码的所有分离的信道进行处理的状态量度存储器以及回溯存储器。

3.如权利要求2所述的通信站，其特征在于所述状态量度存储器被设计成一种ping-pong系统，其中能够同时对所述ping-pong系统的ping节段或pong节段进行写入或读取操作。

4.如权利要求1所述的通信站，其特征在于另外包括一个作为所述多个译码装置的共享资源的欧几理德距离计算处理机；

所述欧几理德距离计算处理机用于计算从正被译码的信道上接收到的码元到4个QPSK构象点每一个的距离，并用于为所接收到的所述每个码元识别出所述4个QPSK构象点中距离最近的构象点。

5.如权利要求4所述的通信站，其特征在于所述欧几理德距离计算处理机与所述控制装置相关并对导向所述译码装置的信道上的所有码元进行操作。

6.如权利要求1所述的通信站，其特征在于：

所述多种独立数据率包括一个最大数据率，而低于所述最大数据率的各独立数据率则包括成比例复制数据。

7.如权利要求6所述的通信站，其特征在于另外包括一个作为所述多个译码装置的共享资源的译码器接口，所述译码器接口利用饱和逻辑将与低于所述最大数据率的独立数据率相对应的所述成比例复制数据相干地加在一起。

8.如权利要求1所述的通信站，其特征在于每个所述译码装置均包括一个加和-比较-选择电路，其中每个所述加和-比较-选择电路利用饱和逻辑并通过维特比算法对每个分离信道进行处理，以获得在对正被译码的信道数据的码元所进行的回溯处理中所使用的最佳量度，而所述每个最佳量度均被“后归一化”。

9.一种低能耗，高速多信道维特比译码器，在扩展频谱调制接收机中用于同时对多个信道上具有独立数据率的数据进行译码，其包括：

译码器接口，用于以多种独立数据率接收至少4个解扩信道上的数据，其中所述多种数据率包括一个最大数据率，而低于所述最大数据率的数据率均包括成比例复制数据；

欧几理德距离计算处理机，用于计算从正被译码的信道接收到的码元到4个QPSK构象点每一个的距离，并用于为所接收到的所述每个码元识别出所述4个QPSK构象点中距离最近的构象点；

至少4个加和-比较-选择(ACS)电路，用于以指定数据率对至少4个分离信道的数据进行处理；

状态量度存储器和回溯存储器，在译码操作期间用于对所有所述信道上正被译码的数据进行处理；

ACS处理器，用于协调所述ACS电路的处理；

回溯处理器，用于为所有信道的数据获得译码码元；

接收机系统接口，用于将多信道维特比译码器耦合到其它处理器上。

10.如权利要求9所述的维特比译码器，其特征在于所述状态量度存储器被设计成一种ping-pong系统，其中能够同时对所述ping-pong系统的ping节段或pong节段进行写入或读取操作。

11.如权利要求9所述的维特比译码器，其特征在于所述译码器接口是至少4个信道的共享资源，所述译码器接口利用饱和逻辑将所述较低数据率的成比例复制数据相干地加在一起。

12.如权利要求9所述的维特比译码器，其特征在于所述ACS电路利用饱和逻辑并通过维特比算法对每个分离信道进行处理，以获得在对正被译码的信道数据的码元所进行的回溯处理中使用的最佳量度，而每个所述最佳量度均被“后归一化”。

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