CN1230849A

CN1230849A - 电视接收机、视频信号处理装置、图象处理装置和方法

Info

Publication number: CN1230849A
Application number: CN98122426A
Authority: CN
Inventors: 寒川贤太; 二宫和贵; 三木阳一郎; 德永尚哉; 谷匡弘; 宫口裕; 矢口雄二; 秋山强
Original assignee: Matsushita Electric Industrial Co Ltd; Texas Instruments Inc
Current assignee: Panasonic Holdings Corp; Texas Instruments Inc
Priority date: 1997-09-30
Filing date: 1998-09-30
Publication date: 1999-10-06
Anticipated expiration: 2018-09-30
Also published as: EP1653735A1; CN1167006C; US6353460B1; EP0905973A3; EP0905973A2

Abstract

一种电视接收机,它包括能显示具有预定显示格式的视频信号的显示装置,该电视接收机包括:多个视频信号源:选择电路,用于选择从该多个视频信号源输出的多个视频信号中的一个;和图象处理器,用以把由选择电路选择的视频信号的格式转化成为预定的显示格式,其中从处理器输出的视频信号将被提供到显示装置。

Description

电视接收机、视频信号处理装置、图象处理装置和方法

本发明涉及到电视接收机、视频信号处理装置、图象处理装置以及图象处理方法。

在最近几年，广播电视信号的方法已经多样化了。例如，不仅利用地面波播送了NTSC(国家电视系统委员会)信号，而且利用广播卫星(BS)播送了NTSC信号和高清晰度信号。进一步，前不久，播送了数字信号利用通信卫星(CS)。

由于多样化的广播方法，具有从这样的多样化广播方法接收各种类型信号的能力以显示相应图象的电视接收机被要求了。

每个不同广播方法利用相互不同的视频格式。例如，NTSC信号广播利用525水平扫描行/隔行扫描的视频格式，而高清晰度信号广播利用1125水平扫描行/隔行扫描的视频格式。进一步，在最近几年，要求电视接收机显示具有来自计算机的输出的VGA(视频图形阵列)和SVGA(超级VGA)的视频格式的视频信号。如此，对电视接收机的显示功能的要求越来越强。

当试图实现有能力显示具有多个视频格式的视频信号的电视接收机时，可以考虑提供不同的转换设备来输入具有不同图象格式的输入信号。然而，如此的配置要求的转换设备的数量与可能的不同图象格式的数量一样多，从而增加了电路尺寸和成本。

为了对视频信号比如电视信号进行数字图象处理的常规图象处理设备被显示在图26中。参考图26，图象处理设备包括用于完成视频信号的预定图象处理的数字信号处理电路2200和至少一个场存储器和/或帧存储器2202。

在运动图象实时处理的情况下，例如，帧存储器2202A和场存储器2202B用于运动检测，而帧存储器2202C用于运动自适应内插。例如，一个附加帧存储器(未被显示)可以用于为转化高清晰度信号成为NTSC信号的时间轴转化。

这样，一个常规的数字图象处理电路需要更多场存储器或者帧存储器，由于更多图象处理类型被要求了。这在减少装置的成本与尺寸方面不利。具有1至2M比特容量的动态随机存取存储器(DRAMs)用于通常类型的场存储器和帧存储器。这些DRAMs与当前的主流16M比特和64M比特动态随机存取存储器相比较在存储容量上是极端小的，但是在成本和芯片尺寸方面与后者并没有多大差别。

由于场存储器和/或帧存储器的数量增加，数字信号处理电路2200的终端针的数量成适当比例地增加，因此增加了最终的IC包装的尺寸。

另一个问题是具有上述配置的系统难以适应于各种的应用。例如，利用有1.5M比特的容量的场存储器所构造的NTSC信号系统不能用于高清晰度信号，它需要具有4M比特容量的场存储器。

此外，如此数量场存储器和/或帧存储器的每一个的用法依据由数字信号处理电路2200的处理部分定义的功能来限定或者规定。因此这样一种常规图象处理装置通常不能适合于各种的应用。

因此，通常当一个电视接收机旨在接收各种视频信号比如NTSC信号，BS信号，高清晰度信号，以及从计算机输出的信号时，需要将所有不同类型的数字信号处理电路与有关的场/帧存储器结合起来，由于各种类型的视频信号是不兼容的。最终的装置在外壳和尺寸方面极端大。

除当前要求在数字信号处理电路系统上放置一套数字广播之外，还要求广播图象质量的提高。同样地要求了结合在电视接收机等等中的视频信号处理电路具有处理不同格式的视频信号的功能。此外，这样一种视频信号处理电路被要求具有同时显示尽可能多的信息的功能，比如双屏幕显示和多屏幕显示。在这些环境下，单指令多媒体数据(SIMD)类型视频信号处理器已用作为视频信号处理电路。

SIMD视频信号处理器为每一水平扫描行处理视频信号，并且包括N个处理器单元PEl至PEn其中N是比与一水平扫描行连接的有效象素的数量小的整数。N个处理器单元PEl至PEn的每个处理与一水平扫描行连接的象素之一相应的视频数据。

图32说明常规视频信号处理器3100的结构。视频信号处理器3100包括数据输入寄存器3101，运算器3202，和数据输出寄存器3105。

数据输入寄存器3101向运算器3102连续地并行输出多个输入视频数据单元。数据输入寄存器3101具有s个比特的宽度和N个词的深度。数据输入寄存器3101的S比特宽度大于将要处理的一般视频信号的比特宽度。这是因为在那里出现这样的情况，即例如当前的亮度信号和延迟了一场的亮度信号必须同时被输入到数据输入寄存器3101。

运算器3102为从数据输入寄存器3101并行输出的该多个视频数据单元完成一种预定的数学运算。运算器3102包括N个处理器单元PEl至PEn。每个处理器单元PEl至PEn包括保持输入数据和操作结果的小容量存储器3103和完成一种预定信号处理操作的操作单元3104。

数据输出寄存器3105串行输出由运算器3102处理的该多个视频数据单元。数据输出寄存器3105具有T个比特的宽度以及N个词汇的深度。数据输出寄存器3105的T比特宽度也大于将要处理的一般视频信号的比特宽度。这是因为在那里出现这样的情况，即例如输出视频信号和与运动有关被延迟一场的数据必须同时从数据输出寄存器3105输出。

下面频及信号处理器3100的操作将被描述，作为去掉包括在视频信号中的水平高频率带成份的处理的例子，即进行视频信号水平低通滤波的处理(此处称作为LPF处理)。

图33图示了在LPF处理中数据输入寄存器3101，运算器3102，和数据输出寄存器3105的操作。在图33中，X轴表示时间。

视频信号处理器3100依据水平同步信号工作，水平同步如图33所示定义水平的消隐时期和有效视频时期。

在有效视频时期Pi期间，与连接到一条水平扫描行的多个有效图象相应的多个视频数据单元串行输入到数据输入寄存器3101。例如，一水平扫描行可以是第i个水平扫描行。在下文，第i个水平扫描行被称作i行，其中i是一个任意整数。

在跟随有效视频时期Pi的一水平消隐时期Bi期间，与进入到数据输入寄存器3101的i行输入相应的该多个视频数据单元并行传送到运算器3102。

在跟随水平消隐时期Bi的有效视频时期Pi+1期间，为相应于i行的该多个视频数据单元进行LPF处理。

在跟随有效视频时期Pi+1的水平消隐时期Bi+1期间，与i行相应的多个LPF处理的视频数据单元并行地传送到数据输出寄存器3105中。

在跟随水平消隐时期Bi+1的有效视频时期Pi+2期间(在图33中未被显示)，与i行相应的该多个LPF处理的视频数据单元是从数据输出寄存器3105串行输出的。

也对与(i-1)行相应的多个视频数据单元和与(i+1)行相应的多个视频数据单元进行上述过程。

图34图示了由运算器3102完成的LPF处理。在图34中，运算器3102被显示来完成与i行相应的视频数据单元Dj-2,Dj-1,Dj,Dj+1,Dj+2的LPF处理，并且输出与i行相应的LPF处理的视频数据单元D′j-2,D＇j-1,D＇j,D＇j+1,D＇j+2。

LPF处理的视频数据单元D′j由下述表达式(1)计算获得：

D＇j=1/4^*Dj-1+1/2^*Dj+1/4^*Dj+1(1)

对表达式(1)的计算是由处理器单元PEj完成的。类似地，对表达式(1)的计算是处理器单元PEj-2,PEj-1,PEj,PEj+1,PEj+2完成的。对于一行由每个处理器单元PEj-2,PEj-1,PEj,PEj+1,PEj+2只进行一次LPF处理。按这种方法，与i行相应的LPF处理的视频数据单元D＇2,D＇j-1,D＇j,D＇j+1,D＇j+2将被获得。

这样，如上所述，利用包括等于或大于连接到一水平扫描行的有效象素的数量的多个处理器单元的视频信号处理器，与一水平扫描行相应的多个视频数据单元能被处理。为了使视频装置比如电视接收机更加流行，视频信号处理器的进一步成本降低，以及其性能是十分重要的。

在上述常规视频信号处理器中，然而，如果在视频信号处理器中所包括的处理器单元的数量比与一水平扫描行连接的有效象素的数量更小，与有效象素相应的视频数据单元就不能被处理，这些象素没有任何相应的处理器单元。为了避免这个问题，在视频信号处理器中所包括的处理器单元的数量必须随与一水平扫描行连接的有效象素的数量的增加而增加。当包括高精度的视频信号的处理时，这就造成在视频信号处理器的成本增加。

本发明的目的在于提供适应于各种广播方法且不增加电路尺寸和成本的电视接收机和视频信号处理装置。

本发明另一个目的是提供能用于各种应用具有小尺寸电路结构的图象处理装置/方法。

本发明再一个目的是提供图象处理装置/方法，它有效地利用设备中的资源来完成有效的高级图象处理。

本发明再一个目的是提供具有减少的成本的视频信号处理装置。

本发明的包括能显示一种预定显示格式的视频信号的显示装置的电视接收机包括：多个视频信号源；选择电路，用于选择从该多个视频信号源输出的多个视频信号中的一个；和图象处理器，用以把由选择电路选择的视频信号的格式转化成为预定的显示格式，其中从处理器输出的视频信号将被提供到显示装置。

在本发明的一个实施例中，该多个视频信号源的每个包括NTSC解码器，MUSE解码器，以及一个数字解码器中的至少一个。

另外，本发明的包括能够显示一种预定显示格式的视频信号的显示装置的电视接收机，包括：多个视频信号源；选择电路，用于选择从该多个视频信号源输出的多个视频信号中的至少两个；和图象处理器，用以将由选择电路选择的至少两视频信号的每个的格式转换成一种预定的显示格式，并且处理该至少两种视频信号，如此合成的图象显示在显示装置上，其中从处理器视频信号输出的视频信号被提供到显示装置。

根据本发明的另一个方面，提供视频信号处理装置。该视频信号处理装置包括：多个视频信号输入端，用以接收多个视频信号；选择电路，用于选择经由该多个视频信号输入端输入的该多个视频信号中的一个；和图象处理器，用以将由选择电路选择的视频信号的格式转换成一种预定的显示格式。

另外，本发明的视频信号处理装置包括：多个视频信号输入端，用以接收多个视频信号；选择电路，用于选择经由该多个视频信号输入端输入的该多个视频信号中的至少两个；和图象处理器，用以将由选择电路选择的至少两个视频信号的格式转换成一种预定的显示格式，并且合成该至少两个视频信号。

根据本发明再一个方面，提供图象处理装置。该图象处理装置包括：输入部分，用于接收将要处理的图象数据；数字信号处理部分，包括以一对一的关系被分配到与一扫描行相应的各个象素的多个处理单元，用以依据一个共同指令完成相同的操作，该数字信号处理部分接收、处理、并输出每一扫描行的图象数据；图象存储器，具有一个固定的存储器区域并能够并行且独立地完成写入操作和读取操作，该图象存储器为每一扫描行接收和输出图象数据；输出部分，用于输出处理的图象数据；数据总线装置，用以将输入部分、数字信号处理的部分、图象存储器、以及输出部分相互连接；以及控制装置，用于控制输入部分；数字信号处理部分；图象存储器；以及相应于程序数据的输出部分。

在本发明的一实施例中，该数字信号处理部分包括：数据输入部分，用于并行地为为每一扫描行接收与至少一个各自视频信号相应的至少一个图象数据单元；和数据输出部分，用于并行地为每一扫描行输出由该多个处理单元为每一扫描行而处理的至少一个图象数据单元，其中由数据输入部分为每一扫描行进行的数据输入操作，由该多个处理单元为每一扫描行进行的处理操作，以及由数据输出部分为每一扫描行进行的数据输出操作以管道方式完成。

在本发明的另一个实施例中，图象存储器包括：数据写入装置，用于以顺序地址依次写入进入存储器区域的输入图象数据；数据读取装置，用于以顺序地址读取要从该存储器区域输出的图象数据；和指针控制装置，用于控制写入指针和读取指针，这些指针分别用以依据程序数据指示在该存储器区域中的写入地址和读取地址。

在本发明的再一个实施例中，图象存储器进一步包括：多个输入缓冲器，每一个至少具有配备有一个各个预定存储容量的第一和第二个输入缓冲器部分；和装置，用以控制该多个输入缓冲器，如此，当输入缓冲器的第一个输入缓冲器部分充有图象数据时，就开始将输入图象数据写入到第二个输入缓冲器部分的过程，并且图象数据从将要写入到存储器区域的第一个输入缓冲器部分读取，并且当第二个输入缓冲器部分充有图象数据时，就开始将输入图象数据写入到第一个输入缓冲器部分的过程。并且图象数据从将要写入存储器区域的第二个输入缓冲器部分读取。

在本发明再一个实施例中，在图象数据从输入缓冲器被写入存储器区域的数据速率被选择得与图象数据被写入输入缓冲器的数据速率不同。

在本发明再一个实施例中，图象存储器进一步包括：多个输出缓冲器，每一个至少具有配备有各自预定存储容量的第一和第二个输出缓冲器部分；和装置，用以控制该多个输出缓冲器，如此当输出缓冲器的第一个输出缓冲器部分没有任何图象数据时，从第二个输出缓冲器部分读取图象数据的过程开始，并且从存储器区域读取的图象数据被写入到第一个输出缓冲器部分，并且当第二个输出缓冲器部分没有任何图象数据，从第一个输出缓冲器部分读取图象数据的过程开始，同时从存储器区域读取的图象数据被写入到第二个输出缓冲器部分。

在本发明的再一个实施例中，在图象数据从存储器区域写入到输出缓冲器的数据速率被选择得与从输出缓冲器被读取的图象数据的数据速率不同。

在本发明的再一个实施例中，数据总线装置包括：第一个数据总线部分，用于电气地将输入部分的数据输出端与数字信号处理部分的数据输入端相连；第二数据总线部分，用于电气地将输入部分的数据输出端与图象存储器的数据输入端相连；第三个数据总线部分，用于电气地将数字信号处理部分的数据输出端与图象存储器的数据输入端相连；第四个数据总线部分，用于电气地将图象存储器的数据输出端与数字信号处理部分的数据输入端相连；第五个数据总线部分，用于电气地将输入部分的数据输出端与输出部分的数据输入端相连；第六个数据总线部分，用于电气地将数字信号处理部分的输出端与输出部分的数据输入端相连；和第七数据总线部分，用于电气地将图象存储器的数据输出端与输出部分的数据输入端相连。

在本发明再一个实施例中，所有第一至第七个数据总线部分形成在半导体芯片上。

在本发明再一个实施例中，控制装置包括：程序数据保持装置，用以保持为输入部分，数字信号处理部分，图象存储器，输出部分，以及数据总线定义操作方式的程序数据；和程序数据分配装置，用以接收程序数据，并且分配进入程序数据保持装置的程序数据。

根据本发明再一个方面，用于图象处理装置进行的处理图象数据的图象处理方法被提供。该方法包括步骤：由输入部分接收与视频信号相应的图象数据；由数字信号处理部分完成对从输入部分输出至数字信号处理部分的图象数据进行的第一处理；将在第一处理之后从数字信号处理部分输出的图象数据写入到图象存储器中，以临时在图象存储器中存储图象数据；以及由数字信号处理部分接收从图象存储器读取的图象数据，以再一次完成第二处理。

在本发明一个实施例中，该图象处理方法进一步包括步骤：将在第二处理之后从数字信号处理部分输出的图象数据写入到图象存储器中，以临时在图象存储器中存储图象数据；以及由数字信号处理部分接收从图象存储器读取的图象数据，以再一次完成第三处理。

另外本发明的由图象处理装置进行的处理图象数据的图象处理方法包括步骤：由输入部分接收与一视频信号相应的图象数据；将从输入部分输出的图象数据写入到图象存储器，以临时在图象存储器中存储图象数据；并行地提供来自输入部分的图象数据和从图象存储器读取的图象数据到数字信号处理部分，并且在这些图象数据之间完成预定处理。

在本发明的一实施例中，图象数据通过将图象数据延迟预定的延迟时间从图象存储器中被读取，并被并行地输入到数字信号处理部分之中，并且预定的处理是在来自图象存储器的图象数据与来自输入部分的两个图象数据单元之间被完成的。

另外，本发明的图象处理装置的处理图象数据的图象处理方法包括步骤：对于与一个视频信号相应的图象数据中间的每一个场，只将与每一扫描行和或者一部分扫描行的象素部分相应的图象数据写入到图象存储器中，以临时在图象存储器中存储图象数据的这部分；并且以象素和扫描行写入到图象存储器的次序从图象存储器读取图象数据。

另外，本发明的图象处理装置的处理图象数据的图象处理方法包括步骤：将与一视频信号相应的图象数据写入到图象存储器，以临时在图象存储器中存储图象数据；为每一个象素或者每一扫描行从图象存储器间歇地读取图象数据；以及供给从图象存储器读取的图象数据到数字信号处理部分，并且在曾经在图象存储器的间歇读取中跳跃的象素或者扫描行的位置内插图象数据。

另外，本发明的图象处理装置的处理图象数据的图象处理方法包括步骤：由输入部分接收与相互异步的两图象信号相应的第一和第二个图象数据单元；将从输入部分输出的第一个图象数据单元写入图象存储器，以临时在图象存储器中存储第一图象数据；供给从输入部分输出的第二个图象数据单元至数字信号处理部分，并且同时从图象存储器读取第一个图象数据单元，以便与提供第二个图象数据单元同步地被提供到数字信号处理部分；以及由数字信号处理部分对互相同步地输入的第一和第二图象数据单元完成预定的处理。

另外，本发明的图象处理装置的处理图象数据的图象处理方法包括步骤：由输入部分接收与相互异步的两图象信号相应的第一和第二个图象数据单元；供给从输入部分输出的第一个图象数据单元至数字信号处理部分，以完成预定处理；供给从数字信号处理的部分至图象存储器的第一个图象数据单元输出，并且同时供给从输入部分输出的第二个图象数据单元至图象存储器；以及与一同步信号同步地从图象存储器读取第一个和第二图象数据单元，该同步信号不同于与第一个和第二图象数据单元有关的同步信号。

另外，本发明的图象处理装置的处理图象数据的图象处理方法包括步骤：由输入部分接收与一视频信号相应的图象数据；在第一个时期期间将从输入部分输出的图象数据的前一半提供到数字信号处理部分；将从输入部分输出的图象数据写入图象存储器，并且在一个预定的延迟时间之后读取写入的图象数据；以及在第二时期期间提供从图象存储器输出的图象数据的后一半到数字信号处理部分。

在本发明的一个实施例中，图象处理方法进一步包括步骤：将从数字信号处理部分输出的图象数据的前一半写入到图象存储器之中，并且在一个预定的延迟时间之后读取写入的图象数据；将从图象存储器读取的图象数据的前一半从输出部分输出；从数字信号处理部分输出图象数据的后一半；以及接着图象数据的后一半从输出部分输出从数字信号处理部分输出的图象数据的后一半。

在本发明另一个实施例中，图象处理方法进一步包括步骤：在第一个时期期间，增加第一个重叠部分到输入到数字信号处理部分的前半的尾部，该重叠部分覆盖了该图象数据后半的预定数量的象素；在第二个时期期间，增加第二重叠部分到输入到数字信号处理部分的后半的头部，该重叠部分覆盖了该图象数据前半的预定数量的象素；以及在从输出部分输出图象数据到外部的阶段去掉第一个和第二重叠部分。

另外，本发明的图象处理装置的处理图象数据的图象处理方法包括步骤：由输入部分接收与一视频信号相应的图象数据，并由该输入部分完成低通滤波；以及提供从输入部分输出的图象数据到数字信号处理部分或者图象存储器，并且为图象数据的信息压缩完成编码处理。

根据本发明再一个方面，提供视频信号处理装置。该视频信号处理装置包括：第一转换器，用于接收与连接到一扫描行的多个象素相应的多个视频数据单元，作为输入视频信号，并且把该多个视频数据单元转换器成为多个视频数据组，该多个视频数据组的每个包括至少两个视频数据单元；运算器，用于处理该多个视频数据组并且输出多个处理的视频数据组；以及第二转换器，用于把该多个处理的视频数据组转换成为与连接到一扫描行的多个象素相应的多个处理的视频数据单元，并且输出该多个处理的视频数据单元，作为输出视频信号。

在本发明的一个实施例中，运算器包括多个处理器单元，而且该多个处理器单元的每个处理至少包括在该多个视频数据组中的两个图象数据单元。

因此，在这里所描述的本发明可能有下列优点(1)提供一种电视接收机和一种视频信号处理装置，在不增加电路尺寸和成本情况下适应于各种广播方法，(2)提供具有最小尺寸电路结构的图象处理装置/方法，它能用于各种应用场合，(3)提供有效地利用内部资源以有效完成高级图象处理的图象处理装置/方法，以及(4)提供一个成本减少的视频信号处理装置。在普通技术人员阅读和理解下面结合附图的详尽描述之后，本发明的这些和其它优点将变得明显。

图1是说明根据本发明例子1的电视接收机的结构方框图。

图2是说明根据本发明例子2的电视接收机的结构的方框图。

图3是显示由例子2的电视接收机的图象处理器完成的格式转换处理和屏幕合成处理的过程的流程图。

图4是显示由例子2的电视接收机的图象处理器完成的格式转换处理和屏幕合成处理的另一个过程的流程图。

图5是说明根据本发明例子3的视频信号处理装置的结构方框图。

图6是说明根据本发明例子4的视频信号处理装置的结构方框图。

图7是说明根据本发明例子5的图象处理器的整体电路结构的方框图。

图8是说明例子5的图象处理器的数据总线的示例性结构方框图。

图9是说明例子5的图象处理器的输入部分的示例性电路结构方框图。

图10是说明例子5的图象处理器的扫描视频处理器(SVP)的示例性结构方框图。

图11是说明例子5的图象处理器的图象存储器的示例性结构方框图。

图12A至12E是描述例子5的图象处理器的图象存储器的输入缓冲器的写入/读取操作的示意图。

图13A至13E是描述例子5的图象处理器的图象存储器的输出缓冲器的写入/读取操作的示意图。

图14是说明在例子5的图象处理器的图象存储器中的示例性指针控制的示意图。

图15是说明例子5的图象处理器的定时控制单位的示例性结构方框图。

图16是说明能由例子5的图象处理器实现的移动图象实时处理系统的功能结构的框图。

图17是说明例5的图象处理器的图象存储器的另一个示范性指针控制的示意图。

图18是说明在例子5的图象处理器中用图象处理方法所获得的示例性象素模式的示意图。

图19是描述在例子5的图象处理器中的另一个图象处理方法的定时图。

图20是说明用图19的方法所获得的示例性象素模式的示意图。

图21是说明例子5的图象处理器的一种示例性应用的方框图。

图22是描述在例子5的图象处理器中再一个图象处理方法的定时图。

图23是说明实现图22的方法的装置和功能的示意图。

图24是说明利用例子5的图象处理器的电视接收机的一个主要部分的结构方框图。

图25是说明利用例子5的图象处理器的另一个电视接收机的一个主要部分的结构方框图。

图26是说明一种常规图象处理装置的结构方框图。

图27是说明根据本发明例子6的视频信号处理器的结构方框图。

图28是显示在例子6的LPF处理中数据输入寄存器，运算器，和数据输出寄存器的操作的定时图。

图29A至29E是显示在例子6中的串行-并行转换器和数据输入寄存器的操作的定时图。

图30是图示由例子6中的运算器完成的LPF处理的示意图。

图31A至31E是显示在例子6中的并行-串行转换器和数据输出寄存器的操作的定时图。

图32是说明一台常规视频信号处理器的结构方框图。

图33是显示在LPF处理中常规视频信号处理器的数据输入寄存器，运算器，以及数据输出寄存器的操作的定时图。

图34是图示由常规视频信号处理器的运算器完成的LPF处理的示意图。

下面，参照附图通过例子对本发明进行描述。

(例子1)图1显示了根据本发明的例子1的电视接收机1200的结构。

该例子的电视接收机1200包括能够显示具有一种预定显示格式的视频信号的显示装置1050。该预定显示格式，例如，是1125水平扫描行/隔行扫描的格式。

电视接收机1200进一步包括多个视频信号源1210a,1210b,1210c,1210d，它们输出多个视频信号，以及格式转换器部分1100，它把该多个视频信号的每个的视频格式转换成为显示格式，这种显示格式可被显示装置1050接受。在这里所用的＂视频格式＂和＂显示格式＂被定义为包括水平扫描行的数量，宽高比，隔行扫描/非隔行扫描，以及场频。

视频信号源1210a包括V/UHF调谐器1001，VSB解调器1009，选择电路1012，以及NTSC解码器1025。经由地面波所发送的NTSC广播信号被V/UHF天线(未显示)接收。被V/UHF天线所接收的NTSC广播信号经由V/UHF调谐器1001被提供到VSB解调器1009。VSB解调器1009将NTSC广播信号转换成基带NTSC信号。然后基带NTSC信号经由选择电路1012被提供到NTSC解码器1015。NTSC解码器1015解码基带NTSC信号以输出RGB信号，它将被提供到格式转换器部分1100。这样，RGB信号从视频信号源1210a被提供到格式转换器部分1100。

视频信号源1210b包括BS调谐器1002，FM解调器1010，以及MUSE解码器1016。经由广播卫星(BS)所发送的高清晰度广播信号被BS天线(未显示)接收。被BS天线所接收的高清晰度广播信号经由BS调谐器1002将被提供到FM解调器1010。FM解调器1010转换高清晰度广播信号成为基带MUSE信号。基带MUSE信号然后被提供到MUSE解码器1016。MUSE解码器1016解码基带MUSE信号以输出高清晰度RGB信号，它将被提供到格式转换器部分1100。这样，高清晰度RGB信号从视频信号源1210b提供到格式转换器部分1100。

视频信号源1210c包括通信卫星(CS)调谐器1003,QPSK解调器1011，以及一数字解码器1017。经由通信卫星所发送的一数字广播信号被的CS天线(未显示)接收。由CS天线接收的数字广播信号经由CS调谐器1003将被提供到QPSK解调器1011。QPSK解调器1011把数字广播信号转换成为数字比特流。数字比特流然后被提供到数字解码器1017。依据MPEG2方法数字解码器1017解码数字比特流，以输出RGB信号，它将被提供到格式转换器部分1100。这样，从视频信号源1210c提供RGB信号到格式转换器部分1100。

视频信号源1210d包括输入端1022。电视接收机1200经由输入端1022与个人计算机(PC)1004连接。从PC1004输出的RGB信号经由输入端1022被提供到格式转换器部分1100。这样，从视频信号源1210d提供RGB信号到格式转换器部分1100。

从视频信号源1210a和1210c输出的RGB信号，从视频信号源1210b输出的高清晰度RGB信号，以及从视频信号源1210d输出的RGB信号相互有不同的视频格式。例如，从视频信号源1210a和1210e输出的RGB信号具有525水平扫描行/隔行扫描的视频格式。从视频信号源1210b输出的高清晰度RGB信号具有1125水平扫描行/隔行扫描的视频格式。从视频信号源1210d输出的RGB信号具有VGA,SVGA，等等的视频格式。

格式转换部分1100包括选择电路1030，它从该多个视频信号源1210a至1210d输出的该多个视频信号中选择出一个；以及图象处理器1040，它将选择电路1030选择的视频信号的视频格式转换成能由显示装置1050显示的一种预定显示格式。可以利用一般的处理器来替代图象处理器1040。

依据从CPU1020输出的控制信号，选择电路1030选择该多个视频信号中的一个。由选择电路1030选择的视频信号被提供到图象处理器1040。

图象处理器1040是一种可编程的实时视频信号处理装置，它按照程序来处理视频信号。依据从CPU1020输出的控制信号，图象处理器1040从程序存储器1045中读取与由选择电路1030选择的视频信号的格式相应的程序，以执行该程序。这就把由选择电路1030选择的视频信号的格式转换成能被显示装置1050显示的一种预定的显示格式。

例如，当从NTSC解码器1015输出的RGB信号被选择电路1030选择时，在CPU1020的控制之下图象处理器1040从程序存储器1045接收一个程序，用于将＂525水平扫描行/隔行扫描的视频格式＂转换成＂1125水平扫描行/隔行扫描的显示格式＂。图象处理器1040执行这个格式转换器程序，结果提供其格式被转换成为能由显示装置1050显示的显示格式的视频信号。该视频信号为了显示被提供到显示装置1050。

当从MUSE解码器1016输出的高清晰度RGB信号被选择电路1030选择时，图象处理器1040在CPU1020的控制之下从程序存储器1045接收这样一个程序，它允许高清晰度RGB信号从MUSE解码器1010通过，而不进行任何处理。这是因为高清晰度RGB信号的视频格式与能由显示装置1050显示的显示格式相同，因此不需要任何格式转换。

当从数字解码器1017输出的RGB信号被选择电路1030选择时，由图象处理器1040进行的处理类似于从NTSC解码器1015输出的RGB信号由选择电路1030选择时所进行的处理。即，＂525水平扫描行/隔行扫描＂的视频格式被转换成为＂1125水平扫描行/隔行扫描＂的显示格式。结果，格式已经被转换成为能由显示装置1050显示的显示格式的视频信号被作为图象处理器1040的输出而提供。该视频信号为了显示被提供到显示装置1050。

当输入到输入端1022的RGB信号由选择电路1030选择时，图象处理器1040在CPU1020的控制之下从程序存储器1045接收这样一个程序，用于将输入RGB信号的视频格式(例如，VGA,SVGA)转换成为＂1125水平扫描行/隔行扫描＂的显示格式。图象处理器1040执行这个格式转换器程序，结果提供其格式转换成为能由显示装置1050显示的显示格式的视频信号，作为图象处理器1040的输出。该视频信号为了显示被提供到显示装置1050。

如上所述，CPU1020控制选择电路1030和图象处理器1040。从CPU1020输出的控制信号经由系统控制总线被提供到选择电路1030和图象处理器1040。控制信号的值按照由控制输入端1021输入的用户操作信息决定。用户操作信息包括通道选择信号。

CPU1020也控制V/UHF调谐器1001,BS调谐器1002，以及CS调谐器1003的调谐。

CPU1020进一步控制选择电路1012，它选择进入NTSC解码器1015的输入。选择电路1021被控制以便将VSB解调器1009的输出连接到NTSC解码器1015，当它经由地面波接收NTSC广播信号时；或者把FM解调器1010的输出与NTSC解码器1015相连接，当它经由BS接收NTSC广播信号时。

这样，按照该电视接收机1200，通过执行与视频信号的各自格式相应的格式转换器程序，具有不同视频格式的视频信号能转换成为具有一种预定显示格式的视频信号。结果，一个电视接收机适应于各种广播方法，而没有增加电路尺寸和成本。

尤其是，在日本出版公开号3258179中所描述的扫描行视频处理器(SVP)类型的DSP可很好地用作为图象处理器1040。SVP类型图象处理器被构成用于对每个扫描行处理扫描行类型的信号，它适合于格式转换处理比如扫描行数量的转换。

然而，SVP类型的图象处理器不适合于在NTSC信号的解码中的同步处理。进一步，SVP类型的图象处理器不适合于进行比如反向离散余弦变换的处理，或者在数字广播信号的解码中完成误差纠正。在例子1中，用于解码视频信号的解码器1015至1017和包括图象处理器1040的格式转换部分1100分离地部署，这样仅仅扫描行类型信号能被提供到图象处理器1040。用这种结构，图象处理器1040被优化，以便获得一个高性能价格比。

(例子2)

图2图示了根据本发明例子2的电视接收机1220的结构。与图1中所示的那些的相同的组成部分由相同的参考数字表示，由此对它们的描述在这里被省略。

格式转换器部分1100包括：选择电路1031，用于从多个视频信号源1210a至1210d输出的多个视频信号中选择两个；以及图象处理器1041，它依据程序将由选择电路1031选择的两个视频信号的格式转换成为能由显示装置1050显示的一种预定的显示格式，并且处理该两个视频信号，因此合成的图象能显示在显示装置1050上。

依据从CPU1020输出的控制信号，选择电路1031从该多个视频信号中选择两个。由选择电路1031选择的两个视频信号将被提供到图象处理器1041。由选择电路1031选择的两个视频信号可以是该多个视频信号的任意两个的结合。

图象处理器1041按照从CPU1020输出的控制信号从程序存储器1045中读取与由选择电路1031选择的两个视频信号的格式相应的程序，以执行该程序。这就把由选择电路1031选择的两个视频信号的格式转换成为能由显示装置1050显示的一种预定的显示格式。此外，依据合成程序，图象处理器1041合成由选择电路1031选择的两个视频信号，这样合成的图象被显示在显示装置1050上。

图3显示了由图象处理器1041进行的格式转换处理和屏幕合成处理的过程。

在图3中显示的过程中，假定从NTSC解码器1015输出的RGB信号(A)和从MUSE解码器1016输出的高清晰度RGB信号(B)由选择电路1031选择。在这种情况下，图象处理器1041将RGB信号的格式(A)(525水平扫描行/隔行扫描)转换成(1125水平扫描行/隔行扫描)的一种预定的显示格式(步骤S1031)。其后，根据合成程序图象处理器1041合成格式转换的RCB信号(A’)和高清晰度RGB信号(B)(步骤S1032)。结果，获得了具有1125水平扫描行/隔行扫描的显示格式的合成的视频信号(C)。高清晰度RGB信号(B)的格式转换是不必要的，由于该信号(B)具有与显示格式相同的格式。

图4显示了由图象处理器1041进行的格式转换处理和屏幕合成处理的另一个过程。

在图4显示的过程中，假定从NTSC解码器1015输出的RGB信号(A)和从MUSE解码器1016输出的高清晰度RGB信号(B)由选择电路1031被选择。在这种情况下，图象处理器1041将高清晰度RGB信号(B)的格式(1125水平扫描行/隔行扫描)转换成RGB信号(A)的格式(525水平扫描扫描行/隔行)(步骤S1041)。其后，根据合成程序，图象处理器1041合成格式转换的高清晰度RGB信号(B’)和RGB信号(A)(步骤S1042)。结果，获得了具有525水平扫描行/隔行扫描的显示格式的合成的视频信号(C)。此后，图象处理器1041将合成的视频信号(C)的格式(525水平扫描行/隔行扫描)转换成一种预定的显示格式(1125水平扫描行/隔行扫描)(步骤S1043)。结果，获得了具有1125水平扫描行/隔行扫描的显示格式的合成的视频信号(D)，

屏幕合成处理是通过利用场存储器(未被显示)完成的。在图4所示的过程比图3所示的过程优越之处在于：其中存储在场存储器中的数据量是较小。具体地，在图3所示的过程中，与1125水平扫描行/隔行扫描的格式的一场相应的数据量必须被存储在场存储器中。另一方面，在图4所显示的过程中，仅仅要求与525水平扫描行/隔行扫描的格式的一场相应的数据量被存储在场存储器中。然而，与图3中所显示的过程相比较，在图4显示的过程中，图象质量被降级，因为1125水平扫描行/隔行扫描的格式已经被转换成525水平扫描行/隔行扫描的格式。

如上所述，在图3和4中所显示的过程具有他们的优点与缺点。因此，那个过程应该被采用，是在图3中显示的过程还是在图4中显示的过程，要考虑场存储器的成本和图象质量的要求来决定。

这样，根据这个例子的电视接收机1220，具有不同视频格式的视频信号通过执行与视频信号的各自格式相应的格式转换程序能被转换成为具有一种预定显示格式的视频信号。结果，一个电视接收机能适应于各种广播方法，而没有增加电路尺寸和成本。此外，合成的图象能通过合成多个视频信号而显示在显示装置1050上。

虽然两个视频信号在这个例子中从多个视频信号中被选择，所选择的视频信号的数量不限制于两个。本发明也允许从多个视频信号中选择超过两个的视频信号，并且对超过两个的所选择的视频信号进行格式转换处理和合成处理。

(例子3)

图5图示了根据本发明例子3的视频信号处理装置1300的结构。该视频信号处理装置1300包括在图1中所显示的电视接收机1200的格式转换部分1100。CPU1020和用于系统控制的控制输入端1021也构成该视频信号处理装置1300。

视频信号处理装置1300包括接收多个视频信号的多个视频信号输入端1101,1102,1103,1104。该多个视频信号典型地相互有不同的视频格式。例如，从NTSC解码器1015(图1)输出的RGB信号被输入到视频信号输入端1101，并且从MUSE解码器1016(图1)输出的高清晰度RGB信号被输入到视频信号输入端1102。

经由该多个视频信号输入端1101至1104输入的该多个视频信号被提供到格式转换器部分1100。

格式转换部分1100包括选择电路1030和图象处理器1040。选择电路1030和图象处理器1040的结构与操作如在例子1中所描述。

由图象处理器1040转换了格式的视频信号是从视频信号处理装置1300经由视频信号输出端1110输出的。

这样，视频信号处理装置1300适合于各种广播方法，而不增加电路尺寸和成本。

在图5中所显示的视频信号处理装置1300适用于大屏幕投影类型显示系统。在最近几年，已经安装在公众设施等等中的大屏幕投影类型的显示系统的数量不断增加。这样一种系统基本上由投影型显示装置和信号再生产装置结合而成。这个例子的视频信号处理装置1300可以用作为信号再生产装置。在这样的应用中，视频信号处理装置1300将经由视频信号输入端输入的视频信号格式转换成一种预定的显示格式，并且供给格式转换的视频信号至投影类型显示装置。

格式转换是通过执行与视频信号格式相应的程序来进行的。这样就实现了一种不增加电路尺寸和大小就能应用于各种各样的广播方式。另外，该应运而生的系统可以可编程地响应输入的视频信号的格式的转换以及投影类型显示装置的变换，这样，视频信号处理电路1300是非常通用的。

(例子4)

图6示出依据本发明的例子4的视频信号处理装置1320的构造。视频信号处理装置1320包括图2中所示的电视接收机1220的制式转换部分1100。CPU1020和用于系统控制的控制输入端1021也构成了该视频信号处理装置1320。

视频信号处理装置1320包括一些视频信号输入端1101至1104，它们用于接收一些视频信号。这些视频信号彼此有不同的视频格式。例如，从NTSC解码器1015(例子1)输出的RGB信号由视频信号输入端1101输入，而由MUSE解码器1016(图1)输的高清晰度RGB信号由视频信号输入端1102输入。

经视频信号输入端1101至1104输入的这些视频信号被施加给制式转换部分1100。

制式转换部分1100包括：选择电路1031、图像处理器1041，以及节目存储器1045。选择电路1031、图像处理器1041以及节目存储器1045的构造和操作如同例子2中所述。

其格式已经由图像处理器1041进行转换的视频信号经视频信号输出端从视频信号处理装置1320输出。

因此，视频信号处理装置1320不需增加电路尺寸及造价就可适于各种各样的广播方法。

由于例子3中所述的相同原因，图6中所示的视频信号处理装置适于大屏幕投影型显示系统。

因此，在上面的例子1和2中，依据本发明的电视接收机从一些视频信号源所输出的一些视频信号中选出一个。依照有关的程序，所选中的视频信号的格式被转换成能够由视频装置进行显示的一种显示格式。因此，即使从一些视频信号源输出的这些视频信号具有彼此不同的格式，通过相应于各自的格式对节目进行处理，也能够把这些视频信号转换成一种预定的显示格式。结果，能够实现一种不必增加电路大小以及造价就能适合于各种各样广播方法的电视接收机。

针对上面的例子2具体而言，电视接收机从一些视频信号源输出的一些视频信号中至少选出两个。所选中的这至少两个视频信号依照有关的程序被转换成能够由显示装置进行显示的一种预定的显示格式。另外，对所选择的这至少两个视频信号进行处理以使得在显示装置上能够显示合成的图像。结果，能够实现一种电视接收机，它不需增加电路尺寸就能够适合各种各样的广播方法，并且还能在显示装置的屏幕上显示合成的图像。

在上面的例子3和4中，依据本发明的视频信号处理装置从经一些视频信号输入端输入的一些视频信号中选出一个视频信号。根据有关的程序，所选的视频信号被转换成一种预定的显示格式。这样，即使经这些视频信号输入端输入的这些视频信号彼此格式不同，通过执行相应于各自格式程序，也能够把这些视频信号转换成一种预定的显示格式。结果，能够实现一种不必增加电路尺寸和造价就能适于各种各样广播方法的视频信号处理装置。

就上面的例子4具体而言，视频信号处理装置从由一些视频信号输入端输入的一些视频信号中选出至少两个视频信号，根据有关的程序，所选的至少两种视频信号被转换成一种预定的显示格式。另外，所选的至少两种视频信号能够被同步。结果，能够实现一种视频信号处理装置，它不需增加电路尺寸以及造价就适合各种各样的广播方法，并能输出一种同步的视频信号。

(例子5)

图7示出依据本发明的例子5的图像处理器的一种电路构形。

该例子的图像处理器包括：输入部分2040，接收来自外部的一种数字视频信号，做为将要处理的图像数据；扫描行视频处理器(SVP)2014，针对每个扫描行接收、处理和输出的图像数据；图像存储器2050，针对每个扫描行，写入图像数据或读出图像数据；输出部分2070，把处理过的图像数据输出到外面；以及数据总线2072，它使输入部分2040、SVP2014、图像存储器2050以及输入部分2070彼此相互连接。每个数据总线2072，可以，例如，是根据一个半导体芯片制成的。

该例子的图像处理器还包括：程序存储器2010以及指令产生电路(IG)2012。程序存储器2010是由RAM制成的，它为SVP2014存储一个程序。指令产生电路(IG)2012从程序存储器中一个一个地检索出指令，并提供一个控制信号诸如与所检索出的指令相关的一个微指令到SVP2014。设置这些部分使得SVP2014能够起一种单一指令多路一数据(SIMD)型数字信号处理部分的作用。

图像处理器还包括一种起控制装置作用的定时控制单元(TCU)2074，它把所需的定时控制信号提供给输入部分2040、SVP2014、图像存储器2050、输出部分2070、以及IG2012。

图像处理器还包括：ROM加装器(Loader)2076和中间(inter)IC-总线(I²Cbus)接口电路2078，它的作用是经内部总线2080把外部程序数据分配至在图像处理器的那些构成部分中分散地布置的程序数据保持部分中(存储器、寄存器等等)，即：分配给输入部分2040、SIMD型数字信号处理部分(程序存储器2010、IG2012、以及SVP2014)、图像存储器2050、以及输出部分2070。图像处理器还包括由PLL电路组成的时钟电路(未示出)，例如，用于把所需的时钟送给图像处理器的各个构成部分。

SIMD型数字信号处理部分的程序数据保持部分是程序存储器2010。I²C总线接口电路2078按照I²C总线标准与外部控制器相连，以便接收来自控制器的经例如，串行传输的程序数据，并在把所接收的数据转换成并行数据以后，把已转换的程序数据的有关的部分传送至一个指定的目的地(程序数据保持部分)。

ROM加载器2076与一个外部ROM相连(未示出)。当从外部控制器经I²C总线接口电路2078接收到一个所希望的节目号时，ROM加载器2076读取出与节目号相关的一种预定的应用程序的数据，并把数据载入各个构成部分中的程序数据保持部分。尽管外部ROM需要ROM加载器2076，但是这种数据分配方法与由一个外部控制器把程序数据经过I²C总线接口电路2078分配至各自部分的分配方法相比具有相当短的时间的优点。

图8示出图7所示的图像处理器的数据总线分布的具体例子。如图8所示，复用器2082、2084以及2086分别放置在SVP2014、图像存储器2050以及输出部分2070的输入端之前的级上。

在所示的例子中，把输入部分2040构造成能够接收多达两组的16-比特数字视频信号，例如，是同时地从外部输入的，做为将要由处理器处理的图像数据VS。SVP2014包括：输入端，用于同时地接收多达三个数字视频信号(图像数据单元)；以及输出端，用于同时地输出多达三个图像数据单元。图像存储器2050包括：三个输入端/输入缓冲器SDI_A、SDI_B、和SDI_C，用于同时地接收多达三个图像数据单元；以及三个输出端/输出缓冲器SDO_A、SDO_B、SDO_C，用于同时地输出多达三个图像数据单元。

输入部分2040的两一频道输出端与第一复用器2082的输入端相连，还与第二复用器2084的输出端相连。SVP2014的三-频道输出端的第一和第二输出端与第二复用器2084的输入端相连，同时它的第一和第三输出端与第三复用器2086的输入端相连。图像存储器2050的三-频道输出端的第一、第二和第三输出端与第一复用器2082的输入端相连，同时它的第一和第二输出端与第三复用器2086的输入端相连。

第一复用器2082的三-频道输出端与SVP2014的输入端相连。第二复用器2084的三-频道输出端与图像存储器2050的输入端相连。第三复用器2086的两一频道输出端与输出2070的输入端相连。

利用上术数据总线的构形。SVP2014与图像存储器2050的输入端和输出端按照交叉关系经复用器2082和2084彼此相连。复用器2082、2084和2086的每个中的切换是由从TCU2074(图7)提供的一个定时控制信号控制的。

图9示出输入部分2040的构造的举例性电路。在所示的例子中，输入部分2040包括四个输入部分2040A、2040B、2040C和2040D，它们分别对应四个信号VS_1Y、VS_1C、VS_2Y、VS_2C，即：针对两组输入视频信号的各组的亮度信号(Y)和色度信号(C)。每个输入部分包括：缓冲器2040、滤波器2044、复用器2046、以及设置数值(setting value)移位寄存器2048。每个输入的图像数据单元被首先输入缓冲器2042。然后，根据复用器2046的切换位置，把图像数据单元直接送至复用器2046，以便输出到外部，或者，例如，在送至复用器2046以便输出到外部之前，把图像数据单元送至滤波器2044，对它进行低通滤波以限制其带宽。

上面的复用器2046的切换以及滤波器的滤波受控于设置的数值(即，程序数据PD和从TCU2074送来的定时控制信号TC)，该设置的数值是从如上所述的ROM加载器2076或者经内部总线2080从I²C总线接口电路2078装入设置数值移位寄存器2048的。

回来参见图7和8,SVP2014包括由数据输入移位寄存器(DIR)2016、处理部分2018、以及数据输出移位寄存器(DOR)2020所组成的一个三层的结构。

图10示出SVP2014的内部构造的例子。DIR2016根据来自TCU2074的定时控制信号、来自时钟电路的时钟、以及来自IG2012的地址(ADDRESS)进行操作，并接收三个频道的重复的扫描行的图像数据单元D₁至D_N。

处理部分2018由平行排列的处理单元PE₁至PE_N(图7)组成，其数量与和一个水平扫描线相连的像素的数量N相等(例如，864)。处理单元PE₁、PE₂、…PE_N根据来自IG2012的地址(ADDRESS)和一个微指令(MECROINSTRUCTION)以及来自时钟电路的一个时钟，平行地进行操作，并对在一个水平扫描周期内的与像素相应的数据单元D₁、D₂、…D_N进行同样的图像处理操作。

DOR2020响应来自TCU2074的一个控制信号、来自时钟的一个时钟，以及来自IG2012的一个地址(ADDRESS)进行操作，并输出来自处理单元PE₁至PE_N的操作结果的数据单元，当处于每个扫描行的图像数据单元D₁′至D_N′的最大值时做为三个频道。

送至DIR2016、处理部分2018、以及DOR2020的时钟可能是彼此不同步的。每个数据的从DIR2016至处理部分2018的传递以及从处理部分2018至DOR2020的传递，是在一个水平消隐期间内进行的。

因此，针对对应于一个水平扫描行的像素数据单元的数据输入、平行操作、以及数据输出是由DIR2016、处理部分2018、以及DOR2020分别进行的。对这些处理过程的每个是非同步地并以一种流水方式平行地进行的，以实现实时(real-time)图像处理。

参照10将简单地介绍一下SVP2014的各个部分的操作情况。如上所述，SVP2014的各个部分的操作受控于：来自IG2012的地址和微指令、来自TCU2074的定时控制信号、来自时钟电路的时钟、以及诸如此类。

参照图10,DIR2016具有一种存储能力，它能够存储多达三个频道的针对一行的输入图像数据单元VS(D₁至D_N)，并且针对每个像素而分块的。在把输入的图像数据单元D₁至D_N传送至内部DIR2016的期间，图像数据单元D_K-2、D_K-1、D_K、D_K+1、D_K+2、…一个接一个地由相应的DIR2016的块K-2、K-1、K、K+1、K+2…的移位寄存器组接收。

处理部分2018的处理过程的每个处理单元PE_K包括：一对寄存器堆RF₀和RF₁，一个1-比特运算器(ALU)2024；一些(例如，四个)工作寄存器(WR_s)(M、A、B、C)2026；以及一个左/右(L/R)通信部分(LRCOM)2028，它与一些左和右相邻(例如，每四个)处理单元(PE_K-4、PE_K-3、PE_K-2、PE_K-1、PE_K+1、PE_K+2、PE_K+3、PE_K+4)相互交换数据。

寄存器堆RF₀与相应的DIR2016的组的寄存器群相连的同时，寄存器堆RF₁与相应的DOR2020组的寄存器群相连。从寄存器堆RF₀和RF₁之一或者两个中读出的1比特数据，经一个复用器2030以及L/R通信部分2028的门锁电路2030，被提供给任何一个工作寄存器(M、A、B、C)2026并还提供给八个左和右相邻处理单元(PE_K-4、PE_{K -3}、PE_K-2、PE_K-1、PE_K+1、PE_K+2、PE_K+3、PE_K+4)。

与上述操作同时，来自左和右相邻处理单元(PE_K-4、PE_K-3、PE_K-2、PE_K-1、PE_K+1、PE_K+2、PE_K+3、PE_K+4)的数据单元被送至电流处理单元PE_K的L/R通信部分2028的复用器2034和2036。从这些数据单元中选出一个并输入一个工作寄存器(M、A、B、C)2026。在图10中，从左相邻处理单元(PE_K-4、PE_K-3、PE_K-2、PE_K-1、)的数据单元中选出一个输入工作寄存器(A)。

ALU2024对从工作寄存器(M、A、B、C)2026送来的数据进行一种预定的运算并输出该运算的结果。运算结果的数据写入任何一个寄存器堆RF₀和RF₁。通常，在每个水平扫描周期期间的最后运算的数据被写入寄存器堆RF，它在输出端做为像素数据单元DK′，并在紧接着的下一个水平消隐期间中，被从寄存器堆RF传递给相应的DOR2020组。

DOR2020具有一种与频道数、比特数、以及输出图像数据单元D₁′至D_N′的像素相应的容量，并且针对每个像素分块。像素数据单元VS′(D₁′至D_N′)做为操作结果，被从处理部分2018送至DOR2020组，并且在一个水平扫描周期的期间，按顺序从DOR2020组中输出，按顺序从最左端像素数据单元D₁′开始，接着为像素数据单元D₂′、D₃′…。

处理部分2018的寄存器堆RF0和RF1能够计算与一或者两行相应的图像数据，这样就实现了一种线性存储器的功能。处理部分2018还能以一种时间划分方式，在一个水平扫描周期的期间独立地处理许多频道的图像数据单元。

图11示出图像存储器2050(图7)的一种具体构形。所示出的图像存储器2050使用一种同步动态范围存取存储器(SDRAM)2052做为一种高速存储器，用于暂时地存储图像数据。SDRAM2050具有例如约16M比特的容量，并包括一个在连续地地址空间中的变换的存储器(mappedmemory)区域。在一存储器存取期间，除了提供一个存储器地址和控制信号(RAS、CAS)以外，还提供一个高速时钟CK至SDRAM2052，使得SDRAM2050能够在一个时钟CK的定时的时刻进行数据选通。

图像存储器2050中除了SDRAM2052以外的其它部分，构成了一个接口部分(SDRAM接口)。

每个输入缓冲器SDI_A、SDI_B、SDI_C、以及输出缓冲器SDO_A、SDO_B、SDO_C、设置有：一个与(W)指针寄存器2054或者2058和一个读(R)指针寄存器2056或者2060，写(W)指针寄存器2054或者2058用于提供指针信息，它指出在缓冲器中一个写地址(位置)，读(R)指针寄存器2056或者2060用于提供指针信息，指出在缓冲器中的一个读地址(位置)。在输入一侧的读指针寄存器2056还具有一种用SDRAM存取的写地址产生功能。在输出一侧的写指针寄存器2058还具有一种用于SDRAM存取的读地址产生功能。

输入缓冲器SDI_A、SDI_B、以及SDI_C的输出端与SDRAM2052的一个数据输入端相连。由在输入一侧的读指针寄存器2056所产生的SDRAM地址，经一个复用器2062，提供给SDRAM2052的一个地址端。由在输出一侧的写指针寄存器2058所产生的SDAM地址，经一个复用器2064和复用器2062，提供给SDRAM2052的该地址端。

控制部分2066包括：一个设置数值寄存器，用于接收从ROM加载器2076或者从一个外部控制器经I²C接口电路2070送来的定义图像存储器2050的操作模式的程序数据。并把该程序数据存储在其内(图7)。控制部分2066是起到控制输入缓冲器和输出缓冲器的作用的一种装置，它根据存储在设置数值寄存器内的程序数据以及来自TCU2074的各种定时控制信号，控制在输入和输出侧的缓冲器和指针寄存器的操作、控制复用器2062和2064的切换、以及控制对SDRAM2052的存储器存取操作。

例如，当一个像素的图像数据单元是16比特时，每个输入缓冲器SDI_A、SDI_B、以及SDI_C具有与128个像素相应的一种存储器能力，并且这种存储能力分成两部分，形成第一和第二输入缓冲器部分。

参照图12A至12E，将描述输入缓冲器SDI_A、SDI_B、以及SDI_C的写/读操作。首先，从一个首部地址开始，把数据顺序地写入第一(左)输入缓冲器部分(图12A)。写指针P_W随一个与输入图像数据VS相同步的时针而递增(图11)。

一旦第一输入缓冲器部分填满了输入图像数据，则写指针P_W指向空闲的第二(右)输入缓冲器部分的首部地址。当开始把输入图像数据输入第二输入缓冲器部分时，一个读指针P_R指向第一输入缓冲器部分的首部地址，开始从第一输入缓冲器部分读出该输入图像数据(图12B)。

从输入缓冲器读出的图像数据送至SDRAM2052的数据输入端。与把图像数据送至SDRAM2052的数据输入端相同步地，把由读指针寄存器2056的地址发生功能所产生的存储器地址，经复用器2062送至SDRAM2052的地址端。与此同时，地址值随着读指针P_R的递增而递增。控制部分2066根据它的判断功能有选择地激活输入缓冲器SDI_A、SDI_B、以及SDI_C的读操作。

读指针P_R是与SDRAM2052的一个数据写时针相同步的。当正常的图像数据的传输速率是10MHz时，针对SDRAM2052的操作时针CK是上述速率的几倍，例如，80MHz。在输入缓冲器中，因此，读指针P_R递增写指针P_W的几倍。这样，读操作是以几倍于写操作的数据速率来进行的(图12C)。

结果，在写入第二输入缓冲器部分的操作完成之前，就结束了从第一输入缓冲器部分读出的操作，并且读指针P_R在边沿位置准备(图12D)。一且完成了写入第二输入缓冲器部分的操作(图12E)，读指针P_R指向第二输入缓冲器部分的首部地址开始从第二输入缓冲器部分读数据。此时，写指针P_W返回现为空闲的第一输入缓冲器部分的首部位置(在已经读出了所有图像数据的状态下)，并再次开始把数据写入第一输入部分。按这种方式，重复上述的流程。

读指针P_R仅仅需要从填满了数据的输入缓冲器中读出所有数据。读出的顺序不必与写指针P_W的写入顺序相同。顺便说一句，在下面描述的输出缓冲器中，写指针P_W的写的顺序是随着输入缓冲器中的读指针P_R的读的顺序的。

在图像存储器2050(图8)中，每个输出缓冲器SDO_A、SDO_B、以及SDO_C也有一个与128个像素相应的存储器能力，并且该存储器能力分成两个形成第一和第二输出缓冲器部分。

参照图13A至13E将描述输出缓冲器SDO₄、SDO_B、以及SDO_C的写/读操作。输出缓冲器的操作基本上与上述的输出缓冲器的操作相同。

首先，从一个首部地址开始，把数据依次地写入第一(左)输出缓冲器部分(图13A)。将要写入的数据是从SDRAM2052中读出的图像数据(图11)。读写指针P_W与SDRAM2052的高速时针CK同步地递增。

由写指针寄存器2058的产生地址的功能所生成的存储器地址，经过复用器2064和2062，与SDRAM2052的一个读时针相同步地送至SDRAM2052的地址端。与此同时，该地址值递增。

控制部分2066根据它的判断功能有选择地激活输出缓冲器SDO_A、SDO_B、以及SDO_C(图8)的写操作。控制部分2066还对输出缓冲器SDO_A、SDO_B、以及SDO_C的写操作与输入缓冲器SDI_A、SDI_B、SDI_C的读操作进行判断。

一旦第一输出缓冲器部分填满了该输出图像数据，则写指针P_W在终点位置上等待。当开始从输出缓冲器读数据时，读指针P_R指向第一输出缓冲器部分的头部地址，从第一输出缓冲器部分读出该输出图像数据(图13B)。与此同时，开始把该图像数据写入第二输出缓冲器部分。读指针P_R与一个时针相同步地递增，相应于由控制部分2066所设置或选择的图像数据的传输速率，不过它低于写指针P_W的速率。

因此，在完成了从第一输出缓冲器部分读数据之前，就结束了第二输出缓冲器部分的写入操作，并且写指针P_W在终点位置上等待(图13C和13D)。

一旦完成从第一输出缓冲器部分读出数据的操作(图13E)，该指针P_R指向第二输出缓冲器部分头部地址，并开始从第二输出缓冲器读操作。在此时，写指针P_W返回第一输出缓冲器部分的头部位置，并开始再次写入第一输出部分。按此方式，重复上述的流程。

这样，这个例子的图像存储器2050，经过许多输入端或者输入缓冲器SDI_A、SDI_B、以及SDI_C，同时或不同时地平行地接收许多频道的图像数据，并且，经过许多输出端或者输出缓冲器SDO_A、SDO_B、以及SDO_C，同时或不同时地平行地输出许多频道的图像数据。

在图像存储器2050中，一个单独的接口部分，特别是，控制部分2066，在一种统一的管理模式下，有效地与高速时钟CK相同步地控制：输入缓冲器SDI_A、SDI_B、SDI_C与公共SDRAM2052之间的图像数据的交换；以及SDRAM2052与输出缓冲器SDO_A、SDO_B、SDO_C之间的图像数据的交换。

这个例子的图像处理可以构造在一块单独的半导体芯片上，即使SDRAM2052是外插式的，所需管脚的数目也是很小的，实现对装置尺寸的缩小。

由于个输入/输出端配备有多个写指针和读指针，并且可编程地设置这些指针之间的关系，因此可以实现各种各样的存储器功能。

例如，就下面图14所讨论的内容来说，一个频道的图像数据，经过一个输入缓冲器，即输入缓冲器SDI_A，写入SDRAM2052，以及通过利用一个预定的延迟时间的时间迟延，写入SDRAM2052的读图像数据，能够经第一和第二输出缓冲器SDO_A、SDO_B平行地读取出来。利用这种操作，能够同时获得延迟了一场的图像数据以及延迟了两场的图像数据。

参照图14，一个SDRAM2052的写地址(指针)Aw对应于输入缓冲器的读指针P_R，并且两个读地址(指针)AR_a和AR_b对应于输出缓冲器SDO_AT和SDO_B的写指针P_W。

在这个示例中，把SDRAM2052用来做为图像存储器2050。还可以使用其它的具有等效存储器功能的存储器。例如，可以使用Rambus存储器。另外，图像存储器2050可以由多个存储器芯片构成。

图15示出TCU2074的具体构形。所示出的TCU2074包括：一个主控制部分MC、一个垂直定时发生部分VTG、以及一个水平定时发生部分HTG。根据从输入至输入区2040的视频信号(图像数据VS)中提取出的一个垂直同步信号、一个水平同步信号以及一个像素时钟，具有上述构形的TCU2074把定时控制信号TC送至图7中所示的图像处理器的各个部分，即；输入部分2040、SIMD型数字信号处理部分(2010、2012、2014)、图像存储器2050、输出部分2070、数据总线2070(复用器2082、2084以及2086)、以及等等。

主控制部分MC包括：程序计数器、程序存储器、控制逻辑、以及诸如此类。主控制部分MC根据垂直同步信号产生一个帧基(frame-base)定时控制信号TC_MC，并控制TCU2074的垂直定时发生部分VTG和水平定时发生部分HTG。该垂直定时发生部分VTG包括一个顺序存储器VSM和一个环路存储器VLM，并且根据水平同步信号产生一个行基(line-base)定时控制信号TC_VTG和一个内部控制信号。水平定时发生部分HTG包括一个顺序存储器HSM和一个环路存储器HLM，并根据像素时钟产生一个像素基(Pixel-base)定时控制信号TC_HTG。

从ROM加载器2076或者I²C接口电路2078经内部总线送来的各种各样类型的程序数据，被存储在主控制部分MC、垂直定时发生部分VTG以及水平定时发生部分HTG的各种各样存储器中，诸如程序存储器和顺序存储器。

输出部分2070是由输出缓冲器、用于把消隐信号插入图像数据中的电路、以及诸如此类的电路组成的。输出部分2070的功能还受到从ROM加载器2076或者从I²C接口电路2078经内部总线送来的程序数据和来自TCU2074的定时控制信号TC的控制。

下面将描述具有上述构形的图像处理器的总体操作情况。

图16是示出一种示范性活动图像实时处理系统的一个功能框图，用来表示由这个例子的图像处理所进行的活动图像实时处理的情况。

在所示出的活动图像实时处理系统中，在输入级的两个场存储器2090和2092构成一个帧存储器。减法器2094计算出输入图像数据VS与从帧存储器2092输出的图像数据。差值Δ送至绝对电路(ABS)2096并随后送至非线性(nonliearizafion)电路2098，从而得到一个信号ΔS，表示每个像素从一个屏幕前面的一个帧到当前屏幕的变化程度。

随后信号ΔS送至一个平均电路，它是由一个线性存储器2100和一个加法器2102在两个维方向上组成的，并随后送至一个平均电路，它是由一个场存储器2104和一个加法器2108在时钟方向上组成的。这两个平均电路构成了一个三维低通滤波部分，在这里消除了噪声并得到一个运动检测信号K(0≤K≤1)。

另一方面，输入的图像数据VS送到一个活动图像处理部分2114，即，在垂直方向上由一个线性存储器2110和一个加法器2112所组成的一个平均电路，以便进行活动图像处理。在活动图像处理部分2114的后续级上排列着用于运动补偿混合电路2124，混合电路2124是由乘法器2116和2118、余弦转换器2120以及一个加法器2122构成的。

当运动检测信号K是1时，该运动检测量是最大的。在这种情况下，来自运动图像部分2114的图像数据是经过乘法器2116和加法器2122输出的而未受到任何的处理。在这个时候，由场存储器2090送来的延迟了一个场的图像数据，在乘法器2118处被分块。

与此相反，当运动检测信号K是0时，该运动检测量是最小的。在这种情况下，来自活动图像处理部分2114的图像数据，在乘法器2116处被分块，并且来自场存储器2090的延迟了一场的图像数据是经过乘法器2118和加法器2122输出的，做为一个经静止图像处理过的图像数据。

当运动检测信号K是一个0至1之间的值时，来自活动图像处理部分2114的图像数据和从场存储器2090送来的延迟了一场的图像数据与一个加权值相混合，该加权值与该值相对应。

为了实现如上所述的活动图像有效时间处理系统，图像处理器的各个部分进行下面的处理和操作。

首先，通过参照图14如上所述的对图像存储器2050所进行的控制，可以实现在输入级的场存储器2090和2092的功能。具体来说，输入到场存储器2090是经过第一输入缓冲器SDI_A来实现的，同时从场存储器2090和2092的输出是经过第一和第二输出缓冲器SDO_A和SDO_B来实现的。

减法器2094、绝对值电路2096以及非线性电路2098所进行的处理工作是由SMID型数字信号处理部分(2010、2012、2014)来执行的。具体来说，SVP2014的DIR2016接收来自输入部分2040的输入图像数据(图7)和来自图像存储器2050(帧存储器2090)的延迟了一帧的图像数据，把延迟了一帧的图像数据与该来自输入部分2040的输入图像数据同时地对每行进行同步。这种同步操作可以是通过把从图像存储器2050的输出缓冲器SDO读出的定时与该输入图像数据进行匹配来实现的。

当已经把相应于一行的图像数据输入DIR2016以后，在后续的水平扫描期间，SVP2014(图7)执行所有的由上述的图16中所示的系统的部分2094、2096、2098、2100、2102、2108所进行的处理工作，并暂时地输出处理的结果，即，经过DOR2020的一个输出端输出运动检测信号K的数据。

三维低通滤波部分的场存储器2104是由图像存储器2050来实现的。所以，如上所述的从SVP2014输出的运动检测信号K的数据，经图像存储器2050的第三输入缓冲器SDI_C，被写入SDRAM2052，一场以后经第三输出缓冲器SDO_C从图像存储器2052中读出，并输入到SVP2014的DIR2016中。

活动图像处理部分2114和混合电路2124所进行的处理工作还是由SVP2014来执行的，它是在与三维低滤波器所进行的上述处理工作相同的水平扫描期间中执行这些处理工作的。具本来说，SVP2014在它的第三输入端收来自图像存储器2050的第一输出端的已延迟了一场的图像数据。然后，已处理的图像数据US′从DOR2020的与前面所提及的一个输出端不同的另一个输出端输出至输出部分2070。

如上所述，在这个例子的图像处理器中，当一个频道或多个频道的图像数据或者其它的中间数据，经过数据总线2072，主要在SVP2014与图像存储器2050之间进行多次转变的同时，SVP2014按照在程序存储器2010中所存储的程序进行所要求的处理工作。由此，图像处理器能够实现活动图像的实时处理系统。

随着图像存储器2050的输入端(输入缓冲器)和输出端(输出缓冲器)的数量的增加来增加场或帧存储器功能的数量。由此，在上述的活动图像的实时处理系统，例如，通过把从混合电路2124中输出的图像数据经历构成一个场存储器的低通滤波器的处理，可以额外地提供一种消除噪声的功能。

另外，通过提高SVP2014和图像存储器2050中的输入/输出数据速率，可以在一个单元期间(即一个水平扫描周期)之内，按照一种时间划分方式。通过一个单一的口，输入/输出多序列或者多频道的图像数据或者中间数据。

上述的活动图像的实时处理过程仅仅是一个例子。本发明的图像处理器能够按照从外部安装给它的程序来执行各种各样的图像处理。

图17示出图像存储器2050(图8)的一种指向控制，用于通过把屏幕一分为二来同时地显示不同系列或者频道的图像。在所示的例子中，压缩第一频道的图像数据，利用一个第一写指针AWa写入SDRAM2052的每行的左半部分。与此同时，压缩第二频道的图像数据，利用一个第二写指针AWb写入每行的右半部分。这两个频道的图像数据可以是不同步地写入的，但是他们场的头部写位置必须是相互匹配的。

经一个预定时间的延迟之后，例如，利用一个第一读指针ARa，针对每一行读出按上述方式已写入SDRAM2052中的图像数据。把所读的图像数据送入一个显示装置进行屏幕显示。结果，在屏幕的左半部分显示与第一频道相应的图像的同时，在屏幕的右半部分显示与第二频道相应的图像。按照一种相似的方式，还可以实现一种大的和小的窗口显示。

如图17所示，在如上所述的平行的双屏幕显示处理中，通过利用余下的端口和图像存储器2050的存储器区域并且使用另一对写/读指针(AWc和ARc)，可以提供一种任意存储功能，即一种场或者帧存储器功能。

如上所述当在图像存储器2050中进行一组或者多组指向操作时，为每个组配置预定数量的存储器区域，从使每个指针能够在该存储器区域中按环路方式返回。在SDRAM2052的存储器区域中能够形成许多独立的存储器部分。

做为另一种应用，当把图像数据写入图像存储器2050中时，可以有选择地写入只对应于一部分像素或者扫描行的图像数据。这就降低了每个图像的像素数和扫描行数。由此，能够产生如图18中所示的一种缩短的屏幕。不过，在这种情况下，从图像存储器2050中读出时的图像数据的速率必须等于写入图像存储器2050中时的数据的速率。

在上述的抽取处理中，考虑一种图像的可再现的模式时，最好使首先送至SVP2014(图8)的图像数据首先受到一种低通滤波的处理，然后接上述的方式写入图像存储器2050中。

另外，如图19所示，当从图像存储器2050中读取图像数据时，可以按照一个读时钟CL周斯性地读取针对每个像素或者扫描行的图像数据。这样就能够如图20所示地扩展像素或者扫描行之间的空间。在这种情况下，可以把从图像存储器2050中读出的图像数据输入到SVP2014中进行水平和垂直内插，以便把图像数据叠加到或者插入到按上面的周期性读取操作中已经跟跳跃的那些像素或者扫描行的位置上，如图20中虚线所示。

如图21所示，两组不合成的图像数据单元VS1和VS2可以分别地输入到SVP2014和图像存储器2050中，并且图像数据单元VS1和VS2可以是以与一种同步信号相同步的方式来读取的，该同步信号不是图像数据单元VS1和VS2的同步信号，例如，是在显示装置2130侧上的一种同步信号。与此同时，可以把图像数据单元VS1和VS2读做用来如图17中所示的双屏幕同步显示的图像数据。

在这个例子的图像处理器中，当输入图像数据VS的每行的像素数n明显地大于SVP2014一次能够处理每行的像素数时，即，当n=1600而处理单元PE的数N=864时，可以采用如图22和23中所示的方法。

理论上，如图22所示，输入图像数据VS分成两部分，一个前半部VSi和一个后半部SVj，在它们之间插入一种适当数量(例如，相应于100像素的一段间隙)的时隙td。每个前半部VSi和后半部VSj的图像数据单元，随后被依次地输入SVP2014的DIR2016(图7)中做为具有每行的n/2(800)像素的一个像素数据单元。

SVP2014的处理部分2018针对前半部VSi和后半部VSj的图像数据，分配不同的处理时间，并且重复地进行同样的处理操作。DOR2020串行地输出所处理的图像数据单元。

在输出操作中，前半部VSi的图像数据单元延迟了一段与上面的时隙相应的时间，但从输出部分2070的相同端输出了未受到任何延迟的后半部VSj的图像数据单元。因此，后半部VSj的图像数据单元的头部与前半部VSi的图像数据单元的尾部相衍接，从而使得经处理后的图像数据达到具有与原始输入图像数据VS相同的每行n(1600)个像素。

如上所述，对于每行具有相当大数据的n像素的高准确图像数据来说，可以把一行一分为二。

在上面的处理系列中，把输入图像数据划分成前半部VSi和后半部VSj并且在它们之间形成一个时隙td的操作，是通过如图23所示把图像存储器2050和复用器2082做为一个延迟线来进行的。

更具体地讲，来自输入部分2040的输入图像数据VS直接地送到复用器2082(图8)的第一输入端子，并同时地输入至图像存储器2050。在输入图像数据VS之后延迟了与一段固定的时隙td相应的时间的延迟的图像数据，被从图像存储器2050的一个输出端输出，将送至复用器2082的第二输入端。

根据来自TCU2074(图7)的一个定时控制TCM，复用器2082从输入图像数据VS的开头时刻开始切换至第一输入端一段预定的时间。然后，在一段预定的断路(Shwt-off时间)之后，复用器2082切换至第二输入端。结果，输入图像数据SV划分成前半部VSi和后半部SVj，在它们之间具有一段预定量的时隙td，并且被提供至SVP2014。

由于在前半部VSi和后半部SVj之间设置了一段适当量的时隙td，因此防止了前半部VSi尾部与后半部SVj的头部相互中断或者重叠。这样，防止数据丢失。

如图23所示，在确保一段适当量的时隙td的同时，最好，把重迭后半部VSj的头部一些预定数量的像素(例如，10像素)的一部分δ加至前半部VSi的尾部，并把重迭前半部VSi的尾部一些预定数量的像素(例如，10像素)的一部分δ加至后半部VSj的头部。也把这些重迭部分输入SVP2014，以便使得SVP2014的处理部分2018对前半部VSi的尾部和后半部VSj的头部进行高准确处理当对中间部分进行处理的时候。

按照与图23中所示的相似的一种构形，把图像存储器2050和复用器2086做为延迟线，可以进行使后半部VSj与前半部VSi相衍接成为最后输出的处理操作。

如上所述利用SVP2014或者图像存储器2050的抽取功能，这个例子的图像处理器能够实现图像数据的图像压缩。在这种信息压缩时，把输入数据供给SVP2014或者图像存储器2050之前，首先使输入数据受低通滤波的处理，以避免图像质量的降低，诸如由于信息压缩所导致的折叠失真。

图24示出使用这个例子的图像处理器的一种电视接收机的一个主要部分的一种举例性电路构形。

在其内部装配有这个例子的图像处理器的该电视接收机适合接收各种各样的视频信号，诸如：来自个人计算机的一种显示器输出信号；来自VTR或者诸如此类的一种基带信号BB；一种高清晰度信号MUSE；以及一种NTSC信号NTSC。例如，可以设置各种各样的模式，包括：一种模式，其中在一个显示器上显示经过一个D/A转换器后的NTSC信号而同时经过一个D/A转变器输出另外任意的视频信号并记录在VT.R或者诸如此类的装置上；以及一种模式，其中让高清晰度信号与NTSC信号相同步以便在一个显示器上显示这两种信号。当选择了这两种模式之一时，通过一种如上所述的下载(download)方法，把相应的程序数据载入图像处理器的各自的区中。

图25示出使用这个例子的图像处理器的另外一种电视接收机的一个举例性电路构形。

该电视接收机包括装在其内部的一种VS标准先进TV(ATV)解码器。该ATV解码器能够解码按任何18种类型的显示格式传输的输入的视频信号(例如，480线×640像素、600线×800像素，以及768线×1024像素)。

不过，尽管从ATV解码器中可输出具有任何18种类型的显示格式的再生的视频信号，但装有显示装置的电视接收机(例如，CRT,LCD以及等离子显示)只允许在一种格式下显示图像数据(例如，768行×1024像素)。

在把信号送至显示装置之前，这个例子的图像处理器把由ATV解码再生的视频信号转换成由显示装置所使用的显示格式。

因此，如上所述，依照本发明的图像处理装置，通过数据总线使SIMD型数字信号处理部分与能够平行地并且独立地进行读操作和写操作的图像存储器相互连接，使得装置的各个区能够可编程地操作。因此，该装置适合各种各样的具有减少尺寸的电路构形的应用。另外，能够充分地利用装置内部的资源以实现有效的高水平的图像处理。

(示例6)

图27示出依照本发明的例子6的视频信号处理器3001的一种构形。视频信号处理器3001包括：串一并转换器3016、数据输入寄存器3011、运算器3012、数据输出寄存器3015、以及并一串转换器3017。

串一并转换器3016接收许多视频数据单元做为一种输入视频信号S3001，该许多视频单元相应于许多有效像素，该有效像素与按串行方式发送的一个水平扫描行相连。串一并转换器3016把这些视频数据单元转换成许多视频数据组(sef)。例如，该串一并转换器3016通过把这些视频数据单元中的当前的视频数据单元与一个已经由触发器(FF)延迟了一个视频时钟周期的视频数据单元相结合，产生了视频数据组。在这种情况下，当视频数据单元的比特宽度为8比特时，则视频数据组的比特宽度就设为16比特(=8×2)。由当前的视频数据与延迟了一个视频时钟周期的视频数据所构成的视频数据组，被并行地输入到数据输入寄存器3011中，并且许多这样的视频数据组做为视频信号S3003，被串行地输入到数据输入寄存器3011中。

数据输入寄存器3011以并行的方式输出这些串行输入的视频数据组。该数据输入寄存器3011具有S比特宽和N字深。数据输入寄存器3011的比特宽S应该是视频数据的比特宽度的n倍或者更大，其中n是整数，等于或大于Z，代表包括在视频数据组中的视频数据单元的数量。当许多视频数据单元是以并行方式排列时该数值n还表示并行程度。

运算器3012对从数据输出寄存器3011并行输出的这些视频数据组进行预定的操作。该运算器3012包括N个处理器单元PE₁至PE_N。每个处理单元PE₁至PE_N包括小容量存储器3013和操作单元3014，小容量存储器3013保持输入数据和操作结果，操作单元3014进行预定的信号处理操作。

数据输出寄存器3015串行地输出经运算器3012处理过的那些视频数据组。数据输出寄存器3015有t比特宽和N字深。数据输出寄存器3015的比特宽t应该是视频数据的比特宽度的n倍或更大，其中n是等于或大于2的整数，表示包括在视频数据组中的视频数据单元的数量。

并一串转换器3017接收从数据输出寄存器串行地输出的视频数据组当做一种视频信号S3004，并把这些视频数据组转换成一些视频数据单元。例如，并一串转换器3017通过交替地选择在这些视频数据组中所含的当前视频数据单元以及延迟了一个视频时钟周期的视频数据单元，把这些视频数据组转换成许多视频数据单元。这些视频数据单元做为输出视频信号S3002被串行地输出。

下面，以LPF(低通滤波)处理为例，将描述视频信号处理器3001的操作情况。

图28是一种时序图，表示在LPF处理中数据输入寄存器3011、运算器3012以及数据输出寄存器3015的操作情况。

视频信号处理器3001根据水平同步信号而进行操作，如图28所示，该水平同步信号定义了水平消隐期和有效视频期。

在有效视频期Pi期间，相应于一个水平扫描行的许多视频数据组，被串行地输入到数据输入寄存器3011。例如，一个水平扫描行可以是第i个水平扫描行。下面，第i个水平扫描行就称为i行，其中i是整数。

在跟着有效视频期Pi的水平消隐期Bi期间，输入到数据输入寄存器3011中的相应于i行的那些视频数据组，被并行地传输至运算器3012。

在跟着水平消隐期Bi的有效视频期P_i+1期间，针对相应于i行的那些视频数据组，进行LPF处理操作。

在跟随水平消隐期P_i+1的有效视频期P_i+2期间(图28中标出)，从数据输出寄存器3015串行地输出相应于i行的那些受到LPF处理过的视频数据组。

上述处理也是针对相应于(i-1)行的一些视频数据组以及相应于(i+1)行的一些视频数据组而进行的。

图29A至29E示出串一并转换器3016和数据输入寄存器3011的操作情况。

串一并转换器3016根据视频时钟进行操作，它的波形在图29A中示出。

串一并转换器3016接收相应于与一个水平扫描行相连的串行输入的一些有效像素的一些视频数据单元D_j(j是等于或大于O的整数)，做为输入视频信号S3001。输入的视频信号S3001的波形在图29B中示出。

串一并转换器3016把当前的视频数据单元D_2J+1与由触发器(FF)延迟了一个视频时钟周期的视频数据单元D_2j相结合，从而产生了视频数据组(D_2j,D_2j+1)。例如，当视频数据单元D_2j+1的比特宽度是8比特时，视频数据组(D_2j,D_2j+1)的比特宽度是16(=8×2)比特。当前的视频数据单元D2_j+1以及延迟了一个视频时钟周期的视频数据D_2j，并行地输入到数据输入寄存器3011，并且这些视频数据组(D_2j,D_2j+1)做为视频信号S3003，串行地输入到数据输入寄存器3011。视频信号S3003的波形在图29C中示出。

数据输入寄存器3011根据一种允写信号WE，控制视频信号S3003写入数据输入寄存器3011的操作。换句话说，当允写信号WE是高电平时，数据输入寄存器3011允许将视频信号S3003写入它的里面，而当允写信号WE是低电平时，则不允许把视频信号S3003写入它的里面。允写信号WE的波形在图29D中示出。

通过利用如图29D所示波形的允写信号WE，每个允写信号WE的周期可以把视频信号S3003写入数据输入寄存器3011。由此，在视频数据组(D_2j,D_2j+1)中所含的视频数据D2j以及视频数据单元D_2j+1，并行地输入数据输入寄存器3011中。

图30框图地示出运算器3012所进行的LPF处理。在图30所示的示例中，运算器3012针对视频数据单元D_2j-2、D_2j-1、D_2j、D_2j+1、D′_2j+2、D_2j+3进行LPF处理，它们对应于i行，并输出对应于i行的已经过LPF处理的视频数据单元D′_2j-2、D′_2j-1、D′_2j、D′_2j+1、D′_{2j+ 2}、D′_2j+3。

通过计算下面等式(2)可得到该已LPF处理过的视频数据D′_2j，而通过计算下面等式(3)可得到已LPF处理过的视频数据D′_2j+1。

D′_2i=1/4·D_2j-1+1/2·D_2j+1/4·D_2j+1…(2)

D′_2j+1=1/4·D_2j+1/2·D_2j+1/4·D_2j+2 …(3)

等式(2)和(3)的运算是由处理单元PEj进行的，与这些等式(2)和(3)相似的处理是由每个处理单元PE_j-1、PE_j、和PE_j+1所进行的LPF处理的个数是两次。以此方式，可以得到相应于i行的已LPF处理过的视频数据单元D′_2j-2、D′_2j-1、D′_2j、D′_2j+1、D′_2j+2、D′2_j+3。

当在视频数据组中所含的视频数据单元的个数是n时，每个处理单元所进行的LPF处理的次数就为n。

图31A至31E示出并一串转换器3017以及数据输出寄存器3015的操作情况。

并一串转换器3017根据一个视频时钟而进行操作，它的波形在图31A中示出。

数据输出寄存器3015根据一个允读信号RE，控制把存储在数据输出寄存器中的已LPF处理过的视频数据组(D′_2j,D′_2j+1)读出的操作。换句话来说，当允读信号RE是高电平时，数据输出寄存器3015允许从它中间读出已LPF处理过的视频数据组(D′_2j,D′_2j+1)，而当允读信号RE是低电平时，数据输出寄存器3015不允许从它中间读出已LPF处理过的视频数据组(D′_2j,D′_2j+1)。该允读信号RE的波形在图31B中示出。

并一串转换器3017接收串行输入的那些已LPF处理过的视频数据组(D′_2j,D′_2j+1)做为视频信号S3004。视频信号S3004的波形在图31C中示出。

并一串转换器3017把做为视频信号S3004的已LPF处理过的视频数据组(D′_2j,D′_2j+1)中的该已LPF处理过的视频数据D′_2j+1延迟一个视频时钟周期从而产生一个内部视频信号S3005。该内部视频信号S3005的波形在图31D中示出。例如，该已LPF处理过的视频数据D′_{2 j+1}可由一个触发器(FF)来延迟的。

并一串转换器3017通过每个视频时钟周期交替地选择内部视频信号S3005的最多有效比特部分和最少有效比特部分，串行地输出许多已LPF处理过的视频数据单元D′_j(j是等于或大于0的整数)，做为输出视频信号S3002。输出视频信号S3002的波形在图31E中示出。例如，利用一个选择器来实现对内部视频信号S3005的选择。

因此，在这个示例中，由串一并转换器3016把相应于与一个水平行相连的许多有效像素的许多视频数据单元，转换成许多视频数据组。至少两个视频数据包括在每个视频数据组中，由每个处理单元处理每个视频数据组，并且由并一串转换器3017把那些视频数据组转换成相应于与一个水平行相连的许多有效像素的许多视频数据单元。以此方式，利用其数量少于与一个水平扫描行相连的有效像素的个数的处理单元PEj，能够处理相应于一个水平扫描行的视频数据单元。例如，当每个视频数据组包括n个视频数据单元时，处理单元PEj的数量可是与一个水平扫描行相连的有效像素的个数的1/n。

运算器3012所进行的处理并不局限于LPF处理，LPF处理仅仅是运算器3012所能够进行处理的一个举例性处理操作。运算器3012除了LPF处理以外能够做一种任意处理，诸如其它滤波处理以及图像处理。

在这个示例子中，针对串-并转换器3016和并-串转换器3017，以并行方式排列的许多视频数据单元的平行程度设置为2。平行程度并不局限为2，也可以是任何等于或大于3的整数。

依据本发明的视频信号处理器中，相应于与一个水平的扫描行相连的许多有效像素的许多视频数据单元，被转换成许多视频数据组。每个这些视频数据组包括至少两个视频数据单元。这些视频数据组被处理，并且这些已经处理过的视频数据组，被转换成已处理过的视频数据单元。由此，由于处理是针对每个视频数据组进行的，而每个视频数据组至少包括两个视频数据单元，因此提高了处理效率。

运算器的这些处理单元的每个，处理在一个视频数据组中所含的至少两个视频数据单元。因此，能够使得运算器的处理单元的数目少于与一个扫描行相连的有效像素的个数。例如，当每个视频数据组包括n个视频数据单元时，运算器的处理单元的个数可以是与一个扫描行相连的有效像素数目的1/n。由于减少了处理一个扫描行所需的处理单元的个数，因此降低了整个视频信号处理器的成本。

这将是很明显的，即这个示例的视频信号处理器也使用在参照图24和25所讨论的电视接收机中。

在不脱离本发明的范围和实质下，那些本领域的技术人员所能够实现的各种各样的其它的更改将是很显然的。因此，不打算使这里所附带的权利要求书的范围受前面的说明书的限制，而是概括地构成权利要求书。

Claims

1、一种电视接收机，它包括能显示具有预定显示格式的视频信号的显示装置，该电视接收机包括：

多个视频信号源；

选择电路，用于选择从该多个视频信号源输出的多个视频信号中的一个；和

图象处理器，用以把由选择电路选择的视频信号的格式转化成为预定的显示格式，

其中从该处理器输出的视频信号将被提供到显示装置。

2、按照权利要求1的电视接收机，其中该多个视频信号源的每个包括NTSC解码器、MUSE解码器、以及数字解码器中的至少一个。

3、一种电视接收机，它包括能显示具有预定显示格式的视频信号的显示装置该电视接收机包括：

多个视频信号源；

选择电路，用于选择从该多个视频信号源输出的多个视频信号中的至少两个；和

图象处理器，用以将由选择电路选择的至少两视频信号的每个的格式转换成一种预定的显示格式，并且处理该至少两种视频信号，以使合成的图象显示在显示装置上，

其中从处理器输出的视频信号被提供到显示装置。

4、按照权利要求3的电视接收机，其中该多个视频信号源的每个包括NTSC解码器、MUSE解码器、以及数字解码器中的至少一个。

5、一种视频信号处理设备，包括：

多个视频信号输入端，用以接收多个视频信号；

选择电路，用于选择经由该多个视频信号输入端输入的该多个视频信号中的一个；和

图象处理器，用以将由选择电路选择的视频信号的格式转换成一种预定的显示格式。

6、一种视频信号处理设备，包括：

多个视频信号输入端，用以接收多个视频信号；

选择电路，用于选择经由该多个视频信号输入端输入的该多个视频信号中的至少两个；和

图象处理器，用以将由选择电路选择的至少两个视频信号的每个的格式转换成一种预定的显示格式，并且合成该至少两个视频信号。

7、一种图象处理装置，包括：

输入部分，用于接收将要处理的图象数据；

数字信号处理部分，包括以一对一的关系被分配到与一扫描行相应的各个象素的多个处理单元，用以依据一个共同指令完成相同的操作，该数字信号处理部分接收、处理、并输出每一扫描行的图象数据；

图象存储器，具有一个固定的存储器区域并能够并行且独立地完成写入操作和读取操作，该图象存储器为每一扫描行接收和输出图象数据；

输出部分，用于输出处理的图象数据；

数据总线装置，用以将输入部分、数字信号处理部分、图象存储器、以及输出部分相互连接；以及

控制装置，用于按照程序数据来控制输入部分、数字信号处理部分、图象存储器、以及输出部分。

8、按照权利要求7的图象处理装置，其中数字信号处理部分包括：数据输入部分，用于并行地为每一扫描行接收与至少一个各自视频信号相应的至少一个图象数据单元；和数据输出部分，用于并行地为每一扫描行输出由该多个处理单元为每一扫描行而处理的至少一个图象数据单元，

其中由数据输入部分为每一扫描行进行的数据输入操作、由该多个处理单元为每一扫描行进行的处理操作、以及由数据输出部分为每一扫描行进行的数据输出操作以管道方式完成。

9、按照权利要求7的图象处理装置，其中图象存储器包括：数据写入装置，用于按顺序地址将输入图象数据依次写入存储器区域；数据读取装置，用于以顺序地址从存储器区域读取要输出的图象数据；和指针控制装置，用于控制写入指针和读取指针，这些指针分别用以依据程序数据指示在该存储器区域中的写入地址和读取地址。

10、按照权利要求9的图象处理装置，其中图象存储器进一步包括：多个输入缓冲器，每一个至少具有配备有一个各自预定存储容量的第一和第二个输入缓冲器部分；和

装置，用以控制该多个输入缓冲器，使得当输入缓冲器的第一输入缓冲器部分装满图象数据时，就开始将输入图象数据写入到第二输入缓冲器部分的过程，并且图象数据从将要写入到存储器区域的第一输入缓冲器部分读取，并且

当第二个输入缓冲器部分装满图象数据时，就开始将输入图象数据写入到第一输入缓冲器部分的过程，并且图象数据从将要写入存储器区域的第二输入缓冲器部分读取。

11、按照权利要求10的图象处理装置，其中，图象数据从输入缓冲器被写入存储器区域中的数据速率被选择得与图象数据被写入输入缓冲器的数据速率不同。

12、按照权利要求9的图象处理装置，其中图象存储器进一步包括：多个输出缓冲器，每一个至少具有配备有各自预定存储容量的第一和第二输出缓冲器部分；和

装置，用以控制该多个输出缓冲器，以使当输出缓冲器的第一输出缓冲器部分没有任何图象数据时，开始从第二输出缓冲器部分读取图象数据的过程，并且从存储器区域读取的图象数据被写入到第一输出缓冲器部分，并且

当第二输出缓冲器部分没有任何图象数据，开始从第一输出缓冲器部分读取图象数据的过程，同时从存储器区域读取的图象数据被写入到第二输出缓冲器部分。

13、按照权利要求12的图象处理装置，其中，图象数据从存储器区域写入到输出缓冲器中的数据速率被选择得与从输出缓冲器被读取图象数据的数据速率不同。

14、按照权利要求7的图象处理装置，其中，数据总线装置包括：第一数据总线部分，用于电气地将输入部分的数据输出端与数字信号处理部分的数据输入端相连；第二数据总线部分，用于电气地将输入部分的数据输出端与图象存储器的数据输入端相连；第三数据总线部分，用于电气地将数字信号处理部分的数据输出端与图象存储器的数据输入端相连；第四数据总线部分，用于电气地将图象存储器的数据输出端与数字信号处理部分的数据输入端相连；第五数据总线部分，用于电气地将输入部分的数据输出端与输出部分的数据输入端相连；第六数据总线部分，用于电气地将数字信号处理部分的数据输出端与输出部分的数据输入端相连；和第七数据总线部分，用于电气地将图象存储器的数据输出端与输出部分的数据输入端相连。

15、按照权利要求14的图象处理装置，其中，所有第一至第七数据总线部分形成在一个半导体芯片上。

16、按照权利要求7的图象处理装置，其中，控制装置包括：程序数据保持装置，用以保持为输入部分、数字信号处理部分、图象存储器、输出部分、以及数据总线定义操作方式的程序数据；和程序数据分配装置，用以接收程序数据，并且将程序数据分配进入程序数据保持装置。

17、一种由按照权利要求7的图象处理装置进行的处理图象数据的图象处理方法，该方法包括步骤：

由输入部分接收与一个视频信号相应的图象数据；

由数字信号处理部分完成对从输入部分输出至数字信号处理部分的图象数据进行的第一处理；

将在第一处理之后从数字信号处理部分输出的图象数据写入到图象存储器中，以临时在图象存储器中存储图象数据；以及

由数字信号处理部分接收从图象存储器读取的图象数据，以再一次执行第二处理。

18、按照权利要求17的图象处理方法，进一步包括步骤：

将在第二处理之后从数字信号处理部分输出的图象数据写入到图象存储器中，以临时在图象存储器中存储图象数据；以及

由数字信号处理部分接收从图象存储器读取的图象数据，以再一次执行第三处理。

19、一种由按照权利要求7的图象处理装置进行的处理图象数据的图象处理方法，包括步骤：

由输入部分接收与一个视频信号相应的图象数据；

将从输入部分输出的图象数据写入到图象存储器，以临时在图象存储器中存储图象数据；

并行地提供来自输入部分的图象数据和从图象存储器读取的图象数据到数字信号处理部分，并且在这些图象数据之间完成预定处理。

20、按照权利要求18的图象处理方法，其中，图象数据通过将图象数据延迟一段预定的延迟时间从图象存储器的两个输出口被读取，并被并行地输入到数字信号处理部分之中，并且预定的处理是在来自图象存储器的图象数据与来自输入部分的两个图象数据单元之间执行的。

21、一种由按照权利要求7的图象处理装置进行的处理图象数据的图象处理方法，包括步骤：

对于与一个视频信号相应的图象数据中间的每一个场，只将与每一扫描行和/或者一部分扫描行的象素部分相应的图象数据写入到图象存储器中，以临时在图象存储器中存储图象数据的这部分；并且

以象素和扫描行写入到图象存储器中的次序从图象存储器读取图象数据。

22、一种由按照权利要求7的图象处理装置进行的处理图象数据的图象处理方法，包括步骤：

将与一视频信号相应的图象数据写入到图象存储器，以临时在图象存储器中存储图象数据；

为每一个象素或者每一扫描行从图象存储器间歇地读取图象数据；以及

供给从图象存储器读取的图象数据到数字信号处理部分，并且在曾经在图象存储器的间歇读取中跳跃的象素或者扫描行的位置上内插图象数据。

23、一种由按照权利要求7的图象处理装置进行的处理图象数据的图象处理方法，包括步骤：

由输入部分接收与相互异步的两图象信号相应的第一和第二个图象数据单元；

将从输入部分输出的第一个图象数据单元写入图象存储器，以临时在图象存储器中存储第一图象数据；

供给从输入部分输出的第二个图象数据单元至数字信号处理部分，并且同时从图象存储器读取第一个图象数据单元，以便与提供第二个图象数据单元同步地被提供到数字信号处理部分；以及

由数字信号处理部分对互相同步地输入的第一和第二图象数据单元执行预定的处理。

24、一种由按照权利要求7的图象处理装置进行的处理图象数据的图象处理方法，包括步骤：

供给从输入部分输出的第一个图象数据单元至数字信号处理部分，以执行预定的处理；

供给从数字信号处理部分输出的第一个图象数据单元至图象存储器，并且同时供给从输入部分输出的第二个图象数据单元至图象存储器；以及

与一同步信号同步地从图象存储器读取第一个和第二图象数据单元，该同步信号不同于与第一个和第二图象数据单元有关的同步信号。

25、一种由按照权利要求7的图象处理装置进行的处理图象数据的图象处理方法，包括步骤：

由输入部分接收与一个视频信号相应的图象数据；

在第一个时期期间将从输入部分输出的图象数据的前一半提供到数字信号处理部分；

将从输入部分输出的图象数据写入图象存储器，并且在一个预定的延迟时间之后读取写入的图象数据；以及

在第二时期期间提供从图象存储器输出的图象数据的后一半到数字信号处理部分。

26、按照权利要求25的图象处理方法，进一步包括步骤：

将从数字信号处理部分输出的图象数据的前一半写入到图象存储器之中，并且在一个预定的延迟时间之后读取写入的图象数据；

将从图象存储器读取的图象数据的前一半从输出部分输出；

从数字信号处理部分输出图象数据的后一半；以及

接着图象数据的前一半从输出部分输出从数字信号处理部分输出的图象数据的后一半。

27、按照权利要求26的图象处理方法，进一步包括步骤：

在第一个时期期间，增加第一个重叠部分到输入到数字信号处理部分的前半的尾部，该重叠部分覆盖了该图象数据后半的头部一些预定数量的象素；

在第二个时期期间，增加第二重叠部分到输入到数字信号处理部分的后半的头部，该重叠部分覆盖了该图象数据前半的尾部一些预定数量的象素；以及

在从输出部分输出图象数据到外部的阶段去掉第一个和第二重叠部分。

28、一种由按照权利要求7的图象处理装置进行的处理图象数据的图象处理方法，包括步骤：

由输入部分接收与一个视频信号相应的图象数据，并由该输入部分执行低通滤波；以及

提供从输入部分输出的图象数据到数字信号处理部分或者图象存储器，并且为图象数据的信息压缩执行编码处理。

29、一种视频信号处理装置，包括：

第一转换器，用于接收与连接到一扫描行的多个象素相应的多个视频数据单元，作为输入视频信号，并且把该多个视频数据单元转换成为多个视频数据组，该多个视频数据组的每一个包括至少两个视频数据单元；

运算器，用于处理该多个视频数据组并且输出多个处理过的视频数据组；以及

第二转换器，用于把该多个处理过的视频数据组转换成为与连接到一扫描行的多个象素相应的多个处理过的视频数据单元，并且输出该多个处理过的视频数据单元，作为输出视频信号。

30、按照权利要求29的视频信号处理装置，其中运算器包括多个处理器单元，而且该多个处理器单元的每一个处理包括在该多个视频数据组的每一个中的至少两个图象数据单元。