CN1226690C

CN1226690C - 数据访问环系统及采用环形总线的方法

Info

Publication number: CN1226690C
Application number: CNB2003101197339A
Authority: CN
Inventors: 桑·H·东; 哈姆·P·霍夫斯蒂; 约翰·S·利伯蒂; 刘培军
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2002-12-05
Filing date: 2003-12-03
Publication date: 2005-11-09
Anticipated expiration: 2023-12-03
Also published as: CN1504913A; US20040111546A1; US7043579B2

Abstract

本发明提供一种数据访问环。该数据访问环具有多个附属处理器单元(APU)以及与各APU相关联的局部存储器。数据访问环具有耦合到所述多个APU的数据命令环。数据命令环可用来将选择所述多个APU之一的标记传送到各APU。数据访问环还具有耦合到所述多个APU的数据地址环。数据地址环还可用来在数据命令环传送选择所述多个APU之一的标记之后过去预定数目的时钟周期，将存储位置标记传送到所选APU。数据访问环还具有耦合到所述多个APU的数据传输环。数据传输环可用来在数据地址环将存储位置标记传送到所选APU之后过去预定数目的时钟周期，向与APU相关联的存储位置传输数据，或者从其传输数据。

Description

数据访问环系统及采用环形总线的方法

技术领域

本发明一般涉及一种数据总线，特别涉及一种基于环形拓扑结构的数据总线。

背景技术

计算机总线一般用来在计算机系统中的多个部件之间如微处理器与RAM之间或者从软盘驱动器到缓存传输数据。随着总线所连部件如处理器和协处理器的处理速度不断提高，高效设计的总线架构日益受到关注。计算机系统操作的一个限制因素可以是通过总线传输数据的有效速率。在一些系统中，处理部件(PE)处理数据的速度快于可以向处理部件传输数据的速度。

总线架构的一种形式是环形拓扑结构。一般而言，在环形拓扑结构中，信息以循环方式从PE传到PE，其中，信息可以包括对处理部件的命令以及处理部件所采用的数据。

然而，传统环形拓扑结构存在多个缺点。例如，在传统系统中，用于数据传输中的处理部件不能用以参与在PE与环形总线之间传输其他数据。该无效性可以从PE接收到执行数据传输的命令的时间直到在PE与环形总线之间传输完毕相关数据的时间。该无效性可以包括多个计算机时钟周期。

此外，在总线环形拓扑结构中采用附属处理器单元(APU)的总线系统中，带宽是重要的。换句话说，让大量数据在任一时刻从APU并行传到APU的能力是一个设计考虑因素。在不采用带有APU的环形拓扑结构的其他微处理系统中，延迟更受到关注。

因此，需要一种克服至少一些传统系统缺陷的总线环架构。

发明内容

本发明提供一种数据访问环。该数据访问环具有多个附属处理器单元(APU)以及与各APU相关联的局部存储器。数据访问环具有数据命令环，耦合到所述多个APU，可用来传送选择所述多个APU之一的标记。数据访问环具有数据地址环，耦合到所述多个APU，数据地址环可用来在数据命令环传送选择所述多个APU之一的标记之后过去预定数目的时钟周期，将存储位置标记传送到所选APU。数据访问环还具有数据传输环，耦合到所述多个APU，数据传输环可用来在数据地址环将存储位置标记传送到所选APU之后过去预定数目的时钟周期，向与APU相关联的存储位置传输数据，或者从其传输数据。

附图说明

为更全面理解本发明及其优点，现在参照下面结合附图的详细描述，其中：

图1示意性地示出环形拓扑结构数据访问总线；

图2示意性地示出环形拓扑结构数据访问总线的多个耦合APU；

图3是在环形拓扑结构数据访问总线上传送的信息的时序图；和

图4示出采用环形拓扑结构数据访问总线的方法。

具体实施方式

在下面讨论中，给出众多特定细节是为了提供对本发明的透彻理解。然而，本领域的技术人员应该清楚，本发明可以在没有这些特定细节的情况下实施。此外，公知的部件以示意图或方框图的形式示出，从而不以不必要的细节使本发明难懂。另外，与网络通信、电磁信令技术等有关的细节几乎完全被省略，因为这些细节对于获得本发明的全面理解不是必要的，且相关领域的普通技术人员就了解它们。

另外需要注意的是，除非特别指明，在此所述的所有功能可以采用硬件、软件或其某种组合来执行。然而，在一个优选实施例中，除非特别指明，这些功能由一个处理器如计算机或电子数据处理器根据如计算机程序代码、软件的代码来执行，并且/或者由编码为执行这些功能的集成电路来执行。

参照图1，标号100在总体上表示总线环系统(“系统”)100。系统100包括耦合到多个附属处理器单元(APU)121-128的数据访问环110。在一个实施例中，APU包括协同处理单元(SPU)。在图1所示的实施例中，八个APU耦合到数据访问环110，但是本领域的技术人员应该理解其他数目的APU也属于本发明的范围。在一个实施例中，数据访问环110的宽度为576比特。各APU 121-128与锁存器129也称作局部存储器相关联，其中，可以在一个时钟周期内对数据泡(data bubble)进行存储、处理、接收和发送。数据泡一般可以定义为在一个计算机时钟周期内由处理器并行接收的多个字节。局部存储器一般可以定义为APU 121-128内的存储区域。在一个实施例中，局部存储器只有一个端口。换句话说，每个周期只执行一次访问(从数据访问环110或APU 121-128进行读取或写入)。

数据访问环110耦合到存储流控制器(MFC 150)。一般而言，MFC协调数据访问环110的断续信息传输。MFC 150包括复用器(MUX)152和寄存器159。MUX 152从数据输送器154和芯片接口(CPIF)156接受输入。一般而言，当请求数据时，数据输送器154从L2缓存(未示出)提取覆写但有效的数据，然后将它发送到APU 121-128。CPIF 156从系统100的外界如从第二主处理器单元接收数据和指令。来自数据输送器154和CPIF 156的信息发送到MUX 152，其中，它由MUX 152复用，并且置于适当的子环数据命令环112、数据地址环114、数据传输环116上。另一方面，不要由APU 121-128处理的数据通过缓存控制器如L2缓存控制器160传到主处理器单元162。

MFC 150还包括耦合到APU命令环135的APU命令生成器(“生成器”)153。APU命令环135耦合到系统100的各APU 121-127。然后，来自APU命令环135的信息输入到APU命令接收器155中。一般而言，APU生成器153生成启用和禁用各APU 121-128的信号。命令环135可以用于将MFC 150的APU数据请求传输到处理器。它还可以用于处理器间通信，以及APU 121-128的配置和控制。在一个实施例中，APU命令环总线135包括77比特并行线。

数据访问环110还耦合到MFC 150的寄存器159。一般而言，寄存器159从所有三个总线子环即环112、114和116接收信息，然后将来自数据环116的信息传到MUX 157。MUX 157从L2缓存控制器160和寄存器159接收处理信息，并且通过CPIF 158将数据发送出芯片。

一般而言，数据命令环112识别哪个APU 121-128是将信息传入或传出其局部存储器129的目标，以及该命令是对局部存储器129的写入还是对局部存储器129的读取。该命令由MUX 152接收，并且传到数据命令环112上。

在每个时钟周期，所发数据命令在命令环112上从APU 121、APU 122、APU 123递增。在每一个新计算机时钟周期，各APU121-128检查以管道方式传给它的数据命令，以判定该数据命令的目标是否为该APU。一般而言，在从数据传输环116接收数据或向其发送数据之前预定数目的时钟周期在数据命令环112上接收命令允许APU 121-128调度对其内部局部存储器的访问，并且可以防止对内部局部存储器的APU 121-128程序访问与对局部存储器的数据传输环116访问之间的冲突。在一个实施例中，这将减少局部存储器所采用的访问点，从而允许更小的单元以及更高效的APU性能。在一个实施例中，可以实现更高效的APU性能，因为APU可以在等待预定数目的计算机时钟周期直到传输数据从数据传输环116到达的同时，处理其局部存储器中的信息。

例如，数据命令的目标是APU 122。在第一时钟周期，APU 121检查数据命令以判定APU 121是否为目标APU。APU 121判定它不是目标APU，从而APU 121对于该命令不采取任何操作。在下一周期，命令转发到APU 122。这是目标APU，从而APU 122注意到这一点，并且准备在预定数目的周期之后在数据地址环上接收数据地址。在一个实施例中，预定周期数是四个预定周期。在下一时钟周期，APU 123在数据命令环112上检查命令，判定它不是目标APU，并且对于该命令不采取任何操作。数据命令继续通过数据命令环112直到它被环上所有APU 121-128检查完毕为止。然后，命令进入MFC 150。在一个实施例中，数据命令环的宽度是5比特，并且包括一个“有效”比特、一个读写比特(“RD/WR”)以及3比特APU目标标记。一般而言，有效比特是表示该特定请求是否有效的信号比特。如果有效比特为否，则请求ID无效，并且任何APU 121-128均不采取任何操作。另外，3比特APU目标标记由各APU 121-128读取以判定哪一个APU 121-128是目标APU。

在另一个实施例中，在多个顺序时钟周期内将多个单独数据命令置于数据命令环112上。例如，在第一时钟周期，数据命令的目标为处理器124，并且将其输入到数据命令环112上。在第二时钟周期，将目标为处理器128的数据命令置于数据命令环112上，并且在第三时钟周期，将目标为处理器122的数据命令置于数据命令环112上。这些数据命令均顺序提供给各APU 121-128。如果是目标，则APU121-128准备在预定数目的时钟周期之后接收数据地址。在一个实施例中，预定数目的时钟周期是四个时钟周期。

预定数目的计算机时钟周期之后，数据地址环114将要由目标APU 121-128采用的局部存储器地址输入到其上。在另一个实施例中，数据地址环114的宽度为11比特。当数据地址以管道方式传给目标APU时，它接收该地址，并且在另外预定数目的时钟周期之后将采用该数据地址在数据传输环116与局部存储器129之间传输数据。然而，不是目标APU的APU 121-128不访问该数据地址环114信息。在一个实施例中，预定时钟周期的数目为4。

数据地址环114上的数据地址可以包括将处理数据从局部存储器装载到数据传输环116的存储位置，或者将未处理数据装载到局部存储器的位置。在一个实施例中，所选APU将根据在预定数目的周期之前接收的RD/WR比特执行所需读取或写入。

然后，在一个实施例中，在第二数目的预定周期后，在局部存储器与数据传输环116之间进行数据传输。如果数据从局部存储器传输到数据传输环，则数据传输环具有保留总线分配空间以接收处理总线数据。然后，该数据传到寄存器159之后通过MUX 157传到CPIF158。

在一个实施例中，在所选APU 121-128接收数据命令的总线周期，目标APU向自身发一条指令以指示在其局部存储器用来在自身与数据传输环116之间传输数据的预定时钟周期内它不应访问其局部存储器。在一个实施例中，从目标APU判定它是目标到在数据传输环116上传输数据的时间为八个总线周期。

在另一个实施例中，在多个顺序总线周期内采用各总线环112、114、116。在各子总线线路上置有交错(staggered)命令。例如，在第九顺序计算机周期，APU接收第九数据命令、第五数据地址以及为传输数据分配的总线空间。在第十顺序计算机周期，APU接收第十数据命令、第六数据地址以及为第二传输数据分配的总线空间。该管道化允许在每一个总线周期都从总线插入或接收数据，从而，在一个实施例中，连续实现512比特带宽数据传输。典型地，MFC 150可以使用如状态机、序列等的逻辑方法来生成这些交错控制信号。

现在参照图2，示出APU 122-125。在各APU中，存在寄存器129，可用于在一个时钟周期内存储访问环110信息。在各APU内，进入数据访问环110分裂成两条并行传输路径即路径210和路径220。路径210直接通到MUX 230。对于路径220，耦合有数据控制器(DC)205。DC 205控制耦合写入寄存器225、第一局部存储器227和读取寄存器229。在一个实施例中，第一局部存储器包括64K比特的存储器。在图2中，DC 205读取数据命令环112以判定APU ID是否匹配其相关APU的ID。如果不匹配，则DC 205阻止沿着路径220进一步下传。然而，如果APU索引确实匹配，则DC 205判定它是读取请求还是写入请求。

在预定数目的计算机周期之后，写入寄存器225访问数据地址环114以判定执行数据传输的局部存储器地址。在一个实施例中，所要传输的数据量由数据传输环116的总线宽度组成。

在下一预定数目的计算机周期之后，DC 205然后采用数据传输环116将数据传输到写入锁存器225，从而写入到局部存储器227，或者通过采用读取锁存器229从局部存储器227传输数据。如果数据出自读取锁存器229，则将该数据置于数据传输环116上，从而在数据访问环110上传送直到由MFC 150的接收器接收以通过CPIF 158传输。

在所示实施例中，虽然局部存储器示出为在APU内分成两个物理上不同但逻辑上连续的实体，但是本领域的技术人员应该理解局部存储器227可以是单个或多个功能上互连的局部存储器。另外，虽然图中示出每个APU有两个DC 205，但是在另一个实施例中采用一个数据控制器205。在图2中，各数据控制器205检查数据命令环112上的管道化信息，以判定是否在所需数目的周期之后访问数据地址环114和数据传输环116。

现在参照图3，示出数据访问环110的时序图。在总体上，图3示出通过数据命令环112发送的数据命令、通过数据地址环114发送的地址以及数据传输环116上的数据或数据缓冲区的序列。虽然该时序图示出为以时钟周期1开始，但是这只是为了示例起见，并且可以使用另一时钟开始周期时间。序列可以是如RRRRWWWW或RRWWRRWW的序列。在所示实施例中，使用一个随机序列如RRRWRWWW，如图3所示。然而，其他模式也属于本发明的范围。

在时钟周期1，APU 124在数据命令环上读取一个命令。该命令是传给APU 126的读取命令，因此被APU 124忽略。

在时钟周期2，APU 124在数据命令环上读取第二命令，该读取命令的目标是APU 127，并且也被忽略。前一读取命令已以管道方式传到APU 125，由于它是传给APU 126的读取命令，因此APU 125忽略该命令。

在时钟周期3，APU 124读取传给APU 128的读取命令，从而它被忽略。APU 125读取传给APU 127的读取命令，并且忽略该命令。然而，APU 126读取传给APU 126的读取请求，并且该命令不被忽略。由于它是读取请求，APU 126在四个时钟周期后即在时钟周期7从数据地址环114读取要将数据写入到局部存储器的数据地址。在时钟周期4、5、6、7和8，数据命令环112上均置有另外读取或写入命令。在时钟周期8之后不再有命令置于数据命令环112上。

在时钟周期5，APU 124在数据地址环上接收一个数据地址。然而，APU 124忽略该数据地址，因为四个周期前APU 124没有被命令对其相关局部存储器进行数据读取或写入。在时钟周期6，APU124和APU 125均忽略接收数据地址，因为四个周期前APU 124和APU 125不是数据命令的目标。

然而，在时钟周期7，APU 126读取从数据地址环114接收的数据地址，因为APU 126在四个周期之前从数据命令环112接收并识别目标为APU 126的命令。该数据地址是要在局部存储器内访问的数据地址。在时钟周期8、9、10、11和12，数据地址环114上均置有另外地址。在时钟周期12之后不再有地址置于数据地址环114上。

在时钟周期9，APU 124在数据传输环116上接收数据传输或数据传输空间。然而，APU 124忽略该数据传输，因为八个周期前APU 124没有被命令对其相关局部存储器进行数据读取或写入。在时钟周期10，APU 124和APU 125均忽略接收数据传输或数据传输空穴(hole)，因为八个周期前APU 124和APU 125不是数据命令的目标。

然而，在时钟周期11，APU 126提取从数据传输环116接收的数据，因为APU 126在八个周期之前从数据命令环112接收并识别目标为APU 126的命令。在时钟周期12、13、14、15和16，数据传输环116上均置有另外的数据或数据空穴。在时钟周期16之后不再有数据或数据空穴置于数据传输环116上。

现在参照图4，公开一种采用数据总线环100的方法400。在开始步骤410之后，APU 121-128在步骤420在给定计算机时钟周期内读取数据命令环。在步骤420之后，大致并行执行两个单独过程。第一过程以步骤430开始，并且第二过程以步骤440开始。

在步骤430，APU 121-128判定数据命令环112的目标是否为该APU。如果命令的目标不是该APU，则进入子例程结束步骤470，并且该并行路径结束。

然而，如果APU 121-128是目标APU，则目标APU在步骤450在预定数目的计算机时钟周期之后从数据地址环114读取数据地址。在一个实施例中，这是在四个计算机时钟周期之后。

在步骤460，目标APU然后在第二个预定数目的周期之后，从数据传输环116读取数据或者将处理数据写入到数据传输环116。在一个实施例中，这是在四个总线周期之后。然后，进入子例程结束步骤470，并且该并行路径结束。

在步骤440，APU 121-128判定APU 121-128是否完成读取数据命令。如果它们完成，则执行结束步骤480。如果否，则读取命令环112上的下一命令，并且进入下一计算机时钟周期。

应该理解，本发明可以采用很多形式和实施例。因此，可以在不脱离本发明的精神或范围的情况下对前述内容进行若干变更。例如，可以实现不同空中通信标准等。

虽然本发明是参照其特定优选实施例来描述的，但是需要注意的是，所公开的实施例只是示例性的而不起限制作用，并且可以对前述内容进行大范围的变更、修改、改变和替换，并且在某些情况下，本发明的一些特性可以在不相应使用其他特性的情况下采用。通过参阅前面对优选实施例的描述，本领域的技术人员应该知道，很多这些变更和修改是显然且适当的。因此，所附权利要求应广泛地且以与本发明的范围相一致的方式来解释。

Claims

1.一种数据访问环系统，具有多个附属处理器单元APU以及与各APU相关联的局部存储器，所述数据访问环系统包括：

数据命令环，耦合到所述多个APU，用来传送对所述多个APU之一进行选择的选择标记；

数据地址环，耦合到所述多个APU，数据地址环用来在数据命令环传送对所述多个APU之一进行选择的选择标记的第一预定数目时钟周期之后，将存储位置标记传送到所选APU；以及

数据传输环，耦合到所述多个APU，数据传输环用来在数据地址环将存储位置标记传送到所选APU的第二预定数目时钟周期之后，向与所选APU相关联的存储位置传输入数据，或者从与APU相关联的存储位置传输出数据。

2.如权利要求1所述的数据访问环系统，其中，所述多个APU中的每个APU均配置为，在接收到所述APU是所选APU的选择标记的，第一预定数目时钟周期之后，从数据地址环接受存储位置标记。

3.如权利要求1所述的数据访问环系统，其中，所述多个APU中的每个APU均配置为，如果所述APU是所选APU，则在接收存储位置标记的第二预定数目时钟周期之后，向数据传输环传输入数据或者从数据传输环传输出数据。

4.如权利要求1所述的系统，其中，数据命令环、数据地址环、数据传输环的宽度为576比特。

5.如权利要求1所述的系统，其中，存储位置包括与所选APU相关联的局部存储器内的存储位置。

6.如权利要求1所述的系统，其中，与所选APU相关联的局部存储器向所选APU发送数据或从所选APU接收数据，或者向数据传输环发送数据或从数据传输环接收数据。

7.如权利要求6所述的系统，其中，当多个APU中的任一个接收到其是所选APU的命令时，发出一个禁止访问局部存储器的命令。

8.如权利要求6所述的系统，其中，所选APU用来调度在其中运行的程序对与所选APU相关联的局部存储器的独占式访问，或数据传输环对与所选APU相关联的局部存储器的独占式访问。

9.如权利要求1所述的系统，其中，预定数目时钟周期都是四个预定时钟周期。

10.如权利要求1所述的系统，还包括存储流控制器，可用来将数据置于数据传输环上，并且从数据命令环上读取信息。

11.如权利要求10所述的系统，还包括耦合在存储流控制器与所述多个APU之间的数据命令环。

12.如权利要求1所述的系统，其中，所述多个APU为8个APU。

13.一种采用环形总线访问数据的方法，包括：

首先，在数据访问环上，传输所选附属处理器单元APU的标记；

其次，在数据访问环上，在第一预定数目的时钟周期之后，传输与所选APU相关联的存储地址标记；以及

再次，在数据访问环上，在第二预定数目的时钟周期之后，向与所选APU相关联的存储地址传输入数据或者从存储地址接收数据。

14.如权利要求13所述的方法，其中，向与目标APU相关联的存储地址传输入数据或者从其接收数据的步骤还包括访问局部存储器。

15.如权利要求13所述的方法，其中，第一预定数目的时钟周期是四个时钟周期。

16.如权利要求13所述的方法，其中，第二预定数目的时钟周期是四个时钟周期。

17.如权利要求13所述的方法，其中，传输所选APU的标记的步骤还包括传输读取或写入命令。

18.一种采用总线访问数据的方法，包括：

由附属处理器单元APU接收指示所述APU为多个APU之一的所选APU的标记；

由所选APU发出一个禁止访问其局部存储器命令；

在第一预定数目的时钟周期之后，由所选APU接收存储位置标记；以及

在第二预定数目的时钟周期之后，向所述存储位置传输入数据或者从存储位置接收数据。

19.如权利要求18所述的方法，其中，在第二预定数目的时钟周期之后向所述存储位置传输入数据或从存储位置接收数据的步骤还包括访问局部存储器。

20.如权利要求18所述的方法，其中，接收指示所述APU为多个APU之一的所选APU的标记的步骤还包括接收读取或写入命令。