CN1224102C - 层叠型半导体装置 - Google Patents

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Abstract

一种层叠了多层半导体集成电路芯片的层叠型半导体装置，各半导体集成电路芯片包括：保持被电气性写入的自己的识别信息的保持电路；在层叠了多层半导体集成电路芯片的状态下，在保持电路上设定自己的识别信息的识别信息设定电路；用于在保持电路上设定自己的识别信息才至少一个设定端子；其中，各半导体集成电路芯片对应的设定端子之间都共同连接。

Description

层叠型半导体装置
相关申请的交叉参考
本申请要求2001年9月29日提交的日本专利申请2001-375022的优先权，其全部内容被包含于此以供参考。
技术领域
本发明涉及层叠型半导体装置(stacked type semiconductor device)。
技术背景
随着要求储存器卡等的记忆容量的增大，提出了层叠了存储器芯片等的半导体集成电路芯片(semiconductor integrated circuit chip)(LSI芯片)的层叠型半导体装置(マルチチツプデバイス)。这种层叠型半导体装置，由于在纵向层叠多层芯片，与在横向配置了各芯片的半导体芯片相比，可以谋求小型化(小面积化)。
在层叠型半导体装置中，各芯片间的电气连接，是通过例如贯通芯片的贯通插头(スル-プラグ)进行的。因此，为了经层叠的同一构造的存储器芯片中选择所希望的芯片，需要对每一个芯片改变使芯片达到激活状态(可以动作状态)的芯片触发脚(チツプイネ-ブルバ-，/CE)端子的位置。因而，不能使各芯片的构造共同化，导致制造成本上升。
对此问题，提出了通过改变连接各芯片的贯通插头的突起(bump)的配置图案，使用于芯片选择的芯片触发脚的端子或输入芯片地址信号的端子的位置在各芯片中通用化的提案(特开2000-49277)。对于这个提案参照图10作如下说明。
各芯片C1-C4配备贯通插头PG，贯通插头PG间通过突起BP连接。图中，P1表示的部分是供给用于选择所希望芯片(使之处于激活状态)的芯片地址信号(CA0，CA1)的端子部分。P2所示的部分是形成有用于指定芯片的部分，这部分在各芯片C1-C4中使突起PG的配置图案不同。即，在芯片C1上三个贯通插头PG全部与接地电位(Vss)连接，在芯片C2上两个贯通插头PG与接地电位连接，在芯片C3上一个贯通插头PG与接地电位连接，在芯片4上任何贯通插头PG都不和接地电位连接。
这样，通过突起BP的配置，使芯片C1-C4间的连接关系相互不同，在各芯片上，可以使芯片地址信号CA0、CA1的端子位置相同化(共同化)。然后，通过在各芯片C1-C4内部设置用来自于P1及P2所示部分的端子(贯通插头PG)的逻辑值作为输入的逻辑电路，可以用芯片地址信号(CA0，CA1)选择所希望的芯片。
但是，在上述以往技术中，虽然各芯片可以相同化，但需要改变每个芯片的突起的配置图案。为此，仍然不能充分谋求制造工序的共同化，导致了制造成本的提高。另外，用图10的P2所示的部分的芯片特定用端子的数量，因为与芯片层叠数量的增大同时增加，所以在芯片层叠数量多的情况下，端子数量大幅度增加。
如上所述，在以往的层叠型半导体装置中，通过改变突起配置图案可以选择任意的芯片。因此，存在由制造工序共同化不充分引起的制造成本提高的问题，和随层叠数量增大芯片指定用端子数量增加的问题。因而，期盼可以抑制制造成本上升和端子数增加的层叠型半导体装置。
发明内容
本发明的第一方面，是层叠有多层半导体集成电路芯片的层叠型半导体装置，上述各半导体集成电路芯片，具备，保持被电气写入的自己的识别信息的保持电路；在层叠了上述多层半导体集成电路芯片的状态下，在上述保持电路中设定自己的识别信息的识别信息设定电路；用于在上述保持电路上设定自己的识别信息的至少一个设定端子；其中，上述各半导体集成电路芯片对应的设定端子之间都共同地连接。
本发明的第二方面，是层叠了多层半导体集成电路芯片的层叠型半导体装置，上述各半导体集成电路芯片，具备，保持要电气写入的自己的识别信息的保持电路；在层叠了上述多层半导体集成电路芯片的状态下，在上述保持电路上设定自己的识别信息的识别信息设定电路；用于在上述保持电路上设定自己的识别信息的至少一个设定端子；其中，上述各半导体集成电路芯片对应的设定端子之间都共同地连接。
本发明的第三观点，是层叠了多层半导体集成电路芯片的层叠型半导体装置，上述各半导体集成电路芯片，具备保持在层叠上述多层半导体集成电路芯片前已被电气写入的自己的识别信息的保持电路。
附图说明
图1是与本发明实施方式有关的层叠型半导体装置的构成一例的示意图。
图2是与本发明实施方式有关的层叠型半导体装置的构成的另一例的示意图。
图3是与本发明实施方式有关的在半导体集成电路芯片内设置的电路的例子的示意图。
图4是与本发明实施方式有关的层叠型半导体装置的制造方法的一例子的流程图图。
图5是展示对于本发明实施方式的层叠型半导体装置，在电源接通后的工作例子的流程图。
图6是与本发明实施方式有关的层叠型半导体装置的制造方法的另一例子的流程图。
图7是与本发明实施方式有关的设置在半导体集成电路芯片内的识别信息设定电路的构成例子的方框图。
图8是与本发明实施方式有关的识别信息设定方法的一例的流程图。
图9是与本发明实施方式有关的识别信息设定方法的另一例子的流程图。
图10是与以往技术有关的层叠型半导体装置的构成例子的示意图。
具体实施方式
下面，参照图面说明本发明实施方式。
图1，表示与本实施方式有关的层叠型半导体装置的一构成例子。
在基础基片BS上，层叠有多层半导体集成电路芯片(LSI芯片)C1-C4。基础基片BS，具有作为母板的功能，设置有端子BTM以及未图示的配线图案和电源等。
各半导体集成电路芯片C1-C4，实质上是同一构造，有着同一规格。即，各芯片C1-C4形状、端子数及电路构成等实际上是相同的。设置成实际上相同的构成是因为，例如由于冗余等，还存在电路构成在严格意义上讲不能说是完全相同的情况的缘故。在各芯片C1-C4中，至少在输入时钟信号和各种控制信号等的对应端子之间共同地连接。
本例中，用由贯通芯片的导电材料构成的贯通插头PG构成端子TM，各芯片对应端子的之间用突起BP共同地连接。在各芯片的端子TM中，包含电源端子、各种控制信号及数据信号的输入端子等。在这些的端子中，如后述那样，包含用于在保持电路中设定识别信息的设定端子，与各半导体集成电路芯片对应的设定电子也都共同地连接。另外，作为用于使所希望的芯片处于激活状态(可以动作状态)的芯片选择的选择端子，也包含指定芯片地址(CA0，CA1)的端子，各半导体集成电路芯片的对应的选择端子之间也都共同地连接。
因为各芯片C1-C4对应的端子之间被共同地连接，所以仅指定芯片地址CA0及CA1不能选择所希望的芯片。因此，在各芯片内设置电气保持(存储)用于从其他芯片中识别自己的识别数据的保持电路(未图示)。这个保持电路，包含半导体有源元件、具有可以电气性写入所保持的信息的构造，例如，由包含非易失性(non-volatile)存储器单元的电路构成。在本例中，因为层叠4层芯片C1-C4，所以识别数据可以用2位代码表示，例如，在各芯片中分别分配(0，0)(0，1)(1，0)(1，1)这样的相互不同的代码。
图2，表示与本实施方式有关的层叠型半导体装置的另一构成例子的图。有关基本概念与图1表示的例子的相同，在这里主要说明与图1不同的构成。
在本例中，各半导体集成电路芯片C1-C4被安装在基片SBA1-SBA4上。在各基片SBA1-SBA4上，设置与芯片端子TM和后述贯通插头PG电气连接的配线WR。在各基片SBA1-SBA4之间夹着各基片SBB1-SBB4，对应设置在各基片SBB1-SBB4的中央的孔(器件孔)，配置芯片C1-C4。在各基片SBA1-SBA4及各基片SBB1-SBB4上，设置贯通各基片的贯通插头PG，各贯通插头PG之间通过突起BP连接。
在以下的说明中，假设NAND型E2PROM等非易失性存储器芯片作为半导体集成电路芯片C1-C4，假设作为保持自己的识别信息的保持电路配备了非易失性存储器单元的电路。另外，作为层叠型半导体装置，假设图1所示的构造例子。
图3，表示设置在各半导体集成电路芯片C1-C4内部的电路的一例的图。
在各芯片C1-C4内的保持电路11中，作为自己的识别信息，例如在芯片C1中保持(0，0)、在芯片C2中保持(0，1)、在芯片C3中保持(1，0)、在芯片C4中保持(1，1)。当接入电源时，在被保持在保持电路11中的识别数据中，下位位(比特)被锁存在锁存电路12a中，上位位被锁存在锁存电路12b上。
在各芯片C1-C4中，设置了输入芯片地址的端子13a及13b(图1所示端子TM中的两个)。从外部，向端子13a输入芯片地址的下位位CA0，向端子13b输入芯片地址的上位位CA1。例如，在为了选择芯片C1情况下，设定芯片地址(CA0，CA1)为(0，0)。进而，进一步用设置输入上位的地址的端子，可以设定C1-C4都不选择的状态。
锁存电路12a的输出及端子13a连接在“异-非或”(EXNOR)电路14a上，锁存电路12b的输出及端子13b连接在“异-非或”(EXNOR)电路14b上，“异-非或”(EXNOR)电路14a及14b的输出被输入到“与非”(NAND)电路15。因而，在芯片地址CA0和锁存电路12a的数据相等，且芯片地址CA1和锁存电路12b的数据相等的情况下，也就是从端子13a及13b输入的芯片地址和保持在保持电路11中的识别数据完全相等时，“与非”电路15的输出芯片触发脚(/CE)变为低电位(逻辑值0)。/CE信号供给主电路16(例如，在非易失性存储器芯片中，是由存储器单元阵列16a和行译码器以及列译码器等的外围电路16b等组成的电路)，/只有CE信号变为激活(アクテイブ)(/CE信号是低电平)的芯片变为能动状态。
如上所述，本实施方式的层叠型半导体装置，具备在各芯片内部电气性写入自己的识别信息并电气保持的保持电路。因此，不需要如以往那样为了芯片选择而使各芯片的连接关系不同。因而，不需要改变每一芯片的突起的配置图案，各芯片的制造工序的共同化自不必说，还可以谋求突起的制造工序的共同化。另外，因为不需要如以往那样设置芯片指定用的多个端子，所以可以抑制伴随芯片层叠数增大的端子数量的大幅度增加。
另外，因为保持电路是可以电气性改写的构造，所以在写入识别数据后容易变更识别数据。例如，作为用于芯片选择的装置代替突起使用熔丝(ヒユ-ズ)，当通过用激光熔断熔丝改变芯片内的连接图案的情况下，不能在切断了熔丝后进行连接图案的变更，但在本实施方案中可以根据需要进行数据改写。
进而，因为进行电气性写入(改写)，所以也可以在层叠各芯片后写入识别数据，例如，还可以在每次接通电源时写入识别数据。
以下，参照图4所示流程图说明有关本实施方式的层叠型半导体装置的制造方法一例子。本例是各芯片层叠前写入识别数据的例子。
首先，根据规定的制造工序，在半导体晶片上形成半导体有源元件和配线等电路及贯通插头，进而在贯通插头上形成衬垫(パツド)(S11)。接着，通过预管芯分类(プレダイソ-ト，die-sord)进行不良芯片的检测，实施不良单元指定和进行不良单元补救的冗余。冗余可以用激光熔断进行，也可以通过电气改写进行。在该步骤中，对保持电路进行识别数据的写入。写入方法与对非易失性存储器单元的一般写入方法相同，向各芯片端子从外部供给识别数据，在各芯片保持电路中写入识别数据(S12)。进而，为不良补救的冗余电路，和保持识别数据的保持电路是同一构造，即可以使用非失易性存储器单元。这种情况下，在冗余以及识别数据写入时，可以采用共同的写入方法，有效地简化步骤。
接着，在先前形成的衬垫上形成突起(S13)。该突起形成步骤也可以在S12步骤前进行。进而，进行最后管芯分类(フアイナルダイソ-ト)以及老化(バ-ンイン，筛选)步骤(S14)。
以下，从晶片的里面进行研磨处理使晶片变薄，再用切割(dicing)把晶片分离为芯片(S15)。其后，进行芯片的筛选(S16)、再进行芯片层叠、组装(S17)。在芯片层叠时，层叠被写入的识别数据相互不同的芯片。例如，如在芯片C1中是(0，0)、芯片C2中是(0，1)、在芯片中是C3(1，0)、芯片C4中是(1，1)那样，各芯片的识别数据相互不同。
接着，在本例中只要对保持电路的识别数据的写入在层叠芯片前即可，例如可以在最后管芯分类步骤时进行写入处理。即，本实施方式的层叠型半导体装置，为了在保持电路中电气性写入识别数据并保持，可以在芯片层叠前所希望的时刻进行识别数据的写入。
以下，参照图5所示流程图，说明本实施方式层叠型半导体装置的动作例子。
一旦接通层叠型半导体装置的电源(S21)，各芯片加电复位(Power onreset)(S22)。经一定时间待机状态后(S23)，各芯片的R/B(就绪(ready)/占用(busy))信号端子被设置在B(占用)状态(S24)。接着进行读出不良地址数据设置的初始设定数据读处理(S25)、进行读出控制电压值数据设置的初始设定数据读处理(S26)、读出保持在保持电路中的识别信息设置的初始设定数据读处理(S27)、进而进行读出其他数据设置的初始设定数据读处理(S28)。S27的处理如图3所示，响应把保持在保持电路11中的识别数据锁存在锁存电路12a及12b中的处理。然后，把R/B端子设置为R(就绪(ready))状态，即，可以从外部存取的备用状态(S29)。
在如上述那样进行初始设定后，如图3所示，通过从外部向端子13a及13b输入芯片地址信号CA0及CA1，可以从芯片C1～C4中选择所希望的芯片。
接着，参照图6所示流程图，说明本实施方式层叠型半导体装置制造方法的另一例子。
比较图6和图4的流程图可知，在本实施中，在S32的步骤中不进行识别数据的写入处理，在层叠芯片C1-C4后，在S38的步骤中对保持电路进行识别数据写入处理。即，在芯片C1-C4全部层叠的状态下，进行对保持电路的识别数据的写入。其他基本处理(S31、S33-S37)与图4所示例子一样。
这样，在本实施方式的层叠型半导体装置中，因为具备在各芯片内电气性写入自己的识别信息并保持的保持电路，所以可以在层叠芯片后把识别数据写入保持电路。以下，对在层叠芯片后写入识别数据处理的具体实例进行说明。
图7是表示用于进行上述处理的识别信息设定电路的构成例的方框图。图7所示电路在各芯片C1-C4内分别以同一构成形成。另外，后述的端子(21、29、33)也可以在各芯片C1-C4中，分别以同一构成形成，各芯片C1-C4对应的端子(21、29、33)之间都分别共同地连接。
在端子21上连接输入控制电路22，例如，通过从外部向端子21输入控制信号，从输入控制电路22向振荡电路23输出振荡开始信号。在输入控制电路22上还连接电压发生电路24，在电压发生电路24中接收来自输入控制电路22的信号产生规定的电压。电压发生电路24的电压逐渐被充电到电容器(使用芯片内的寄生电容(parasitic capacitance))25，电容器25的充电电压随着时间的推移而上升。电容器25的充电电压由电压检测电路26检测出。当充电电压到达规定数值时，从电压检测电路26向振荡电路23输出振荡结束信号，振荡电路23振荡停止。
振荡电路23连接计数器电路27，在计数器电路27中把来自振荡电路23的振荡信号作为时钟信号进行计数。即，在从产生上述振荡开始信号开始到产生振荡结束信号的时间通过计数器电路27计数。因为电容器25的容量和振荡电路23的振荡周期对每一芯片来说是离散的，所以计数器电路27的计数值在各芯片C1-C4间一般也不同。
计数器电路28，用经端子29从外部供给的时钟信号进行计数动作。此时钟信号在计数器电路27中的计数动作结束后，从外部输入给各芯片。计数器电路27及28的计数值输入到一致检测电路30。从一致检测电路30输出计数器电路27及28两个计数值一致时的一致信号。如上所述，因为在计数器电路27中的计数值在各芯片C1-C4间不同，所以从一致检测电路30输出的一致信号的定时在各芯片C1-C4间也不同。
来自一致检测电路30的一致信号，经由连接了上拉(プルアツプ)电阻32的晶体管31输出到端子33上。因为端子33在各芯片C1-C4上被共同地连接，所以在某芯片中产生的一致信号也供给其他芯片。把在自己的芯片内产生的一致信号(晶体管31的输出信号)及在其它芯片中产生的一致信号(经由端子33输入的一致信号)作为时钟信号，经由迟延电路34输入给计数器电路(在本例中是2位构成)35。因而，计数器电路35的计数值，在各芯片中每次产生一致信号时向上计数(カウントアツプ)。
来自一致检测电路30的一致信号，还被输入到门电路36。通过在自己芯片中产生的一致信号，门电路36成为导通状态，计数器电路35的计数值经门电路36锁存在锁存电路37上。由于在计数器电路35的输入上连接迟延电路34，所以一致信号产生前的计数值被锁存在锁存电路37上。例如，当在芯片C1中最初产生一致信号时，芯片C1的计数器电路35的计数值是“00”此值“00”被锁存在芯片C1的锁存电路37上。此后，芯片C2中产生一致信号时，芯片C2的计数器电路35的计数值是“01”，此值“01”被锁存在芯片C2的锁存电路37上。这样，在各芯片C1-C4内的锁存电路37上，分别锁存不同的计数值“00”、“01”、“10”及“11”。
在各芯片C1-C4内的锁存电路37上的锁存值，分别写入对应的芯片C1-C4内的保持电路(对应于图3保持电路11)38上。其结果，在各芯片C1-C4内的保持电路38上存储相互不同的值，即，存储着相互不同的识别数据。
图8、是展示图7所示电路动作一例的流程图。
电源接通(S41)后，如果在各芯片的端子21上输入控制信号，则通过来自输入控制电路22的振荡开始信号开始在振荡电路23上的振荡动作(S42)。把振荡信号作为时钟，开始在计数器27中的计数动作(S43)。从电压检测电路26输出振荡结束信号，如果所有芯片C1-C4的计数动作结束(S44)，则各芯片C1-C4暂时处于待机状态。
其后，提供给各芯片的端子29共同的外部时钟信号，在各芯片的计数器电路28中计数外部时钟信号(S46)。在各芯片中，如上所述，进行在一致检测电路30中的一致检测动作、对锁存电路37的计数值的锁存动作。
在各芯片C1-C4中的计数器27的计数值，由于寄生电容的充电时间离散(差异)等原因，通常是相互不同的数值，但在2个以上芯片中计数器27的计数值偶尔也有相等的情况。这种情况下，因为在上述2个以上芯片中从一致检测电路30同时产生一致信号，所以被锁存在这些芯片的锁存电路37中的计数值相互相等。因而，判断被锁存在锁存电路37中的计数值，在各芯片间是否相互不同(S47)。在本实施例中，代替比较被锁存在锁存电路37自己中的计数值，在外部装置中计数从端子33输出的一致信号。当在2个以上芯片中锁存电路37的计数值相等时，因为在这些芯片中，从端子33同时产生一致信号，所以在外部装置中的计数值为3以下。因而，当在外部装置中的计数值为3以下时，向端子21输入控制信号进行计数器27、28及35的复位等，直至被锁存在各芯片的锁存电路37上的计数值变为相互不同的值(直至在外部装置中的计数值变为4的情况下)，重复进行和上述相同的处理。
当锁存在各芯片的锁存电路37中的计数值在各芯片间变为相互不同的情况下(在外部装置中的计数值是4的情况)，被锁存在各芯片的锁存电路37中的计数值，作为识别数据写入到各芯片的保持电路38(S48)。
还有，自身比较各芯片的锁存电路37或计数器27的计数值，当在2个以上的芯片中计数值相等的情况下，也可以和上述的过程同样地重复自S42的处理。
如上所述，通过利用对寄生电容的充电时间等，在规定的动作上所花费的时间在芯片间的离散，即使层叠了各芯片后，也可以向各保持电路写入相互不同的识别信息。
图7及图8中说明的例子，是利用对电容(寄生电容)的充电时间在各芯片间的离散，在各芯片内的保持电路中存储相互不同的识别数据，但也可以利用在任意动作中所花费的时间在芯片间的离散。例如，也可以利用对存储器单元(存储器单元阵列内的存储器单元)写入时间的在芯片间的离散。
图9是表示利用这种方法存储识别数据时的动作的流程图。进而，虽然有关电路构成没有图示，但只是到对图7的计数器27的输入以前的构成不同，有关计数器27及以后的构成(参照号码27-38的构成)与图7相同。
接通电源(S15)以及加电复位(S52)后，把各芯片设置为测试模式。然后，开始向存储单元的写入动作，和写入开始同时开始计数(与图7计数器27相当)动作(S54)。如果全部芯片C1-C4写入结束，计数动作结束(S55)，各芯片C1-C4暂时变为待机状态(S56)。以后的基本处理(S57～S59)与图8所示的例子相同。
这样，即使在本例子中也与图8所示例子相同，可以在各芯片层叠后，向保持电路写入识别数据。另外，在本例中，虽然利用对存储单元的写入时间的离散，但也可以利用删除时间的离散，更可以很好利用写入时间和删除时间两者的离散。
以上说明了本发明的实施方式，但本实施方式也可以进行以下的变更。
在上述实施方式中，虽然把保持电路与主电路内的存储器单元阵列分开设置，但是也可以把存储单元阵列内的存储单元作为保持电路的存储单元代用。
另外，在上述的实施方式中，虽然设想作为半导体集成电路芯片的非易失性存储器芯片，作为保持电路的非易失性存储单元构成的电路，进行了说明，但也可以使用此外的芯片及保持电路。
例如，如图6～图9说明的那样，当在各芯片层叠后向保持电路写入识别数据时，也可以使用作为半导体集成电路芯片的DRAM等的易失性存储器芯片，作为保持电路的由DRAM用的易失性存储单元构成的电路。例如在DRAM芯片中，因为随着电源关闭存储单元阵列的数据消失，所以虽然被保持在保持电路中的识别数据在电源关闭时消失，但在电源打开时，如果重新把识别数据存储在保持电路中就没有问题。总之，在保持电路中可以在电源接通前不预先存储识别数据，也可以在每次电源接通时，使识别数据存储在保持电路记中。
另外，保持电路，只要具有可以电气写入的构造，没有可以电气改写的构造也可以。例如，如采用抗熔丝(アンチヒユ-ズ)元件等的PROM那样，也可以是已被设定的自己的识别信息在其后不被改写而继续保持。
本领域技术人员还可以很容易想到其他的优点和变化。因此，本发明不受以上描述的特征细节和代表实施例的限制。在不脱离所附权利要求及其等同物定义的发明概念的精神和范围的情况下，可以实现各种变化。

Claims (20)

1.一种层叠了多层半导体集成电路芯片的层叠型半导体装置，
上述各半导体集成电路芯片，包含：
保持电路，用于保持电气写入的自己的识别信息；
识别信息设定电路，用于在层叠了上述多层半导体集成电路芯片状态下，在上述保持电路上设定自己的识别信息；以及
用于在上述保持电路上设定自己的识别信息的至少一个设定端子；
其中，上述半导体集成电路芯片中对应的设定端子连接在一起。
2.权利要求1所述的层叠型半导体装置，其特征在于：
在上述各半导体集成电路芯片内的电路构成互相是相同的。
3.权利要求1所述的层叠型半导体装置，其特征在于：
上述各半导体集成电路芯片，进一步具备输入用于芯片选择的信号的选择端子，并且上述各半导体集成电路芯片对应的选择端子连接在一起。
4.权利要求1所述的层叠型半导体装置，其特征在于：
上述保持电路具有可以电气改写信息的构造。
5.权利要求1所述的层叠型半导体装置，其特征在于：
上述保持电路包含非易失性存储单元。
6.权利要求1所述的层叠型半导体装置，其特征在于：
上述识别信息设定电路，根据在规定动作中所花费的时间在各半导体集成电路芯片间的差异，在上述保持电路上设定自己的识别信息。
7.权利要求6所述的层叠型半导体装置，其特征在于：
上述规定的动作，包含对在上述半导体集成电路芯片内的电容充电的动作。
8.权利要求6所述的层叠型半导体装置，其特征在于：
上述规定的动作，包含对上述半导体集成电路芯片的存储阵列中的存储单元的写入或删除动作。
9.一种层叠多层半导体集成电路芯片的层叠型半导体装置，
上述各半导体集成电路芯片，包含：
保持电路，用于保持要电气写入的自己的识别信息；
识别信息设定电路，用于在层叠了上述多层半导体集成电路芯片的状态下，在上述保持电路上设定自己的识别信息；以及
用于在上述保持电路上设定自己的识别信息的至少一个设定端子；
其中，上述各半导体集成电路芯片中对应的设定端子连接在一起。
10.权利要求9所述的层叠型半导体装置，其特征在于：
上述各半导体集成电路芯片内的电路构成实际上互相是相同的。
11.权利要求9所述的层叠型半导体装置，其特征在于：
上述各半导体集成电路芯片，进一步具备输入用于芯片选择的信号的至少一个选择端子，并且对应于上述各半导体集成电路芯片的选择端子都共同地连接。
12.权利要求9所述的层叠型半导体装置，其特征在于：
上述保持电路具有可以电气改写信息的构造。
13.权利要求9所述的层叠型半导体装置，其特征在于：
上述保持电路包含非易失性存储单元或易失性存储单元。
14.权利要求9所述的层叠型半导体装置，其特征在于：
上述识别信息设定电路，根据在规定动作中花费的时间在各半导体集成电路芯片间的差异，在上述保持电路上设定自己的识别信息。
15.权利要求14所述的层叠型半导体装置，其特征在于：
上述规定的动作，包含对在上述半导体集成电路芯片内的电容充电的动作。
16.权利要求14所述的层叠型半导体装置，其特征在于：
上述规定的动作，包含在上述半导体集成电路芯片内对存储单元的写入或删除动作。
17.一种层叠型半导体装置的制造方法，包括：
准备分别具有保持电路的多个半导体集成电路芯片的步骤；
向上述各半导体集成电路芯片电气写入自己的识别信息的步骤；以及
在上述写入识别信息的步骤之后，层叠上述半导体集成电路芯片的步骤。
18.权利要求17所述的制造方法，其特征在于：
上述各半导体集成电路芯片的电路构成实际上互相是相同的。
19.权利要求17所述的制造方法，其特征在于：
上述各个半导体集成电路芯片具有输入用于芯片选择的信号的至少一个选择端子；
上述层叠半导体集成电路芯片的步骤包括将上述半导体集成电路芯片的上述至少一个选择端子与其他的上述半导体集成电路芯片的对应的上述至少一个选择端子连接的步骤。
20.权利要求17所述的制造方法，其特征在于：
上述保持电路包括非易失性存储器单元。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315204A (zh) * 2010-07-01 2012-01-11 张孟凡 三维芯片装置及三维芯片之递减式层识别编号检测电路

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US7240254B2 (en) * 2000-09-21 2007-07-03 Inapac Technology, Inc Multiple power levels for a chip within a multi-chip semiconductor package
US6812726B1 (en) * 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
JP3983996B2 (ja) * 2001-04-23 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US7313740B2 (en) * 2002-07-25 2007-12-25 Inapac Technology, Inc. Internally generating patterns for testing in an integrated circuit device
US8166361B2 (en) 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US8001439B2 (en) * 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
TWI237354B (en) * 2002-01-31 2005-08-01 Advanced Semiconductor Eng Stacked package structure
US20060147719A1 (en) * 2002-11-22 2006-07-06 Slawomir Rubinsztajn Curable composition, underfill, and method
US20050266263A1 (en) * 2002-11-22 2005-12-01 General Electric Company Refractory solid, adhesive composition, and device, and associated method
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
US7145226B2 (en) * 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
JP2005101356A (ja) * 2003-09-25 2005-04-14 Toshiba Corp 無線カード
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP4399777B2 (ja) 2004-01-21 2010-01-20 セイコーエプソン株式会社 半導体記憶装置、半導体装置、及び電子機器
KR100618838B1 (ko) * 2004-06-24 2006-09-01 삼성전자주식회사 상하 연결 능력을 개선할 수 있는 스택형 멀티칩 패키지
JP4421957B2 (ja) 2004-06-29 2010-02-24 日本電気株式会社 ３次元半導体装置
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100688518B1 (ko) * 2005-01-12 2007-03-02 삼성전자주식회사 개별 칩들의 디바이스 정보를 직접 판독할 수 있는시그너처 식별 장치를 갖는 멀티 칩 패키지
US7446136B2 (en) * 2005-04-05 2008-11-04 Momentive Performance Materials Inc. Method for producing cure system, adhesive system, and electronic device
US7405246B2 (en) * 2005-04-05 2008-07-29 Momentive Performance Materials Inc. Cure system, adhesive system, electronic device
JP4577688B2 (ja) 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
DE102005031378B4 (de) 2005-07-05 2018-05-30 Rohde & Schwarz Gmbh & Co. Kg Verfahren zur fälschungssicheren Identifikation individueller elektronischer Baugruppen
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
US7645675B2 (en) * 2006-01-13 2010-01-12 International Business Machines Corporation Integrated parallel plate capacitors
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP4843336B2 (ja) * 2006-03-06 2011-12-21 株式会社東芝 不揮発性半導体記憶装置
JP4693656B2 (ja) * 2006-03-06 2011-06-01 株式会社東芝 不揮発性半導体記憶装置
KR100717285B1 (ko) * 2006-04-19 2007-05-15 삼성전자주식회사 듀얼 칩 패키지
JP2008091638A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP5141005B2 (ja) * 2006-12-04 2013-02-13 凸版印刷株式会社 半導体メモリ
US8018071B2 (en) 2007-02-07 2011-09-13 Samsung Electronics Co., Ltd. Stacked structure using semiconductor devices and semiconductor device package including the same
JP2009003991A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 半導体装置及び半導体メモリテスト装置
US7760533B2 (en) * 2007-10-02 2010-07-20 Micron Technology, Inc. Systems, methods and devices for arbitrating die stack position in a multi-bit stack device
JP2009129498A (ja) 2007-11-22 2009-06-11 Toshiba Corp 半導体記憶装置
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
KR101398633B1 (ko) * 2008-01-28 2014-05-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 칩 식별신호 발생방법
KR100900239B1 (ko) 2008-02-18 2009-06-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
KR101571763B1 (ko) * 2008-07-07 2015-12-07 삼성전자주식회사 적응적 제어 스킴을 가지는 메모리 장치 및 그 동작 방법
US7847626B2 (en) * 2008-03-04 2010-12-07 Micron Technology, Inc. Structure and method for coupling signals to and/or from stacked semiconductor dies
KR100963593B1 (ko) * 2008-04-11 2010-06-15 한국과학기술원 관통 웨이퍼 비아를 포함하는 적층 칩 패키지 및 이의 생산방법
KR101001635B1 (ko) * 2008-06-30 2010-12-17 주식회사 하이닉스반도체 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법
JP4982778B2 (ja) 2008-07-04 2012-07-25 学校法人慶應義塾 電子回路装置
US8130527B2 (en) 2008-09-11 2012-03-06 Micron Technology, Inc. Stacked device identification assignment
JP5331427B2 (ja) * 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
KR101053744B1 (ko) * 2009-06-29 2011-08-02 주식회사 하이닉스반도체 멀티 칩 메모리 장치
JP2011029535A (ja) * 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
US9160349B2 (en) 2009-08-27 2015-10-13 Micron Technology, Inc. Die location compensation
KR101069710B1 (ko) * 2009-10-29 2011-10-04 주식회사 하이닉스반도체 반도체 장치 및 이의 칩 선택방법
US8437163B2 (en) 2010-02-11 2013-05-07 Micron Technology, Inc. Memory dies, stacked memories, memory devices and methods
KR20110112707A (ko) 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
KR101751045B1 (ko) 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
JP2011258266A (ja) * 2010-06-08 2011-12-22 Sony Corp 半導体装置および集積型半導体装置
JP2012033627A (ja) 2010-07-29 2012-02-16 Sony Corp 半導体装置および積層半導体装置
KR101251916B1 (ko) * 2010-08-27 2013-04-08 에스케이하이닉스 주식회사 반도체 집적회로
JP5654855B2 (ja) 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101223540B1 (ko) 2011-01-14 2013-01-21 에스케이하이닉스 주식회사 반도체 장치, 그의 칩 아이디 부여 방법 및 그의 설정 방법
KR101805146B1 (ko) 2011-05-03 2017-12-05 삼성전자주식회사 반도체 칩, 메모리 칩, 메모리 제어 칩, 반도체 패키지, 그리고 메모리 시스템
JP5429891B2 (ja) * 2011-05-09 2014-02-26 Ｎｅｃアクセステクニカ株式会社 データ書き込み装置およびデータ書き込み方法
JP2013004601A (ja) * 2011-06-14 2013-01-07 Elpida Memory Inc 半導体装置
TWI482260B (zh) * 2012-03-30 2015-04-21 Nat Univ Tsing Hua 多層三維晶片之層識別電路及其方法
TWI699761B (zh) * 2015-03-04 2020-07-21 日商東芝記憶體股份有限公司 半導體裝置
US9496042B1 (en) 2015-05-21 2016-11-15 Kabushiki Kaisha Toshiba Semiconductor device with control of maximum value of current capable of being supplied
US20200066701A1 (en) * 2016-09-28 2020-02-27 Intel Corporation Stacked chip package having substrate interposer and wirebonds
US10381088B2 (en) * 2017-03-30 2019-08-13 Silicon Storage Technology, Inc. System and method for generating random numbers based on non-volatile memory cell array entropy
EP3493209A1 (en) * 2017-11-29 2019-06-05 IMEC vzw An assembly of integrated circuit modules and method for identifying the modules

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
JP3659981B2 (ja) * 1992-07-09 2005-06-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダイ特定情報に特徴付けられるダイ上の集積回路を含む装置
US5262488A (en) * 1992-08-26 1993-11-16 The Goodyear Tire & Rubber Company Rubber vulcanization composition with bis-(2,5-polythio-1,3,4 thiadiazole)
WO1995005676A1 (en) * 1993-08-13 1995-02-23 Irvine Sensors Corporation Stack of ic chips as substitute for single ic chip
JPH07283375A (ja) 1994-04-15 1995-10-27 Hitachi Maxell Ltd 半導体メモリ装置
US5640107A (en) * 1995-10-24 1997-06-17 Northrop Grumman Corporation Method for in-circuit programming of a field-programmable gate array configuration memory
JPH1097463A (ja) 1996-09-24 1998-04-14 Hitachi Ltd セレクトバス機能付き積層型半導体装置
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
KR100308214B1 (ko) * 1998-12-30 2001-12-17 윤종용 듀얼칩반도체집적회로장치
KR20000073345A (ko) * 1999-05-10 2000-12-05 윤종용 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로
JP3980807B2 (ja) 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
JP3779524B2 (ja) * 2000-04-20 2006-05-31 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6417695B1 (en) * 2001-03-15 2002-07-09 Micron Technology, Inc. Antifuse reroute of dies
JP2003060053A (ja) * 2001-08-10 2003-02-28 Fujitsu Ltd 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315204A (zh) * 2010-07-01 2012-01-11 张孟凡 三维芯片装置及三维芯片之递减式层识别编号检测电路

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