CN1109349C - 缓冲存储器控制器 - Google Patents

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Abstract

一种缓冲存储器控制器，包括：一取样指针读取单元，用于由存贮在缓冲存储器中的比特流检测对应于取样的累计各比特于其中的数据，由所累计数据检测作为取样开始处字位置信息的字地址；以及由一字检测作为取样开始处比特位置信息的比特地址，一字移位寄存器，用于从缓冲存储器输入对应字地址的数据，按照最大可分配字移位输入数据至特定比特，并输出最大可分配比特的数据；一个滚桶式移位器，输出最大取样比特的所述移位数据；以及一掩蔽电路。

Description

缓冲存储器控制器
技术领域
本发明涉及缓冲存储器控制器，特别涉及在存储器中顺序分配输入取样数据，以及分离并提取所存贮的取样数据的控制器。
背景技术
一般而言，为了实现一个数字音频解码需要两个存储器，分别用于缓冲和处理。图1示出一比特流输入中分配取样数据的存储器结构。例如，可看出不同比特数的相继比特流五个取样存贮在一个8比特字存储器中。
《表1》
  2比特   6比特   3比特   8比特   1比特
首先，存储器的大小可由取样频率，比特率，以及每帧取样数确定。这里，假设存储器大小为8比特×1024字。取样比特数对应于2至16。即，最大取样比特数为16。接收上述《表1》中比特流的缓冲存储器将取样数据存贮在一个字中。换句话说，从输入比特流分离出的在具有不同比特长度的信道取样的每一取样数据同样地分配至存储器的一个字中。因此，现有技术中存储器分配存在存储区域可能浪费的问题。
发明内容
所以，本发明的目的是提供一种缓冲存储器控制器，其分离并提取缓冲存储器中一比特流的每一取样，输入比特流的取样依次由特定比特单元分片(sliced)。
为实现本发明目的，本发明配备一缓冲存储器控制器，用于分离并提取存贮在缓冲存储器中的每一取样，以便分片(slicing)具有不同比特长度的取样并输入为特定比特的比特流，且按特定比特顺序地将已分片的取样分配至字，它包括：一个取样指针读取单元，用于由存贮在所述缓冲存储器中的比特流检测对应于取样的累计各比特于其中的数据，由所累计的数据检测作为所述取样开始处字位置信息的字地址，以及由一个字检测作为所述取样开始处比特位置信息的比特地址，其中，所述取样指针读取单元包括一个累加器，用于输入并累加对应所述取样的取样比特，并起始输出初始化为0的数据，一个计算器，用于输入所述累加数据的输出并计算所述累加数据除以所述特定比特的值，一个加法器，用于将从0至所述最大可分配字的值加至所述的计算值并产生所述字地址，以及一个比特地址发生器，用于读取所述计算器并产生所述比特地址；一个字移位寄存器，用于从所述缓冲存储器输入对应于所述字地址的数据，按照最大可分配字由所述特定比特移位所述输入数据，并输出最大可分配比特的数据；一个滚桶式移位器，用于输入所述移位寄存器的输出，通过所述比特地址移位所输入数据，并输出作为最大取样比特的所述移位数据；以及一个掩蔽电路，由“与”门构成，对取样数据的比特数而言它输入所述滚桶式移位器的输出和16比特掩蔽数据，按照对应所述取样的每一比特利用掩蔽数据掩蔽所述输入数据，并输出16比特的所述掩蔽数据。
本发明还配备一缓冲存储器控制器，用于分离并提取存贮在缓冲存储器中的每一取样，以便将具有不同比特长度的取样分片并输入为8比特的比特流，且按8比特顺序地分配所述已分片的取样至字，它包括：一个取样指针读取单元，用于由存贮在所述缓冲存储器中的比特流检测对应于取样的累计各比特于其中的数据，由所述累计的数据检测作为所述取样开始处字位置信息的字地址，以及由一个字检测作为所述取样开始处比特位置信息的比特地址，其中，所述取样指针读取单元包括一个累加器，用于输入并累加对应所述取样的取样比特，并起始输出初始化为0的数据，一个转换器，用于转换所述累加的数据为10比特二进制数据，一个加法器，用于向左移位所述二进制数据三次，将所述移位数据换算为十进制，将从0至3计数值的值加至已十进制化的数据，并产生所述字地址，以及一个比特地址发生器，用于产生所述比特地址，其中较低3比特由所述二进制数据转换成十进制；一个字移位寄存器，用于从所述缓冲存储器输入对应所述字地址的数据，按照最大可分配字移位所述输入数据8比特，并输出24比特的数据；一个滚桶式移位器，用于输入所述移位寄存器的输出，通过所述比特地址移位所输入数据，并输出16比特的所述移位数据；一个掩蔽电路，由“与”门构成，对取样数据的比特数而言它输入所述滚桶式移位器的输出和16比特掩蔽数据，按照对应所述取样的每一比特利用掩蔽数据掩蔽所述输入数据，并输出16比特的所述掩蔽数据；以及一个取样电路，用于取样所述掩蔽电路的输出并输出所述取样数据。
本发明还一种缓冲存储控制器，用于分离并提取存贮在缓冲存储器中的每一取样，以便将具有不同比特长度的取样分片并输入为8比特的比特流，且按8比特顺序地分配所述已分片的取样至字，它包括：一个取样指针读取单元，用于由存贮在所述缓冲存储器中的比特流检测对应于取样的累计各比特于其中的数据，由所述累计的数据检测作为所述取样开始处字位置信息的字地址，以及由一个字检测作为所述取样开始处比特位置信息的比特地址，其中，所述取样指针读取单元包括一个累加器，用于输入并累加对应所述取样的取样比特，并起始输出初始化为0的数据，一个计算器，用于输入所述累加数据的输出并计算所述累加数据除以8比特的值，一个加法器，用于将从0至3的值加至所述的计算值并产生所述字地址，以及一个比特地址发生器，用于读取所述计算器并产生所述比特地址；一个字移位寄存器，用于从所述缓冲存储器输入对应所述字地址的数据，按照最大可分配字移位所述输入数据8比特，并输出24比特的数据；一个滚桶式移位器，用于输入所述移位寄存器的输出，通过所述比特地址移位所输入数据，并输出16比特的所述移位数据；一个掩蔽电路，由“与”门构成，对取样数据的比特数而言它输入所述滚桶式移位器的输出和16比特掩蔽数据，按照对应所述取样的每一比特利用掩蔽数据掩蔽所述输入数据，并输出16比特的所述掩蔽数据；以及一个取样电路，用于取样所述掩蔽电路的输出并输出所述取样数据。
附图说明
结合附图，通过下述详细说明将更好地理解本发明的特征、以及优点：
附图简要说明：
图1显示按照现有技术由比特流输入分配每一取样数据的存储器结构；
图2显示按照本发明由比特流输入分配每一取样数据的存储器结构；
图3是按照本发明用于分离并提取分配在存储器中的每一取样数据的缓冲存储器控制器方框图；以及
图4显示按照本发明图3信号数据的实施例。
其中相同参考符号表示相同或类似部件。
具体实施方式
下面参照附图详细描述本发明优选实施例。所有附图尽可能用相同数字表示相同部件。下述描述中，术语“特定比特”表示可分配至存储器一个字的最大比特数。术语“最大取样比特”表示为取样数据最佳能提取的比特数，而术语“最大可分配字”表示为最大取样比特的字数。换句话说，结合本发明的实施例，特定比特是8比特，最大取样比特是16而最大可分配字是2。
图2显示按照本发明由比特流输入分配每一取样数据的存储器结构。下面，参照图2说明图2的结构。
图2的存储器与图1一样大，且按照上述《表1》所示实施例的比特流输入至图2的存储器。而且，当图1的存储器有5个字时，图2的有3个字。
但是，图2的存储器需要一个控制器以便分离每一取样数据，提取每一取样数据并输出所提取数据。上述控制器通过检测各取样数据第一开始位置的字或比特分离连续比特流中的取样数据。相应地，图3是按照本发明用于分离并提取分配在存储器中的每一取样数据的缓冲存储器控制器方框图。
下面，参照图3具体说明图3的结构。假设存储器的规模为8比特×1024字。
图3中，取样指针读取单元310用于产生比特地址BA作为每一取样开始位置上的比特位置信息，以及一个字地址WA作为字位置信息，它包括：一个累加器311，用于起始输出初始化为0的数据，输入并累加取样比特(n比特)；一个二进制数转换器330，用于转换所累加的数据STPR为二进制数据的10比特；一个字地址发生器320，用于三次移位转换为二进制数数据，将所移位数据换算为十进制，将十进制数据分别顺序加至0，1和2，并输出已加数据；以及一个比特地址发生器314，用于从10比特的二进制数据读取最低3比特的数据并转换所读取数据为十进制数据以便输出。
字地址发生器320还包括：一个开始字地址发生器A(9：3)312，用于从10比特数据的较最高有效比特中读取7比特；以及一个加法器313，用于将两次计数的0，1，2，即从0至最大可分配字数，加至开始字地址发生器312的输出。
开始字地址发生器A(9：3)312读取10比特中的第9比特至第3比特，将其十进制化并将它们输出。比特地址发生器B(2：0)314读取并输出10比特中的第2比特至第0比特。一个计算器(未显示)输入累加器311的输出并通过将累加的数据STPR除以8来计算商和余数。二进制数转换器330，字地址发生器320和比特地址发生器B(2：0)314读取所累加数据STPR除以8所得商和余数，即作为该计算器的输出的商和余数。
接收字地址WA的缓冲存储器315根据第一时钟信号CLK1输出对应于字地址WA的字至字移位寄存器316。这时，字移位寄存器316根据三个时钟信号顺序接收取样数据的三个字，并输出24比特数据的三个字。此例中，字移位寄存器316具体为24比特，最大可分配比特，因为一个取样可存储在至少一个字至最大三个字。
在滚桶式移位器(barrel shifter)317中，与频率三倍于第一时钟信号CLK1的第二时钟信号CLK2同步，24比特数据与比特地址BA一样多移位左侧，以便输出为16比特数据。于是，从滚桶式移位器317输出数据的最左比特是每一取样数据开始的那一比特。
掩蔽电路(masking circuit)340由“与”门318构成，对取样数据的比特数而言它输入滚桶式移位器317的数据和16比特掩蔽数据。其输出数据Dout是16比特的取样数据。
图4显示本发明图3信号数据的实施例。
现在，参照图3和4详细说明分离和提取存储上述《表1》所示比特流的图2存储器中8比特之第4取样的步骤。
接收n取样比特的累加器311将所累加数据STPR送至节点N1。当输入取样数据的8比特时，从累加器311输出的所累加数据STPR对应于11。在二进制数转换器330中二进制化的情况下，所累加的数据对应于0000001011。将其依次送至节点N2以及开始字地址发生器312和比特地址发生器314。从开始字地址发生器312输出的数据A变成1，而作为从加法器313输出的数据的字地址WA变为1，2，3。从比特地址发生器314输出的数据BA变为3。然后，字移位寄存器316接收分别具有地址1，2，3的字数据的三片(pieces)。24比特数据送至滚桶式移位器317。所送数据向左位移位三次，即比特地址BA，以使8比特的第一比特可定位于滚桶式移位器317的最左侧。
“与”门318“与”运算8比特掩蔽数据，1111111100000000和16比特左侧。作为“与”门318的输出数据，只有8比特取样数据输出并送至取样电路319，然后取样电路319对其取样。取样指针读取单元310从地址1的字，以及地址3的比特来检测8比特数据开始。于是，只有8比特取样数据被提取，它从地址1的字中地址3的比特开始，并在地址2的字中地址2的比特处结束。
如上所述，本发明通过8比特分片输入比特流并然后将其存储在8比特字的存储器中可有效地减少存储器大小。为了分离存贮在存储器中的取样，在取样指针中累加每一取样比特数，于是可找到存储器地址和字中取样的第一比特位置。
因此，应理解本发明并不局限于在此公开的、作为实现本发明最佳具体方式的特定实施例，本发明也不局限于此说明书中的特定实施例，本发明的保护范围由权利要求所定义。

Claims (4)

1、一种缓冲存储器控制器，用于分离并提取存贮在缓冲存储器中的每一取样，以便将具有不同比特长度的取样分片并输入为特定比特的比特流，且按所述特定比特顺序地分配所述已分片的取样至字，它包括：
一个取样指针读取单元，用于由存贮在所述缓冲存储器中的比特流检测对应于取样的累计各比特于其中的数据，由所累计的数据检测作为所述取样开始处字位置信息的字地址，以及由一个字检测作为所述取样开始处比特位置信息的比特地址，其中，所述取样指针读取单元包括
    一个累加器，用于输入并累加对应所述取样的取样比特，并起始
输出初始化为0的数据，
    一个计算器，用于输入所述累加数据的输出并计算所述累加数据
除以所述特定比特的值，
    一个加法器，用于将从0至所述最大可分配字的值加至所述的计
算值并产生所述字地址，以及
    一个比特地址发生器，用于读取所述计算器并产生所述比特地址；
一个字移位寄存器，用于从所述缓冲存储器输入对应于所述字地址的数据，按照最大可分配字由所述特定比特移位所述输入数据，并输出最大可分配比特的数据；
一个滚桶式移位器，用于输入所述移位寄存器的输出，通过所述比特地址移位所输入数据，并输出作为最大取样比特的所述移位数据；以及
一个掩蔽电路，由“与”门构成，对取样数据的比特数而言它输入所述滚桶式移位器的输出和16比特掩蔽数据，按照对应所述取样的每一比特利用掩蔽数据掩蔽所述输入数据，并输出16比特的所述掩蔽数据。
2、如权利要求1的控制器，其中，还包括一个取样电路，用于取样所述掩蔽电路的输出并输出所述取样数据。
3、一种缓冲存储控制器，用于分离并提取存贮在缓冲存储器中的每一取样，以便将具有不同比特长度的取样分片并输入为8比特的比特流，且按8比特顺序地分配所述已分片的取样至字，它包括：
一个取样指针读取单元，用于由存贮在所述缓冲存储器中的比特流检测对应于取样的累计各比特于其中的数据，由所述累计的数据检测作为所述取样开始处字位置信息的字地址，以及由一个字检测作为所述取样开始处比特位置信息的比特地址，其中，所述取样指针读取单元包括
    一个累加器，用于输入并累加对应所述取样的取样比特，并起始
输出初始化为0的数据，
    一个转换器，用于转换所述累加的数据为10比特二进制数据，
    一个加法器，用于向左移位所述二进制数据三次，将所述移位数
据换算为十进制，将从0至3计数值的值加至已十进制化的数据，并
产生所述字地址，以及
    一个比特地址发生器，用于产生所述比特地址，其中较低3比特
由所述二进制数据转换成十进制；
一个字移位寄存器，用于从所述缓冲存储器输入对应所述字地址的数据，按照最大可分配字移位所述输入数据8比特，并输出24比特的数据；
一个滚桶式移位器，用于输入所述移位寄存器的输出，通过所述比特地址移位所输入数据，并输出16比特的所述移位数据；
一个掩蔽电路，由“与”门构成，对取样数据的比特数而言它输入所述滚桶式移位器的输出和16比特掩蔽数据，按照对应所述取样的每一比特利用掩蔽数据掩蔽所述输入数据，并输出16比特的所述掩蔽数据；以及
一个取样电路，用于取样所述掩蔽电路的输出并输出所述取样数据。
4、一种缓冲存储控制器，用于分离并提取存贮在缓冲存储器中的每一取样，以便将具有不同比特长度的取样分片并输入为8比特的比特流，且按8比特顺序地分配所述已分片的取样至字，它包括：
一个取样指针读取单元，用于由存贮在所述缓冲存储器中的比特流检测对应于取样的累计各比特于其中的数据，由所述累计的数据检测作为所述取样开始处字位置信息的字地址，以及由一个字检测作为所述取样开始处比特位置信息的比特地址，其中，所述取样指针读取单元包括
    一个累加器，用于输入并累加对应所述取样的取样比特，并起始
输出初始化为0的数据，
    一个计算器，用于输入所述累加数据的输出并计算所述累加数据
除以8比特的值，
    一个加法器，用于将从0至3的值加至所述的计算值并产生所述
字地址，以及
    一个比特地址发生器，用于读取所述计算器并产生所述比特地址；
一个字移位寄存器，用于从所述缓冲存储器输入对应所述字地址的数据，按照最大可分配字移位所述输入数据8比特，并输出24比特的数据；
一个滚桶式移位器，用于输入所述移位寄存器的输出，通过所述比特地址移位所输入数据，并输出16比特的所述移位数据；
一个掩蔽电路，由“与”门构成，对取样数据的比特数而言它输入所述滚桶式移位器的输出和16比特掩蔽数据，按照对应所述取样的每一比特利用掩蔽数据掩蔽所述输入数据，并输出16比特的所述掩蔽数据；以及
一个取样电路，用于取样所述掩蔽电路的输出并输出所述取样数据。
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