CN1031304A - 时钟信号发生系统 - Google Patents

Abstract

电视接收机包括锁相环路(PLL)，后者产生频率 为行频的N倍，并与行同步信号相位同步的时钟信 号，该时钟信号的频率往往会在行频的(N+1)倍与 (N-1)倍之间跳动。为补偿该频率跳动，把相位对准 电路连接到PLL，以使时钟信号的相位与当每个水 平激励脉冲出现时由PLL产生的水平激励信号对 准。PLL还可包括延迟元件，它有效地使水平激励 信号与行锁定时钟信号的相位相对超前于水平同步 信号，以补偿在产生水平激励信号和时钟信号时给与 的信号处理延迟。

Description

本发明涉及用于产生基本上无跳动的时钟信号的电路系统。

在包含场或者帧存储器（例如，帧梳齿形滤波器）的视频信号处理系统中，最好是采用这样一种取样时钟信号，即，该信号与所处理的视频信号的水平行同步信号分量相位同步。当采用行同步取样时钟信号时，每个行间隔的取样数，因而，每场间隔的取样数，对于各场来说基本上保持不变。这种一致性对确保为了进行处理而把来自视频信号相继场或帧的对应取样恰当地对准是合乎需要的。

在专利名称为“水平扫描频率倍增电路”的美国专利第4，476，490号中，描述了一种行同步时钟信号发生器。以上所述时钟信号发生器包括锁相环路（PLL），后者产生具有NfH频率（水平行扫描频率f_H的N倍）的信号。图1中示出被标明为“先有技术”的所述参考专利中采用的PLL。在该系统中，把从输入复合视频信号中分离出来的水平同步信号HORIZ SYNC加到相位比较器14的一个输入端。相位比较器的另一输入端连接到分频器17的输出端，接受由分频器17提供的信号，后者具有基本上和所述信号HORIZ SYNC相同的频率。相位比较器14产生一种输出信号，该信号正比于加到其各输入端的信号之间的相位差。把由相位比较器14提供的信号加到低通滤波器15-所述PLL的环路滤波器。滤波器15包括用于积分相位差信号以产生一种信号的电路，所产生的信号正比于信号HORIZ    SYNC与由分频器17所提供的信号之间的频率差。把所述频差信号加到压控振荡器（VCO）16的控制输入端。VCO16的自激频率基本上等于NfH，它产生输出时钟信号CK。把该时钟信号加到分频器17的输入端，以接通所述环路。由所述VCO产生的信号CK呈现一种频率变化，该频率变化跟踪水平行同步信号，即，HORIZ    SYNC的频率变化。

虽然，由图1所示的PLL系统所产生的时钟信号CK与水平行同步信号相位同步，但是，所述信号CK的频率可能并不是信号HORIZ SYNC的频率的准确的整数倍。假定所述信号HORIZ SYNC的频率F_H保持恒定，那么，时钟信号CK可能在频率略微大于（N-1）f_H和略微小于（N+1）f_H之间变化，而由分频器17提供的信号在相位上没有产生变化。倘若所述信号CK的频率小于或等于（n-1）f_H，或者，大于或等于（n+1）f_H则由电路17所提供信号的相位将会变化，因而，所述信号CK的频率误差将得到校正。

（n-1）f_H和（n+1）f_H之间频率的范围确定了将被所述PLL允许的“跳动”的大小。例如，在NTSC（美国国家电视制式委员会）电视接收机中〔该接收机采用标称取样频率910f_H（14.318MHz）〕，所述时钟信号可在909f_H（14.302MHz）和911f_H（14.334MHz）之间变化，并且仍然与水平行同步信号相位同步。尽管该跳动的大小可能并没有改变由每行水平行所产生的取样数，但是，当它与行首次取样时间（这与该行的水平同步脉冲有关）相联系时，这种跳动还是值得注意的。在上述NTSC电视接收机中，由于时钟信号中的所述跳动，在给定行上的所述第一次取样可能发生在水平同步脉冲的正向跃迁以后的70ns之间的任何时间内。行初始取样时间的这种变化也加在该行的后继取样上，因而，就可能使重显的影象变形。上述时间变化可能使图象的垂直线或对角线呈现波纹状或锯齿状。

倘若产生取样时钟信号的电路系统也包括用于从所述时钟信号中消除跳动的电路，则会是有益的。

本发明在一种用于产生时钟信号的系统中得到实施，其中，所述时钟信号的频率变化得到补偿。所述系统包括第一基准信号源和第二基准信号源。第一和第二基准信号各具有基本上等于预定频率的频率。提供一种锁相环路，后者连接到所述第一基准信号源，用于产生与所述第一基准信号相位同步的振荡信号，其中，该振荡信号具有等于所述预定频率的N倍的标称频率（N是大于1的整数），并且容易产生在预定的最小和最大值之间的、不希望有的频率变化。信号相位对准电路连接到所述锁相环路，后者用于产生其振荡信号的不希望有的频率变化得到补偿的时钟信号。所述相位对准电路包括：对振荡信号做出反应、以便产生另外M个振荡信号的装置，所述另外M个振荡信号分别表示所述振荡信号的M个不同相位（其中，M是大于1的整数），以及对所述第二基准信号做出反应，以便不断地选取所述另外M个振荡信号之一作为时钟信号的装置，所述时钟信号的跃迁大致与所述第二基准信号的跃迁重合。

本发明的再一个实施例在所述锁相环路中包含一个延时元件，该元件使时钟信号和第二基准信号在相位上超前于第一基准信号。

图1（先有技术）是传统的行锁定时钟脉冲发生器的方框图。

图2是包含本发明的实施例的一部分电视信号处理电路的方框图。

图3是适用于图2所示信号处理电路的相位对准电路的方框图。

图4A一直到4I都是对说明图2和图3所示电路的工作情况有用的定时曲线图。

在各附图中，宽的箭头代表用于传送多位并行数字信号的总线，而线路箭头代表用于传送各模拟信号或一位数字信号的连接。随着器件的处理速度而定，在某些信号通路中可能需要补偿延迟。模拟和数字信号处理电路设计领域的技术人员会知道在特殊的系统中哪里需要这样的延迟。

图2是表示结合本发明的部分模拟、部分数字电视接收机的一部分的方框图。图2中，包括传统电视接收机的调谐器、中频放大器和视频检测器的复合视频信号源210，把NTSC复合视频信号提供给亮度/色度分离电路212。用于本发明该实施例的所述电路212包括低通滤波器（未画出）和带通滤波器（未画示），用于从所述复合视频信号中分离出相应的亮度信号分量Y和色度频带信号分量C。分离出的色度频带信号C加到色度解调电路214。电路214〔在本发明的现有实施例中包括两个同步解调器（未画出）〕对信号C进行解调，以提供两个色差信号，例如T和Q。亮度信号Y加到补偿延时元件215，后者补偿经由色度信号解调电路214的处理延迟，以提供与由所述电路214产生的色差信号I和Q对准的亮度信号Y′。亮度信号Y′以及色差信号I和Q加到相应的模拟一数字变换器（ADC′S）216、218和220。ADC′S216、218和220在由取样时钟信号CLKs确定的各时刻对相应的信号Y、I和Q取样。由ADC′S216、218和220提供的数字信号瞬时值加到场存储器222，后者又提供延时的信号瞬时值Y″、I′和Q′，供其他的视频信号处理电路（未画出）使用。使用场存储器222的电路可包括，例如，场或帧梳齿形滤波器、递扫除噪系统或停场处理器。

加到ADC′S216、218和220的取样时钟信号CLKS是一种行锁定时钟信号，也就是说，是一种与由信号源210提供的复合视频信号的水平行同步信号分量相位同步的时钟信号。该时钟信号是由下述电路产生的。

由信号源210提供的复合视频信号加到通常的同步信号分离电路224。电路224从复合视频信号中分离出水平行同步信号分量，接着，把分离出来的信号作为信号HSYHC提供给相位比较器226的一个输入端。相位比较器226的另一输入端则耦合接受具有与信号HSYNC相同的标称频率的信号HD′。具有通常结构的相位比较器226产生正比于信号HD′与HSYNC之间的瞬时相位差的信号。该相位差信号加到环路滤波器228，后者对所述信号进行时间积分，以产生表示信号HD′与HSYNC之间的频率差的信号。由环路滤波器228提供的所述频率差信号加到普通的压控振荡器（VCO）230的控制输入端。用于本发明该实施例中的VCO230具有28.64MHz的自激频率，后者大致等于8fc，即，由信号源210提供的所述复合视频信号的彩色副载波信号分量的频率fc的8倍。由VCO230提供的所述信号CLK加到分频电路232。电路232（在本发明的这个实施例中，该电路包括一个11位的计数器）用因数1820除信号CLK的频率，以产生具有和水平行同步信号HSYNC相同的标称频率的信号HD。信号HD加到延时元件234，后者使信号HD延迟预定的时间量，以产生信号HD′，并把HD′加到相位比较器226。

如上所述，相位比较器226和环路滤波器228调整了VCO230的频率和相位，使得信号HD′的频率和相位与信号HSYNC的一致。然而，因为信号HD′借助于延时元件234，相对于信号HD在时间上已被延迟，因此信号HD在相位上是超前于信号HSYNC的。换句话说，信号HD的脉冲比信号HSYNC的对应的脉冲居先出现，其时间差等于信号HSYNC被延时元件234延迟的时间量。举例来说，倘若延时元件234使信号HD延迟的时间量基本上与经由同步信号分离电路224的处理延迟相等，于是，信号HD就会与由信号源210提供的所述复合视频信号的水平行同步信号分量一致。如下所述，在本发明的现有实施例中，选择由延迟元件234提供的延迟时间量，以便使最后的水平激励信号HDF和时钟信号CLK_S与加到相应的ADC′S216、218和220上的亮度信号Y以及色差信号I与Q的水平行同步信号分量具有预定的相位关系。

所述相位超前的水平激励信号HD和时钟信号CLK分别加到相位对准电路236的不同的输入端。图3中示出在本发明该实施例中使用的所述相位对准电路。

图3中，所述28.64MHz时钟信号CLK加到延时线310的输入端。在本发明的现有实施例中使用的延时线310是从D₁直到D₃₁的31个串联连接的缓冲电路的链路。延时线310中使用的各缓冲电路中的每一个提供基本上等于信号CLK周期的1/32的时间延迟。延时线310有32个输出端：其中一个连接到链路中第一个缓冲电路D₁的输入端，而其他各输出端连接到每个缓冲电路（D₁直到D₃₁）的输出端上。延迟线310的32个输出端分别连接到相位选择器312的32个不同的输入端上。由分频电路232提供的信号HD也连接到相位选择器312上。题为“相位插入装置及方法”的美国专利第3，911，368号中所公开的电路适合于用作所述相位选择器312。

相位选择器312有32个输出端，一一对应于延时线310的32个输出端。工作时，相位选择器312把信号HD中的跃迁与延迟线310提供的信号CLK的32个相位中的每一个的跃迁相比较，并且指明所述时钟信号的哪个相位具有最接近于与信号HD中的跃迁相重合的跃迁。所述相位对准电路在相应于该相位的输出端上提供逻辑“1”信号。而相位选择器312的另外31个输出端则具有逻辑“0”的输出信号。

相位选择器312的32个输出端分别连接到行选编码器314的各不同的输入端上。在本发明该实施例中使用的行选编码器314是一种普通的优先编码器。由行选编码器314提供的输出信号是一种五位信号，以二进制形式指示相位选择器312的具有逻辑“1”值的输出信号的号码。

行选编码器314的输出信号加到多路调制器316的控制输入端口。本发明该实施例中使用的多路调制器316是一种普通的32一至-1多路调制器，它具有32个信号输入端，每个输入端分别连接到延时线310的一个不同的输出端。行选编码器314提供的控制信号制约多路调制器316，使它以其输出信号的方式提供信号CLK的所述相位，后者相当于由电路312所选用的相位。多路调制器316的输出信号CLK′也就是相位对准电路236的输出信号。

参照图2，信号CLK′加到分频电路242，后者产生其频率为信号CLK的频率（即，910f_H）的二分之一的信号CLK″。在本发明的该实施例中使用的分频器242是一种普通的触发器型双稳态多谐振荡器。由于所述信号CLK′的各次正向跃迁，这类触发器在逻辑“1”和逻辑“0”之间改变状态。在每一水平行开始时，分频器242的状态由信号HD所导出的脉冲信号所设定，而信号HD是由分频电路232所提供的。为产生所述脉冲信号，将信号HD加到延时元件238，后者补偿经由相位对准电路236的处理时间，以产生最终水平激励信号HD_F。信号HD_F加到边缘检测器240，后者产生供给分频器242的所述脉冲信号。在本发明的该实施例中所使用的所述脉冲具有大约20ns的脉冲宽度。该脉冲信号加到分频器242的预置输入端。水平激励信号HD_F控制图2中部分地示出的电视接收机的水平偏转电路（未画出）。

由分频器242提供的信号CLK″与最终水平同步信号HD_F同步，使得跟着信号HD_F发生的信号CLK′的第一个脉冲具有预定的极性，并且相对于所述最终水平同步信号HD_F在预定时间的1毫微秒之内出现。信号CLK″加到延时元件244，后者补偿由同步分离器212、色度信号解调器214和/或延时元件215给与视频信号Y、I和Q的处理延时。由延时元件244提供的信号就是所述取样时钟信号CLKs。

图4A直到4I是说明所述时钟信号产生系统的工作情况的波形图。图4A示出由信号源210提供的复合视频信号的水平同步信号分量正向跃迁的工作时间。分离出的水平同步信号HSYNC的相对应的跃迁在图4B中示出。图4A中的跃迁与在图4B中的跃迁之间的奔溲映俦硎揪赏叫藕欧掷氲缏?24的信号处理延时。图4C是与水平同步信号的正向跃迁相对应的、分离出的亮度信号分量的波形图。图4A和图4C中所述各跃迁之间的时间表示经由亮度/色度分离电路212以及补偿延时元件215的信号处理延时。

图4D中示出由VCO230提供的信号CLK。正如以上在参照图1时所描述过的，该信号的频率可能在标称频率附近跳动。图4E中示出由分频器232从信号CLK中产生的信号HD。信号HD相对于信号HSYNC超前时间量T_V，它表示由同步信号分离器224和相位对准电路236提供的信号处理延时。图4F中示出由电路236提供的相位对准的时钟信号CLK′。信号HD的正向跃迁与信号CLK′的最靠近的正向跃迁之间的延时是经由相位对准电路236的多路调制器316的信号处理延时。图4G、4H和4I中分别示出最终水平激励信号HDF、以及时钟信号CLK_S。

由于选择了时延值t_L，信号HD_F中的正向跃迁基本上与图4A中所示的复合视频信号的水平行同步信号分量中的跃迁同时出现。在本发明的该实施例中，t_L是经由同步分离器224和相位对准电路236的处理延时的总和。由于信号HD相对于信号HSYNC超前t_L时间，所以，延时元件234补偿了经由这些电路元件的处理延时，以产生水平激励信号HD_F和时钟信号CLK″，它们的相位与由信号源210提供的视频信号的水平行同步信号分量的相位精密对准。借助于相位对准电路236，所述时钟信号CLK″相对于信号HD_F基本上是无跳动的。图4I中所示的取样时钟信号CLK_S以时间量t_C延迟，后者补偿经由亮度/色度分离电路212、以及色度解调器214或延时元件215的处理延时。由ADC′_S216、218和220所产生的各数字取样随时钟信号CLK_S而具有从行到行和从场到场的、相对于信号HD_F的一致的工作时间。此外，因为信号CLK_S是一种行锁定时钟信号，所以，被取样的视频信号的每行间隔中的取样数，从而，每场间隔中的取样数，从场到场是一致的。

Claims (5)

1、一种时钟信号发生系统，它包括：

第一基准信号源，其频率基本上等于预定频率，

第二基准信号源，其频率基本上等于所述预定频率，其特征在于：

锁相环路(226、228、230、232、234)，它连接到所述第一基准信号源(224)，用于产生与所述第一基准信号相位同步的振荡信号(CLK)，其中，所述振荡信号具有等于所述预定频率N倍的标称频率，N是大于1的整数，并且，该振荡信号易发生不希望有的、在预定的最小和最大值之间的频率变化，以及

信号相位对准电路(236)，它连接到所述锁相环路，用于产生所述时钟信号(CLK′)，该时钟信号的所述振荡信号的不希望有的频率变化是得到补偿的，该相位对准电路包括：

装置(310)，它对所述第一振荡信号做出反应，用于产生另外的M个振荡信号，以表示所述振荡信号的M个各不相同的相位，此处，M是大于1的整数；以及

装置(312-316)，它们对所述第二基准信号(232)做出反应，用于不断地从所述M个另外的振荡信号中选取一个作为所述时钟信号，该时钟信号的跃迁大致与所述第二基准信号的跃迁相重合。

2、根据权利要求1的时钟信号发生系统，其特征在于：所述锁相环路包括所述第二基准信号的所述信号源，所述第二基准信号是与所述第一基准信号相位同步的第二振荡信号，并且，其中用于不断地从所述M个另外的振荡信号中选取一个信号的所述装置对所述第二振荡信号做出反应。

3、权利要求2中所述的时钟信号发生系统，其特征在于：所述锁相环路包括：

可变振荡器，用于产生具有基本上等于所述预定频率的N倍的标称频率的所述第一振荡信号，所述可变振荡器对控制信号起反应，用于改变所述第一振荡信号的频率，

连接到所述可变振荡器上的所述信号分频装置，用于把所述第一振荡信号的频率除以因数N，以产生第二振荡信号，

连接到所述信号分频装置上的信号延迟装置，用于使所述第二振荡信号以预定的时间量延迟，

连接到所述信号延迟装置上的相位比较装置，用于产生正比于所述基准信号与所述延时后的第二振荡信号之间的相位差异的相位差信号，以及

对所述相位差信号做出反应，用于产生所述控制信号的装置，所述控制信号有助于调节所述可变振荡器，以改变所述第一振荡信号的频率，在某种意义上减小所述相位差信号的幅度。

4、根据权利要求1或2的时钟信号发生系统，其特征在于：所述第一基准信号是彩色电视信号的电视水平同步信号部分，以及所述第二基准信号是水平激励信号。

5、权利要求4中所述的时钟信号发生系统，其中：

所述第一信号源的电视信号包括亮度信号分量和色度信号分量，后者包含第一和第二色差信号分量，其特征在于：

所述系统进一步包括：

用于从所述电视信号中分离亮度信号分量以及所述第一和第二色差信号分量的装置，以及

对所述时钟信号做出反应的模拟-数字转换装置，用于产生第一、第二和第三取样的数据数字信号，它们分别表示分离出的亮度信号以及所述分离出的第一和第二色差信号。

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