CN1029166C - 具有先行存贮器控制信号的个人计算机 - Google Patents

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Abstract

一种个人计算机系统具有一条高速局部处理器数据总线，一条输入/输出数据总线，一个连到局部处理器总线上的微处理器及易失存贮器、连到局部处理器总线和输入/输出数据总线上以提供总线间通信的总线接口控制器还连到易失存贮器上向易失存贮器提供行地址选择信号以选定要存取的数据存贮区域，并通过改变向易失存贮器提供的行地址选择信号来响应授权存取局部总线变更，以准备存取易失存贮器的潜在不同的数据存贮区域。

Description

本发明涉及个人计算机。更具体地，它涉及在直接连到一条数据处理总线上的多个“主控”设备中仲裁对这条总线的控制以及响应这种仲裁而改变存贮器地址信号的个人计算机。
一般的个人计算机系统、特别是IBM个人计算机系统已获得广泛地应用，它们为现代社会的许多方面提供了计算能力。个人计算机系统一般可定义为置于桌面、立于地上、或便携式的微型计算机，它包含一个具有单个系统处理器及相联的易失和非易失存贮器的系统单元、一个显示监视器、一个键盘、一个或多个软盘驱动器、一个固定盘存贮器、以及一个可选打印机。这种系统的一个显著特征是用一个母板或系统板把这些部件连在一起。这种系统主要为单个用户提供独立的计算能力而设计，价格便宜，个人或小企业都可购买。IBM的PERSONAL    COMPUTER    AT和IBM的PERSONAL    SYS-TEM/2型号25，30，L40SX，50，55，65，70，80，90和95就是这种个人计算机系统的例子。
这种系统可分为两大系列。通常称之为系列Ⅰ型号的第一系列采用一种总线体系结构，如IBM    PERSONAL    COMPUTERAT和其它“IBM兼容”机。称之为系列Ⅱ型号的第二系列采用IBM的MACRO    CHANNEL（微通道）总线体系结构，如IBM的PERSONAL    SYSTEM/2型号50到95。早先时候，系列Ⅰ型号一般用流行的INTEL8088或8086微处理器作系统处理器，这种处理器可寻址1兆字节的存贮器。后来的系列Ⅰ型号和系列Ⅱ型号一般采用高速INTEL80286，80386以及80486微处理器，这种微处理器可以从实址方式运行来模拟较慢速INTEL8086微处理器，或以将寻址范围扩充到1兆到4干兆字节（对某些机型而言）的保护方式运行。80286，80386，和80486处理器的实址方式性能基本上使硬件与为8086和8088微处理器而写的软件兼容。
当个人计算机技术从八位到十六位最后发展到三十二位宽总线交互作用和速度较高能以实址方式和保护方式运行的微处理器时，其性能也通过把个人计算机体系结构分成可变总线域而得以改善。更具体地，在初期的IBM    PC中，被称之为扩充总线的东西基本上是微处理器（8086或8088）连线的直接扩充，根据需要缓冲或多路分解。当AT总线规格被开发并获得广泛应用时（现也称之为工业标准体系结构或ISA），把几乎直接连接的微处理器和总线分开变为可能，出现了所谓的局部处理器总线，余下的扩充总线被称为输入/输出总线。一般为提高性能，局部处理器总线的运行时钟速率（一 般用赫兹表示）比输入/输出总线的高。IBM    AT体系结构还可通过应用直接存贮器存取（DNA）中断，在输入/输出总线上运行多个微处理器。
随着提高性能的不断努力，多个主控器竞争对局部处理器总线的存取与控制所带来的困难越来越明显，同时也通过把运行个人计算机所必需的功能合并到尽可能少的集成电路板中而获得潜在的好处。
根据上面的讨论，本发明的目的是提高一种个人计算机的性能。在这种个人计算机中，多个直接连到一条数据处理总线的“主控”设备仲裁对这条总线的控制。在实现本发明的这个目的中，改变了存贮器控制信号以响应这种仲裁。
本发明的另一目的是，在上述类型的个人计算机中发生仲裁时通过给出预置的（pre-charge）存贮器地址来加速存贮器存取。为实现本发明的这个目的，仲裁发生时存贮器存取变换期间的等待状态被减至最短。
上面已陈述了本发明的一些目的，在以下参照附图的描述中将出现其它目的，其中：
图1是实施本发明的个人计算机的透视图;
图2是图1的个人计算机某些部件的分解图，包括一个机壳，一个箱盖和一个平板。此图还描绘了它们之间的某些关系;
图3是图1和图2的个人计算机某些部件的示意图;
图4到图8是描绘图3的部件中所包括的一个总线接口控制器在各种操作情况下工作的信号图。
以下将参照图示本发明优选实施例的附图更详细地描述本发明。在下面的描述开始以前，应当理解，同行专家可修改这里描述的本发明并仍将获得本发明的有利结果。因此，以下的说明应理解为指导同行专家的、广义的、教导性公开，并非为了限制本发明。
现在具体参见附图。图中图示了一个实施本发明的微型计算机，一般用10表示（图1）。如上所示，计算机10可具有相联的监视器11，键盘12和打印机或绘图仪14。计算机10具有一个箱盖15，它和机壳19一起定义了一个封闭屏蔽的空间以容纳用于处理和存贮数字式数据的电动数据处理和存贮部件，如图2所示。在装于机壳19的一个多层板20或母板上至少装了一些这种部件并为计算机10的部件（包括上述部件和其它相联部件，如软盘驱动器，各种形式的直接存取存贮设备，附属卡或板等）提供电互连。
机壳19有一个底板和一个后盖板（图2），定义了至少一个开间格以容纳诸如磁盘或光盘的盘驱动器、后备带驱动器等数据存贮设备。在所述形式中，上间格22适于容纳第一尺寸的外围驱动器（如所谓的3.5英寸驱动器）。在上间格22中可装上一种软盘驱动器（一种可擦除介质的直接存取存贮设备）。众所周知，它可容一张软盘插于其间并用这张软盘接收、存贮和发送数据。
在把上述结构与本发明联系起来之前，回顾一下个人计算机系 统10的一般工作概要是值得的。参见图3，图中图示了根据本发明的一个个人计算机系统（如系统10）的各种部件，包括装在平板20上的部件以及平板与个人计算机的I/O槽和其它硬件之间的连接。与此平板相连的有系统处理器32。任何合适的微处理器都可用作CPU32，而一种适宜的微处理器是INTEL公司出售的80386。CPU32通过高速CPU局部总线34连到总线接口控制单元35，到易失随机存取存贮器（RAM）36（这里示为单一直接插入式存贮模块SIMMS）、到BIM36（在其中存贮了对CPU32的基本输入/输出操作指令）。BIOS    ROM38包括用作I/O设备与微处理器32的操作系统间接口的BIOS。存在ROM38中的指令可复制到RAM36上以减少执行BIOS的时间。
以后描述的本发明将具体参照图3的系统方框图。在描述以前应当理解，根据本发明的装置和方法是设计成可与其它平板硬件配置一起使用的。例如，系统处理器可以是INTEL80486微处理器。
现返回图3，CPU局部总线34（包括数据、地址和控制部分）还提供微处理器32与一个数字或数学协助理器和一个小型计算机系统接口（SCSI）控制器40间的连接。正如计算机设计和操作同行所知，SCSI控制器40可连接只读存贮器（ROM）41，RAM32和图中右边所示的由I/O连线接通的各种类型的外设。SCSI控制器40作为一个存贮控制器使用，控制诸如固定或可卸下的介质电磁存贮设备（称之为硬盘和软盘驱动器），光电、磁带和其它存贮设备。
总线接口控制器（BIC）35把CPU局部总线34和一条I/O总线44连接起来，起协议转换器、存贮控制器和DMA控制器等的作用。BIC35通过总线44和一条可选性能总线相连，如一条具有多个I/O槽以容纳可进一步连接I/O设备或存贮器（未示出）的MACROCHANNEL适配卡45的MICRO    CHANNEL总线。I/O总线44包括地址、数据和控制部分。I/O总线44可按不是MICRO    CHANNEL总线规格的其它总线规格配置。
沿I/O总线44连有各种I/O部件，如与用来存贮字符信息（48所示）和图形或图像信息（49所示）的视频RAM（VRAM）相联的视频信号处理器46。与处理器46交换的视频信号经一个数字到模拟转换器（DAC）50到一个监视器或其它显示设备。VSP46还可直接与一个所谓的自然图像输入/输出（可以是录像/放像机，照像机等）相连。I/O总线44还连有一个数字信号处理器（DSP）51，它与可用来存贮供DSP51处理信号用的软件指令及处理中所涉及数据的指令RAM52和数据RAM54相联。DSP51可通过一个声频控制器55处理声频输入输出，通过一个模拟接口控制器56处理其它信号。最后，I/O总线还连有一个具有与电可擦除可编程只读存贮器（EEPROM）59相关联的输入/输出控制器58，通过输入/输出控制器58并用一串行端口，可与常规外设（包括软盘驱动器，打印机或绘图仪14，键盘12，鼠标器或光笔设备（未示出）进行输入/输出交换。
在详述BIC35的作用以前，可以首先考虑个人计算机对已被称为多主控器（master）或总线主控器（master）的支持。这里所用的“master”是一种处理器或任何对总线进行控制及在总线上驱动地址、数据和控制信号的电路。这种性能使得主控设备能够在系统存贮器和其它设备之间传输信息。
主控器分为三种……系统主控器（一般为CPU）、DMA控制器，和总线主控器。系统主控器控制和管理系统配置。它通常是系统中的省缺主控器。此省缺主控器在其它主控器不需要总线时拥有总线。DMA控制器是一种特殊类型的主控器，它在DMA从属设备和存贮器从属设备之间传输数据，并不对总线进行仲裁而是为作为仲裁者的DMA从属设备服务。这里所用的总线主控器对总线使用进行仲裁并支持与I/O从属设备或存贮器从属设备进行信息交换。
什么使得一个设备成为“总线主控器”？这一点可能含糊不清，因为总线主控器不一定需要处理器，并且可作为另一总线主控器的从属设备以响应其存取调用。区别总线主控器的方法是看它能否通过仲裁来控制这条总线并控制执行一个已定义的总线周期。一般有三种总线主控器：全功能，特殊功能控制器，以及可编程特殊功能控制器。它们之间的根本区别在于灵活度，功能和成本。全功能总线主控器的灵活度最高，功能最强，成本最高。一般，一个全功能总线主控器具有自己的可编程的CPU，能控制所有的系统资源，包括操作系统软件。特殊功能控制器灵活性最小，功能最弱且成本最低。一般， 一个特殊功能控制器使用一个逻辑电路而不是CPU来执行一特定功能，不需要其它主控器的帮助。可编程特殊功能控制器界于这两者之间。特殊功能和可编程功能控制器的根本区别在于修改总线主控器功能和/或执行特征的能力。这种修改可利用处理器单元或可设置寄存器来完成。
根据这里的定义，CPU32和SCSI控制器40都可作为直接连到或在局部总线34上的主控器，而I/O控制器58，DSP51，VSP46以及可能装在MACRO    CHANNEL槽上的辅助板45都可作为直接连到或在输入/输出总线44上的主控器。
拥有这么多主控器，BIC35需要在直接连到输入/输出总线上的设备中提供对输入/输出总线和局部处理器总线34的存取的仲裁，在输入/输出总线44和直接连到局部处理器总线34上的主控设备中提供对局部处理器总线34的存取的仲裁。在共同未决申请（序号＊，申请日＊）中更全面地描绘和描述了这种“分层”仲裁过程，它与本主题发明共有。如图所示，BIC35通过与I/O总线44交换某些信号来起这条总线的中央仲裁控制点（CACP）的作用并且通过与CACP，I/O总线44和直接连到局部处理器总线34上的主控器交换某些信号来起局部总线仲裁控制点（LBACP）的作用。
关于这一点，请注意BIC35和每个局部总线34的主控器（所述实施例中的CPU32和SCSI控制器40）通过专用于总线仲裁的信号联系。在主控器是CPU32时，这种信号被标为HOLD和HLDA;在 主控器是SCSI控制器40和任何其它直接连到局部处理器总线的主控设备时，这种信号是BRQn＃和BGTn＃（小写字母“n”将由标识特定主控器的数字代替）。BRQn＃是从主控器到BIC35的LBACP功能的输出信号，表示要求控制局部总线34的一个请求。BRQn＃是LOW有效信号。主控器在控制局部总线34之前激活相应的BRAn＃信号并等待BGQn＃的确定。获得局部总线的主控器在所取样的BGTn＃无效时或在此主控器使用总线完毕时使BRQn＃无效。BRQn＃无效表明地址总线和总线周期定义信号处于高阻抗状态。
BGTn＃是从BIC35的LBACP功能到主控器的输出信号，表明已授权此主控器控制局部总线34。BGTn＃是LOW有效信号。这个信号被LBACP维持有效直到BRQn＃无效或LBACP收到另一总线请求。如果LBACP使BGTn＃无效，当前局部总线的主控器一旦当前传输完毕马上释放这条总线（使BRQn＃无效）。LBACP在先前的主控器使BRQn＃无效并完成最后一个传输之前不会使下一个挂起的局部总线请求的BGTn＃有效。
在LBACP中实施了一种优先级和公平的轮转方案，且给局部总线设备分配了优先级数，从最高优先级（标明为设备“1”）到最低优先级（标明为设备“n”，其中字母n表示功能设计中所给最高数）。由于存在着一个高优先级设备排除一个低优先级设备获得总线的可能性，总线存取请求的挂起使得LBACP把任一获得总线的主控器在 完成数据传输以后置于无效状态并在所有请求者获得总线服务之后才会授权那台设备存取总线。
当一个输入/输出设备（如I/O控制器58，数字信号处理器51或视频信号处理器46）控制输入/输出总线44并且有请求挂在局部总线34上时，LBACP将在CACP功能执行的I/O总线调停周期中代表局部总线主控器进行争用。LBACP功能可对每个主控器分配不同的仲裁级，认可上述分配的优先级。如果任一分配仲裁级在I/O总线中取胜，那么LBACP功能将激活BURST＃并在所有具有挂起的请求的局部处理器总线主控器中分配总线的控制。
正如有见识的读者所知，存贮控制器通常采用行地址选择（RAS）和列地址选择（CAS）信号来选择系统存贮器（如图3中的存贮器36）的特定区域进行存取。许多存贮控制器在输入/输出和ROM周期期间保持RAS线有效以提高性能。在这种系统中，如果下一存贮器周期是在事先激活的存贮体和页面内，那么对存贮器的数据存取就加快了。当RAS有效的最大允许时间被超过时;在更新期间;以及当存贮器周期不在同一存贮体和页面时，这个存贮控制器逻辑电路将使一条RAS线无效。特别是在后一情形里，有必要引入等待状态以实现存贮器存取的必要转移。
根据本发明，通过一种先行的预置RAS减少或消除这种等待状态。更具体地，如上面详细讨论的，一个多主控器个人计算机中的各种主控器很可能采用存贮器的不同页面。了解了这一点。BIC35的 存贮控制器功能在每次主控器获得有关总线时改变RAS信号（如果它有效的话）。通过这样做，此存贮控制器功能可有空闲更快速地服务于第一周期。这种操作的各种序列将在图4到8中更具体说明。
在图4中，在缺新主控器的情况下产生一个预置RAS。在第一点（1）处，一个局部总线从属设备请求流水线作业且局部处理器总线的当前的主控器不能提供下一存贮器地址。局部总线仲裁控制点（LBACP）然后在第二点（2）处，在总线闭置期间使BGT1＃无效，第一设备在第三点（3）处取消BRQ1＃并在第四点（4）处置数个其它信号为高阻抗状态。LBACP通过激活BGT2＃，在第五点（5）处通知有效主控器的变更。此后，存贮控制器逻辑电路在第六点（6）处查觉缺存贮体和页面，产生一个预置RAS。
在图5的序列中，在输入/输出总线仲裁周期产生预置RAS。LBACP功能在第一点（1）处激活ARB/GNT＃和CACP-HOLD以响应一个输入/输出总线主控器的请求。然后这时有效的设备在第二点（2）处置一些信号为高阻抗状态，然后在第三点（3）处取消BRQn＃，表明准备释放这条总线。LBACP功能在第四点（4）处使BGTn＃无效并激活称之为NEWMASTER的信号。存贮控制器逻辑电路查到（由NEWMASTER标明）总线主控器的变更并在第五点（5）处使RAS＃无效。
作为比较，图6图示了局部处理器总线仲裁期间的类似序列。那里，在第一点（1）处，一个局部总线从属设备请求流水线作业且局部 处理器总线的当前主控器不能提供下一个存贮器地址。LBACP功能然后在第二点（2）处，总线闭置期间使BGT1＃无效，第一设备在第三点（3）处取消BRQ1＃并在第四点（4）处置一些其它信号为高阻抗状态。LBACP通过激活BGT2＃和NEWMASTER，在第五点（5）处通知有效主控制器的变更。此后，存贮控制器逻辑电路查到总线主控器的变更（由NEWMASTER标明）并在第六点（6）处使RAS＃无效。
如图7所示，当LBACP把局部总线交给系统省缺主控器即系统处理器32时产生一个预置RAS。那里一个主控设备通过第一点（1）处取消BRQn＃来响应NA＃（表明它准备释放这条总线）且在第二点（2）处置一些其它信号为高阻抗状态。LBACP功能然后在第三点（3）处使BGTn＃无效，并在第四点（4）处使HOLD无效且激活NEWMASTER。此后，存贮控制器逻辑电路查到总线主控器的变更（由NEWMASTER标明）并使RAS＃在第五点处无效。
图8描绘了在LBACP档住系统处理器并把局部处理器总线交给另一设备时的序列。那里在第一点（1）处，一个请求设备激活BRQn＃。LBACP功能查到BRQn有效并在第二点（2）处激活HOLD。系统处理器32在第三点（3）处返回HLDA并关闭输出驱动器。LBACP在第四点（4）处查到HLDA并激活BGTn＃和NEW-MASTER。存贮控制器逻辑电路查到总线主控器的变更（由NEW- MASTER标明）并在第五点（5）处使RAS＃无效（如果当时有效的话）。
上述附图和说明给出了一个本发明的优选实施例。尽管用了一些特定术语，但是所给出的描述采用的术语只是一般描述性的，并非为了限制。

Claims (8)

1、一种个人计算机系统，包括：
一条高速局部处理器数据总线；
一条输入/输出数据总线以及任何与其直接相连的设备；
其特征为还包括：
一个微处理器和任何其它与所述局部处理器数据总线相接相连的主控设备；
与所述局部处理器数据总线相连的用于数据的易失存贮的易失存贮器；和
一个直接连到所述局部器数据总线和所述输入/输出数据总线上的总线接口控制器，用于提供所述局部处理器数据总线和所述输入/输出数据总线之间的通信；
所述总线接口控制器(a)用于在所述微处理器和任何其它直接与所述局部处理器数据总线相连的主控设备中提供对所述局部处理器数据总线存取的授权的仲裁，并且(b)用于在直接连到所述输入/输出数据总线上的任何设备和所述局部处理器数据总线中提供对所述输入/输出数据总线存取的授权的仲裁；
所述总线接口控制器连接到所述易失存贮器上用以向所述易失存贮器提供行地址选择信号从而选定要存取的数据存贮区域；
所述总线接口控制器通过改变发往所述易失存贮器的行地址选择信号，来响应一个对所述至所述微处理器和其它任何直接与所述局部处理器数据总线的主控设备之一的局部处理器数据总线进行存取的授权的变更，以准备存取所述易失存贮器的潜在不同的数据存贮区域，所述易失存贮器是更可能被所述微处理器和任何其它与所述局部处理器数据总线直接相连的主控设备中已经赢得存取所述局部处理器数据总线的授权的仲裁的一个所使用的。
2、根据权利要求1的个人计算机系统，其特征为：所述总线接口控制器定义一通过其来仲裁直接连到所述局部处理器总线上任何主控设备对所述局部处理器总线存取的局部总线仲裁控制点，和一个通过其来仲裁直接连到所述输入/输出数据总线上任何设备对所述输入/输出数据总线存取的中央仲裁控制点，其中进一步地，每个所述主控设备向所述总线接口控制器发出一个请求信号，用于控制所述局部处理器总线且所述总线接口控制器向每个所述主控设备发出用于控制所述局部处理器总线的被发出请求的授权信号。
3、根据权利要求2的个人计算机系统，其特征为：所述总线接口控制器给所述主控设备排上发出控制授权信号的优先级顺序。
4、根据权利要求3的个人计算机系统，其特征为：所述总线接口控制器在所述主控设备中轮转优先级并在发出请求总线存取信号的多个主控设备中把最低优先级赋予最近获得局部处理器总线控制的那个主控设备。
5、根据权利要求1的个人计算机系统，其特征为：所述总线接口控制器定义一个通过其来仲裁直接连到所述局部处理器总线上任何主控设备对所述局部处理器总线存取的局部总线仲裁控制点，和一个通过其来仲裁直接连到所述输入/输出数据总线上任何设备对所述输入/输出数据总线存取的中央仲裁控制点，其中进一步地，主控设备之一是一个正常控制所述局部处理器总线的缺省主控器;两个所述控制点都与所述输入/输出总线交换表示输入/输出总线仲裁、先占和脉冲串数据传输的信号;所述控制点相互交换表示由所述中央仲裁控制点仲裁的占有和确认这种占有的信号，所述局部总线仲裁控制点与所述缺省主控器交换表示由所述缺省主控器存取的占有的确认这种占有的信号。
6、根据权利要求1的个人计算机系统，所述系统的特征为还包括：
用于数据的非易失存贮的存贮器设备;以及
所述主控设备还包括一个存贮控制器;
所述存贮控制器直接与所述局部处理器数据总线和所述存贮器设备相连接，用以调整与所述存贮器设备的通信。
7、根据权利要求1的个人计算机系统，其特征在于还包括：
用于数据的非易失存贮的存贮器装置;以及
所述主控设备包括一个数字协处理器和一个存贮控制器，所述存贮控制器直接与所述局部处理器数据总线和所述存贮器设备相连，用于调整与所述存贮器设备的通信;
所述那些直接与所述输入/输出数据总线相连的设备是一个输入/输出控制器、一个数字信号处理器和一个视频信号处理器。
8、用于操作个人计算机系统的方法，所述个人计算机系统包括：
一条高速局部处理器数据总线;
一条输入/输出数据总线以及任何直接与之相连的设备;
一个微处理器和任何其它与所述局部处理器数据总线直接相连的主控设备;
与所述局部处理器数据总线相连的用于数据的易失存贮的易失存贮器;和
直接与所述局部处理器数据总线和所述输入/输出数据总线相连的总线接口控制器，用于提供所述局部处理器数据总线和所述输入/输出数据总线之间的通信;
所述总线接口控制器提供（a）所述微处理器和任何其它直接与所述局部处理器数据总线相连的主控设备中对所述局部处理器数据总线的存取授权的仲裁;和（b）所述直接与所述输入/输出数据总线相连的任何设备和所述局部处理器数据总线中对所述输入/输出数据总线的存取授权的仲裁;
所述总线接口控制器与所述易失存贮器相连接，用以向所述易失存贮器提供行地址选择信号进而选择要被存取的数据存贮区域;
所述方法的特征在于
所述总线接口控制器通过改变提供到所述易失存贮器的行地址选择信号，来响应对至所述微处理器和任何其它直接与所述局部处理器数据总线相连接的主控设备之一的所述局部处理器数据总线的存取授权的变更，以准备存取所述易失存贮器的潜在不同数据存区域，所述存贮器是更可能被所述微处理器和任何其它直接与所述局部处理器数据总线相连接的主控设备中已经赢得存取所述局部处理器数据总线的授权的仲裁的一个所使用的。
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