CN102468835A - 三维芯片之差动感测及硅晶穿孔时序控制结构 - Google Patents

Abstract

一种三维芯片之差动感测及硅晶穿孔时序控制结构，包括：一堆栈组件之第一芯片层，包括一检测电路与一相对高能力驱动器水平耦接检测电路。一感测电路，藉由一水平导线耦接检测电路。一第一差动讯号驱动器，于第一芯片层中水平耦接该感测电路。一堆栈组件之第N芯片层，包括一第N相对高能力驱动器与一第N差动讯号驱动器形成于第N芯片层之上，其中第N相对高能力驱动器系透过一垂直相对低负载硅晶穿孔与(N-2)相对高负载硅晶穿孔作为虚拟负载而垂直耦接第一相对高能力驱动器，其中第N差动讯号驱动器系透过一对相对低负载硅晶穿孔与(N-2)对相对高负载硅晶穿孔而垂直耦接第一差动讯号驱动器。

Description

三维芯片之差动感测及硅晶穿孔时序控制结构

【技术领域】

本发明系关于一种三维堆栈芯片组件，特别系有关于一种三维芯片之差动感测及硅晶穿孔时序控制结构。

【背景技术】

近来可携式电子设备，例如行动电话与非挥发性半导体记忆媒体(例如集成电路记忆卡)，已缩小尺寸来设计或制造，并且新增的需求欲减少用于设备与媒体中的零件数目并缩小其大小。因此，在半导体工业中，集成电路之封装技术已经进展至符合小型化与接着可靠性的需求。举例而言，小型化的需求而导致封装技术的加速发展，使其具有与一半导体芯片的相似尺寸。再者，接着可靠性于封装技术上的重要性在于可以提升接着制程的效率，以及于接着制程完成之后提高机械与电性的可靠度。因此，已有相当多的工作在于发展有效率地封装半导体芯片。符合上述需求之封装包括：具有约略等于半导体芯片的封装大小之芯片尺寸封装(CSP)，有多重半导体芯片纳入一单一封装之多重芯片封装，以及多重封装体堆栈及结合于一单片构装之堆栈封装。

随着技术的发展，响应内存与其相关的所需储存容量的增加，而提出堆栈型态的半导体组件(多重芯片组件)，其具有半导体集成电路芯片堆栈一起。换言之，其系提供至少二个半导体集成电路组件堆栈所形成之堆栈型态半导体组件，每一个具有规格并包括一半导体集成电路芯片，其中每一个半导体集成电路组件包括一导体穿过其中，且半导体集成电路组件藉由导体电性连接，而上述规格值包括最上层或最下层半导体集成电路组件的大小是最大的或最小的。因此，堆栈型态半导体组件具有复数个芯片堆栈于一垂直方向。在堆栈型态半导体组件中，芯片系透过例如穿过芯片的插塞(plugs)而电性连接在一起。因此，选择适当的一个相同结构之堆栈内存芯片是一份重要的工作。若一个堆栈型态半导体组件完成制造，芯片可以个别地被操作测试，使得仅仅正常的芯片能够被挑选出并堆栈。

一种提供垂直连接的技术称为硅晶穿孔(TSV)，其已经成为三维堆栈组件的一个有前景的解决方案。上述技术中，垂直连接线系穿过晶圆而形成，而使堆栈芯片之间得以沟通。一个相关的论文可以参考标题为“利用硅晶穿孔技术之8千兆位三维DDR3动态随机存取内存”(IEEE，JOURNAL OF SOLID-STATECIRCUITS，VOL.45，NO.1，JANUARY 2010)。在此篇论文中，具有硅晶穿孔三维动态随机存取内存之提出系为了克服传统的模块方法的限制。其亦揭露如何设计该结构与数据路径。其也揭露包括三维技术之硅晶穿孔连接性检查与修复方法，以及功率噪声降低方法。硅晶穿孔可以透过简单的方式于出厂之后形成，因此无需于正常的制程期间另加特别的制程整合。芯片识别系通常地分配。

在数据沟通系统中，典型地系利用一于第一频率下操作的传输组件以及一于第二频率下操作的独立接收组件。通常而言，传输组件与接收组件具有一频率速度差。此频率速度差导致接收者看到进来的数据比预期的更快或更慢，此处称为“时序偏移”。对于封包基础沟通系统而言，若封包期间的可能时序偏移最大量小于一符号期间，则频率速度差可以被忽略。美国第7,003,056专利揭露一种符号时序追踪及方法，其系利用时序追踪以较正由于传输频率与接收频率之频率差而来的时序偏移。藉由时序追踪，三个连续取样的相关值可以利用接收讯号与回复符号而计算，然后计算其总和。此外，静态随机存储内存广泛地用于速度具有重要性的应用中，例如高速缓存典型地系置于最近于个人计算机中的处理器或中央处理器。然而，其内部电路的时序可能严重地影响了静态随机存储内存的速度与效率。举例而言，位线充电期间包括相当可观的读/写周期，并且感测放大器使用对于静态随机存储内存的整体功率消耗贡献是显着的。在早期的静态随机存储内存设计中，读/写周期系基于一外部产生的脉冲讯号。另一习知技术揭露于美国第7,003,056专利中，其包括自定时电路以降低一半导体内存的写入周期。一虚拟内存晶胞具有相同时序需求以作为功能晶胞，且相关的写入逻辑加至内存组件之标准电路。虚拟写入晶胞接收相同控制讯号用以写入数据至该内存的功能晶胞，且当写入存取结束之后发出一完成讯号，致使写入周期终结。此电路与方法允许写入周期时间降低至最小有效值，独立于读取周期时间。这潜在增加了内存组件的整体操作速度。

本发明提供一种三维堆栈组件之差动感测及硅晶穿孔时序控制以改善负载问题，如图一所示。由负载问题所导致的时间延迟于较多芯片层是更糟的。因此，本发明提供一新颖的三维芯片感测及时序控制之方法以解决该问题。

【发明内容】

本发明之一观点在于提供一种三维集成电路之差动感测及硅晶穿孔时序控制之方法与结构。

三维集成电路之差动感测及硅晶穿孔时序控制结构，包括一相对高能力驱动器(缓冲器)，一虚拟负载耦接相对高能力驱动器(缓冲器)以传递一时序闪控讯号，一检测电路耦接虚拟负载。一差动讯号产生结构耦接一相对低能力驱动器(缓冲器)以产生一差动讯号。一感测电路耦接差动讯号产生结构。当一主动讯号达至一触发点时，检测电路启动感测电路。

差动讯号产生结构包括一对高负载结构耦接一相对低能力驱动器，一反向器配置于该对相对高负载结构之一与相对低能力驱动器之间。该对相对高负载结构包括一对硅晶穿孔。虚拟负载包括一硅晶穿孔。

相对高能力驱动器之传输速度大于相对低能力驱动器之传输速度。在一实施例中，相对高能力驱动器之传输速度为x倍相对低能力驱动器之传输速度。感测电路包括一感测放大器、一比较器或一操作放大器。

在上述三维观点之架构下，一种具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，包括：一堆栈组件之第一芯片层，包括一检测电路与一相对高能力驱动器水平耦接检测电路。一感测电路，藉由一水平导线耦接检测电路。一第一差动讯号驱动器，于第一芯片层中水平耦接感测电路。一堆栈组件之第N芯片层，包括一第N相对高能力驱动器与一第N差动讯号驱动器形成于第N芯片层之上，N为大于1的自然数，其中第N相对高能力驱动器系透过一垂直相对低负载硅晶穿孔与(N-2)相对高负载硅晶穿孔作为虚拟负载而垂直耦接第一相对高能力驱动器，相对低负载硅晶穿孔与(N-2)相对高负载硅晶穿孔系从第N芯片层至第一芯片层而穿过堆栈组件，其中相对低负载硅晶穿孔与(N-2)相对高负载硅晶穿孔形成于一共享结构中，其中第N差动讯号驱动器系透过一对相对低负载硅晶穿孔与(N-2)对相对高负载硅晶穿孔而垂直耦接第一差动讯号驱动器，该对相对低负载硅晶穿孔与该(N-2)相对高负载硅晶穿孔系从第N层至第一层而穿过堆栈组件，每一相对低负载硅晶穿孔系形成于第一与第二芯片层之间，每一相对高负载硅晶穿孔系形成于堆栈组件之任一相邻二芯片层之间，藉此当一主动讯号达至一触发点时，检测电路启动感测电路。

【附图说明】

上述组件，以及本发明其它特征与优点，藉由阅读实施方式之内容及其图式后，将更为明显：

图1显示根据习知技术之负载问图。

图2显示根据本发明之三维芯片之差动感测及硅晶穿孔时序控制结构之功能方块图。

图3显示根据本发明之三维芯片之差动感测及硅晶穿孔时序控制结构之功能方块图。

图4显示根据本发明之三维芯片之差动感测及硅晶穿孔时序控制结构之三维图标示意图。

图中：

100、300驱动器或缓冲器

101第一高负载结构

200、400反向器

210a第二高负载结构(硅晶穿孔)

210b第三高负载结构(硅晶穿孔)

220、420感测电路

310虚拟硅晶穿孔(虚拟负载)

315检测电路

405a、405b相对低位准驱动器(缓冲器)

410a、410b硅晶穿孔

300L1相对高能力驱动器

C1导线

300LN第N相对高能力驱动器

422L1第一差动讯号驱动器

422LN第N差动讯号驱动器

【具体实施方式】

本发明将配合其较佳实施例与随附之图示详述于下。应可理解者为本发明中所有之较佳实施例仅为例示之用，并非用以限制。因此除文中之较佳实施例外，本发明亦可广泛地应用在其它实施例中。且本发明并不受限于任何实施例，应以随附之权利要求及其同等领域而定。

本发明系有关于三维芯片之差动感测及硅晶穿孔时序控制结构，其可以引进于嵌入式挥发性或非挥发性内存。在一较佳实施例中，如图2所示，本发明揭露一差动感测结构，其包括一驱动器或缓冲器100，耦接一第一高负载结构101。一讯号输入耦接驱动器或缓冲器100之另一端，一讯号输出电性连接第一高负载结构，其可透过硅晶穿孔101而形成。本结构更包括一第二高负载结构(硅晶穿孔)210a与第三高负载结构(硅晶穿孔)210b，上述第二硅晶穿孔210a与第三硅晶穿孔210b二者依设计考虑可以为平行配置结构。亦可以利用其它结构配置。讯号输入耦接第二硅晶穿孔210a，而一反向器200配置于讯号输入与第三硅晶穿孔210b之间。接下来，一感测电路220分别耦接第二硅晶穿孔210a与第三硅晶穿孔210b。讯号输出耦接感测电路220之另一端。图2之差动感测结构中亦分别显示VDD时序图。对于第一硅晶穿孔101而言，其触发点(trigger point)在于VDD的一半，若触发点水平延伸以达到VDD时序图的A点，则读出时间即为时间轴与从A点垂直延伸线之交叉点。类似地，对于第二硅晶穿孔210a与第三硅晶穿孔210b而言，其感测界限较高于触发点，亦即高于二分之一VDD。因此，读出将于VDD时序线之上，其将于讯号线与VDD时序线之间。

参考图3，其显示本发明之一较佳实施例。其显示不同感测之硅晶穿孔时序控制，本结构包括一相对高位准驱动器或缓冲器300耦接一具有高负载之虚拟硅晶穿孔(虚拟负载)310。一时序闪控讯号(timingstrobe signal)耦接驱动器或缓冲器300之另一端，一检测电路315电性连接虚拟硅晶穿孔(虚拟负载)310。此差动讯号结构包括一对高负载结构，在一例子中，此对高负载结构可以由一对硅晶穿孔410a与硅晶穿孔410b所形成，该对硅晶穿孔410a与硅晶穿孔410b分别透过相对低位准驱动器(缓冲器)405a与405b而耦接讯号输入。值得注意的是，一反向器400配置于讯号输入与相对低位准驱动器(缓冲器)405b之间。接下来，一感测电路420分别耦接该对高负载结构二者。讯号输出耦接感测电路420之另一端。前述检测电路315耦接感测电路420。较佳的是，时序闪控讯号几乎与讯号输入相同。在一较佳实施例中，相对高位准驱动器(缓冲器)300具有数倍效能于相对低位准驱动器(缓冲器)405a或405b。

请参考图3，其接着图示硅晶穿孔差动感测之时序控制。起始步骤在于输入时序闪控讯号至相对高位准驱动器(缓冲器)。真实讯号输入至相对低位准驱动器(缓冲器)405a与405b。经过反向器400之讯号将从初始输入讯号反向并延迟，反向讯号波形可以从图3之右上部分看出来。因此，经由反向器400而到达高负载结构410b之讯号将被反向。相反地，没有经过反向器400而到达另一高负载结构410a之讯号仍维持相同。此时感测电路420系正常关闭。由于负载是重的，因此由差动讯号传递。当差动讯号之差大于100mV(0.1伏特)，接下来开启感测电路420，因此决定数字状态为1或0。

100mV(0.1伏特)的差系藉由电路决定，其具有虚拟负载310耦接检测电路315。VDD时序图可以参考第二与图3之图示。该图示意谓着讯号穿过虚拟负载310。该对高负载结构410a与410b于VDD时序图中的输出显示于图2与图3之右边。一虚拟讯号由虚拟负载310所复制以传递一众所周知的主动讯号，一数(x)倍能力的驱动器300引进至虚拟负载310。假定VDD为1.8伏特，则触发点为VDD的一半，即0.9伏特。结果，当差动讯号之差大于100mV(0.1伏特)，虚拟负载的讯号达至触发点，因此x的值为9。其意谓着虚拟负载310的传输速度比该对差动讯号结构更大。类似地，若VDD为1伏特，则x值为5。

当主动讯号，于图三之步骤二中，达至触发点，检测电路315应尽可能早地打开感测电路420。在一较佳实施例中，检测电路315系藉由至少一反向器形成，以检测产生突波，于图三之步骤三中。最重要之一者系反向器需符应此感测时序。感测电路420可以为一感测放大器或一比较器或一操作放大器。最后，讯号从感测电路输出，于图三之步骤四中。负载问题可以容易地藉由硅晶穿孔时序控制与差动感测结构而得到克服。

图4显示本发明之三维结构，三维堆栈组件包括复数个堆栈芯片层，其包括一个别芯片(未图标)位于每一芯片层。三维堆栈组件之第一芯片层(第一层)包括一检测电路315位于一预定区域之内，一相对高能力驱动器300L1平行耦接检测电路315。一感测电路420配置于第一芯片层之一预定区域，并藉由一水平导线C1耦接检测电路315。一差动讯号驱动器422L1水平耦接感测电路420。堆栈组件之其它芯片层之结构，除了没有检测电路315与感测电路420之外，与第一芯片层类似。三维堆栈组件之第N芯片层(第N层)也包括一第N相对高能力驱动器300LN位于第N层芯片层之指定区域上，一第N差动讯号驱动器422LN亦配置于第N芯片层之上；N为大于1的自然数。第N相对高能力驱动器300LN系透过一垂直相对低负载硅晶穿孔与(N-2)相对高负载硅晶穿孔而垂直耦接第一相对高能力驱动器300L1，其由图4之TSVx(N-2)所示，所有的相对低负载硅晶穿孔与(N-2)相对高负载硅晶穿孔系从上至底而穿过堆栈组件，其中相对低负载硅晶穿孔与(N-2)相对高负载硅晶穿孔形成于一共享结构中。类似地，第N差动讯号驱动器422LN系透过一对相对低负载硅晶穿孔与(N-2)对相对高负载硅晶穿孔而垂直耦接第一差动讯号驱动器422L1，所有的相对低负载硅晶穿孔与(N-2)对相对高负载硅晶穿孔系从第n层至第一层而穿过堆栈组件。值得注意的是，每一相对低负载硅晶穿孔系形成于第一与第二芯片层之间。(N-2)相对高负载硅晶穿孔系形成于，除了第一与第二芯片层之间之外，堆栈组件之任一相邻二芯片层之间。其机制与操作方法已经说明于第三与图4中。因此，省略其的多余的叙述。

一实施例系为本发明之一实例或范例。叙述于说明书中之「一实施例」、「一些实施例」或「其它实施例」系指所描述联结于此实施例中之一特殊特征、结构或特性被包含最少一些实施例中，但并非对所有实施例而言皆为必需。「一实施例」或「一些实施例」等不同叙述系指并非必须提及这一些实施例。值得注意的是，于前文叙述关于本发明之特定实施例中，不同特征有时可集合于一单一实施例、图式或叙述中系用以简化说明并助于对本发明一或多种不同方面之理解。然而，此揭露方法不应被用以反映所请求之发明范畴，因而将所述范例中之特征加入每一权利要求中。反之，于下述之权利要求所反映本发明之观点会少于上述所揭露之单一实施例中的所有特征。因此，权利要求系涵盖所述之实施例，且每一权利要求本身皆可视为本发明之一独立实施例。

Claims (10)

1.一种具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于包括：

一该堆栈组件之第一芯片层，包括一时序检测电路与一相对高能力驱动器于相同芯片层水平耦接该时序检测电路；

一感测电路，藉由一水平导线于该第一芯片层中耦接该时序检测电路；

一第一差动讯号驱动器，于该第一芯片层中水平耦接该感测电路；以及

一该堆栈组件之第N芯片层，包括一第N相对高能力驱动器与一第N差动讯号驱动器形成于该第N芯片层之上，该N为大于1的自然数，其中该第N相对高能力驱动器系透过一垂直相对低负载硅晶穿孔与(N-2)相对高负载硅晶穿孔作为虚拟负载而垂直耦接该第一相对高能力驱动器，该相对低负载硅晶穿孔与该(N-2)相对高负载硅晶穿孔系从该第N芯片层至该第一芯片层而穿过该堆栈组件，其中该相对低负载硅晶穿孔与该(N-2)相对高负载硅晶穿孔形成于一共享结构中，其中该第N差动讯号驱动器系透过一对相对低负载硅晶穿孔与(N-2)对相对高负载硅晶穿孔而垂直耦接该第一差动讯号驱动器，该对相对低负载硅晶穿孔与该(N-2)相对高负载硅晶穿孔系从第N层至第一层而穿过该堆栈组件，每一该相对低负载硅晶穿孔系形成于该第一与第二芯片层之间，每一该相对高负载硅晶穿孔系形成于该堆栈组件之任一相邻二芯片层之间，藉此当一主动讯号达至一触发点时，该检测电路启动该感测电路。

2.如权利要求1所述之具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于更包括一相对低能力驱动器与一反向器，该反向器配置于该N对相对高负载硅晶穿孔之一与该相对低能力驱动器之间，该相对高能力驱动器之传输速度大于该相对低能力驱动器之传输速度，该相对高能力驱动器之传输速度为x倍相对低能力驱动器之传输速度，该x端视该感测电路的感测界限且x大于一。

3.如权利要求1所述之具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于该时序检测电路包括至少一反向器。

4.如权利要求1所述之具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于该感测电路包括一感测放大器、一比较器或一操作放大器。

5.如权利要求1所述之具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于该相对低负载硅晶穿孔之一与该(N-2)相对高负载硅晶穿孔耦接一时序闪控讯号，该对相对低负载硅晶穿孔与该(N-2)对相对高负载硅晶穿孔耦接一输入讯号。

6.一种具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于包括：

一该堆栈组件之第一芯片层，包括一时序检测电路与一相对高能力缓冲器水平耦接该检测电路；

一感测电路，藉由一水平导线于该第一芯片层中耦接该检测电路；

一第一差动讯号缓冲器，水平耦接该感测电路；以及

一该堆栈组件之第N芯片层，包括一第N相对高能力缓冲器与一第N差动讯号缓冲器形成于该第N芯片层之上，该N为大于1的自然数，其中该第N相对高能力缓冲器系透过一相对低负载硅晶穿孔与(N-2)相对高负载硅晶穿孔作为虚拟负载而垂直耦接该第一相对高能力缓冲器，该相对低负载硅晶穿孔与该(N-2)相对高负载硅晶穿孔系从该第N芯片层至该第一芯片层而穿过该堆栈组件，其中该相对低负载硅晶穿孔与该(N-2)相对高负载硅晶穿孔形成于一共享结构中，其中该第N差动讯号缓冲器系透过一对相对低负载硅晶穿孔与(N-2)对相对高负载硅晶穿孔而垂直耦接该第一差动讯号缓冲器，该对相对低负载硅晶穿孔与该(N-2)相对高负载硅晶穿孔系从第N层至该第一层而穿过该堆栈组件，每一该相对低负载硅晶穿孔系形成于该第一与第二芯片层之间，每一该相对高负载硅晶穿孔系形成于该堆栈组件之任一相邻二芯片层之间，藉此当一主动讯号达至一触发点时，该检测电路启动该感测电路。

7.如权利要求6所述之具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于更包括一相对低能力缓冲器与一反向器，该反向器配置于该N对相对高负载硅晶穿孔之一与该相对低能力缓冲器之间，该相对高能力缓冲器之传输速度大于该相对低能力缓冲器之传输速度，该相对高能力缓冲器之传输速度为x倍该相对低能力缓冲器之传输速度。

8.如权利要求6所述之具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于该检测电路包括至少一反向器。

9.如权利要求6所述之具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于该感测电路包括一感测放大器、一比较器或一操作放大器。

10.如权利要求6所述之具有复数层之堆栈组件之差动感测及硅晶穿孔时序控制结构，其特征在于该相对低负载硅晶穿孔之一与该(N-2)相对高负载硅晶穿孔耦接一时序闪控讯号，该对相对低负载硅晶穿孔与该(N-2)对相对高负载硅晶穿孔耦接一输入讯号。

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